KR0122089B1 - 독출전용 반도체 메모리장치의 활성영역 배치방법 및 그 구조 - Google Patents

Abstract

본 발명은 독출전용 반도체 메모리장치에 관한 것으로, 특히 소자분리막 사이에 위치하는 활성영역의 배치방법 및 그 구조에 관한 것으로서, 넓은 소자분리막과 인접하는 기준셀용 활성영역은 좌우측에 더미활성 영역을 형성함으로써 버즈빅 및 사진식각공정의 로딩효과로부터 기준셀용 활성영역을 보호하고, 메모리셀어레이 내부에서 넓은 산화막과 인접하는 메모리셀용 활성영역은 버즈빅을 충분히 커버할 수 있을 정도의 폭으로 넓게 형성하여 줌으로써, 안정된 동작을 갖는 독출전용 메모리장치의 활성영역 배치방법 및 그 구조를 제공한다.

Description

독출전용 반도체 메모리장치의 활성영역 배치방법 및 그 구조

제1도는 종래의 독출전용 메모리장치의 활성영역 배치를 보이는 도면.

제2도는 제1도의 절개선 A-A' 및 B-B'에 따른 단면구조를 보이는 도면.

제3도는 본 발명에 따른 제1실시예로서, 기준셀용 활성영역을 보호하기 위하여 더미활성영역을 형성한 실시예를 보이는 도면.

제4도는 제3도의 절대선 C-C'에 따른 단면구조를 보이는 도면.

제5도는 본 발명에 따른 제2실시예를 보이는 도면으로, 메모리셀 어레이에 본 발명을 적용한 실시예를 보이는 도면.

제6도는 제5도에 도시한 절개선 D-D'에 따른 단면구조를 보이는 도면.

본 발명은 독출전용 반도체 메모리장치에 관한 것으로, 특히 소자분리막 사이에 위치하는 활성영역의 배치방법 및 그 구조에 관한 것이다.

독출전용 메모리장치의 하나인 마스크롬의 독출동작에서는 독출하고자 하는 메모리셀의 온 또는 오프상태를 판단하기 위한 기준셀(referance cell)을 이용하게 된다.

즉, 온 트랜지스터(디플리션 트랜지스터)가 선택되었을 때의 정격전류에 상당하는 크기의 전류를 갖는 기준셀을 이용하여 메모리셀의 턴온 또는 턴오프 여부를 판단하게 된다. 따라서, 주메모리셀들로 구성되는 메모리셀어레이 이외에 기준셀을 형성하는 기준셀영역이 필요하며, 이러한 독출전용 메모리 장치의 활성영역 배치방법에 대한 기술이 미합중국 특허번호 4,467,520에 개시되어 있다.

제1도는 종래의 독출전용 메모리장치의 활성영역 배치를 보이는 도면이다.

제1도를 참조하며, 메모리셀어레이는 제1폭의 소자분리막(10)에 의해 서로 이격되는 다수개의 주메모리셀용 활성영역들(16)이 형성되어 있고, 기준셀용 영역에는 넓은 폭을 가지는 소자분리막(18)에 둘러싸인 기준셀용 활성영역(20)이 형성되어 있다. 또한 메모리셀어레이는 제1폭보다 넓은 제2폭의 소자분리막(12)에 의해 몇 개의 메모리블록으로 나뉘어진다.

메모리장치가 점점 고밀도화 및 고집적화되어짐에 따라, 활성영역의 폭과 이웃하는 활성영역과의 거리가 점점 좁아지게 되고, 그에 따라 활성영역을 형성하는 사진식각공정에서 로딩효과(loading effect:패턴이 밀집된 영역에 비해 밀집되지 않은 영역에서 사진식각시 더 많은 식각이 일어나는 등의 효과)에 의한 영향이 점점 증대하게 된다.

또한 기준셀용 활성영역에 인접하는 소자분리막이나 메모리셀 내부에서 블록간의 절연을 담당하는 소자분리막은 주메모리셀용 활성영역 사이에 위치하는 소자분리막이나 메모리셀 내부에서 블록간의 절연을 담당하는 소자분리막은 주메모리셀용 활성영역 사이에 위치하는 소자분리막보다 넓은 폭을 갖게 됨에 따라, 버즈빅(bir's beak)이 커지게 되고, 그에 따라 활성영역의 축소를 가져오게 된다.

제2도는 제1도의 절개선 A-A' 및 B-B'를 따라 절개한 단면도로서 상술한 종래의 문제점을 자 보여주고 있는 도면이다. 제2도를 참조하며, 메모리셀 어레이에서 소자분리막(12)의 좌우에 인접하는 메모리셀용 활성영역들(16)은 버즈빅(17)이 발생되어, 최초 설계된 L1보다 줄어든 L2의 폭만이 유효한 활성영역이 되고, 기준셀용 영역에서는 소자분리막(18)에 의해 발생되는 버즈빅(22)에 의해 최초 설계된 L3의 크기보다 줄어든 L4폭의 활성영역만이 유효하게 된다.

상기한 문제점들에 따라, 최초 설계된 기준셀의 용량이 실제적으로 축소되는 효과를 갖게 되고, 그에 따라 셀판독동작시 오동작이 발생하는 문제점을 가지게 된다. 또한 메모리셀어레이 내부에서도 넓은 폭의 소자분리막과 인접하는 주메모리셀은 버즈빅으로 인하여 활성영역이 축소됨으로써 그 용량이 최초 설계된 것과 다르게 되어 독출시 오류가 발생하는 문제점을 갖게 된다.

따라서 본 발명의 목적은 상기한 문제점들을 해결한 반도체 메모리장치의 활성영역 배치방법 및 그 구조를 제공하는데 있다.

상기한 목적에 따라 본 발명은, 소자분리막에 의해 서로 이격되며 주메모리셀이 집적되는 다수개의 활성영역을 갖는 메모리셀영역과, 상기 주메모리셀이 독출동작에 필요한 기존레벨을 저장하기 위한 기준셀이 집적되는 기준셀용 활성영역을 구비하는 반도체 메모리장치에 있어서, 상기 기준셀용 활성영역을 둘러싸며 소자분리막에 의해 이격되는 더미활성영역을 더 구비함을 특징으로 한다. 그에 따라 더미활성영역이 넓은 폭의 소자분리막에 의한 버즈빅을 담당하며 기준셀용 활성영역을 버즈빅으로부터 보호하게 된다.

또한 본 발명은 반도체 메모리장치의 활성영역 배치방법에 있어서, 반도체 기판상에 산화막과 질화막을 차례로 형성하는 제1공정과, 주메모리셀이 형성될 영역의 질화막/산화막을 패터닝하여 L1의 폭으로 서로 이격되는 다수개의 질화막/산화막 적층구조를 형성하고, 기준셀이 형성될 영역의 질화막/산화막을 패터닝하여 L2의 폭을 갖는 질화막/산화막 적층구조와 그를 둘러싸는 질화막/산화막 적층구조를 형성하는 제2공정과, 상기 기판전체를 열산화하여 소자분리막을 형성한 후 상기질화막/산화막을 제거하여 활성영역을 형성함을 특징으로 한다.

또한 본 발명은 제1폭의 소자분리막과, 상기 제1폭보다 넓은 제2폭의 소자분리막을 갖는 독출전용 반도체 메모리장치에 있어서, 상기 제1폭의 소자분리막들 사이에 형성되는 활성영역은 제1넓이를 갖고, 상기 제1폭의 소자분리막과 상기 제2폭의 소자분리막 사이에 형성되는 활성영역은 상기 제1넓이보다 넓은 제2넓이를 갖도록 형성됨을 특징으로 한다. 그에 따라 폭이 넓은 소자분리막에 인접하는 메모리셀용 활성영역은 버즈빅이 발생하더라도 충분한 폭을 유지할 수가 있으므로 안정된 메모리셀을 얻을 수 있다.

또한 본 발명은 소자분리막에 의해 서로 이격되며 주메모리셀이 집적되는 다수개의 활성영역을 갖는 메모리셀영역과, 상기 주메모리셀의 독출동작에 필요한 기준레벨을 저장하기 위한 기준셀이 집적되는 기준셀용 활성영역을 구비하는 반도체 메모리장치에 있어서; 상기 메모리셀영역은, 제1폭의 소자분리막들 사이에 형성되며 제1넓이를 갖는 활성영역과, 상기 제1폭의 소자분리막과 상기 제2폭의 소자분리막 사이에 형성되며 상기 제1넓이보다 넓은 제2넓이를 갖는 활성영역으로 구성되고; 상기 기준셀용 활성영역은 소자분리막에 의해 이격되는 더미활성영역으로 둘러싸이도록 구성됨을 특징으로 한다.

이하, 본 발명의 전반적인 이해를 돕기 위하여 첨부된 도면들을 참조함여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.

제3도는 본 발명에 따른 제1실시예로서, 기준셀용 활성영역을 보호하기 위하여 더미활성영역을 형성한 실시예를 보이는 도면이다. 제3도에 도시된 기준셀용 활성영역(20)은 좌우측에 소자분리막(24)에 이격되는 더미활성영역(26)을 가지고 있다.

제4도는 제3도의 절개선C-C'를 따라 절개한 단면도이다. 제4도를 참조하며, 기준셀용 활성영역(20)은 좌우측에 배치된 소자분리막(24)에 의해 이격되는 더미활성영역(26)에 둘러싸여 있고, 더미활성영역(26)은 인접하는 소자분리막(28)에 인접하고 있다. 그에 따라 폭이 넓은 소자분리막(28)에 의해 발생되는 버즈빅(30)은 더미활성영역(26)에 형성되며 기준셀용 활성영역(20)은 최초 설계된대로의 활성영역폭을 유지할 수 있다.

또한 더미활성영역의 형성에 의해 로딩효과도 현저히 줄어들게 된다. 상기 더미활성영역(26)과 기준셀용 활성영역(20) 사이의 소자분리막(24)은 상기 기준셀용 활성영역(20)보다 적은 폭을 갖도록 형성하는 것도, 바람직하기로는 상기 소자분리막(24)은 상기 메모리셀영역의 활성영역 사이에 위치하는 소자분리막과 동일폭을 갖도록 형성한다. 상기 더미활성영역의 소자가 집적되지 않는 영역으로 단지 기준셀용 활성영역을 버즈빅으로부터 보호하는 역할을 갖는다.

제3도에 도시한 본 발명의 제1실시예의 제조공정은 다음과 같다. 먼저 반도체 기판상에 산화막/질화막을 순차적으로 도포한 후, 주메모리셀이 형성될 영역의 질화막/산화막을 패터닝하여 L1의 폭으로 서로 이격되는 다수개의 질화막/산화막 적층구조를 형성하고, 기준셀이 형성될 영역의 질화막/산화막을 패터닝하여 L2의 폭을 갖는 질화막/산화막 적층구조와 소정거리 이격되어 그의 좌우측에 인접하는 L1폭의 질화막/산화막 적층구조를 형성한 다음, 상기 기판전체를 열산화시킨다. 그에 따라 상기 질화막/산화막 적층구조가 형성된 부위를 제외한 노출된 기판 표면이 산화되어 소자분리막이 형성된다. 그 다음, 상기 질화막/산화막의 적층구조를 제거하면 소자분리막들에 의해 서로 이격되는 활성영역들을 얻을 수 있다. 이때 기준셀영역에는 L2의 폭을 갖는 기준셀용 활성영역 및 그에 인접하는 소자분리막에 의해 이격되며 L1의 폭을 갖는 더미활성영역을 얻을 수 있다.

본 발명의 제2실시예가 제5도에 도시되어 있다. 제5도는 본 발명을 적용한 실시예를 보이는 도면이다. 제5도를 참조하면, 메모리셀어레이는 소자분리막(32)에 의해 좌우로 분리되며, 상기 소자분리막(30)는 주메모리셀용 활성영역들(34,36)을 서로 분리시키는 소자분리막들(38)보다 넓은 폭을 가지고 있고, 상기 소자분리막(32)에 인접하는 메모리셀용 활성영역들(34)은 이웃하는 메모리셀용 활성영역들(36)보다 넓은 폭을 갖도록 형성되어 있다.

제6도는 제5도에 도시한 절개선 D-D'를 따라 절개한 단면도이다. 제6도를 참조하며, 메모리셀어레이를 분할하기 위한 소자분리막(32)과 인접하는 메모리셀용 활성영역(34)의 폭 L6은 이웃하는 메모리셀용 활성영역(36)의 폭 L5보다 넓은 폭을 갖고 있다. 메모리셀어레이를 분할하기 위한 소자분리막(32)에 의해 인접하는 메모리셀용 활성영역(34)에는 버즈빅(40)이 발생하고, 그에 따라 메모리셀 활성영역(34)는 최초 설계된 폭 L6보다 작은 L7의 폭을 갖게 된다. 그러나 상기 L7의 폭이 적어도 다른 메모리셀용 활성영역(36)의 폭인 L5보다 같거나 넓게 형성함으로써 상기 버즈빅(40)의 영향을 상회시킬 수 있다. 따라서, 메모리셀어레이를 분할하기 위한 넓은 소자분리막(32)에 의한 버즈빅의 영향을 제거하여 안정된 메모리셀의 동작 특성을 얻을 수 있다.

또한 본 발명의 제1실시예 및 제2실시예를 모두 적용하며, 메모리셀어레이는 모두 동일 크기의 메모리셀을 얻을 수 있으며, 기준셀 또는 최초 설계된 크기의 기준셀을 얻을 수 있다.

상술한 바와 같이. 본 발명에 따르게 되며, 넓은 소자분리막과 인접하는 기준셀용 활성영역은 좌우측에 더미활성영역을 형성함으로써 버즈빅 및 사진식각공정의 로딩효과로부터 기준셀용 활성영역을 보호하고, 메모리셀어레이 내부에서 넓은 산화막과 인접하는 메모리셀용 활성영역은 버즈빅을 충분히 커버할 수 있을 정도의 폭으로 넓게 형성하여 줌으로써, 안정된 동작을 갖는 독출전용 메모리장치의 활성영역 배치방법 및 그 구조를 얻을 수 있다.

Claims (7)

1. 소자분리막에 의해 서로 이격되며 주메모리셀이 집적되는 다수개의 활성영역을 갖는 메모리셀영역과 상기 주메모리셀의 독출동작에 필요한 기준레벨을 저장하기 위한 기준셀이 집적되는 기준셀용 활성영역을 구비하는 불휘발성 반도체 메모리장치에 있어서, 상기 기준셀용 활성영역을 둘러싸며 소자분리막에 의해 이격되는 더미활성영역을 더 구비함을 특징으로 하는 불휘발성 반도체 메모리장치.
2. 제1항에 있어서, 상기 더미활성영역과 기준셀용 활성영역 사이의 소자분리막은 상기 메모리셀영역의 활성영역 사이에 위치하는 소자분리막과 동일폭을 가짐을 특징으로 하는 불휘발성 반도체 메모리장치.
3. 제1항 내지 제2항에 있어서, 상기 더미활성영역과 기준셀용 활성영역 사이의 소자분리막은 상기 메모리셀영역의 활성영역 사이에 위치하는 소자분리막과 동일폭을 가짐으로 특징으로 하는 불휘발성 반도체 메모리장치.
4. 제1폭의 소자분리막과, 상기 제1폭보다 넓은 제2폭의 소자분리막을 갖는 독출전용 반도체 메모리장치에 있어서, 상기 제1폭의 소자분리막들 사이에 형성되는 활성영역은 제1넓이를 갖고, 상기 제1폭의 소자분리막과 상기 제2폭의 소자분리막 사이에 형성되는 활성영역은 상기 제1넓이보다 넓은 제2넓이를 갖도록 형성됨을 특징으로 하는 독출전용 반도체 메모리장치.
5. 소자분리막에 의해 서로 이격되며 주메모리셀이 집적되는 다수개의 활성영역을 갖는 메모리셀영역과, 상기 주메모리셀의 독출동작에 필요한 기준라벨을 저장하기 위한 기준셀이 집적되는 기준셀용 활성영역을 구비하는 반도체 메모리장치에 있어서; 상기 메모리셀영역은, 제1폭의 소자분리막들 사이에 형성되며 제1넓이를 갖는 활성영역과, 상기 제1폭의 소자분리막과 제2폭의 소자분리막 사이에 형성되며 상기 제1넓이와 넓은 제2넓이를 갖는 활성영역으로 구성되고, 상기 기준셀용 활성영역은 소자분리막에 의해 이격되는 더미활성영역으로 둘러싸이도록 구성됨을 특징으로 하는 독출전용 반도체 메모리장치의 회로배치 방법.
6. 제5항에 있어서, 상기 더미활성영역과 기준셀용 활성영역 사이의 소자분리막은 상기 기준셀용 활성영역보다 적은 폭을 가짐을 특징으로 하는 반도체 메모리장치의 회로배치 방법.
7. 제5항 내지 제6항에 있어서, 상기 더미활성영역과 기준셀용 활성영역 사이의 소자분리막은 상기 메모리셀 영역의 활성영역 사이에 위치하는 소자분리막과 동일 폭을 가짐을 특징으로 하는 반도체 메모리장치의 회로배치 방법.