JPWO2021157172A5 - - Google Patents
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Description
図1に示すように、実施の形態1に係る複素乗算回路100は、第1入力信号Xおよび第2入力信号Cの入力を受ける。第1入力信号Xは、複素数であり、実数部Re(X)および虚数部Im(X)によって、X=Re(X)+Im(X)iの形に表される(iは虚数単位)。第1入力信号Xは、予め定められた周期でX0,X1,X2,・・・の順に変化する。第2入力信号Cは、複素数であり、実数部Re(C)および虚数部Im(C)によって、C=Re(C)+Im(C)iの形に表される。第2入力信号Cは、第1入力信号Xに同期してC0,C1,C2,・・・の順に変化する。複素乗算回路100は、第1入力信号Xおよび第2入力信号Cを乗算し、乗算値である信号Q(=XC)を出力する。第1入力信号Xは「第1の複素数」の一実施例に対応し、第2入力信号Cは「第2の複素数」の一実施例に対応する。
多重回路5において、セレクタ50は、多重信号Q1および多重信号Q0の入力を受けると、第2クロック信号CLK2の立下りのタイミングで多重信号Q0を出力し、第2クロック信号CLK2の立上りのタイミングで多重信号Q1を出力する。よって、セレクタ50から出力される多重信号には、第1クロック信号CLK1に同期して、多重信号Q1および多重信号Q0が交互に現れる。フリップフロップ52は、セレクタ50の出力信号を第1クロック信号CLK1の1周期遅延させた多重信号Qを出力する。図2および図3に示すように、多重信号Qは、第1クロック信号CLK1に同期して、多重信号Q1(=減算値{Re(C0)Re(X0)-Im(C0)Im(X0)})、多重信号Q0(=加算値{Im(C0)Re(X0)+Re(C0)Im(X0)})、多重信号Q1(=減算値{Re(C1)Re(X1)-Im(C1)Im(X1)}、多重信号Q0(=加算値{Im(C1)Re(X1)+Re(C1)Im(X1)}),・・・の順に変化する。すなわち、多重信号Qは、減算値{Re(C)Re(X)-Im(C)Im(X)}および加算値{Im(C)Re(X)+Re(C)Im(X)}を時分割多重した多重信号となる。
以上説明したように、実施の形態1に係る複素乗算回路は、2つの複素数X,Cの各々を実数部および虚数部が時分割多重された多重信号XI,CIに変換し、生成された2つの多重信号XI,CIを演算することにより、乗算値XCとして、実数部および虚数部が時分割多重された多重信号Qを出力するように構成される。上記構成において、2つの多重信号XI,CIを演算処理する回路を、2個の乗算器60,70と、1個の減算器62と、1個の加算器72とを有する構成とすることができる。
図6に示すように、実施の形態3に係る複素乗算回路100Aは、図1に示す複素乗算回路100と同様に、第1入力信号Xおよび第2入力信号Cの入力を受ける。第1入力信号Xは、複素数であり、実数部Re(X)および虚数部Im(X)によって、X=Re(X)+Im(X)iの形に表される。第1入力信号Xは、予め定められた周期でX0,X1,X2,・・・の順に変化する。第2入力信号Cは、複素数であり、実数部Re(C)および虚数部Im(C)によって、C=Re(C)+Im(C)iの形に表される。第2入力信号Cは、第1入力信号Xに同期してC0,C1,C2,・・・の順に変化する。
加算/減算器78は、乗算器70の出力信号C、フリップフロップ76の出力信号Dおよび制御信号Sを受ける。制御信号Sが「0」のとき、加算/減算器78は、出力信号Cと出力信号Dとを加算し、加算値C+Dを出力する。加算/減算器78の出力信号C+Dはセレクタ74に入力される。一方、制御信号Sが「1」のときには、加算/減算器78は、出力信号Dから出力信号Cを減算し、減算値D-Cを出力する。加算/減算器78の出力信号D-Cはセレクタ74に入力される。加算/減算器78は「加算/減算器」の一実施例に対応する。
図7には上から順に、第1クロック信号CLK1、第2クロック信号CLK2、制御信号S、第1入力信号Xの実数部Re(X)および虚数部Im(X)、第2入力信号Cの実数部Re(C)および虚数部Im(C)の波形が示される。図7にはまた、多重回路1にて生成される多重信号Xおよび多重信号XI、多重回路2にて生成される多重信号Cおよび多重信号CI、フリップフロップ8にて生成される多重信号CII、多重回路3にて生成される多重信号XI_CII、ならびに多重回路4にて生成される多重信号C_XIの波形が示される。図7にはさらに、積差/積和演算回路6Aにて生成される多重信号Q1、積和/積差演算回路7Aにて生成される多重信号Q0、および多重回路5にて生成される多重信号Qの波形が示される。
図7と同様に、図8には上から順に、第1クロック信号CLK1、第2クロック信号CLK2、制御信号S、第1入力信号Xの実数部Re(X)および虚数部Im(X)、第2入力信号Cの実数部Re(C)および虚数部Im(C)、多重信号Xおよび多重信号XI、多重信号Cおよび多重信号CI、多重信号CII、多重信号XI_CII、ならびに多重信号C_XIの波形が示される。図8にはさらに、積差/積和演算回路6Aにて生成される多重信号Q1、積和/積差演算回路7Aにて生成される多重信号Q0、および多重回路5にて生成される多重信号Qの波形が示される。
多重回路5において、セレクタ50は、多重信号Q1および多重信号Q0の入力を受けると、第2クロック信号CLK2の立下りのタイミングで多重信号Q0を出力し、第2クロック信号CLK2の立上りのタイミングで多重信号Q1を出力する。よって、セレクタ50から出力される多重信号には、第1クロック信号CLK1に同期して、多重信号Q1および多重信号Q0が交互に現れる。フリップフロップ52は、セレクタ50の出力信号を第1クロック信号CLK1の1周期遅延させた多重信号Qを出力する。図8および図9に示すように、多重信号Qは、第1クロック信号CLK1に同期して、多重信号Q1(=加算値{Re(C0)Re(X0)+Im(C0)Im(X0)})、多重信号Q0(=減算値{Im(C0)Re(X0)-Re(C0)Im(X0)})、多重信号Q1(=加算値{Re(C1)Re(X1)+Im(C1)Im(X1)})、多重信号Q0(=減算値{Im(C1)Re(X1)-Re(C1)Im(X1)}),・・・の順に変化する。すなわち、多重信号Qは、加算値{Re(C)Re(X)+Im(C)Im(X)}および減算値{Im(C)Re(X)-Re(C)Im(X)}を時分割多重した多重信号となる。
Claims (10)
- 第1の複素数および第2の複素数を乗算する複素乗算回路であって、
前記第1の複素数は、第1の実数部および第1の虚数部を有し、
前記第2の複素数は、第2の実数部および第2の虚数部を有し、
前記第1の実数部および前記第1の虚数部を時分割多重した第1の多重信号を生成する第1の多重回路と、
前記第2の実数部および前記第2の虚数部を時分割多重した第2の多重信号を生成する第2の多重回路と、
前記第1の多重信号および前記第2の多重信号の積差演算を行なう積差演算回路と、
前記第1の実数部および前記第2の実数部を時分割多重した第3の多重信号を生成する第3の多重回路と、
前記第2の虚数部および前記第1の虚数部を時分割多重した第4の多重信号を生成する第4の多重回路と、
前記第3の多重信号および前記第4の多重信号の積和演算を行なう積和演算回路と、
前記積差演算回路の出力値および前記積和演算回路の出力値を時分割多重した第5の多重信号を生成する第5の多重回路とを備える、複素乗算回路。 - 前記積差演算回路は、前記第1の実数部および前記第2の実数部の乗算値と、前記第1の実数部および前記第2の実数部の乗算値から前記第1の虚数部および前記第2の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
前記積和演算回路は、前記第1の実数部および前記第2の虚数部の乗算値と、前記第1の実数部および前記第2の虚数部の乗算値と前記第2の実数部および前記第1の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
前記第5の多重回路は、前記減算値および前記加算値を時分割多重することにより、前記第5の多重信号を生成する、請求項1に記載の複素乗算回路。 - 前記積差演算回路は、
前記第1の多重信号および前記第2の多重信号を乗算する第1の乗算器と、
前回の周期における前記第1の乗算器の乗算値から今回の周期における前記第1の乗算器の乗算値を減算する減算器とを含む、請求項2に記載の複素乗算回路。 - 前記積和演算回路は、
前記第3の多重信号および前記第4の多重信号を乗算する第2の乗算器と、
前回の周期における前記第2の乗算器の乗算値と今回の周期における前記第2の乗算器の乗算値とを加算する加算器とを含む、請求項2に記載の複素乗算回路。 - 前記第1の複素数および前記第2の複素数の周波数の2倍の周波数を有する第1クロック信号を2分周することにより、第2クロック信号を生成するクロック生成回路をさらに備え、
前記第1から第5の多重回路、前記積差演算回路および前記積和演算回路の各々は、
前記第2クロック信号の論理に応じて、2つの入力信号を時分割多重するセレクタと、
前記セレクタの出力信号を前記第1クロック信号の1周期遅延させた信号を出力するフリップフロップとを含む、請求項1から4のいずれか1項に記載の複素乗算回路。 - 制御信号に応じて、第1の複素数および第2の複素数を乗算する動作と、前記第1の複素数の複素共役および前記第2の複素数を乗算する動作とを選択的に行なう複素乗算回路であって、
前記第1の複素数は、第1の実数部および第1の虚数部を有し、
前記第2の複素数は、第2の実数部および第2の虚数部を有し、
前記第1の実数部および前記第1の虚数部を時分割多重した第1の多重信号を生成する第1の多重回路と、
前記第2の実数部および前記第2の虚数部を時分割多重した第2の多重信号を生成する第2の多重回路と、
前記制御信号が第1のレベルのときに、前記第1の多重信号および前記第2の多重信号の積差演算を行ない、前記制御信号が第2のレベルのときに、前記第1の多重信号および前記第2の多重信号の積和演算を行なう積差/積和演算回路と、
前記第1の実数部および前記第2の実数部を時分割多重した第3の多重信号を生成する第3の多重回路と、
前記第2の虚数部および前記第1の虚数部を時分割多重した第4の多重信号を生成する第4の多重回路と、
前記制御信号が前記第1のレベルときに、前記第3の多重信号および前記第4の多重信号の積和演算を行ない、前記制御信号が前記第2のレベルのときに、前記第3の多重信号および前記第4の多重信号の積差演算を行なう積和/積差演算回路と、
前記積差/積和演算回路の出力値および前記積和/積差演算回路の出力値を時分割多重した第5の多重信号を生成する第5の多重回路とを備える、複素乗算回路。 - 前記積差/積和演算回路は、
前記制御信号が前記第1のレベルのときに、前記第1の実数部および前記第2の実数部の乗算値と、前記第1の実数部および前記第2の実数部の乗算値から前記第1の虚数部および前記第2の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
前記制御信号が前記第2のレベルのときに、前記第1の実数部および前記第2の実数部の乗算値と、前記第1の実数部および前記第2の実数部の乗算値と前記第1の虚数部および前記第2の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
前記積和/積差演算回路は、
前記制御信号が前記第1のレベルのときに、前記第1の実数部および前記第2の虚数部の乗算値と、前記第1の実数部および前記第2の虚数部の乗算値と前記第2の実数部および前記第1の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
前記制御信号が前記第2のレベルのときに、前記第1の実数部および前記第2の虚数部の乗算値と、前記第1の実数部および前記第2の虚数部の乗算値から前記第2の実数部および前記第1の虚数部の乗算値を減算した減算値とを時分割多重して出力する、請求項6に記載の複素乗算回路。 - 前記積差/積和演算回路は、
前記第1の多重信号および前記第2の多重信号を乗算する第1の乗算器と、
前記制御信号が前記第1のレベルのときに、前回の周期における前記第1の乗算器の乗算値から今回の周期における前記第1の乗算器の乗算値を減算し、前記制御信号が前記第2のレベルのときに、前回の周期における前記第1の乗算器の乗算値と今回の周期における前記第1の乗算器の乗算値とを加算する減算/加算器とを含む、請求項7に記載の複素乗算回路。 - 前記積和/積差演算回路は、
前記第3の多重信号および前記第4の多重信号を乗算する第2の乗算器と、
前記制御信号が前記第1のレベルのときに、前回の周期における前記第2の乗算器の乗算値と今回の周期における前記第2の乗算器の乗算値とを加算し、前記制御信号が前記第2のレベルのときに、前回の周期における前記第2の乗算器の乗算値から今回の周期における前記第2の乗算器の乗算値を減算する加算/減算器とを含む、請求項7に記載の複素乗算回路。 - 前記第1の複素数および前記第2の複素数の周波数の2倍の周波数を有する第1クロック信号を2分周することにより、第2クロック信号を生成するクロック生成回路をさらに備え、
前記第1から第5の多重回路、前記積差/積和演算回路および前記積和/積差演算回路の各々は、
前記第2クロック信号の論理に応じて、2つの入力信号を時分割多重するセレクタと、
前記セレクタの出力信号を前記第1クロック信号の1周期遅延させた信号を出力するフリップフロップとを含む、請求項6から9のいずれか1項に記載の複素乗算回路。
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