JPWO2021157172A5 - - Google Patents

Description

図１に示すように、実施の形態１に係る複素乗算回路１００は、第１入力信号Ｘおよび第２入力信号Ｃの入力を受ける。第１入力信号Ｘは、複素数であり、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）によって、Ｘ＝Ｒｅ（Ｘ）＋Ｉｍ（Ｘ）ｉの形に表される（ｉは虚数単位）。第１入力信号Ｘは、予め定められた周期でＸ０，Ｘ１，Ｘ２，・・・の順に変化する。第２入力信号Ｃは、複素数であり、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）によって、Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉの形に表される。第２入力信号Ｃは、第１入力信号Ｘに同期してＣ０，Ｃ１，Ｃ２，・・・の順に変化する。複素乗算回路１００は、第１入力信号Ｘおよび第２入力信号Ｃを乗算し、乗算値である信号Ｑ（＝ＸＣ）を出力する。第１入力信号Ｘは「第１の複素数」の一実施例に対応し、第２入力信号Ｃは「第２の複素数」の一実施例に対応する。

多重回路５において、セレクタ５０は、多重信号Ｑ１および多重信号Ｑ０の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号Ｑ０を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｑ１を出力する。よって、セレクタ５０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１および多重信号Ｑ０が交互に現れる。フリップフロップ５２は、セレクタ５０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑを出力する。図２および図３に示すように、多重信号Ｑは、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１（＝減算値｛Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）－Ｉｍ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ０（＝加算値｛Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）＋Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ１（＝減算値｛Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）－Ｉｍ（Ｃ１）Ｉｍ（Ｘ１）｝、多重信号Ｑ０（＝加算値｛Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）＋Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）｝），・・・の順に変化する。すなわち、多重信号Ｑは、減算値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）－Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝および加算値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）＋Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝を時分割多重した多重信号となる。

以上説明したように、実施の形態１に係る複素乗算回路は、２つの複素数Ｘ，Ｃの各々を実数部および虚数部が時分割多重された多重信号ＸＩ，ＣＩに変換し、生成された２つの多重信号ＸＩ，ＣＩを演算することにより、乗算値ＸＣとして、実数部および虚数部が時分割多重された多重信号Ｑを出力するように構成される。上記構成において、２つの多重信号ＸＩ，ＣＩを演算処理する回路を、２個の乗算器６０，７０と、１個の減算器６２と、１個の加算器７２とを有する構成とすることができる。

図６に示すように、実施の形態３に係る複素乗算回路１００Ａは、図１に示す複素乗算回路１００と同様に、第１入力信号Ｘおよび第２入力信号Ｃの入力を受ける。第１入力信号Ｘは、複素数であり、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）によって、Ｘ＝Ｒｅ（Ｘ）＋Ｉｍ（Ｘ）ｉの形に表される。第１入力信号Ｘは、予め定められた周期でＸ０，Ｘ１，Ｘ２，・・・の順に変化する。第２入力信号Ｃは、複素数であり、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）によって、Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉの形に表される。第２入力信号Ｃは、第１入力信号Ｘに同期してＣ０，Ｃ１，Ｃ２，・・・の順に変化する。

加算／減算器７８は、乗算器７０の出力信号Ｃ、フリップフロップ７６の出力信号Ｄおよび制御信号Ｓを受ける。制御信号Ｓが「０」のとき、加算／減算器７８は、出力信号Ｃと出力信号Ｄとを加算し、加算値Ｃ＋Ｄを出力する。加算／減算器７８の出力信号Ｃ＋Ｄはセレクタ７４に入力される。一方、制御信号Ｓが「１」のときには、加算／減算器７８は、出力信号Ｄから出力信号Ｃを減算し、減算値Ｄ－Ｃを出力する。加算／減算器７８の出力信号Ｄ－Ｃはセレクタ７４に入力される。加算／減算器７８は「加算／減算器」の一実施例に対応する。

図７には上から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、制御信号Ｓ、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）の波形が示される。図７にはまた、多重回路１にて生成される多重信号Ｘおよび多重信号ＸＩ、多重回路２にて生成される多重信号Ｃおよび多重信号ＣＩ、フリップフロップ８にて生成される多重信号ＣＩＩ、多重回路３にて生成される多重信号ＸＩ＿ＣＩＩ、ならびに多重回路４にて生成される多重信号Ｃ＿ＸＩの波形が示される。図７にはさらに、積差／積和演算回路６Ａにて生成される多重信号Ｑ１、積和／積差演算回路７Ａにて生成される多重信号Ｑ０、および多重回路５にて生成される多重信号Ｑの波形が示される。

図７と同様に、図８には上から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、制御信号Ｓ、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、多重信号Ｘおよび多重信号ＸＩ、多重信号Ｃおよび多重信号ＣＩ、多重信号ＣＩＩ、多重信号ＸＩ＿ＣＩＩ、ならびに多重信号Ｃ＿ＸＩの波形が示される。図８にはさらに、積差／積和演算回路６Ａにて生成される多重信号Ｑ１、積和／積差演算回路７Ａにて生成される多重信号Ｑ０、および多重回路５にて生成される多重信号Ｑの波形が示される。

多重回路５において、セレクタ５０は、多重信号Ｑ１および多重信号Ｑ０の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号Ｑ０を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｑ１を出力する。よって、セレクタ５０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１および多重信号Ｑ０が交互に現れる。フリップフロップ５２は、セレクタ５０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑを出力する。図８および図９に示すように、多重信号Ｑは、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１（＝加算値｛Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）＋Ｉｍ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ０（＝減算値｛Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）－Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ１（＝加算値｛Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）＋Ｉｍ（Ｃ１）Ｉｍ（Ｘ１）｝）、多重信号Ｑ０（＝減算値｛Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）－Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）｝），・・・の順に変化する。すなわち、多重信号Ｑは、加算値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）＋Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝および減算値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）－Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝を時分割多重した多重信号となる。

Claims (10)

1. 第１の複素数および第２の複素数を乗算する複素乗算回路であって、
   前記第１の複素数は、第１の実数部および第１の虚数部を有し、
   前記第２の複素数は、第２の実数部および第２の虚数部を有し、
   前記第１の実数部および前記第１の虚数部を時分割多重した第１の多重信号を生成する第１の多重回路と、
   前記第２の実数部および前記第２の虚数部を時分割多重した第２の多重信号を生成する第２の多重回路と、
   前記第１の多重信号および前記第２の多重信号の積差演算を行なう積差演算回路と、
   前記第１の実数部および前記第２の実数部を時分割多重した第３の多重信号を生成する第３の多重回路と、
   前記第２の虚数部および前記第１の虚数部を時分割多重した第４の多重信号を生成する第４の多重回路と、
   前記第３の多重信号および前記第４の多重信号の積和演算を行なう積和演算回路と、
   前記積差演算回路の出力値および前記積和演算回路の出力値を時分割多重した第５の多重信号を生成する第５の多重回路とを備える、複素乗算回路。
2. 前記積差演算回路は、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値から前記第１の虚数部および前記第２の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
   前記積和演算回路は、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値と前記第２の実数部および前記第１の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記第５の多重回路は、前記減算値および前記加算値を時分割多重することにより、前記第５の多重信号を生成する、請求項１に記載の複素乗算回路。
3. 前記積差演算回路は、
   前記第１の多重信号および前記第２の多重信号を乗算する第１の乗算器と、
   前回の周期における前記第１の乗算器の乗算値から今回の周期における前記第１の乗算器の乗算値を減算する減算器とを含む、請求項２に記載の複素乗算回路。
4. 前記積和演算回路は、
   前記第３の多重信号および前記第４の多重信号を乗算する第２の乗算器と、
   前回の周期における前記第２の乗算器の乗算値と今回の周期における前記第２の乗算器の乗算値とを加算する加算器とを含む、請求項２に記載の複素乗算回路。
5. 前記第１の複素数および前記第２の複素数の周波数の２倍の周波数を有する第１クロック信号を２分周することにより、第２クロック信号を生成するクロック生成回路をさらに備え、
   前記第１から第５の多重回路、前記積差演算回路および前記積和演算回路の各々は、
   前記第２クロック信号の論理に応じて、２つの入力信号を時分割多重するセレクタと、
   前記セレクタの出力信号を前記第１クロック信号の１周期遅延させた信号を出力するフリップフロップとを含む、請求項１から４のいずれか１項に記載の複素乗算回路。
6. 制御信号に応じて、第１の複素数および第２の複素数を乗算する動作と、前記第１の複素数の複素共役および前記第２の複素数を乗算する動作とを選択的に行なう複素乗算回路であって、
   前記第１の複素数は、第１の実数部および第１の虚数部を有し、
   前記第２の複素数は、第２の実数部および第２の虚数部を有し、
   前記第１の実数部および前記第１の虚数部を時分割多重した第１の多重信号を生成する第１の多重回路と、
   前記第２の実数部および前記第２の虚数部を時分割多重した第２の多重信号を生成する第２の多重回路と、
   前記制御信号が第１のレベルのときに、前記第１の多重信号および前記第２の多重信号の積差演算を行ない、前記制御信号が第２のレベルのときに、前記第１の多重信号および前記第２の多重信号の積和演算を行なう積差／積和演算回路と、
   前記第１の実数部および前記第２の実数部を時分割多重した第３の多重信号を生成する第３の多重回路と、
   前記第２の虚数部および前記第１の虚数部を時分割多重した第４の多重信号を生成する第４の多重回路と、
   前記制御信号が前記第１のレベルときに、前記第３の多重信号および前記第４の多重信号の積和演算を行ない、前記制御信号が前記第２のレベルのときに、前記第３の多重信号および前記第４の多重信号の積差演算を行なう積和／積差演算回路と、
   前記積差／積和演算回路の出力値および前記積和／積差演算回路の出力値を時分割多重した第５の多重信号を生成する第５の多重回路とを備える、複素乗算回路。
7. 前記積差／積和演算回路は、
   前記制御信号が前記第１のレベルのときに、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値から前記第１の虚数部および前記第２の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
   前記制御信号が前記第２のレベルのときに、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値と前記第１の虚数部および前記第２の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記積和／積差演算回路は、
   前記制御信号が前記第１のレベルのときに、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値と前記第２の実数部および前記第１の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記制御信号が前記第２のレベルのときに、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値から前記第２の実数部および前記第１の虚数部の乗算値を減算した減算値とを時分割多重して出力する、請求項６に記載の複素乗算回路。
8. 前記積差／積和演算回路は、
   前記第１の多重信号および前記第２の多重信号を乗算する第１の乗算器と、
   前記制御信号が前記第１のレベルのときに、前回の周期における前記第１の乗算器の乗算値から今回の周期における前記第１の乗算器の乗算値を減算し、前記制御信号が前記第２のレベルのときに、前回の周期における前記第１の乗算器の乗算値と今回の周期における前記第１の乗算器の乗算値とを加算する減算／加算器とを含む、請求項７に記載の複素乗算回路。
9. 前記積和／積差演算回路は、
   前記第３の多重信号および前記第４の多重信号を乗算する第２の乗算器と、
   前記制御信号が前記第１のレベルのときに、前回の周期における前記第２の乗算器の乗算値と今回の周期における前記第２の乗算器の乗算値とを加算し、前記制御信号が前記第２のレベルのときに、前回の周期における前記第２の乗算器の乗算値から今回の周期における前記第２の乗算器の乗算値を減算する加算／減算器とを含む、請求項７に記載の複素乗算回路。
10. 前記第１の複素数および前記第２の複素数の周波数の２倍の周波数を有する第１クロック信号を２分周することにより、第２クロック信号を生成するクロック生成回路をさらに備え、
    前記第１から第５の多重回路、前記積差／積和演算回路および前記積和／積差演算回路の各々は、
    前記第２クロック信号の論理に応じて、２つの入力信号を時分割多重するセレクタと、
    前記セレクタの出力信号を前記第１クロック信号の１周期遅延させた信号を出力するフリップフロップとを含む、請求項６から９のいずれか１項に記載の複素乗算回路。