WO2017094824A1 - ディジタルフィルタ、フィルタ処理方法及び記録媒体 - Google Patents
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Abstract
フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量を低減できる可能性を増大することが課題である。当該課題を解決するために、周波数領域の第一の複素数信号から、第二の複素数信号と、その共役複素数である第三の複素数信号とを生成する。そして、信号振幅の変化量の異なる複数の種類の複素数信号から信号選択を行う。信号選択を行った複素数信号に対し、第一のフィルタ係数及び第二のフィルタ係数により処理を行う。さらに、フィルタ処理後の複素数信号を合成して複素数信号を生成し、出力する。
Description
本発明は、ディジタル信号処理における演算処理に関し、特に、ディジタルフィルタ、フィルタ処理方法及びフィルタ処理プログラムに関する。
時間領域の複素数信号に対してフィルタ処理を行う方法として、特許文献1にディジタルフィルタによる以下のフィルタ処理方法が開示されている。
ディジタルフィルタは、まず、フーリエ変換により時間領域の複素数信号を周波数領域の第一の複素数信号に変換する。次に、第一の複素数信号を構成するすべての複素数のそれぞれの共役複素数を含む第二の複素数信号を生成する。そして、第一の複素数信号及び第二の複素数信号のそれぞれについて、所定の周波数領域フィルタ係数によるフィルタ処理を行う。そして、フィルタ処理後の第一の複素数信号及びフィルタ処理後の第二の複素数信号を合成して、フィルタ処理後の周波数領域の複素数信号を生成する。さらに、フィルタ処理後の周波数領域の複素数信号に対し、逆フーリエ変換を行い、フィルタ処理後の時間領域の複素数信号を得る。
また、特許文献1には、フィルタ係数生成手段による周波数領域フィルタ係数の次の生成方法が開示されている。すなわち、フィルタ係数生成手段は、第一の入力フィルタ係数に第二の入力フィルタ係数を複素加算したのち、さらに前記第3の入力フィルタ係数を複素乗算して生成する。また、フィルタ係数生成手段は、第二の周波数領域フィルタ係数を、第一の入力フィルタ係数から前記第二の入力フィルタ係数を複素減算したのち、さらに前記第三の入力フィルタ係数を複素乗算して生成する。
なお、本発明に関連して、特許文献2には、フーリエ変換手段と、IQ分離手段と、2つのフィルタ手段と、IQ合成手段と、第三のフィルタ手段と、逆フーリエ変換手段とを備えるディジタルフィルタ回路が開示されている。
また、本発明に関連して、特許文献3には、離散フーリエ変換部と、ベクトル乗算回路と、逆離散フーリエ変換部とを備える、信号処理装置が開示されている。
また、本発明に関連して、特許文献4には、所定の演算処理を行う高速フーリエ変換処理装置が開示されている。
しかしながら、特許文献1に開示されたディジタルフィルタは、第一の複素数信号から複素分離部が生成する、第二の複素数信号及び第二の複素数信号と複素共役の第三の複素数信号に対してフィルタ処理を行う。第二の複素数信号及び第三の複素数信号は所定の信号振幅を有しているため、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量が多いという問題がある。
本発明は、上記課題を解決し、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量を低減できる可能性を増大できるディジタルフィルタ等の提供を目的とする。
本発明のディジタルフィルタは、分離部と、信号選択部と、第一のフィルタ部と、第二のフィルタ部と、合成部と、を備える。
前記分離部は、前記分離部に出力された周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号とを生成する。前記分離部は前記第二の複素数信号と前記第三の複素数信号とを前記信号選択部に出力する。
前記信号選択部は、前記分離部が前記信号選択部に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、前記信号選択部が、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う。前記信号選択部は、当該切り替えを、前記信号選択部が前記第一のフィルタ部に出力する第四の複素数信号及び前記第二のフィルタ部に出力する第五の複素数信号のうちの少なくとも一について行う。
前記第一のフィルタ部は、前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成する。前記第一のフィルタ部は、前記第六の複素数信号を前記合成部に出力する。
前記第二のフィルタ部は、前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を生成する。前記第二のフィルタ部は、前記第七の複素数信号を前記合成部に出力する。
前記合成部は、前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する。
本発明のディジタルフィルタ等は、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量の低減を図ることができる可能性を増大できる。
<第一実施形態>
[構成と動作]
図1は、第一実施形態のディジタルフィルタ回路の例であるディジタルフィルタ回路10の構成を表す概念図である。また、図2は、ディジタルフィルタ回路10が行う動作例を表すシーケンスチャートである。
[構成と動作]
図1は、第一実施形態のディジタルフィルタ回路の例であるディジタルフィルタ回路10の構成を表す概念図である。また、図2は、ディジタルフィルタ回路10が行う動作例を表すシーケンスチャートである。
図1に表すように、ディジタルフィルタ回路10は、FT回路13と、IFT回路14と、分離回路15と、合成回路16と、を備える。ここで、「FT」は、フーリエ変換を、「IFT」は逆フーリエ変換を、それぞれ意味する。ディジタルフィルタ回路10は、さらに、フィルタ回路21と、フィルタ回路22と、フィルタ係数生成回路41と、フィルタ係数生成回路42と、を備える。
FT回路13は、図2のS101に表し、また、以下に説明する動作を行う。
ここで、nは時間領域上の信号サンプル番号を示す0≦n≦N-1の整数、NはFTの変換サンプル数を示す0<Nの整数、kは周波数領域上の周波数番号を示す0≦k≦N-1の整数である。
そして、FT回路13は、複素数信号X(k)から、複素数信号X(N-k)
を生成する。FT回路13は、複素数信号X(k)及び複素数信号X(N-k)を含む複素数信号i31を分離回路15及び信号選択回路19に出力する。
を生成する。FT回路13は、複素数信号X(k)及び複素数信号X(N-k)を含む複素数信号i31を分離回路15及び信号選択回路19に出力する。
FTとしては、例えば、高速にフーリエ変換を行うための1つの手法である高速フーリエ変換(FFT)を用いることができる。FFTの例は特許文献4に開示されている。
次に、分離回路15は、図2のS102に表し、また、以下に説明する動作を行う。
分離回路15は、FT回路13が分離回路15に出力した複素数信号X(k)及び複素数信号X(N-k)を用いて、以下に説明するようにX(k)についての一対の複素共役であるI成分信号XI(k)及びQ成分信号XQ(k)を生成する。
分離回路15は、生成したI成分信号XI(k)及びQ成分信号XQ(k)を含む複素数信号i32を、信号選択回路19に出力する。
次に、信号選択回路19は、図2のS103に表し、また、以下に説明する動作を行う。
信号選択回路19には、選択信号i48が入力される。選択信号i48は、例えば、ディジタルフィルタ回路10の上位機器を構成する部分から供給される。
信号選択回路19は、選択信号i48に含まれる選択モードに基づいた信号の選択を行う。選択信号i48は、第一の選択モード及び第二の選択モードのうちのいずれかを指示する内容を含む信号である。
信号選択回路19は、選択信号i48が第一の選択モードを指示する内容を含む場合は、第一の選択モードに基づいたフィルタ回路21及び22への出力信号の選択を行う。信号選択回路19が第一の選択モードに基づいたフィルタ回路21及び22への出力信号の選択を行った場合には、ディジタルフィルタ回路10は、第一の選択モードに基づいたフィルタ処理を行う。
また、信号選択回路19は、選択信号i48が第二の選択モードを指示する内容を含む場合は、第二の選択モードに基づいたフィルタ回路21及び22への出力信号の選択を行う。信号選択回路19が第二の選択モードに基づいたフィルタ回路21及び22への出力信号の選択を行った場合は、ディジタルフィルタ回路10は、第二の選択モードに基づいたフィルタ処理を行う。
選択モードが第一の選択モードである場合は、信号選択回路19は、式(5)に表すI成分信号XI(k)を含む複素数信号i32をフィルタ回路21に出力する。そして、信号選択回路19は、式(6)に表すQ成分信号XQ(k)を含む複素数信号i33を、フィルタ回路22に出力する。
そして、信号選択回路19は、式(5’)に表すI成分信号XI(k)を含む複素数信号i32を、フィルタ回路21に出力する。また、信号選択回路19は、式(6’)に表すQ成分信号XQ(k)を含む複素数信号i33を、フィルタ回路22に出力する。
フィルタ係数生成回路41は、図2のS104に表し、また、以下に説明する動作を行う。
フィルタ係数生成回路41には、複素数係数V(k)及び複素数係数H(k)を出力される。当該出力は、例えば、ディジタルフィルタ回路10の上位機器を構成する部分により行われる。
一方、フィルタ係数生成回路42は、図2のS105に表し、また、以下に説明する動作を行う。
フィルタ係数生成回路42に対し、複素数係数W(k)及びH(k)が出力される。当該出力は、例えば、ディジタルフィルタ回路10の上位機器を構成する部分により行われる。
ここで、複素数係数V(k)、W(k)及びH(k)は、時間領域での実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する、周波数領域での係数である。V(k)、W(k)、及びH(k)の詳細は後述する。
フィルタ係数生成回路41は、生成したフィルタ係数CI(k)を、複素数信号i45に含めて、フィルタ回路21に出力する。また、フィルタ係数生成回路42は、生成したフィルタ係数CQ(k)を、複素数信号i46に含めて、フィルタ回路22に出力する。
フィルタ回路21は、図2のS106に表し、また、以下に説明する動作を行う。
フィルタ回路21は、信号選択回路がフィルタ回路21に出力した複素数信号i32に含まれるI成分信号XI(k)に対して、複素数乗算による複素数フィルタ処理を行う。フィルタ回路21は、当該複素数フィルタ処理の際に、フィルタ係数生成回路41がフィルタ回路21に出力した複素数信号i45に含まれるフィルタ係数CI(k)を用いる。具体的には、フィルタ回路21は、0≦k≦N-1の周波数番号kのそれぞれについて、複素数信号XI’
を計算して、複素数信号XI’を含む複素数信号i34を、合成回路16に出力する。
を計算して、複素数信号XI’を含む複素数信号i34を、合成回路16に出力する。
フィルタ回路22は、図2のS107に表し、また、以下に説明する動作を行う。
フィルタ回路22は、信号選択回路19がフィルタ回路22に出力した複素数信号i33に含まれるQ成分信号XQ(k)に対して、複素数乗算による複素数フィルタ処理を行う。フィルタ回路22は、その複素数乗算による複素数フィルタ処理を行う際に、フィルタ係数生成回路42がフィルタ回路22に出力した複素数信号i46に含まれるフィルタ係数CQ(k)を用いる。具体的には、フィルタ回路22は、0≦k≦N-1の周波数番号kのそれぞれについて、複素数信号XQ’(k)
を計算して、複素数信号XQ’(k)を含む複素数信号i35を、合成回路16に出力する。
を計算して、複素数信号XQ’(k)を含む複素数信号i35を、合成回路16に出力する。
合成回路16は、図2のS108に表し、また、以下に説明する動作を行う。
合成回路16は、式(9)に表す複素数信号XI’(k)と、式(10)に表す複素数信号XQ’(k)とを合成した、複素数信号X”(k)を生成する。ここで、複素数信号XI’(k)はフィルタ回路21が合成回路16に出力する複素数信号i34に含まれる複素数信号である。また、複素数信号XQ’(k)は、フィルタ回路22が合成回路16に出力する複素数信号i35に含まれる複素信号である。
合成回路16は、図2のS109に表し、また、以下に説明する動作を行う。
IFT回路14は、0≦k≦N-1の周波数番号kのそれぞれについて、合成回路16がIFT回路14に出力する複素数信号i36に含まれる複素数信号X”(k)(式(13)参照)に対して、逆フーリエ変換(以下、「IFT」という。)を行う。そして、IFT回路14は、当該IFTにより時間領域の複素数信号x”(n)を生成する。IFT回路14は、さらに、複素数信号x”(n)を含む信号y(n)を、図示しないディジタルフィルタ回路10の外部に出力する。
図3は、分離回路の例である分離回路15の構成例を表わす概念図である。図3に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
分離回路15は、加算回路150及び152と、減算回路151及び153と、乗算回路154乃至158と、を備える。
分離回路15には、複素数信号X(k)及びX(N-k)が入力される。ここで、複素数信号X(k)及びX(N-k)は、図1を参照して説明した、FT回路13が分離回路15に送る複素数信号i31に含まれる複素数信号である。
端子121aには、分離回路15に入力された複素数信号X(k)の実数部R(k)が入力される。
端子121bには、分離回路15に入力された複素数信号X(k)の虚数部S(k)が入力される。
端子121cには、分離回路15に入力された複素数信号X(N-k)の実数部R(N-k)が入力される。R(N-k)は複素数信号X(N-k)の複素共役X*(N-k)の実数部でもある。
端子121dには、分離回路15に入力された複素数信号X(N-k)の虚数部S(N-k)が入力される。
FT回路13が分離回路15に対して複素数信号i31を一本の信号線を通じて送る場合は、分離回路15は、複素数信号i31を分離する図示しない分離回路を備える。当該分離回路は、複素数信号i31から、複素数信号X(k)の実数部R(k)、複素数信号X(k)の虚数部S(k)、複素数信号X(N-k)の実数部R(N-k)及び複素数信号X(N-k)の虚数部S(N-k)を分離する。そして、当該分離回路は、複素数信号X(k)の実数部R(k)を端子121aに、複素数信号X(k)の虚数部S(k)を端子121bに出力する。当該分離回路は、さらに、複素数信号X(N-k)の実数部R(N-k)を端子121cに、複素数信号X(N-k)の虚数部S(N-k)を端子121dに出力する。
端子121aに入力された複素数信号X(k)の実数部R(k)は、加算回路150及び減算回路153に伝わる。
端子121bに入力された複素数信号X(k)の虚数部S(k)は、加算回路152及び減算回路151に伝わる。
端子121cに入力された複素数信号X(N-k)の実数部R(N-k)は、加算回路150及び減算回路153に伝わる。
端子121dに入力された複素数信号X(N-k)の虚数部S(N-k)は、加算回路152及び減算回路151に伝わる。
乗算回路158は、乗算回路158に伝わった虚数部S(N-k)に-1の値を乗算し、虚数部-S(N-k)を得る。虚数部-S(N-k)は、複素数信号X(N-k)の複素共役X*(N-k)の虚数部である。乗算回路158は-S(N-k)を、加算回路152及び減算回路151に送る。
加算回路150は、端子121aから伝わった実数部R(k)と端子121cから伝わった実数部R(N-k)とを加算し、実数部R(k)+R(N-k)を得る。加算回路150は、実数部R(k)+R(N-k)を乗算回路154に送る。
乗算回路154は、加算回路150から送られた実数部R(k)+R(N-k)に1/2の値を乗算し、実数部(R(k)+R(N-k))/2を得る。乗算回路154は、実数部(R(k)+R(N-k))/2を、端子121eを通じて、図1に表す信号選択回路19に送る。
加算回路152は、端子121bから伝わった虚数部S(k)と乗算回路158が加算回路152に送った虚数部-S(N-k)とを加算し、虚数部S(k)-S(N-k)を得る。加算回路152は、虚数部S(k)-S(N-k)を乗算回路155に送る。
乗算回路155は、加算回路152から送られた虚数部S(k)-S(N-k)に1/2の値を乗算し、虚数部(S(k)-S(N-k))/2を得る。乗算回路155は、虚数部(S(k)-S(N-k))/2を、端子121fを通じて、図1に表す信号選択回路19に送る。
減算回路153は、端子121aから伝わった実数部R(k)から、分離回路113が減算回路153に送った実数部R(N-k)を減算し、実数部R(k)-R(N-k)を得る。減算回路153は、実数部R(k)-R(N-k)を乗算回路156に送る。
乗算回路156は、減算回路153が乗算回路156に送った実数部R(k)-R(N-k)に1/2の値を乗算し、実数部(R(k)-R(N-k))/2を得る。乗算回路156は、実数部(R(k)-R(N-k))/2を、端子121gを通じて、図1に表す信号選択回路19に送る。
減算回路151は、端子121bから伝わった虚数部S(k)から、乗算回路158が減算回路151に送った虚数部-S(N-k)を減算し、虚数部S(k)+S(N-k)を得る。減算回路151は、虚数部S(k)+S(N-k)を乗算回路157に送る。
乗算回路157は、減算回路151が乗算回路157に送った虚数部S(k)+S(N-k)に乗算し、虚数部(S(k)+S(N-k))/2を得る。乗算回路157は、虚数部(S(k)+S(N-k))/2を、端子121hを通じて、図1に表す信号選択回路19に送る。
ここで、式(5)から、実数部(R(k)+R(N-k))/2と虚数部(S(k)+S(N-k))/2の組合せはI成分信号XI(k)である。
また、式(6)から、実数部(R(k)-R(N-k))/2と虚数部(S(k)-S(N-k))/2の組合せは、Q成分信号XQ(k)である。
すなわち、分離回路15は、入力された複素数信号を、I成分信号XI(k)とQ成分信号XQ(k)とに分離して、信号選択回路19に出力する動作を行う。
図4は、信号選択回路19の構成例を表す概念図である。
信号選択回路19は、信号選択回路51と、信号選択回路52とを備える。
信号選択回路51には、端子121iを通じて、複素数信号X(k)の実数部R(k)が入力される。
また、信号選択回路51には、端子121jを通じて、複素数信号X(k)の虚数部S(k)が入力される。
複素数信号X(k)は、図1に表すFT回路13が信号選択回路19に出力した複素数信号i31に含まれる複素数信号X(k)である。
さらに、信号選択回路51には、端子121kを通じて、実数部(R(k)+R(N-k))/2が入力される。実数部(R(k)+R(N-k))/2は、図3に表す分離回路15の乗算回路154が、端子121eを通じて、信号選択回路19に送る実数部(R(k)+R(N-k))/2である。
さらに、信号選択回路51には、端子121lを通じて、実数部(R(k)-R(N-k))/2が入力される。実数部(R(k)-R(N-k))/2は、図3に表す分離回路15の乗算回路156が、端子121gを通じて、信号選択回路19に送る実数部(R(k)-R(N-k))/2である。
一方、信号選択回路52には、端子121mを通じて、虚数部(S(k)-S(N-k))/2が入力される。虚数部(S(k)-S(N-k))/2は、図3に表す分離回路15の乗算回路155が、端子121fを通じて、信号選択回路19に送る虚数部(S(k)-S(N-k))/2である。
また、信号選択回路52には、端子121nを通じて、虚数部(S(k)+S(N-k))/2が入力される。虚数部(S(k)+S(N-k))/2は、図3に表す分離回路15の乗算回路157が、端子121hを通じて、信号選択回路19に送る虚数部(S(k)+S(N-k))/2である。
信号選択回路51は、複素数信号X(k)と、I成分信号XI(k)とを保持する。複素数信号X(k)は式(5’)に表すI成分信号XI(k)である。また、合成回路122が信号選択回路51に送ったI成分信号XI(k)は、式(5)に表すI成分信号XI(k)である。
信号選択回路19に入力される選択信号i48は、信号選択回路51及び52に入力される。選択信号i48は、図1を参照して説明した、ディジタルフィルタ回路10の外部が信号選択回路19に対して出力する選択信号i48である。
信号選択回路51は、信号選択回路51に入力された選択信号i48に含まれる選択モードが選択モード1である場合には、式(5)に表すI成分信号XI(k)を、図1に表すフィルタ回路21に出力する。具体的には、信号選択回路51は、端子121eからはI成分信号XI(k)の実数部を、端子121fからはI成分信号XI(k)の虚数部を、図1に表すフィルタ回路21に、それぞれ出力する。信号選択回路51は、I成分信号XI(k)を、そのまま、図1に表す信号i32として図1に表すフィルタ回路21に出力することもできる。あるいは、信号選択回路51は、図示しない合成回路を端子121e及び端子121fの後段に備えることもできる。そして、当該合成回路が、I成分信号XI(k)の実数部とI成分信号XI(k)の虚数部とを合成して得た信号を、図1に表す信号i32として図1に表すフィルタ回路21に出力することもできる。
一方、選択信号i48に含まれる選択モードが選択モード2である場合の信号選択回路51の動作の説明は、上記信号選択回路51についての動作の説明において、式(5)を式(5’)に読み替えた説明になる。
信号選択回路52は、信号選択回路52に入力された選択信号i48に含まれる選択モードが選択モード1である場合には、Q成分信号XQ(k)として、式(6)に表された複素数信号X(k)を、フィルタ回路22に出力する。具体的には、信号選択回路52は、端子121gからは、Q成分信号XQ(k)の実数部を、端子121hからは、Q成分信号XQ(k)の虚数部を、図1に表すフィルタ回路22に、それぞれ出力する。信号選択回路52は、Q成分信号XQ(k)を図1に表す複素数信号i33として図1に表すフィルタ回路22に出力することもできる。信号選択回路52は、図示しない合成回路を端子121g及び端子121hの後段に備えることもできる。そして、当該合成回路が、Q成分信号XQ(k)の実数部とQ成分信号XQ(k)の虚数部とを合成して得た信号を、図1に表す複素数信号i33として図1に表すフィルタ回路22に出力することもできる。
一方、選択信号i48に含まれる選択モードが選択モード2である場合の信号選択回路52の動作の説明は、上記信号選択回路52についての動作の説明において、式(6)を式(6’)に読み替えた説明になる。
次に、フィルタ係数生成回路の具体例を説明する。
図5は、第一のフィルタ係数生成回路であるフィルタ係数生成回路41の構成例を表す概念図である。図5に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
フィルタ係数生成回路41は、乗算回路169a乃至172aと、加算回路164aと、減算回路165aと、を備える。
フィルタ係数生成回路41には、複素数係数V(k)及びH(k)が入力される。ここで、複素数係数V(k)及びH(k)は、図1を参照して説明した、フィルタ係数生成回路41に入力される複素数係数V(k)及びH(k)である。
端子122aには、フィルタ係数生成回路41に入力された複素数係数V(k)の実数部VI(k)が入力される。
端子122bには、フィルタ係数生成回路41に入力された複素数係数V(k)の虚数部VQ(k)が入力される。
端子122cには、フィルタ係数生成回路41に入力された複素数係数H(k)の実数部HI(k)が入力される。
端子122dには、フィルタ係数生成回路41に入力された複素数係数H(k)の虚数部HQ(k)が入力される。
フィルタ係数生成回路41に入力される複素数係数V(k)が一本の信号線を通じて入力される場合は、フィルタ係数生成回路41は、複素数係数V(k)を分離する図示しない分離回路を備える。当該分離回路は、複素数係数V(k)から、複素数係数V(k)の実数部VI(k)と複素数係数V(k)の虚数部VQ(k)とを分離する。そして、当該分離回路は、複素数係数V(k)の実数部VI(k)を端子122aに、複素数係数V(k)の虚数部VQ(k)を端子122bに入力する。
また、フィルタ係数生成回路41に送られる複素数係数H(k)が一本の信号線を通じて入力される場合は、フィルタ係数生成回路41は、図示しない、複素数係数H(k)を分離する分離回路を備える。当該分離回路は、複素数係数H(k)から、複素数係数H(k)の実数部HI(k)と複素数係数H(k)の虚数部HQ(k)とを分離する。そして、当該分離回路は、複素数係数H(k)の実数部HI(k)を端子122cに、複素数係数H(k)の虚数部HQ(k)を端子122dに出力する。
端子122aに入力された複素数係数V(k)の実数部VI(k)は、乗算回路169a及び乗算回路171aに伝わる。
端子122bに入力された複素数係数V(k)の虚数部VQ(k)は、乗算回路170a及び乗算回路172aに伝わる。
端子122cに入力された複素数係数H(k)の実数部HI(k)は、乗算回路169a及び乗算回路172aに伝わる。
端子122dに入力された複素数係数H(k)の虚数部HQ(k)は、乗算回路171a及び乗算回路172aに伝わる。
乗算回路169aは、端子122aから伝わった複素数係数V(k)の実数部VI(k)と、端子122cから伝わった複素数係数H(k)の実数部HI(k)とを乗算する。そして乗算回路169aは、その乗算結果である実数部VI(k)×HI(k)を、減算回路165aに送る。
乗算回路170aは、端子122bから伝わった複素数係数V(k)の虚数部VQ(k)と、端子122dから伝わった複素数係数H(k)の虚数部HQ(k)とを乗算する。そして乗算回路170aは、その乗算結果である実数部VQ(k)×HQ(k)を、減算回路165aに送る。
減算回路165aは、乗算回路169aが減算回路165aに送った実数部VI(k)×HI(k)から、乗算回路170aが減算回路165aに送った実数部VQ(k)×HQ(k)を減算する。そして、減算回路165aは、フィルタ係数CI(k)の実数部CII(k)=VI(k)×HI(k)-Q(k)×HQ(k)を得る。減算回路165aは、フィルタ係数CI(k)の実数部CII(k)を、端子122eに出力する。
乗算回路171aは、端子122aから伝わった複素数係数V(k)の実数部VI(k)と、端子122dから伝わった複素数係数H(k)の虚数部HQ(k)とを乗算する。そして、乗算回路171aは、その乗算結果である虚数部VI(k)×HQ(k)を、加算回路164aに送る。
乗算回路172aは、端子122bから伝わった複素数係数V(k)の虚数部VQ(k)と、端子122cから伝わった複素数係数H(k)の実数部HI(k)とを乗算する。そして乗算回路172aは、その乗算結果である虚数部VQ(k)×HI(k)を、加算回路164aに送る。
加算回路164aは、乗算回路171aが加算回路164aに送った虚数部VQ(k)×HI(k)と、乗算回路172aが加算回路164aに送った虚数部VQ(k)×HI(k)とを加算する。そして、加算回路164aは、フィルタ係数CI(k)の虚数部CIQ(k)=VQ(k)×HQ(k)を得る。加算回路164aは、フィルタ係数CI(k)の虚数部CIQ(k)を端子122fに出力する。
フィルタ係数生成回路41は、フィルタ係数CI(k)を図1に表す複素数信号i45に含めて図1に表すフィルタ回路21に出力する。
フィルタ係数生成回路41は、フィルタ係数CI(k)の実数部CII(k)及びフィルタ係数CI(k)の虚数部CIQ(k)を、端子122e及び端子122fから別々に、複素数信号i45に含めて、フィルタ回路21に出力することもできる。
あるいは、フィルタ係数生成回路41は、図示しない合成回路を端子122e及び端子122fの後段に備えることもできる。そして、当該合成回路が、フィルタ係数CI(k)の実数部CII(k)とフィルタ係数CI(k)の虚数部CIQ(k)とを合成して得た信号を、図1に表す複素数信号i45に含めて図1に表すフィルタ回路21に出力することもできる。
図6は、第二のフィルタ係数生成回路であるフィルタ係数生成回路42の構成例を表す概念図である。
図6に表すフィルタ係数生成回路42の構成の説明は、図5を参照して説明したフィルタ係数生成回路41の上記説明において、下記読み替えを行ったものとなる。すなわち、フィルタ係数生成回路41をフィルタ係数生成回路42と、V(k)及びCI(k)をこの順にW(k)及びCQ(k)とそれぞれ読み替える。また、VI(k)、VQ(k)、CII(k)及びCIQ(k)をこの順にWI(k)、WQ(k)、CQI(k)及びCQQ(k)と読み替える。また、端子122a、122b、122c、122d、122e及び122fをこの順に端子123a、123b、123c、123d、123e及び123fと読み替える。また、乗算回路169a、170a、171a及び172aをこの順に乗算回路169b、170b、171b及び172bと、加算回路164aを加算回路164bと、減算回路165aを減算回路165bと、それぞれ読み替える。さらに、複素数信号i45を複素数信号i46と読み替える。
次に第一実施形態のフィルタ回路の具体例を説明する。
図7は、第一のフィルタ回路であるフィルタ回路21の構成例を表す概念図である。図7に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
フィルタ回路21は、乗算回路169c乃至172cと、加算回路164cと、減算回路165cと、を備える。
フィルタ回路21には、複素数信号XI(k)及びフィルタ係数CI(k)が入力される。ここで、複素数信号XI(k)は、図4を参照して説明した、分離回路15がフィルタ回路21に出力する複素数信号XI(k)である。また、フィルタ係数CI(k)は、図1及び図5に表すフィルタ係数生成回路41がフィルタ回路21に対して出力するフィルタ係数CI(k)である。
端子124aには、フィルタ回路21に入力された複素数信号XI(k)の実数部XII(k)が入力される。
端子124bには、フィルタ回路21に入力された複素数信号XI(k)の虚数部XIQ(k)が入力される。
端子124cには、フィルタ回路21に入力されたフィルタ係数CI(k)の実数部CII(k)が入力される。
端子124dには、フィルタ回路21に入力されたフィルタ係数CI(k)の虚数部CIQ(k)が入力される。
信号選択回路19がフィルタ回路21に対し、一本の信号線を通じて複素数信号XI(k)を送る場合は、フィルタ回路21は、複素数信号XI(k)を分離する図示しない分離回路を備える。当該分離回路は、複素数信号XI(k)から、複素数信号XI(k)の実数部XII(k)と複素数信号XI(k)の虚数部XIQ(k)とを分離する。そして、当該分離回路は、複素数信号XI(k)の実数部XII(k)を端子124aに、複素数信号XI(k)の虚数部XIQ(k)を端子124bに出力する。
また、フィルタ係数生成回路41が、フィルタ回路21に対して、一本の信号線を通じてフィルタ係数CI(k)を送る場合は、フィルタ回路21は、フィルタ係数CI(k)を分離する図示しない分離回路を備える。当該分離回路は、フィルタ係数CI(k)から、フィルタ係数CI(k)の実数部CII(k)とフィルタ係数CI(k)の虚数部CIQ(k)とを分離する。そして、当該分離回路は、フィルタ係数CI(k)の実数部CII(k)を端子124cに、フィルタ係数CI(k)の虚数部CIQ(k)を端子124dに出力する。
端子124aに入力された複素数信号XI(k)の実数部XII(k)は、乗算回路169c及び乗算回路171cに伝わる。
端子124bに入力された複素数信号XI(k)の虚数部XIQ(k)は、乗算回路170c及び乗算回路172cに伝わる。
端子124cに入力されたフィルタ係数CI(k)の実数部CII(k)は、乗算回路169c及び乗算回路172cに伝わる。
端子124dに入力されたフィルタ係数CI(k)の虚数部CIQ(k)は、乗算回路171c及び乗算回路170cに伝わる。
乗算回路169cは、端子124aから伝わった複素数信号XI(k)の実数部XII(k)と、端子124cから伝わったフィルタ係数CI(k)の実数部CII(k)とを乗算する。そして乗算回路169cは、その乗算結果である実数部XII(k)×CII(k)を、減算回路165cに送る。
乗算回路170cは、端子124bから伝わった複素数信号XI(k)の虚数部XIQ(k)と、端子124dから伝わったフィルタ係数CI(k)の虚数部CIQ(k)とを乗算する。そして乗算回路170cは、その乗算結果である実数部XIQ(k)×CIQ(k)を、減算回路165cに送る。
減算回路165cは、乗算回路169cが減算回路165cに送った実数部XII(k)×CII(k)から、乗算回路170cが減算回路165cに送った実数部XIQ(k)×CIQ(k)を減算する。そして、減算回路165cは、フィルタ処理後の複素数信号XI’(k)の実数部XII’(k)=XII(k)×CII(k)-XIQ(k)×CIQ(k)を得る。減算回路165cは、複素数信号XI’(k)の実数部XII’(k)を、端子124eに出力する。
乗算回路171cは、端子124aから伝わった複素数信号XI(k)の実数部XII(k)と、端子124dから伝わったフィルタ係数CI(k)の虚数部CIQ(k)とを乗算する。そして乗算回路171cは、その乗算結果である虚数部XII(k)×CIQ(k)を、加算回路164cに送る。
乗算回路172cは、端子124bから伝わった複素数信号XI(k)の虚数部XIQ(k)と、端子124cから伝わったフィルタ係数CI(k)の実数部CII(k)とを乗算する。そして乗算回路172cは、その乗算結果である虚数部XIQ(k)×CII(k)を、加算回路164cに送る。
加算回路164cは、乗算回路171cが加算回路164cに送った虚数部XII(k)×CIQ(k)と、乗算回路172cから送られた虚数部XIQ(k)×CII(k)と加算する。そして、加算回路164cは、補正後の複素数信号XI’(k)の虚数部XIQ’(k)=XIQ(k)×CII(k)+XII(k)×CIQ(k)を得る。加算回路164cは、複素数信号XI’(k)の虚数部XIQ’(k)を端子124eに出力する。
フィルタ回路21は、複素数信号XI’(k)を図1に表す複素数信号i34として図1に表す合成回路16に出力する。
フィルタ回路21は、実数部XII’(k)及び虚数部XIQ’(k)を、複素数信号i34として、端子124e及び端子124fから別々に、図1に表す複素数信号i34に含めて、フィルタ回路21に出力することもできる。
あるいは、フィルタ回路21は、図示しない合成回路を端子124e及び端子124fの後段に備えることもできる。そして、当該合成回路が、複素数信号XI’(k)の実数部XII’(k)と複素数信号XI’(k)の虚数部XIQ’(k)とを合成して得た信号を、図1に表す複素数信号i34として図1に表すフィルタ回路21に出力することもできる。
図8は、第二のフィルタ回路であるフィルタ回路22の構成例を表す概念図である。
図8に表すフィルタ回路22の構成の説明は、図7を参照して説明したフィルタ回路21の上記説明において、下記読み替えを行ったものとなる。すなわち、フィルタ回路21をフィルタ回路22と、XI(k)及びCI(k)をこの順にXQ(k)及びCQ(k)と、それぞれ読み替える。また、XII(k)、XIQ(k)、CII(k)及びCIQ(k)をこの順にXQI(k)、XQQ(k)、CQI(k)及びCQQ(k)と読み替える。また、端子124a、124b、124c、124d、124e及び124fをこの順に端子125a、125b、125c、125d、125e及び125fと読み替える。また、乗算回路169c、170c、171c及び172cをこの順に乗算回路169d、170d、171d及び172dと、加算回路164cを加算回路164dと、減算回路165cを減算回路165dと、それぞれ読み替える。さらに、信号i32、i45及びi34をこの順に信号i33、i46及びi35と読み替える。さらに図5を図6と読み替える。
次に、合成回路16の具体例を説明する。
図9は、合成回路の例である合成回路16の構成を表す概念図である。
合成回路16は、加算回路175及び176を備える。
端子126aには、複素数信号XI’(k)の実数部XI’I(k)が入力される。複素数信号XI’(k)は、図7を参照して説明したフィルタ回路21が、合成回路16に出力した複素数信号XI’(k)である。複素数信号XI’(k)の実数部XI’I(k)は、加算回路175に伝わる。
端子126bには、複素数信号XI’(k)の虚数部XI’Q(k)が入力される。複素数信号XI’(k)の虚数部XI’Q(k)は加算回路176に伝わる。
端子126cには、複素数信号XQ’(k)の実数部XQ’I(k)が入力される。複素数信号XQ’(k)は、図8を参照して説明したフィルタ回路22が、合成回路16に出力した複素数信号XQ’(k)である。複素数信号XQ’(k)の実数部XQ’I(k)は、加算回路175に伝わる。
端子126dには、複素数信号XQ’(k)の虚数部XQ’Q(k)が入力される。複素数信号XQ’(k)の虚数部XQ’Q(k)は加算回路176に伝わる。
加算回路175は、複素数信号XI’(k)の実数部XI’I(k)と複素数信号XQ’(k)の実数部XQ’I(k)とを加算して、IQ合成後の複素数信号X”(k)の実数部XI”I(k)=XI’I(k)+XQ’I(k)を得る。加算回路175は、複素数信号X”(k)の実数部XI”I(k)を端子126eに出力する。
加算回路176は、複素数信号XI’(k)の虚数部XI’Q(k)と複素数信号XQ’(k)の虚数部XQ’Q(k)とを加算して、IQ合成後の複素数信号X”(k)の虚数部XI”Q(k)=XI’Q(k)+XQ’Q(k)を得る。加算回路175は、複素数信号X”(k)の虚数部XI”Q(k)を端子126fに出力する。
IQ合成後の複素数信号X”(k)は、端子126e及び126fを経由して、図1に表す信号i36として、図1に表すIFT回路14に出力される。
その際に、合成回路16は、IQ合成後の複素数信号X”(k)の実数部XI”I(k)と複素数信号X”(k)の虚数部XI”Q(k)とを、別々に、図1に表す複素数信号i36に含めて、図1に表すIFT回路14に出力することもできる。
あるいは、合成回路16は、図示しない合成回路を端子126e及び端子126fの後段に備えることもできる。そして、当該合成回路が、複素数信号X”(k)の実数部XI”I(k)と複素数信号X”(k)の虚数部XI’Q(k)とを合成して得た信号を、図1に表す複素数信号i36に含めて、図1に表すIFT回路14に出力することもできる。
以上説明したように、図1に表すディジタルフィルタ回路10は、時間領域の複素数信号x(n)をFT変換して周波数領域の複素数信号X(k)を生成する。そして、ディジタルフィルタ回路10は、周波数領域の複素数信号X(k)の実数部R(k)と複素数信号X(k)の虚数部S(k)のそれぞれのフィルタ処理を行う。ディジタルフィルタ回路10は、当該フィルタ処理を、複素数係数V(k)、W(k)及びH(k)から生成された2種類のフィルタ係数CI(k)及びCQ(k)を用いて独立に行う。そして、ディジタルフィルタ回路10は、フィルタ処理後の周波数領域の複素数信号X”(k)をIFTによって時間領域の信号y(n)に変換する。このように、ディジタルフィルタ回路10は、FTとIFTとを、それぞれ、1回ずつ行う。
以下に、図5及び図6を参照して説明した複素数係数V(k)、W(k)及びH(k)の物理的な意味について説明する。また、以下において、複素数係数V(k)、W(k)及びH(k)から生成されたフィルタ係数CI(k)及びCQ(k)を用いたフィルタ処理により、時間領域での所望のフィルタ処理と同等の、周波数領域でのフィルタ処理が可能となる原理を説明する。
まず、選択信号i48が第一の選択モードを指示し、ディジタルフィルタ回路10が第一の選択モードに基づいたフィルタ処理を行う場合について説明する。
第一の選択モードにおいて、本実施形態では、入力する時間領域の複素数信号x(n)=r(n)+js(n)(式(1)参照)を、FT演算した周波数領域の複素数信号X(k)
(式(2)参照)から、分離回路15がXI(k)及びXQ(k)を生成する。
(式(2)参照)から、分離回路15がXI(k)及びXQ(k)を生成する。
ここで、R(k)は、時間領域における実数の実数部信号r(n)をFTにより変換した周波数領域の複素数信号、S(k)は時間領域における実数の虚数部信号s(n)をFTにより変換した周波数領域の複素数信号である。このとき、複素共役の対称性から次式が成立する。
ここで、X*(N-k)は、X(N-k)の複素共役である。
式(20)は、IFT前の信号X”(k)を、複素数係数V(k)、W(k)及びH(k)と、FT後でフィルタ処理前の信号X(k)における実数部R(k)及び虚数部S(k)を用いて表している。つまり、式(20)は、FT後フィルタ処理前の信号X(k)に対して行われるフィルタ処理の内容を表す。式(20)から、ディジタルフィルタ回路10は、時間領域における複素数信号x(n)=r(n)+js(n)をFTにより変換し生成した、周波数領域の複素数信号X(k)=R(k)+jS(k)(式(14)参照)に対して、以下の3つのフィルタ処理と同等の処理を行うことがわかる。
(1)複素数信号R(k)に対する複素数係数V(k)によるフィルタ処理
まず、ディジタルフィルタ回路10は、時間領域における実数部信号r(n)がFTにより変換された周波数領域の複素数信号R(k)に対して、複素数係数V(k)によるフィルタ処理を行う。複素数係数V(k)には、実数部信号r(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
まず、ディジタルフィルタ回路10は、時間領域における実数部信号r(n)がFTにより変換された周波数領域の複素数信号R(k)に対して、複素数係数V(k)によるフィルタ処理を行う。複素数係数V(k)には、実数部信号r(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
(2)S(k)に対する複素数係数W(k)によるフィルタ処理
ディジタルフィルタ回路10は、時間領域における虚数部信号s(n)がFTにより変換された周波数領域の複素数信号S(k)に対して、複素数係数W(k)によるフィルタ処理を行う。複素数係数W(k)には、虚数部信号s(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
ディジタルフィルタ回路10は、時間領域における虚数部信号s(n)がFTにより変換された周波数領域の複素数信号S(k)に対して、複素数係数W(k)によるフィルタ処理を行う。複素数係数W(k)には、虚数部信号s(n)に対して時間領域で実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
(3)上記の(1)及び(2)において説明したフィルタ処理後の信号に対する係数H(k)によるフィルタ処理
ディジタルフィルタ回路10は、フィルタ処理後の実数部R(k)V(k)及び虚数部S(k)W(k)からなる複素数信号R(k)V(k)+jS(k)W(k)に対して、複素数係数H(k)によるフィルタ処理を行う。
ディジタルフィルタ回路10は、フィルタ処理後の実数部R(k)V(k)及び虚数部S(k)W(k)からなる複素数信号R(k)V(k)+jS(k)W(k)に対して、複素数係数H(k)によるフィルタ処理を行う。
複素数信号R(k)V(k)+jS(k)W(k)は、時間領域における実数部信号r(n)及び虚数部信号s(n)のそれぞれに独立にフィルタ処理した2つの信号からなる時間領域の信号に対応する、周波数領域の複素数信号である。実数部信号r(n)及び虚数部信号s(n)をそれぞれに独立にフィルタ処理した信号は、時間領域でフィルタ処理した信号に相当する。このように、複素数信号R(k)V(k)+jS(k)W(k)は、時間領域において実数部及び虚数部のそれぞれに独立にフィルタ処理した時間領域の信号に対応する、周波数領域の信号である。
従って、時間領域における複素数信号に対する複素数演算によるフィルタ処理に相当する処理を、周波数領域の複素数信号R(k)V(k)+jS(k)W(k)に対して行うには、次のような係数を用いればよい。すなわち、複素数係数H(k)には、複素数信号x(n)に対して時間領域で複素数演算によるフィルタ処理を行った場合の、複素数フィルタ係数に対応する、周波数領域での複素数フィルタ係数を割り当てればよい。
以上のように、本実施形態では、外部が3種類の複素数係数V(k)、W(k)及びH(k)を設定する。すなわち、外部が、複素数信号x(n)の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する周波数領域の複素数係数V(k)及びW(k)と、x(n)に対する時間領域でのフィルタ係数に対応する周波数領域の係数H(k)を設定する。3つの複素数係数V(k)、W(k)及びH(k)から求めた2つのフィルタ係数CI(k)及びCQ(k)を用いたフィルタ処理を行うことにより、フィルタ処理の前のFT及びフィルタ処理後のIFTをそれぞれ1回のみとすることができる。
次に、選択信号i48が第二の選択モードを指示し、ディジタルフィルタ回路10が第二の選択モードに基づいたフィルタ処理を行う場合について説明する。
第二の選択モードにおいて、本実施形態では、時間領域の複素数信号x(n)=r(n)+js(n)(式(1)参照)を複素FT演算した周波数領域の複素数信号X(k)=R(k)+jS(k)(式(14)参照)から、分離回路15は複素数信号XI(k)及びXQ(k)を生成する。
第二の選択モードにおいて、本実施形態では、時間領域の複素数信号x(n)=r(n)+js(n)(式(1)参照)を複素FT演算した周波数領域の複素数信号X(k)=R(k)+jS(k)(式(14)参照)から、分離回路15は複素数信号XI(k)及びXQ(k)を生成する。
ここで、式(20)と式(20’)を比較する。すると、複素数係数V(k)とW(k)とが等しい場合(V(k)=W(k))には、式(20)と式(20’)は一致することがわかる。すなわち、複素数係数V(k)とW(k)が等しい場合、ディジタルフィルタ回路10は、第一の選択モード、及び、第二の選択モードのどちらにおいても、同等のフィルタ処理を行う。
第二の選択モードにおいて、分離回路15は、Q成分信号XQ(k)に常に値0を出力する。フィルタ回路22は、分離回路15からQ成分信号XQ(k)として値0を常に出力し、値0との複素数乗算の結果として、複素数信号35に値0を常に出力する。そのため、第二の選択モードにおいては、フィルタ回路22で行われるフィルタ処理の対象となる信号の値はゼロである。一方、第一の選択モードにおいては、フィルタ回路22で行われるフィルタ処理の対象となる信号は、式(6)に表したQ成分信号XQ(k)である。値ゼロの信号は、式(6)に表したQ成分信号XQ(k)と比較して、信号の値の変化が小さい。すなわち第二の選択モードのフィルタ処理は、弟一の選択モードに比べて、フィルタ回路22で行われるフィルタ処理の対象となる信号の値の変化が少ない。そのため、フィルタ回路22を構成する論理素子である乗算回路169d乃至172d、加算回路164d及び減算回路165dが動作を行う際の、これらの論理素子へ流入する電流、或いは、これらの論理素子から流出する電流が少ない。従い、乗算回路169d乃至172d、加算回路164d及び減算回路165d間を接続する配線の抵抗や容量により消費される電力が減少するため、消費電力が小さくなる。
一方、第二の選択モードにおいて、フィルタ回路21は、式(14)に表した複素数信号X(k)=R(k)+jS(k)に対してフィルタ処理を行う。一方第一のモードでは式(5)に表したI成分信号XI(k)に対してフィルタ処理を行う。ここで、複素数信号X(k)=R(k)+jS(k)のフィルタ処理と、式(5)に表したI成分信号XI(k)に対するフィルタ処理とでは、消費電力の差が小さいことが経験的にわかっている。
以上により、第二の動作モードによるフィルタ処理は、第一の動作モードによるフィルタ処理と比較して、フィルタ処理に要する消費電力が小さい。
時間領域における実数部信号r(n)及び虚数部信号s(n)のそれぞれに独立したフィルタ処理を行わない場合、複素数係数V(k)とW(k)とは等しい。そのため、ディジタルフィルタ回路10は、弟1の選択モードによるフィルタ処理と、第二の選択モードによるフィルタ処理とは、等しいフィルタ処理になる。従い、ディジタルフィルタ回路10は、第二の選択モードでフィルタ処理を行うことにより、等しいフィルタ処理の際にディジタルフィルタ回路10が消費する消費電力が小さくなる。
上述のように、ディジタルフィルタ回路10へは、選択信号i48を上位回路等の外部が入力する、すなわち、選択モードは外部が設定する。当該外部は、複素数係数V(k)、及びW(k)を設定する際に、複素数係数V(k)とW(k)とが異なる値の場合には、選択信号i48に第一の選択モードを指示する信号を含める。また、当該外部は、複素数係数V(k)とW(k)とが等しい値でない場合には、選択信号i48に第二の選択モードを指示する信号を含める。当該外部がディジタルフィルタ回路10に出力する選択信号i48の内容を切り替えることにより、ディジタルフィルタ回路10は、ディジタルフィルタ回路10が消費する消費電力を低減することができる。
[効果]
本実施形態のディジタルフィルタは、外部が本実施形態のディジタルフィルタに出力する、第一の選択モード又は第二の選択モードのいずれかに基づいて異なるフィルタ処理を行う。第一及び第二の選択モードによるフィルタ処理は、複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理である。そして、前述のように、第二の選択モードによるフィルタ処理は、第一の選択モードによるフィルタ処理と比較して、信号の値の変化が少ないため、消費電力が小さい。そのため、必要に応じて第二の選択モードを選択することにより、フィルタ処理を行うための消費電力の低減を図ることができる。フィルタ処理を行うための消費電力の低減を図ることができれば、フィルタ処理時に発生する発熱量の低減を図ることもできる。
[効果]
本実施形態のディジタルフィルタは、外部が本実施形態のディジタルフィルタに出力する、第一の選択モード又は第二の選択モードのいずれかに基づいて異なるフィルタ処理を行う。第一及び第二の選択モードによるフィルタ処理は、複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理である。そして、前述のように、第二の選択モードによるフィルタ処理は、第一の選択モードによるフィルタ処理と比較して、信号の値の変化が少ないため、消費電力が小さい。そのため、必要に応じて第二の選択モードを選択することにより、フィルタ処理を行うための消費電力の低減を図ることができる。フィルタ処理を行うための消費電力の低減を図ることができれば、フィルタ処理時に発生する発熱量の低減を図ることもできる。
すなわち、第一実施形態のディジタルフィルタ回路は、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量の低減を図ることができる可能性を向上できる。
また、本実施形態のディジタルフィルタは、複素数信号の実数部分に対するフィルタ処理に用いる複素数係数V(k)がフィルタ係数CI(k)のみに含まれる。また、複素数信号の虚数部分に対するフィルタ処理に用いる複素数係数Q(k)がCQ(k)のみに含まれる。そのため、実数部に対する複素数係数V(k)と虚数部に対する複素数係数W(k)とのうちのいずれか一方のみを変更する場合に、2つの統合したフィルタ係数CI(k)及びCQ(k)のいずれか一方を変更すればよい。複素数係数V(k)及びW(k)を変更してディジタルフィルタのフィルタリング効果を観測する場合に、複素数係数V(k)及びW(k)を変えるのではなく、フィルタ係数CI(k)及びCQ(k)を変更してフィルタリング効果を観測する場合がある。本実施形態のディジタルフィルタが用いるフィルタ係数CI(k)は複素数係数V(k)に依存するが、複素数係数W(k)には依存しない。また、本実施形態のディジタルフィルタが用いるフィルタ係数CQ(k)は複素数係数W(k)に依存するが、複素数係数V(k)には依存しない。そのため、フィルタ係数CI(k)及びCQ(k)を変更して、複素数係数V(k)及びW(k)の一方のみを変更してフィルタリング効果を観測する場合のフィルタ係数CI(k)及びCQ(k)の変更がより容易である。当該容易さは、[背景技術]の項で説明した特許文献1に開示された方法により求めたフィルタ係数の場合と比較しての容易さである。
<第二実施形態>
第二実施形態は、分離回路に出力される選択信号を生成する選択生成回路を備えるディジタルフィルタ回路に関する実施形態である。
<第二実施形態>
第二実施形態は、分離回路に出力される選択信号を生成する選択生成回路を備えるディジタルフィルタ回路に関する実施形態である。
図10は、第二実施形態のディジタルフィルタ回路の例であるディジタルフィルタ回路10aの構成を表す概念図である。
ディジタルフィルタ回路10aは、図1に表すディジタルフィルタ回路10が備える各構成に加えて、選択信号生成回路49を備える。
選択信号生成回路49には複素数係数V(k)及びW(k)が出力される。当該出力は例えばディジタルフィルタ回路10aの上位回路を構成する部分により行われる。
選択信号生成回路49は、選択信号生成回路49に出力された複素数係数V(k)及びW(k)が等しいかを判定する。
そして、選択信号生成回路49は、当該外部がディジタルフィルタ回路10aに出力した複素数係数V(k)及びW(k)が等しいことを判定しなかった場合は、第一の選択モードの指示を含む選択信号i48bを、分離回路15に出力する。
一方、選択信号生成回路49は、当該外部がディジタルフィルタ回路10aに出力した複素数係数V(k)及びW(k)が等しいことを判定した場合は、第二の選択モードの指示を含む選択信号i48を、分離回路15に出力する。
図10に表すディジタルフィルタ回路10aの各構成についての説明は、上記を除いて、図1に表すディジタルフィルタ回路10の各構成についての説明と同じである。ただし、上記説明と、図1に表すディジタルフィルタ回路10の各構成についての説明とが矛盾する場合は、上記説明を優先する。
[効果]
第二実施形態のディジタルフィルタ回路10aは、まず、第一実施形態に表すディジタルフィルタ回路10と同じ効果を奏する。
[効果]
第二実施形態のディジタルフィルタ回路10aは、まず、第一実施形態に表すディジタルフィルタ回路10と同じ効果を奏する。
第二実施形態のディジタルフィルタ回路10aは、上記効果に加えて、複素数係数V(k)とW(k)とが等しい場合には、自動的に、選択モード2を選択する。そして、ディジタルフィルタ回路10aは、選択モード2を選択した場合は、フィルタ処理の要する消費電力及び発熱量の低減を図ることができる。
なお、図11は、本発明のディジタルフィルタの最小限の構成であるディジタルフィルタ10xを表す概念図である。
ディジタルフィルタ10xは、分離部15Xと、信号選択部19Xと、第一のフィルタ部21Xと、第二のフィルタ部22Xと、合成部16Xと、を備える。
分離部15Xは、分離部15Xに出力された周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号とを生成する。分離部15Xは前記第二の複素数信号と前記第三の複素数信号とを信号選択部19Xに出力する。
信号選択部19Xは、分離部15Xが信号選択部19Xに出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、信号選択部19Xが第一のフィルタ部21Xに出力する複素数信号の切り替えを行う。当該切り替えを行う複素数信号は、第四の複素数信号及び第二のフィルタ部22Xに出力する第五の複素数信号のうちの少なくとも一である。信号選択部19Xは、当該切り替えを、信号選択部19Xが、信号振幅の変化量の異なる複数の種類の複素数信号から選択することにより行う。
第一のフィルタ部は、前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成する。第一のフィルタ部は、前記第六の複素数信号を合成部16Xに出力する。
第二のフィルタ部22Xは、前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を生成する。第二のフィルタ部22Xは、前記第七の複素数信号を合成部16Xに出力する。
合成部16Xは、前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する。
ディジタルフィルタ10xは、上記構成により、[発明の効果]の項に記載した効果を奏する。
以上説明した実施形態においては、FT、IFT、共役複素数の生成及び合成、信号の選択、フィルタ係数の算出及びフィルタ処理等の各処理は、すべて個別の回路等の構成要素によって処理されることを想定した。しかしながら、本発明の各処理は、個別の回路等の構成要素によって処理される形態ではなく、所定の装置が備えるコンピュータ、例えば、DSP(Digital Signal Processor)等を用いたソフトウェアによって実行されてもよい。
なお、フィルタ係数の算出は、別個のプログラムによって予め行われてもよい。さらに、FFT、IFFT等の個別の処理が、他のプロセッサ等によって行われてもよい。
上記のフィルタ処理プログラムは非一時的な媒体に格納されてもよい。当該媒体は、例えば、ROM(Read Only Memory)、RAM(Random Access Memory)、フラッシュメモリ等の半導体記憶装置、光ディスク、磁気ディスク、光磁気ディスクである。
さらに、一部の処理はハードウェアによって行われ、他の処理はソフトウェアによって行われてもよい。例えば、FTとIFTは、それぞれFT回路、IFT回路を用いて処理され、その他の処理はソフトウェアによって行われてもよい。ハードウェアによる処理とソフトウェアによる処理の分担は任意である。
また、上記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
(付記A1)
周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号と、を生成し、前記第二の複素数信号と前記第三の複素数信号とを出力する分離部と、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第一のフィルタ部に出力する第四の複素数信号及び第二のフィルタ部に出力する第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う信号選択部と、
前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を出力する第一のフィルタ部と、
前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を出力する第二のフィルタ部と、
前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する合成部と、
を備えるディジタルフィルタ。
周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号と、を生成し、前記第二の複素数信号と前記第三の複素数信号とを出力する分離部と、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第一のフィルタ部に出力する第四の複素数信号及び第二のフィルタ部に出力する第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う信号選択部と、
前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を出力する第一のフィルタ部と、
前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を出力する第二のフィルタ部と、
前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する合成部と、
を備えるディジタルフィルタ。
(付記A2)
信号選択回路が、前記信号選択回路に出力された前記第一の複素数信号、前記第二の複素数信号、前記第三の複素数信号および固定値の信号から選択した信号を前記第四の複素数信号及び前記第五の複素数信号とする、付記A1に記載されたディジタルフィルタ。
信号選択回路が、前記信号選択回路に出力された前記第一の複素数信号、前記第二の複素数信号、前記第三の複素数信号および固定値の信号から選択した信号を前記第四の複素数信号及び前記第五の複素数信号とする、付記A1に記載されたディジタルフィルタ。
(付記A2.1)
前記固定値が値ゼロの固定値である、付記A2に記載されたディジタルフィルタ。
前記固定値が値ゼロの固定値である、付記A2に記載されたディジタルフィルタ。
(付記A3)
前記選択が、前記第一のフィルタ部に出力する前記第二の複素数信号と前記第二のフィルタ部に出力する前記第三の複素数信号との第一の組合せと、前記第一のフィルタ部に出力する前記第一の複素数信号と前記第二のフィルタ部に出力する値ゼロを表す信号との第二の組合せと、からの選択である、付記A1又はA2に記載されたディジタルフィルタ。
前記選択が、前記第一のフィルタ部に出力する前記第二の複素数信号と前記第二のフィルタ部に出力する前記第三の複素数信号との第一の組合せと、前記第一のフィルタ部に出力する前記第一の複素数信号と前記第二のフィルタ部に出力する値ゼロを表す信号との第二の組合せと、からの選択である、付記A1又はA2に記載されたディジタルフィルタ。
(付記A4)
前記第一のモードの指定及び前記第二のモードの指定を、前記信号選択回路に送られる選択信号により行う、付記A3に記載されたディジタルフィルタ。
前記第一のモードの指定及び前記第二のモードの指定を、前記信号選択回路に送られる選択信号により行う、付記A3に記載されたディジタルフィルタ。
(付記A5)
前記第一のフィルタ係数及び前記第二のフィルタ係数を生成するフィルタ係数生成部をさらに備える、付記A1乃至付記A4のうちのいずれか一に記載されたディジタルフィルタ。
前記第一のフィルタ係数及び前記第二のフィルタ係数を生成するフィルタ係数生成部をさらに備える、付記A1乃至付記A4のうちのいずれか一に記載されたディジタルフィルタ。
(付記A6)
前記フィルタ係数生成部が、前記第一のフィルタ係数を生成する第一のフィルタ係数生成部と、前記第二のフィルタ係数を生成する第二のフィルタ係数生成部とを備える、付記A5に記載されたディジタルフィルタ。
前記フィルタ係数生成部が、前記第一のフィルタ係数を生成する第一のフィルタ係数生成部と、前記第二のフィルタ係数を生成する第二のフィルタ係数生成部とを備える、付記A5に記載されたディジタルフィルタ。
(付記A7)
前記第一のフィルタ係数生成部は、第一の複素数係数と第三の複素数係数とから前記第一のフィルタ係数を生成し、前記第二のフィルタ係数生成部は、第二の複素数係数と第三の複素数係数とから前記第二のフィルタ係数を生成する、付記A6に記載されたディジタルフィルタ。
前記第一のフィルタ係数生成部は、第一の複素数係数と第三の複素数係数とから前記第一のフィルタ係数を生成し、前記第二のフィルタ係数生成部は、第二の複素数係数と第三の複素数係数とから前記第二のフィルタ係数を生成する、付記A6に記載されたディジタルフィルタ。
(付記A7.1)
前記第一のフィルタ係数生成部は、
前記第一のフィルタ係数を、前記第一の複素数係数に前記第三の複素数係数を複素乗算して生成し、
前記第二のフィルタ係数生成部は、
前記第二のフィルタ係数を、前記第二の複素数係数に前記第二の複素数係数を複素乗算して生成する、
付記A7に記載されたディジタルフィルタ。
前記第一のフィルタ係数生成部は、
前記第一のフィルタ係数を、前記第一の複素数係数に前記第三の複素数係数を複素乗算して生成し、
前記第二のフィルタ係数生成部は、
前記第二のフィルタ係数を、前記第二の複素数係数に前記第二の複素数係数を複素乗算して生成する、
付記A7に記載されたディジタルフィルタ。
(付記A7.2)
前記第一の複素数係数は、前記第一の複素数信号に対応する時間領域の複素数信号である時間領域複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記時間領域の複素数信号の実数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
前記第二の複素数係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号の虚数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
前記第三の周波数領域フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数である、
付記A7又は付記A7.1に記載されたディジタルフィルタ。
前記第一の複素数係数は、前記第一の複素数信号に対応する時間領域の複素数信号である時間領域複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記時間領域の複素数信号の実数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
前記第二の複素数係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号の虚数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
前記第三の周波数領域フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数である、
付記A7又は付記A7.1に記載されたディジタルフィルタ。
(付記A8)
前記第一の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しくない場合に行い、前記第二の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しい場合に行う、付記A7に記載されたディジタルフィルタ。
前記第一の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しくない場合に行い、前記第二の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しい場合に行う、付記A7に記載されたディジタルフィルタ。
(付記A9)
前記選択信号を生成し、前記選択信号生成部が生成した前記選択信号を前記分離部に出力する、選択信号生成部をさらに備える、付記A4及び付記5乃至付記A8(付記4を引用する部分に限る。)のうちのいずれか一に記載されたディジタルフィルタ。
前記選択信号を生成し、前記選択信号生成部が生成した前記選択信号を前記分離部に出力する、選択信号生成部をさらに備える、付記A4及び付記5乃至付記A8(付記4を引用する部分に限る。)のうちのいずれか一に記載されたディジタルフィルタ。
(付記A10)
前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定した場合に前記第二の組合せに相当する内容を含む前記選択信号を生成する、付記A9(付記A7を引用する部分に限る。)に記載されたディジタルフィルタ。
前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定した場合に前記第二の組合せに相当する内容を含む前記選択信号を生成する、付記A9(付記A7を引用する部分に限る。)に記載されたディジタルフィルタ。
(付記A11)
前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定しなかった場合に前記第一の組合せに相当する内容を含む前記選択信号を生成する、付記A9又は付記A10(付記A7を引用する部分に限る。)に記載されたディジタルフィルタ。
前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定しなかった場合に前記第一の組合せに相当する内容を含む前記選択信号を生成する、付記A9又は付記A10(付記A7を引用する部分に限る。)に記載されたディジタルフィルタ。
(付記A12)
前記第一の複素数信号が、時間領域の複素数信号に対して、周波数領域の複素数信号への変換を行うことにより求めた複素数信号である、付記A1乃至付記A11のうちのいずれか一に記載されたディジタルフィルタ。
前記第一の複素数信号が、時間領域の複素数信号に対して、周波数領域の複素数信号への変換を行うことにより求めた複素数信号である、付記A1乃至付記A11のうちのいずれか一に記載されたディジタルフィルタ。
(付記A13)
前記変換がフーリエ変換である付記12に記載されたディジタルフィルタ。
前記変換がフーリエ変換である付記12に記載されたディジタルフィルタ。
(付記A14)
前記フーリエ変換が高速フーリエ変換である付記13に記載されたディジタルフィルタ。
前記フーリエ変換が高速フーリエ変換である付記13に記載されたディジタルフィルタ。
(付記A15)
前記変換を行う変換部をさらに備える付記12乃至付記14のうちのいずれか一に記載されたディジタルフィルタ。
前記変換を行う変換部をさらに備える付記12乃至付記14のうちのいずれか一に記載されたディジタルフィルタ。
(付記A16)
前記第八複素数信号を時間領域の複素数信号に変換する逆変換部をさらに備える。付記A15に記載されたディジタルフィルタ。
前記第八複素数信号を時間領域の複素数信号に変換する逆変換部をさらに備える。付記A15に記載されたディジタルフィルタ。
(付記A17)
前記周波数領域の複素数信号への変換を行う際の変換サンプル数であり正の整数である変換サンプル数Nとし、周波数番号をkとする場合において、
前記分離部は、
前記変換部の出力である出力X(N-k)の複素共役である複素共役X*(N-k)を生成する複素共役X*(N-k)生成部と、
前記変換部の出力である出力X(k)の実数部と前記複素共役X*(N-k)の実数部とを加算する第一の加算部と、
前記出力X(k)の虚数部と前記複素共役X*(N-k)の虚数部とを加算する第二の加算部と、
前記変換部の出力X(k)の実数部から前記複素共役X*(N-k)の実数部を減算する第一の減算部と、
前記出力X(k)の虚数部から前記複素共役X*(N-k)の虚数部を減算する第二の減算部と、
前記第一の加算部の出力に所定の係数1/2を乗算する第一の乗算部と、
前記第一の減算部の出力に所定の係数1/2を乗算する第二の乗算部と、
前記第二の減算部の出力に所定の係数1/2を乗算する第三の乗算部と、
前記第二の加算部の出力に所定の係数1/2を乗算する第四の乗算部と、
前記出力X(k)、または、前記第一及び第二の乗算部の出力のいずれかを選択し、前記第三及び第四の乗算部の出力、または、値が常に0の複素数信号のいずれかを選択する、前記信号選択部と、
を備える付記12乃至16のうちのいずれか一に記載されたディジタルフィルタ。
前記周波数領域の複素数信号への変換を行う際の変換サンプル数であり正の整数である変換サンプル数Nとし、周波数番号をkとする場合において、
前記分離部は、
前記変換部の出力である出力X(N-k)の複素共役である複素共役X*(N-k)を生成する複素共役X*(N-k)生成部と、
前記変換部の出力である出力X(k)の実数部と前記複素共役X*(N-k)の実数部とを加算する第一の加算部と、
前記出力X(k)の虚数部と前記複素共役X*(N-k)の虚数部とを加算する第二の加算部と、
前記変換部の出力X(k)の実数部から前記複素共役X*(N-k)の実数部を減算する第一の減算部と、
前記出力X(k)の虚数部から前記複素共役X*(N-k)の虚数部を減算する第二の減算部と、
前記第一の加算部の出力に所定の係数1/2を乗算する第一の乗算部と、
前記第一の減算部の出力に所定の係数1/2を乗算する第二の乗算部と、
前記第二の減算部の出力に所定の係数1/2を乗算する第三の乗算部と、
前記第二の加算部の出力に所定の係数1/2を乗算する第四の乗算部と、
前記出力X(k)、または、前記第一及び第二の乗算部の出力のいずれかを選択し、前記第三及び第四の乗算部の出力、または、値が常に0の複素数信号のいずれかを選択する、前記信号選択部と、
を備える付記12乃至16のうちのいずれか一に記載されたディジタルフィルタ。
(付記A18)
前記合成部は、0以上N-1以下の周波数番号である周波数番号kのそれぞれについて、前記第六の複素数信号に含まれる周波数番号kの複素数データと、前記第七の複素数信号に含まれる周波数番号(N-k)の複素数データとを、複素加算して前記第八の複素数信号を生成する、
付記A1乃至付記A17のうちのいずれか一に記載されたディジタルフィルタ。
前記合成部は、0以上N-1以下の周波数番号である周波数番号kのそれぞれについて、前記第六の複素数信号に含まれる周波数番号kの複素数データと、前記第七の複素数信号に含まれる周波数番号(N-k)の複素数データとを、複素加算して前記第八の複素数信号を生成する、
付記A1乃至付記A17のうちのいずれか一に記載されたディジタルフィルタ。
(付記B1)
分離部に出力された周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
前記分離部が信号選択部に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号から選択を行うことにより切り替えを行い、
前記第四の複素数信号に対し第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成し、
前記第五の複素数信号に対し第二のフィルタ係数により処理を行い第七の複素数信号を生成し、
前記第六の複素数信号と前記第七の複素数信号とを合成する、
フィルタ処理方法。
分離部に出力された周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
前記分離部が信号選択部に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号から選択を行うことにより切り替えを行い、
前記第四の複素数信号に対し第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成し、
前記第五の複素数信号に対し第二のフィルタ係数により処理を行い第七の複素数信号を生成し、
前記第六の複素数信号と前記第七の複素数信号とを合成する、
フィルタ処理方法。
(付記C1)
周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成する処理と、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う処理と
前記第四の複素数信号に対する第一のフィルタ係数によるフィルタ処理を行い第六の複素数信号を得る処理と、
前記第五の複素数信号に対する第二のフィルタ係数によるフィルタ処理を行い第七の複素数信号を得る処理と、
前記第六の複素数信号と前記第七の複素数信号とを合成する処理と、
を含む処理をコンピュータに実行させるフィルタ処理プログラム。
周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成する処理と、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う処理と
前記第四の複素数信号に対する第一のフィルタ係数によるフィルタ処理を行い第六の複素数信号を得る処理と、
前記第五の複素数信号に対する第二のフィルタ係数によるフィルタ処理を行い第七の複素数信号を得る処理と、
前記第六の複素数信号と前記第七の複素数信号とを合成する処理と、
を含む処理をコンピュータに実行させるフィルタ処理プログラム。
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
この出願は、2015年12月2日に出願された日本出願特願2015-235786を基礎とする優先権を主張し、その開示の全てをここに取り込む。
10 ディジタルフィルタ回路
13 FT回路
14 IFT回路
15 分離回路
15X 分離部
16 合成回路
16X 合成部
21、22 フィルタ回路
21X、22X フィルタ部
41、42 フィルタ係数生成回路
49 選択信号生成回路
51、52 信号選択回路
i31、i32、i33、i34、i35、i36、i145、i46 複素数信号
i48 選択信号
121a、121b、121c、121d、121e、121f、121g、121h、122a、122b、122c、122d、122e、122f、123a、123b、123c、123d、123e、123f、124a、124b、124c、124d、124e、124f、125a、125b、125c、125d、125e、125f、126a、126b、126c、126d、126e、126f 端子
150、151、164a、164b、164c、164d、175、176
加算回路
152、153、165a、165b、165c、165d 減算回路
154、155、156、157、158、169a、169b、169c、169d、170a、170b、170c、170d、171a、171b、171c、171d、172a、172b、172c、172d 乗算回路
13 FT回路
14 IFT回路
15 分離回路
15X 分離部
16 合成回路
16X 合成部
21、22 フィルタ回路
21X、22X フィルタ部
41、42 フィルタ係数生成回路
49 選択信号生成回路
51、52 信号選択回路
i31、i32、i33、i34、i35、i36、i145、i46 複素数信号
i48 選択信号
121a、121b、121c、121d、121e、121f、121g、121h、122a、122b、122c、122d、122e、122f、123a、123b、123c、123d、123e、123f、124a、124b、124c、124d、124e、124f、125a、125b、125c、125d、125e、125f、126a、126b、126c、126d、126e、126f 端子
150、151、164a、164b、164c、164d、175、176
加算回路
152、153、165a、165b、165c、165d 減算回路
154、155、156、157、158、169a、169b、169c、169d、170a、170b、170c、170d、171a、171b、171c、171d、172a、172b、172c、172d 乗算回路
Claims (10)
- 周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号と、を生成し、前記第二の複素数信号と前記第三の複素数信号とを出力する分離手段と、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第一のフィルタ手段に出力する第四の複素数信号及び第二のフィルタ手段に出力する第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う信号選択手段と、
前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を出力する第一のフィルタ手段と、
前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を出力する第二のフィルタ手段と、
前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する合成手段と、
を備えるディジタルフィルタ。 - 前記選択が、前記第一のフィルタ手段に出力する前記第二の複素数信号と前記第二のフィルタ手段に出力する前記第三の複素数信号との第一の組合せと、前記第一のフィルタ手段に出力する前記第一の複素数信号と前記第二のフィルタ手段に出力する値ゼロを表す信号との第二の組合せと、からの選択である、請求項1に記載されたディジタルフィルタ。
- 前記切り替えを、外部が信号選択回路に送る選択信号により行う、請求項2に記載されたディジタルフィルタ。
- 前記第一のフィルタ係数を生成する第一のフィルタ係数生成手段と、前記第二のフィルタ係数を生成する第二のフィルタ係数生成手段とをさらに備える、請求項3に記載されたディジタルフィルタ。
- 前記第一のフィルタ係数生成手段は、第一の複素数係数と第三の複素数係数とから前記第一のフィルタ係数を生成し、前記第二のフィルタ係数生成手段は、第二の複素数係数と第三の複素数係数とから前記第二のフィルタ係数を生成する、請求項4に記載されたディジタルフィルタ。
- 前記第一の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しくない場合に行い、前記第二の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しい場合に行う、請求項5に記載されたディジタルフィルタ。
- 前記選択信号を生成し、生成した前記選択信号を前記分離手段に出力する選択信号生成手段であって、前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定した場合に前記第一の組合せに相当する内容を含む前記選択信号を生成する、前記選択信号生成手段をさらに備える、請求項5又は請求項6に記載されたディジタルフィルタ。
- 前記選択信号生成手段は、前記選択信号生成手段に出力された前記第二の複素数係数と、前記選択信号生成手段に出力された前記第三の複素数係数とが等しいことに相当する内容を判定しなかった場合に前記第二の組合せに相当する内容を含む前記選択信号を生成する、請求項7に記載されたディジタルフィルタ。
- 分離手段に出力された周波数領域の第一の複素数信号から、前記第一の複素数信号について、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
前記分離手段が信号選択手段に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号から選択を行うことにより切り替えを行い、
前記第四の複素数信号に対し第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成し、
前記第五の複素数信号に対し第二のフィルタ係数により処理を行い第七の複素数信号を生成し、
前記第六の複素数信号と前記第七の複素数信号とを合成する、
フィルタ処理方法。 - 周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行い
前記第四の複素数信号に対する第一のフィルタ係数によるフィルタ処理を行い第六の複素数信号を得、
前記第五の複素数信号に対する第二のフィルタ係数によるフィルタ処理を行い第七の複素数信号を得、
前記第六の複素数信号と前記第七の複素数信号とを合成する、
処理をコンピュータに実行させるフィルタ処理プログラムを記録した記録媒体。
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