JP3777106B2 - 直交周波数分割多重変調回路 - Google Patents
直交周波数分割多重変調回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重変調回路に係り、特に、ＭＭＡＣ（マルチメディア モバイル アクセス コミニュケーション システム）の高速無線ＬＡＮ（ローカル エリア ネットワーク）や地上波デジタル放送等のデジタル無線方式に用いられ、サンプリングレートの次数を比較的大きくした場合であっても、補間回路部の回路規模が大きくならない直交周波数分割多重変調回路に関する。
【０００２】
【従来の技術】
最近、放送の分野においては、これまでの地上波アナログ放送に代わって、良好な放送品質を有し、多くの放送チャネルの送信を可能にした地上波デジタル放送が脚光を浴びるようになってきた。そして、既に欧米各国においては本放送が開始されているが、日本においても間もなく実用化が見込まれている。
【０００３】
欧州や日本における地上波デジタル放送においては、放送信号に直交周波数分割多重（ＯＦＤＭ）変調方式が採用されており、地上波デジタル放送を送信する地上波デジタル放送送信機においては、直交周波数分割多重変調信号を形成する直交周波数分割多重変調回路が用いられている。
【０００４】
従来、地上波デジタル放送受信機に用いられている直交周波数分割多重変調回路には、デジタル変調信号をＮ個のサブキャリアでマッピングして逆フーリエ変換を行う逆フーリエ変換（ＩＦＦＴ）回路と、逆フーリエ変換回路の出力信号をサンプリング周波数のｎ（複数）倍のサンプリング周波数レートで補間する補間回路とを備えている。
【０００５】
ここで、図１５は、かかる既知の直交周波数分割多重変調回路の構成の一例を示すブロック図であり、図１６は、図１５に図示された直交周波数分割多重変調回路の各部に得られる周波数スペクトラム（信号波形）図である。
【０００６】
図１５に示されるように、この直交周波数分割多重変調回路は、デジタル変調器５１と、シリアル−パラレル変換器（Ｓ／Ｐ）５２と、逆フーリエ変換器（ＩＦＦＴ）５３と、パラレル−シリアル変換器（Ｐ／Ｓ）５４と、不要信号除去部（ＧＬ除去）５５と、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる同相（Ｉ）信号補間器５５Ｉと、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる直交（Ｑ）信号補間器５５Ｑと、同相（Ｉ）乗算器５６Ｉと、直交（Ｑ）信号乗算器５６Ｑと、局部発振器５７と、９０°移相器（９０°）５８と、加算器５９と、デジタル−アナログ変換器（Ｄ／Ａ）６０と、入力端子Ｓｉと、出力端子Ｓｏとからなる。なお、以下の説明には、同相信号をＩ信号といい、直交信号をＱ信号という。
【０００７】
そして、デジタル変調器５１は、入力端がデジタルデータ入力端子Ｓｉに接続され、出力端がシリアル−パラレル変換器５２の入力端に接続される。シリアル−パラレル変換器５２は、それぞれの出力端が対応する逆フーリエ変換器５３の各入力端に接続される。逆フーリエ変換器５３は、それぞれの出力端が対応するパラレル−シリアル変換器５４の各入力端に接続される。パラレル−シリアル変換器５４は、出力端が不要信号除去部５５の入力端に接続される。不要信号除去部５５は、一方の出力端がＩ信号補間器５５Ｉの入力端に接続され、他方の出力端がＱ信号補間器５５Ｑに接続される。Ｉ信号乗算器５６Ｉは、第１入力端がＩ信号補間器５５Ｉの出力端に接続され、第２入力端が局部発振器５７の出力端に接続され、出力端が加算器４９の第１入力端に接続される。Ｑ信号補間器５５Ｑは、第１入力端がＱ信号補間器５５Ｑの出力端に接続され、第２入力端が９０°移相器５８を通して局部発振器５７の出力端に接続され、出力端が加算器４９の第２入力端に接続される。デジタル−アナログ変換器６０は、入力端が加算器５９の出力端に接続され、出力端が信号出力端子Ｓｏに接続される。
【０００８】
前記構成による直交周波数分割多重変調回路の動作を、図１６に図示の信号波形図を併用して説明する。
【０００９】
図１５に図示されていないデータ発生源からデジタルデータが出力されると、このデジタルデータは、入力端子Ｓｉを通してデジタル変調器５１に供給され、デジタル変調器５１においてサンプリング周波数ｆｓを用いた四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調が行われ、デジタル変調器５１から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）及び入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）が出力される。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれシリアル−パラレル変換器５２においてシリアル−パラレル変換され、変換された同相パラレル信号及び直交パラレル信号として逆フーリエ変換器５３に供給される。逆フーリエ変換器５３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれＮ（複数）個のサブキャリアにマッピングして逆フーリエ変換を行い、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、それぞれ、パラレル−シリアル変換器５４においてパラレル−シリアル変換され、変換された同相シリアル信号及び直交シリアル信号が不要信号除去部５５に供給される。不要信号除去部５５は、供給された同相シリアル信号及び直交シリアル信号中に含まれる不要信号を除去し、図１１の第１段目に示すような信号スペクトルを有する同相シリアル信号（Ｉ）及び直交シリアル信号（Ｑ）となり、同相シリアル信号はＩ信号補間器５５Ｉに、直交シリアル信号はＱ信号補間器５５Ｑにそれぞれ供給される。
【００１０】
この場合、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑは、それぞれ、有限インパルス応答（ＦＩＲ）デジタルフィルタからなり、サンプリング周波数ｆｓにレート次数ｎ（複数で、例えば４）を乗算したサンプリング周波数ｎ・ｆｓによる補間を行い、図１１の第２段目に示されるような周波数スペクトラムを持った補間信号を形成する。その後、これらの補間信号は、図１１の第２段目の示されるような有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタの低域通過特性によって中間の３つの周波数スペクトラムを持った補間信号が除去され、図１１の第２段目の示されるような両端の周波数スペクトラムを持った信号だけが抽出され、それぞれＩ信号乗算器５６Ｉ及びＱ信号乗算器５６Ｑに供給される。
【００１１】
Ｉ信号乗算器５６Ｉは、Ｉ信号補間器５５Ｉの出力信号が供給されるとともに、局部発振器５７からサンプリング周波数ｆｓの局部発振信号が供給され、それらの信号を乗算する。また、Ｑ信号乗算器５６Ｑは、Ｑ信号乗算器５６Ｑの出力信号が供給されるとともに、局部発振器５７のサンプリング周波数ｆｓの局部発振信号を９０°移相器５８により９０°移相させた直交局部発振信号が供給され、それらの信号を乗算する。その結果、各乗算出力として図１１の第４段目に示されるような周波数スペクトラムを持った信号が得られる。これらの信号は、加算器５９で加算された後、デジタル−アナログ変換器６０に供給されてデジタル−アナログ変換され、アナログ変調信号として信号出力端子Ｓｏに供給される。
【００１２】
ここで、図１７は、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【００１３】
図１７に示されるように、この有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタ５５Ｉ、５５Ｑは、入力端子Ｆｉと、出力端子Ｆｏと、８個の遅延部６１1 乃至６１8 と、９個の乗算部６２1 乃至６２9 と、９個の乗算係数発生部６３1 乃至６３9 と、加算部６４とを備え、それらは図１７に図示されるように相互接続されている。
【００１４】
なお、図１７に図示の有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、タップ（信号段）の段数が８タップのものとして示されているが、サンプリング周波数ｎ・ｆｓとしてレート次数４の４・ｆｓにした場合、実際のタップの段数は５０タップまたはそれ以上になる。
【００１５】
【発明が解決しようとする課題】
前記既知の直交周波数分割多重変調回路は、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのレート次数ｎを、４のように大きい次数にした場合、その次数の大きさに応じて有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタの遮断特性を急峻なものにする必要がある。そして、このような急峻な遮断特性を有する有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、そのタップ数が前述のように５０タップまたはそれ以上になり、直交周波数分割多重変調回路のロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積が増大して、直交周波数分割多重変調回路の製造コストが上昇してしまうことになる。
【００１６】
これに対し、直交周波数分割多重変調回路において、ロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積の増大するのを防ぐために、Ｉ信号補間器及びＱ信号補間器をデジタル信号遅延回路と無限インパルス応答（ＩＩＲ）デジタルフィルタとによって構成した直交周波数分割多重変調回路が本願発明者によって提案されている。
【００１７】
この提案による直交周波数分割多重変調回路は、Ｉ信号補間器及びＱ信号補間器に無限インパルス応答（ＩＩＲ）デジタルフィルタを用いたことにより、ロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積が増大するのを防ぐことが可能なものであるが、既知の直交周波数分割多重変調回路との互換性を確保することができないものである。
【００１８】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、補間器に無限インパルス応答デジタル全域通過型フィルタを有する第１及び第２補間器を用いてロジック回路部の回路規模の増大を防ぎ、周波数シフタを用いて既知の回路との互換性の確保を図ることができる直交周波数分割多重変調回路を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、本発明の直交周波数分割多重変調回路は、デジタル変調信号を、ゼロ周波数を帯域中心としたＮ個のサブキャリアにマッピングして逆フーリエ変換を行ってＮ個の逆フーリエ変換信号を出力する逆フーリエ変換段と、Ｎ個の逆フーリエ変換信号をサンプリング周波数の１／２だけ高周波数側に周波数シフトする周波数シフタと、周波数シフタの出力信号を次数２で補間する第１補間器と、第１補間器の出力補間信号を次数２で補間する第２補間器とを有し、第１補間器及び第２補間器は、入力信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、入力信号を無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを備えた主構成を具備する。
【００２０】
前記主構成によれば、Ｎ個の逆フーリエ変換信号を補間する場合、始めに無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタを有する第１補間器で次数２の信号補間を行い、次に無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタを有する第２補間器で次数２の信号補間を行っているので、それぞれの無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタの遮断特性を急峻にする必要がなくなり、無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタのタップの段数を、既知の補間回路に用いている有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのタップの段数よりも大幅に少なくすることができ、それにより、ロジック回路部の回路規模が大きくなることがなく、ロジック回路部の占有容積が比較的小さくなり、直交周波数分割多重変調回路の製造コストの低減が可能になる。また、第１補間器の前にサンプリング周波数の１／２だけ高周波側に周波数シフトする周波数シフタを設け、ベースバンド信号を中間周波信号に周波数シフトしているので、第１補間器に中間周波信号が供給され、既知の回路との互換性を確保することができる。
【００２１】
また、前記主構成において第１補間器と第２補間器との間に入力信号をサンプリング周波数の１／２だけ高周波側に周波数シフトする第２周波数シフタを接続した構成にすることができる。
【００２２】
このような構成にすれば、第２補間器の出力側に直交変調器を接続することなしに、第１補間器及び第２補間器の各入力側においてそれぞれ所要の周波数シフトが行われる。
【００２３】
さらに、前記主構成において第２補間器の出力側にＩ信号とＱ信号を直交変調する直交変調器を接続した構成にすることができる。
【００２４】
このような構成にすれば、第２補間器の入力側に第２周波数シフタを接続しなくても、第１補間器の入力側と第２補間器の出力側においてそれぞれ所要の周波数シフトが行われる。
【００２５】
また、前記主構成における周波数シフタ及び第２周波数シフタは、サンプリング周波数の１／２の乗算信号を発生する発振器と、乗算信号から直交乗算信号を形成する移相器と、Ｉ信号とＱ信号に対する乗算信号と直交乗算信号の複素積和信号を形成する複素乗算器とによって構成している。
【００２６】
このような構成にすれば、複素乗算器をそれぞれ２つのスイッチと位相反転器とからなる著しく簡素化した構成のものにすることができ、それにより消費電力を低減させることができる。
【００２７】
さらに、前記主構成における無限インパルス応答デジタルフィルタは、縦続接続された３以上の任意の整数ｎ段の信号処理部がそれぞれ第１遅延部、第２遅延部、加算部、乗算部、乗算係数発生部を有し、サンプリング周波数の１／４を中心とする信号帯域内に生じる位相勾配数がｎ−１になるように各部の定数を設定した第１構成にすることができる。
【００２８】
このような第１構成によれば、１個の無限インパルス応答デジタルフィルタから出力されるＱ信号とデジタル信号遅延回路から出力されるＩ信号との位相差を、所要周波数帯域内において僅かな変化範囲内に納めることができ、前記主構成で得られる機能に加え、変換特性を良好にすることができる。
【００２９】
さらに、前記第１構成において、縦続接続されたｎ段の信号処理部は、出力側から奇数段目の信号処理部を第１遅延部及び第２遅延部だけで構成した第２構成にすることが好適である。
【００３０】
このような第２構成によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の加算部、乗算部、乗算係数発生部をそれぞれ省き、第１遅延部及び第２遅延部だけで構成しているので、加算部、乗算部、乗算係数発生部を省いた分だけ構成部品点数が削減されて簡単な回路構成になり、それにより占有容積がより小さくなり、消費電力をより低減させることが可能になる。
【００３１】
また、前記第１構成において、縦続接続されたｎ段の信号処理部は、無限インパルス応答デジタルフィルタの出力を次数２で間引いて出力する場合、無限インパルス応答デジタルフィルタの動作周波数をサンプリング周波数の１／２に選び、かつ、縦続接続されたｎ段の信号処理部を出力側から偶数段目の信号処理部だけで構成した第３構成にすることが好ましい。
【００３２】
このような第３構成によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の全部を省き、出力側から偶数段目の信号処理部だけで構成しているので、奇数段目の信号処理部を省いた分だけ構成部品点数が多量に削減されてさらに簡単な回路構成になり、それによって占有容積が大幅に小さくなり、消費電力を大幅に低減させることが可能になる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００３４】
図１は、本発明による直交周波数分割多重変調回路の第１の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を２つ縦続接続したことにより、補間次数４の信号補間を行っている例を示すものである。
【００３５】
図１に示されるように、第１の実施の形態の直交周波数分割多重変調回路は、デジタル変調器１と、シリアル−パラレル変換器（Ｓ／Ｐ）２と、逆フーリエ変換器（ＩＦＦＴ）３と、パラレル−シリアル変換器（Ｐ／Ｓ）４と、周波数シフタ５と、不要信号除去部（ＧＬ除去）６と、第１補間器７と、第２補間器８と、直交変調器９と、加算器１０と、デジタル−アナログ変換部（Ｄ／Ａ）１１と、入力端子Ｓｉと、出力端子Ｓｏとからなる。
【００３６】
この場合、周波数シフタ５は、複素乗算器（クロスプロダクト演算器）１２と、局部発振器１３と、２７０°移相器１４とからなる。なお、２７０°移相器１４は、９０°移相器であってもよい。第１補間器７は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）７1 と、第１無限インパルス応答デジタル全域通過型フィルタ７1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）７2 と、９０°移相器を構成する第２無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）７3 と、第２無限インパルス応答デジタル全域通過型フィルタ７3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）７4 と、１８０°移相器（図示記号１８０°）７5 と、第１の１回路２接点スイッチ７6 と第２の１回路２接点スイッチ７7 とからなる。第２補間器８は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）８1 と、第１無限インパルス応答デジタル全域通過型フィルタ８1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（ＤＬ）８2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）８3 と、第２無限インパルス応答デジタル全域通過型フィルタ８3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）８4 と、１８０°移相器（１８０°）８5 と、第１の１回路２接点スイッチ８6 と第２の１回路２接点スイッチ８7 とからなる。直交変調器９は、Ｉ信号乗算器１５Ｉと、Ｑ信号乗算器１５Ｑと、局部発振器１６と、９０°移相器１７とからなる。
【００３７】
そして、デジタル変調器１は、入力端が入力端子Ｓｉに接続され、出力端がシリアル−パラレル変換器２の入力端に接続される。シリアル−パラレル変換器２は、それぞれの出力端が対応する逆フーリエ変換器３の各入力端に接続される。逆フーリエ変換器３は、それぞれの出力端が対応するパラレル−シリアル変換器４の各入力端に接続される。
【００３８】
周波数シフタ５において、複素乗算器１２は、Ｉ信号入力端がパラレル−シリアル変換器４のＩ信号出力端に接続され、Ｑ信号入力端がパラレル−シリアル変換器４のＱ信号出力端に接続され、乗算信号入力端が局部発振器１３の出力端に接続され、直交乗算信号入力端が２７０°移相器１４を通して局部発振器１３の出力端に接続され、Ｉ信号出力端が不要信号除去部６のＩ信号入力端に接続され、Ｑ信号出力端が不要信号除去部６のＱ信号入力端に接続される。不要信号除去部６は、Ｉ信号出力端が第１補間器７のＩ信号入力端に接続され、Ｑ信号出力端が第１補間器７のＱ信号入力端に接続される。
【００３９】
第１補間器７において、第１無限インパルス応答デジタル全域通過型フィルタ７1 は、入力がＩ信号入力端に接続され、出力が第１のスイッチ７6 の一方の固定接点に接続される。第１デジタル遅延器７2 は、入力がＱ信号入力端に接続され、出力が第１のスイッチ７6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ７3 は、入力がＱ信号入力端に接続され、出力が１８０°移相器７5 の入力に接続される。１８０°移相器７5 は、出力が第２のスイッチ７7 の一方の固定接点に接続される。第２デジタル遅延器７4 は、入力がＩ信号入力端に接続され、出力が第２のスイッチ７7 の他方の固定接点に接続される。
【００４０】
また、第２補間器８において、第１無限インパルス応答デジタル全域通過型フィルタ８1 は、入力が第２のスイッチ７7 の可動接点に接続され、出力が第１のスイッチ８6 の一方の固定接点に接続される。第１デジタル遅延器８2 は、入力が第１のスイッチ７6 の可動接点に接続され、出力が第１のスイッチ８6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ８3 は、入力が第１のスイッチ７6 の可動接点に接続され、出力が１８０°移相器８5 の入力に接続される。１８０°移相器８5 は、出力が第２のスイッチ８7 の一方の固定接点に接続される。第２デジタル遅延器８4 は、入力が第２のスイッチ７7 の可動接点に接続され、出力が第２のスイッチ８7 の他方の固定接点に接続される。
【００４１】
直交変調器９において、Ｉ信号乗算器１５Ｉは、第１入力端が第２のスイッチ８7 の可動接点に接続され、第２入力端が局部発振器１６の出力端に接続され、出力端が加算器１０の第１入力端に接続される。Ｑ信号乗算器１５Ｑは、第１入力端が第１のスイッチ８6 の可動接点に接続され、第２入力端が９０°移相器１７を通して局部発振器１６の出力端に接続され、出力端が加算器１０の第２入力端に接続される。加算器１０は、出力端がデジタル−アナログ変換器１１の入力端に接続され、デジタル−アナログ変換器１１は、出力端が出力端子Ｓｏに接続される。
【００４２】
次に、図２は、図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【００４３】
図２において、第１段目の信号波形Ｅはパラレル−シリアル変換器４の出力信号波形、第２段目の信号波形Ｌは周波数シフタ５の出力信号波形、第３段目の信号波形Ｆは第１補間器７の出力信号波形、第４段目の信号波形Ｇは第２補間器８の出力信号波形、第５段目の信号波形Ｈは直交変調器９の出力信号波形である。
【００４４】
前記構成を有する第１の実施の形態の直交周波数分割多重変調回路の動作を、図２に図示の信号波形図を併用して説明する。
【００４５】
いま、データ発生源（図示なし）から出力されたデジタルデータが入力端子Ｓｉに印加されると、そのデジタルデータがデジタル変調器１に供給される。デジタル変調器１は、供給されたデジタルデータをサンプリング周波数ｆｓによって四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、そのＩ信号出力端から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）を出力し、そのＱ信号出力端から入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）を出力する。これらの同相デジタル変調信号及び直交デジタル変調信号は、それぞれシリアル−パラレル変換器２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器３に供給される。逆フーリエ変換器３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数個のサブキャリアも加え、複数（Ｎ）点の逆フーリエ変換を行い、それぞれＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。得られたＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、パラレル−シリアル変換器４においてそれぞれパラレル−シリアル変換され、図２の第１段目に信号波形Ｅとして示されるように、ゼロ周波数を帯域中心としている同相シリアル信号及び直交シリアル信号として出力される。同相シリアル信号及び直交シリアル信号は周波数シフタ５に供給される。
【００４６】
周波数シフタ５は、複素乗算器１１において供給されるＩ信号とＱ信号に対して同じく供給される乗算信号と直交乗算信号の複素積和信号を形成し、周波数をサンプリング周波数ｆｓの１／２、すなわちｆｓ／２だけ高周波側にシフトした図２の第２段目に示すような信号波形Ｌを有する同相シリアル信号と直交シリアル信号を形成し、次続の不要信号除去部６に供給する。不要信号除去部６は、供給された同相シリアル信号と直交シリアル信号の中の不要な信号成分を除去し、第１補間器７に供給する。
【００４７】
第１補間器７は、同相シリアル信号及び直交シリアル信号（各サンプリング周波数ｆｓ）が供給されると、その同相シリアル信号及び直交シリアル信号に対して次数２の信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号が出力され、第２補間器８に供給される。このとき、第１補間器７においては、信号変化が滑らかになるような信号補間が行われるので、図２の第３段目の信号波形Ｆに示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生することがない。
【００４８】
次に、第２補間器８は、第１補間器７から同相シリアル信号及び直交シリアル信号（各サンプリング周波数２ｆｓ）が供給されると、その同相シリアル信号及び直交シリアル信号に対して次数２の信号補間を行い、サンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号が出力され、直交変調器９に供給される。このときも、第２補間器８においては、信号変化が滑らかになるような信号補間が行われるので、図２の第４段目の信号波形Ｇに示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力しても、周波数２．５ｆｓを中心とする周波数帯域内に高調波が発生することがない。
【００４９】
次いで、直交変調器９において、Ｉ信号乗算器１５Ｉは、サンプリング周波数４ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの１／２の周波数ｆｓ／２の同相発振信号とを乗算する。また、Ｑ信号乗算器１５Ｑは、サンプリング周波数４ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの１／２の周波数ｆｓ／２の直交発振信号とを乗算する。これらの乗算によって得られた同相シリアル補間信号及び直交シリアル補間信号は、元の同相シリアル補間信号及び直交シリアル補間信号と比べて、図２の第５段目の信号波形Ｈに示されるように、直交周波数分割多重（ＯＦＤＭ）変調信号の中心周波数がｆｓ／２だけ高周波側にシフトされた周波数ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００５０】
続いて、加算器１０は、直交変調器９から出力された同相シリアル補間信号及び直交シリアル補間信号を加算し、加算したシリアル補間信号をデジタル−アナログ変換器１１に供給する。デジタル−アナログ変換器１１は、加算したシリアル補間信号をアナログ信号に変換し、出力端子Ｓｏに供給する。その結果、出力端子Ｓｏからは、直交周波数分割多重（ＯＦＤＭ）変調された信号成分を持ち、かつ、次数４で信号補間されたシリアル補間信号が出力される。
【００５１】
次に、第１補間器７において、９０°移相器を構成する第１無限インパルス応答デジタル全域通過型フィルタ７1 と、第１デジタル遅延器７2 と、第１の１回路２接点スイッチ７6 とによって、入力される直交シリアル信号の補間信号、すなわち直交シリアル補間信号を発生させる動作経緯について説明する。
【００５２】
Ｑ信号はＩ信号に対して９０°の位相遅れを持った信号であることは明らかであるので、Ｉ信号の位相を９０°だけ遅らせれば、その信号はＱ信号と同じ位相状態になる。そこで、この第１の実施の形態では、同相シリアル信号を第１無限インパルス応答デジタル全域通過型フィルタ７1 を通すことによって９０°だけ位相を遅らせ、同時に、直交シリアル信号を第１デジタル遅延器７2 で第１無限インパルス応答デジタル全域通過型フィルタ７1 で生じる群遅延時間分だけ遅延させることにより、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第１無限インパルス応答デジタル全域通過型フィルタ７1 を後述するような構成にすれば、第１無限インパルス応答デジタル全域通過型フィルタ７1 から出力されるシリアル信号は、第１デジタル遅延器７2 から出力されるシリアル信号の時間補間を行った信号になり、第１無限インパルス応答デジタル全域通過型フィルタ７1 の出力信号及び第１デジタル遅延器７2 の出力信号がサンプリング周波数ｆｓの信号になる。これらの信号は第１のスイッチ７6 に供給され、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第１のスイッチ５6 から次数２で補間された直交シリアル補間信号が出力される。
【００５３】
次に、第１補間器７において、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ７3 と、第２デジタル遅延器７4 と、１８０°移相器７5 と、第２のスイッチ７7 とにより、同相シリアル信号に対する補間信号、すなわち同相シリアル補間信号を得る動作経緯について説明する。
【００５４】
Ｉ信号はＱ信号に対して９０°の位相進みを持った信号であることは明らかであり、Ｑ信号に対して２７０°の位相遅れを持った信号であるので、Ｉ信号の位相を２７０°だけ遅らせれば、Ｉ信号はＱ信号と同じ位相状態になる。そこで、この第１の実施の形態では、直交シリアル信号を第２無限インパルス応答デジタル全域通過型フィルタ７3 を通すことにより９０°だけ位相を遅らせ、さらに、１８０°移相器５5 を通すことにより１８０°位相を遅らせ、全体で２７０°の位相を遅れを形成している。なお、位相を１８０°遅らせることは、信号極性（符号）を反転させることと等価であるので、１８０°移相器７5 は、デジタル信号極性（符号）を反転させるインバータで構成することが可能である。
【００５５】
一方、同相シリアル信号については、第２デジタル遅延器７4 を通して第２無限インパルス応答デジタル全域通過型フィルタ７3 で生じる群遅延時間分だけ遅延させ、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第２無限インパルス応答デジタル全域通過型フィルタ７3 を後述するような構成にすれば、第２無限インパルス応答デジタル全域通過型フィルタ７3 から出力されるシリアル信号は、第２デジタル遅延器７4 から出力されるシリアル信号を時間補間した信号になる。これらの信号を第２のスイッチ７7 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第２のスイッチ７7 から次数２で補間された同相シリアル補間信号が出力される。
【００５６】
このように、第１補間器７からは、補間次数２で補間された同相シリアル補間信号及び直交シリアル補間信号が出力される。
【００５７】
この後、第２補間器８の動作は、そのサンプリング周波数が第１補間器７のサンプリング周波数ｆｓの２倍の周波数２ｆｓである点が異なるだけで、その他の動作は第１補間器７の動作と同じである。このため、第２補間器８の動作については、これ以上の説明は行わない。
【００５８】
次いで、図３は、第１の実施の形態において用いられる無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（以下、これをＩＩＲフィルタという）７1 、７3 、８1 、８3 の具体的構成の一例を示す回路図であり、図４は、ＩＩＲフィルタ７1 、７3 、８1 、８3 の位相の変化状態を説明するための説明図である。図５は、ＩＩＲフィルタ７1 、７3 、８1 、８3 においてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態を示す特性図であり、図６は、図５に図示されたＩＩＲフィルタ７1 、７3 、８1 、８3 における周波数通過帯域内の位相差の変化状態を示す特性図である。図７は、ＩＩＲフィルタ７1 、７3 、８1 、８3 において、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図であり、図８は、ＩＩＲフィルタ７1 、７3 、８1 、８3 において、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。図９は、位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。図１０は、位相勾配ｍに対してｍ＋１係数の数を有する場合、図３に図示されたＩＩＲフィルタ７1 、７3 、８1 、８3 から奇数番目のタップ段を省略したＩＩＲフィルタ７1 、７3 、８1 、８3 の具体的構成の一例を間引き部ともに示した回路図である。
【００５９】
図３乃至図１０を用い、９０°移相器として示されたＩＩＲフィルタ７1 、７3 、８1 、８3 タについて説明する。
【００６０】
図３に示されるように、各ＩＩＲフィルタは、入力端子Ｆｉと、出力端子Ｆｏと、出力端子Ｆｏ側から入力端子Ｆｉ側に順番に接続された８つのタップ段１８1 乃至１８8 と、共通加算器１８9 とを備えている。この場合、各タップ段１８1 乃至１８8 は、それぞれ、第１遅延部１８11乃至１８81と、第２遅延部１８12乃至１８82と、加算部１８13乃至１８83と、乗算部１８14乃至１８84と、乗算係数発生部１８15乃至１８85とからなり、各タップ段１８1 乃至１８8 において、それぞれの第１遅延部１８11乃至１８81、第２遅延部１８12乃至１８82、加算部１８13乃至１８83、乗算部１８14乃至１８84、乗算係数発生部１８15乃至１８85は、図３に図示されるように相互接続されている。
【００６１】
次に、図４は、各ＩＩＲフィルタの出力位相の変化状態を示すもので、デジタル信号遅延器の出力位相の変化状態とともに示すものである。
【００６２】
図４において、縦軸は位相、横軸は周波数であり、実線はＩＩＲフィルタの位相の変化状態であり、一点鎖線はデジタル信号遅延器７2 、７4 、８2 、８4 の位相の変化状態である。
【００６３】
図４に示されるように、サンプリング周波数ｆｓの１／４の周波数ｆｓ／４を中心とする信号帯域（点線で示す範囲）内において、デジタル信号遅延器の位相の変化状態は、信号帯域の下限周波数値から上限周波数値に向うに従って位相値が直線的に変化し、位相値が−２πにまで達すると位相値が０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化する。これに対し、ＩＩＲフィルタの位相の変化状態も、信号帯域の下限周波数値から上限周波数値に向うに従って位相値がデジタル信号遅延回路と同じ位相勾配で直線的に変化し、位相値が−２πにまで達すると位相値０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化するもので、ＩＩＲフィルタの位相値とデジタル信号遅延器の位相値との間の位相差は、信号帯域内で常時−（π／２）、すなわち−９０°を保っている。
【００６４】
この場合、位相勾配は、周波数変化に対する位相変化の割合を表しているもので、周波数が０からｆｓまでの間に−２π毎の位相変化が何回発生するかによって定義される。例えば、周波数が０からｆｓまでの間の累積位相が−６πであれば、位相勾配は３になる。
【００６５】
なお、位相勾配は、その定義から群遅延時間でもあり、サンプリング時間を単位とした遅延時間である。例えば、位相勾配が３であれば、群遅延は３クロックとなる。
【００６６】
次いで、図５は、各ＩＩＲフィルタにおいて、周波数帯域内に発生する位相勾配数を変化させた場合の位相の変化状態を示す。
【００６７】
図５において、縦軸は度（ｄｅｇ）で表した位相、横軸はラジアン（ｒａｄ）で表した周波数（２πラジアンがサンプリング周波数に対応する）であり、実線はＩＩＲフィルタの位相勾配数を５にした場合の位相の変化状態、点線はＩＩＲフィルタの位相勾配数を７にした場合の位相の変化状態である。
【００６８】
図５に示されるように、ＩＩＲフィルタを構成している各第１遅延部１８11乃至１８81及び第２遅延部１８12乃至１８82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１８15乃至１８85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択することにより、ＩＩＲフィルタの位相の変化状態は、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内で略直線状態になり、全周波数帯域（０乃至２πラジアン）で位相勾配数が５または７となるような変化状態になる。
【００６９】
続く、図６は、ＩＩＲフィルタの信号帯域内におけるＩＩＲフィルタの位相とデジタル信号遅延器の位相との差を表す位相差の変化状態を示す特性図である。
【００７０】
図６において、縦軸は度（ｄｅｇ）で表した位相差、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線ＡはＩＩＲフィルタの位相勾配数を５にしたときの位相差の変化状態、曲線ＢはＩＩＲフィルタの位相勾配数を７にしたときの位相差の変化状態である。
【００７１】
図６に図示の曲線Ａ及び曲線Ｂに示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、ＩＩＲフィルタは、５つまたは７つの位相差変化部分があるものの、それらの位相差が−９０°の近傍の範囲内に収まっている。
【００７２】
続いて、図７は、各ＩＩＲフィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【００７３】
図７において、縦軸はサンプル数（ｓａｍｐｌｅ）を基準として表した群遅延、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａ３乃至Ａ８はＩＩＲフィルタの位相勾配数をそれぞれ３乃至８にしたときの群遅延の変化状態である。
【００７４】
図７に図示された曲線Ａ３乃至Ａ８に示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、ＩＩＲフィルタの群遅延の変化状態は、位相勾配数が３から８に増えるに従って変化状態が順次小さくなるものの、全体的にその変化状態は限られた範囲内に収まっている。
【００７５】
このような特性を持つＩＩＲフィルタとして、その位相勾配数が例えば３以上になるように、第１遅延部１８11乃至１８81及び第２遅延部１８12乃至１８82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１８15乃至１８85のそれぞれの係数Ｃ1 乃至Ｃ8 を選択すれば、デジタル信号の周波数帯域内においてＩＩＲフィルタから出力されるＱ信号とデジタル信号遅延器から出力されるＩ信号との位相差をほぼ９０°にすることができ、Ｑ信号とＩ信号の群遅延が殆ど同じになる。
【００７６】
次に、図８は、ＩＩＲフィルタにおいて、発生する位相勾配数とタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【００７７】
図８において、最も左側の欄が位相勾配数（表では位相勾配と表記している）、次の欄がタップ段数（表では係数の数と表記している）、その次の欄が乗算係数発生部に設定される係数値（表では図２の乗算係数発生部に図示された係数Ｃ1 、Ｃ2 、… …、Ｃ8 と表記しており、図３に図示されていない９番目及び１０番目のタップ段の各乗算係数発生部の係数をＣ9 、Ｃ10と表記している）である。
【００７８】
図８に示されるように、最上段の構成例では、位相勾配が４、係数の数が５のとき、係数Ｃ1 が２．５×１０-7に、係数Ｃ2 が−０．４×１０-1に、係数Ｃ3 が−９．１×１０-7に、係数Ｃ4 が−９．３×１０-2に、係数Ｃ5 が−３．２×１０-6にそれぞれ設定される。同じように、第２段以降の構成例においても、位相勾配、係数の数に応じて、係数の数に合致した数の各係数Ｃ1 乃至Ｃ10がそれぞれ図示の値に設定される。
【００７９】
ところで、図８に示される各係数Ｃ1 乃至Ｃ10の係数値を見ると、位相勾配が４で係数の数が５のとき、位相勾配が６で係数の数が７のとき、位相勾配が８で係数の数が９のときのそれぞれにおいて、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 の係数値は、指数を含む数値が１０-6、１０-7、１０-8、１０-9であって、有効桁を５桁としたときこれらの数値を含む各係数値は実質的に０になる。
【００８０】
次いで、図９は、図８に示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【００８１】
図９において、最も左側の欄が位相勾配、次の欄が係数の数、その次の欄が係数Ｃ1 、Ｃ2 、… …、Ｃ9 であって、位相勾配と係数の数との間に、位相勾配がｍであるとき、係数の数がｍ＋１となる組み合わせの各係数Ｃ1 、Ｃ2 、… …、Ｃ9 の係数値を示したものである。
【００８２】
図９に示されるように、位相勾配がｍで、係数の数がそれより１つ多いｍ＋１となる組み合わせ、位相勾配が２乃至８で、それに対応した係数の数が３乃至９のものにおいては、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 のいずれの係数値も、指数を含む数値が１０-5、１０-6、１０-7、１０-8、１０-9であって、これらの数値を含む各係数値は実質的に０になる。
【００８３】
位相勾配と係数の数がこのような関係にあり、それにより乗算係数発生部の係数が０になれば、その乗算係数発生部から出力される係数０を乗算する乗算部の乗算出力データが０になるとともに、乗算部に入力される加算部の出力データも不要になり、係数が０になる乗算係数発生部を有するタップ段、すなわち図３に点線によって囲まれている奇数番目のタップ段１８1 、１８3 、１８5 、１８7 等においては、それぞれ、加算部１８13、１８33、１８53、１８73等、乗算部１８14、１８34、１８54、１８74等、乗算係数発生部１８15、１８35、１８55、１８75等を設ける必要がなく、これらを省略することが可能になる。
【００８４】
ここで、図１０は、図１に図示の９０°移相器として用いられるＩＩＲフィルタの第２構成例を示す回路図である。
【００８５】
第２構成例のＩＩＲフィルタは、図８に図示された係数値の関係を満たしているもので、位相勾配をｍに、係数の数をｍ＋１に設定した場合のものであり、図３に図示されたＩＩＲフィルタから奇数番目のタップ段１８1 、１８3 、１８5 、１８7 における加算部１８13、１８33、１８53、１８73、乗算部１８18、１８34、１８54、１８74及び乗算係数発生部１８15、１８35、１８55、１８75を省略しているものである。
【００８６】
また、図１１は、同じく図１に図示の９０°移相器として用いられるＩＩＲフィルタの第３構成例を示す回路図である。
【００８７】
第３構成例のＩＩＲフィルタは、図９に図示された係数値の関係を満たしているもので、図３に図示されたＩＩＲフィルタから奇数番目のタップ段１８1 、１８3 、１８5 、１８7 の全てを省略しているものである。
【００８８】
図３に図示されたＩＩＲフィルタと、図１０に図示されたＩＩＲフィルタとを比較すると、明らかに前者に比べて後者は、回路素子が削減されているので、電力消費を達成できる。また、図１１に図示されたＩＩＲフィルタも同様である。
【００８９】
このように、第１の実施の形態の直交周波数分割多重変調回路によれば、補間器として、第１及び第２のＩＩＲフィルタ７1 、７3 を備えた第１補間器７と、第１及び第２のＩＩＲフィルタ８1 、８3 を備えた第２補間器８とを用いて補間次数４の信号補間を行うことができる。そして、これらのＩＩＲフィルタ７1 、７3 、８1 、８3 は、そのタップ段数が４タップ段程度のもので足りるので、全体的にロジック回路部の回路規模を、既知のロジック回路部の回路規模に比べて大幅に小型化することができ、直交周波数分割多重変調回路の消費電力を既知のものに比べて大きく低減することができる。
【００９０】
ところで、第１の実施の形態においては、第１補間器７及び第２補間器８に用いられる第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、タップ（信号段）段数が４タップ段のものを用いた例を挙げて説明したが、本発明に用いられる第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 はタップ段数は４タップのものに限られるものでなく、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 で必要とする位相特性に応じて適宜タップ段数を変更することができる。
【００９１】
例えば、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、その周波数帯域が０．０５乃至０．４５ｆｓであり、周波数帯域内の位相リップルが±０．５°以内の周波数選択特性を有するものを必要とする場合には、タップ段数を５つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 、Ｃ10を、例えば、Ｃ2 ＝−４．９×１０-1、Ｃ4 ＝−１．１×１０-1、Ｃ6 ＝−４．０×１０-2、Ｃ8 ＝−１．７×１０-2、Ｃ10＝−６．１×１０-3に設定する。
【００９２】
これに対し、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、その周波数帯域がやや狭い０．１乃至０．４ｆｓであり、周波数帯域内の位相リップルが±１．５°以内の周波数選択特性を有するもので足りる場合には、タップ段数を３つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 を、例えば、Ｃ2 ＝−４．６×１０-1、Ｃ4 ＝−７．１×１０-2、Ｃ6 ＝−１．３×１０-2に設定すればよい。
【００９３】
また、図１２（ａ）乃至（ｃ）は、第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタ５の複素乗算器１２の具体的内容を示す説明図であって、（ａ）はその入出力信号を表し、（ｂ）は入出力信号とサンプリングポイントとの関連を表し、（ｃ）は等価回路を表すものであり、図１に示される構成要素と同じ構成要素については同じ符号を付けている。
【００９４】
図１２（ａ）は、複素乗算器１２にそれぞれ入出力される入力Ｉ信号ＳI と入力Ｑ信号ＳQ 及び乗算信号ＬI と直交乗算信号ＬQ と、出力Ｉ信号Ｓ’I 及び出力Ｑ信号Ｓ’Q との間の関係を示すものである。この例においては、ベースバンド信号の供給により、入力Ｉ信号ＳI と入力Ｑ信号ＳQ のサンプリング周波数はｆｓであるので、出力Ｉ信号Ｓ’I と出力Ｑ信号Ｓ’Q は、後述するように出力Ｉ信号Ｓ’I の中の入力Ｑ信号ＳQ 及び出力Ｑ信号Ｓ’Q の中の入力Ｉ信号ＳI をそれぞれゼロにすることが可能になるので、次のように表される。
【００９５】
Ｓ’I ＝ＳI ×ＬI 、Ｓ’Q ＝ＳQ ×ＬI
図１２（ｂ）は、複素乗算器１２において、乗算信号ＬI の振幅が正負ピーク値になったときにサンプリングが実行され、直交乗算信号ＬQ の振幅がゼロ値になったときにサンプリングが実行されたときの出力Ｉ信号Ｓ’I 及び出力Ｑ信号Ｓ’Q の値を示すもので、出力Ｉ信号Ｓ’I としては、サンプリングポイントが到来する度に、ＳI 、−ＳI 、… …が順次出力され、一方、出力Ｑ信号Ｓ’Q としては、サンプリングポイントが到来する度に、ＳQ 、−ＳQ 、… …が順次出力される。
【００９６】
図１２（ｃ）は、図１２（ｂ）に示されるようなサンプリング条件でサンプリングが実行されたときの複素乗算器１２が呈する等価回路である。この等価回路は、２つの１回路２接点を有するスイッチ１８I 、１８Q と、２つの位相反転器（符号逆転器）１９I 、１９Q とからなるもので、スイッチ１８I 、１８Q 及び位相反転器１９I 、１９Q は、図１２（ｃ）に図示されるように相互接続されている。
【００９７】
この等価回路の動作は、図１２（ｃ）から明らかなように、最初のサンプリング実行時点には、スイッチ１８I 、１８Q の可動接点が上側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として入力Ｉ信号ＳI が、出力Ｑ信号Ｓ’Q として入力Ｑ信号ＳQ がそれぞれ出力される。次のサンプリング実行時点には、スイッチ１６I 、１６Q の可動接点が下側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として位相反転器１９I で位相反転（符号逆転）された入力Ｉ信号−ＳI が、出力Ｑ信号Ｓ’Q として位相反転器１９Q で位相反転（符号逆転）された入力Ｑ信号−ＳQ がそれぞれ出力される。その次のサンプリング実行時点には、スイッチ１８I 、１８Q の可動接点が再び上側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として入力Ｉ信号ＳI が、出力Ｑ信号Ｓ’Q として入力Ｑ信号ＳQ がそれぞれ出力され、以下、サンプリング実行時点が到来する度に、前記動作が繰り返し実行される。
【００９８】
このように、第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタ５は、複素乗算器１２に入力される入力Ｉ信号ＳI 、入力Ｑ信号ＳQ のサンプリング周波数ｆｓに対して乗算信号ＬI 、直交乗算信号ＬQ の周波数をｆｓ／２に選び、かつ、サンプリングポイントを乗算信号ＬI の正負ピーク値、直交乗算信号ＬQ のゼロ値にそれぞれ選ぶことにより、複素乗算器１２の構成を著しく簡素化し、その構成部品点数を大幅に削減させるとともに、複素乗算器１２の消費電力を半減させることができる。
【００９９】
次に、図１３は、本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を２つ用いて補間次数４の周波数補間を行っている例を示すものである。なお、図１３において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【０１００】
図１３に示すように、第２の実施の形態は、第１の実施の形態における第１補間器７と第２補間器８との間に第２の周波数シフタ２０が接続され、その代わりに直交変調器９が省略されているもので、それ以外の構成は、第１の実施の形態の構成と同じである。
【０１０１】
この場合、第２の周波数シフタ２０は、複素乗算器（クロスプロダクト演算器）２１と、局部発振器２２と、９０°移相器２３とからなっている。なお、９０°移相器２３は、２７０°移相器であってもよい。
【０１０２】
そして、周波数シフタ２０において、複素乗算器２１は、Ｉ信号入力端が第１補間器７のＩ信号出力端に接続され、Ｑ信号入力端が第１補間器７のＱ信号出力端に接続され、乗算信号入力端が局部発振器２２の出力端に接続され、直交乗算信号入力端が９０°移相器２３を通して局部発振器２２の出力端に接続され、Ｉ信号出力端が第２補間器７のＩ信号入力端に接続され、Ｑ信号出力端が第２補間器７のＱ信号入力端に接続される。第２補間器７は、Ｉ信号出力端が加算器１０のＩ信号入力端に接続され、Ｑ信号出力端が加算器１０のＱ信号入力端に接続される。
【０１０３】
また、図１４は、図１３に図示された第２の実施の形態の直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図であって、図２に図示された信号波形（周波数スペクトラム）に対応するものである。
【０１０４】
第２の実施の形態におけるデジタル変調器１の入力端から第１補間器７の出力端に至るまでの動作経緯は、既に述べた第１の実施の形態における同部分の動作経緯と同じであって、図１４における第１段目、第２段目、第３段目の信号波形Ｅ、Ｌ、Ｆと、図２における第１段目、第２段目、第３段目の信号波形Ｅ、Ｌ、Ｆとは同じである。その後で、第２の実施の形態は、第１補間器７から出力されるＩ信号とＱ信号が周波数シフタ２０に供給され、図１４の第４段目の信号波形Ｊに示されるように、周波数シフタ２０においてＩ信号とＱ信号の周波数がそれぞれサンプリング周波数ｆｓの半分の周波数ｆｓ／２だけ高周波側にシフトされ、第２補間器８に供給される。第２補間器８は、第１の実施の形態の第２補間器８で行われているように、供給されたＩ信号とＱ信号に対して次数２による信号補間を行い、図１４の第５段目の信号波形Ｋに示されるような補間Ｉ信号及び補間Ｑ信号を出力する。この場合、第２補間器８の出力側に得られる信号波形Ｋは、図２の第５段目の信号波形Ｋと同じであって、第１の実施の形態において用いていた直交変調器９を省くことができるものである。
【０１０５】
この場合、第２の実施の形態においては、第１補間器７及び第２補間器８において信号変化が滑らかになるような信号補間を行っているので、図１４に第５段目に図示された信号波形Ｋに示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力したとしても、周波数３ｆｓを中心とする周波数帯域内に高調波が発生しない。
【０１０６】
なお、第２の実施の形態におけるその他の動作は、第１の実施の形態における対応する動作と同じであるので、第２の実施の形態におけるその他の動作についてはこれ以上の説明を省略する。また、第２の実施の形態により得られる作用効果は、第１の実施の形態により得られる作用効果と殆ど同じであるので、第２の実施の形態の作用効果についても、これ以上の説明を省略する。
【０１０７】
【発明の効果】
以上のように、請求項１に記載の発明によれば、Ｎ個の逆フーリエ変換信号を補間する場合、始めにＩＩＲフィルタを有する第１補間器で補間し、次にＩＩＲフィルタを有する第２補間器で補間するようにしたので、それぞれのＩＩＲフィルタの遮断特性を急峻にする必要がなくなり、ＩＩＲフィルタのタップの段数を、既知の補間回路に用いている有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのタップの段数よりも大幅に少なくすることができ、ロジック回路部の回路規模が大きくならないことから、ロジック回路部の占有容積を比較的小さくして、直交周波数分割多重変調回路の製造コストを低減することが可能になるという効果があり、それに加え、第１補間器の前にサンプリング周波数の１／２だけ高周波側に周波数シフトする周波数シフタを設け、ベースバンド信号を中間周波信号に周波数シフトしているので、第１補間器に中間周波信号が供給され、既知の回路との互換性の確保が図れるという効果がある。
【０１０８】
また、請求項２に記載の発明によれば、第２補間器の出力側に直交変調器を接続することなしに、第１補間器及び第２補間器の各入力側においてそれぞれ所要の周波数シフトを行うことができるという効果がある。
【０１０９】
さらに、請求項３に記載の発明によれば、第２補間器の入力側に第２周波数シフタを接続しなくても、第１補間器の入力側と第２補間器の出力側においてそれぞれ所要の周波数シフトを行うことができるという効果がある。
【０１１０】
また、請求項４に記載の発明によれば、複素乗算器をそれぞれ２つのスイッチと位相反転器とからなる著しく簡素化した構成のものにすることができ、それにより消費電力を低減させることができるという効果がある。
【０１１１】
さらに、請求項５に記載の発明によれば、１個の無限インパルス応答デジタルフィルタから出力されるＱ信号とデジタル信号遅延回路から出力されるＩ信号との位相差を、所要周波数帯域内において僅かな変化範囲内に納めることができ、請求項１に記載の発明で得られる機効果に加えて、良好な変換特性が得られるという効果がある。
【０１１２】
また、請求項６に記載の発明によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の加算部、乗算部、乗算係数発生部をそれぞれ省き、第１遅延部及び第２遅延部だけで構成しているので、加算部、乗算部、乗算係数発生部を省いた分だけ構成部品点数が削減されて簡単な回路構成になり、占有容積がより小さくなって、消費電力をより低減させることができるという効果がある。
【０１１３】
さらに、請求項７に記載の発明によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の全部を省き、出力側から偶数段目の信号処理部だけで構成しているので、奇数段目の信号処理部を省いた分だけ構成部品点数が多量に削減されてさらに簡単な回路構成になり、占有容積が大幅に小さくなて、消費電力を大幅に低減させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による直交周波数分割多重変調回路の第１の実施の形態を示すもので、その要部構成を示すブロック図である。
【図２】図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【図３】第１の実施の形態に用いられるＩＩＲフィルタの具体的構成の一例を示す回路図である。
【図４】ＩＩＲフィルタにおける位相の変化状態を説明する説明図である。
【図５】ＩＩＲフィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態を示す特性図である。
【図６】図５に図示のＩＩＲフィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。
【図７】ＩＩＲフィルタにおいて位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【図８】ＩＩＲフィルタにおいて発生する位相勾配数と信号処理段のタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図９】図８において位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【図１０】第１の実施の形態に用いられるＩＩＲフィルタの第２構成例を示す回路図である。
【図１１】第１の実施の形態に用いられるＩＩＲフィルタの第３構成例を示す回路図である。
【図１２】第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタの複素乗算器の具体的内容を示す説明図である。
【図１３】本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図である。
【図１４】図１３に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【図１５】既知の直交周波数分割多重変調回路の構成の一例を示すブロック図である。
【図１６】図１５に図示の直交周波数分割多重変調回路の各部に得られる周波数スペクトラム（信号波形）図である。
【図１７】Ｉ信号補間器及びＱ信号補間器に用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【符号の説明】
１ デジタル変調器
２ シリアル−パラレル変換器（Ｓ／Ｐ）
３ 逆フーリエ変換器（ＩＦＦＴ）
４ パラレル−シリアル変換器（Ｐ／Ｓ）
５、２０ 周波数シフタ
６ 不要信号除去部（ＧＬ除去）
７ 第１補間器
７1 、８1 第１無限インパルス応答デジタル全域通過型フィルタ（９０°）
７2 、８2 第１デジタル遅延器（ＤＬ）
７3 、８3 第２無限インパルス応答デジタル全域通過型フィルタ（９０°）
７4 、８4 第２デジタル遅延器（ＤＬ）
７5 、８5 １８０°移相器（１８０°）
７6 、８6 第１の１回路２接点スイッチ
７7 、８7 第２の１回路２接点スイッチ
８ 第２補間器
９ 直交変調器
１０ 加算器
１１ デジタル−アナログ変換部（Ｄ／Ａ）
１２、２１ 複素乗算器（クロスプロダクト演算器）
１３、２２ 局部発振器
１４ ２７０°移相器
１５Ｉ Ｉ信号乗算器
１５Ｑ Ｑ信号乗算器
１６ 局部発振器
１７、２３ ９０°移相器
１８Ｉ、１８Ｑ スイッチ
１９Ｉ、１９Ｑ 位相反転器（符号逆転器）
【発明の属する技術分野】
本発明は、直交周波数分割多重変調回路に係り、特に、ＭＭＡＣ（マルチメディア モバイル アクセス コミニュケーション システム）の高速無線ＬＡＮ（ローカル エリア ネットワーク）や地上波デジタル放送等のデジタル無線方式に用いられ、サンプリングレートの次数を比較的大きくした場合であっても、補間回路部の回路規模が大きくならない直交周波数分割多重変調回路に関する。
【０００２】
【従来の技術】
最近、放送の分野においては、これまでの地上波アナログ放送に代わって、良好な放送品質を有し、多くの放送チャネルの送信を可能にした地上波デジタル放送が脚光を浴びるようになってきた。そして、既に欧米各国においては本放送が開始されているが、日本においても間もなく実用化が見込まれている。
【０００３】
欧州や日本における地上波デジタル放送においては、放送信号に直交周波数分割多重（ＯＦＤＭ）変調方式が採用されており、地上波デジタル放送を送信する地上波デジタル放送送信機においては、直交周波数分割多重変調信号を形成する直交周波数分割多重変調回路が用いられている。
【０００４】
従来、地上波デジタル放送受信機に用いられている直交周波数分割多重変調回路には、デジタル変調信号をＮ個のサブキャリアでマッピングして逆フーリエ変換を行う逆フーリエ変換（ＩＦＦＴ）回路と、逆フーリエ変換回路の出力信号をサンプリング周波数のｎ（複数）倍のサンプリング周波数レートで補間する補間回路とを備えている。
【０００５】
ここで、図１５は、かかる既知の直交周波数分割多重変調回路の構成の一例を示すブロック図であり、図１６は、図１５に図示された直交周波数分割多重変調回路の各部に得られる周波数スペクトラム（信号波形）図である。
【０００６】
図１５に示されるように、この直交周波数分割多重変調回路は、デジタル変調器５１と、シリアル−パラレル変換器（Ｓ／Ｐ）５２と、逆フーリエ変換器（ＩＦＦＴ）５３と、パラレル−シリアル変換器（Ｐ／Ｓ）５４と、不要信号除去部（ＧＬ除去）５５と、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる同相（Ｉ）信号補間器５５Ｉと、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる直交（Ｑ）信号補間器５５Ｑと、同相（Ｉ）乗算器５６Ｉと、直交（Ｑ）信号乗算器５６Ｑと、局部発振器５７と、９０°移相器（９０°）５８と、加算器５９と、デジタル−アナログ変換器（Ｄ／Ａ）６０と、入力端子Ｓｉと、出力端子Ｓｏとからなる。なお、以下の説明には、同相信号をＩ信号といい、直交信号をＱ信号という。
【０００７】
そして、デジタル変調器５１は、入力端がデジタルデータ入力端子Ｓｉに接続され、出力端がシリアル−パラレル変換器５２の入力端に接続される。シリアル−パラレル変換器５２は、それぞれの出力端が対応する逆フーリエ変換器５３の各入力端に接続される。逆フーリエ変換器５３は、それぞれの出力端が対応するパラレル−シリアル変換器５４の各入力端に接続される。パラレル−シリアル変換器５４は、出力端が不要信号除去部５５の入力端に接続される。不要信号除去部５５は、一方の出力端がＩ信号補間器５５Ｉの入力端に接続され、他方の出力端がＱ信号補間器５５Ｑに接続される。Ｉ信号乗算器５６Ｉは、第１入力端がＩ信号補間器５５Ｉの出力端に接続され、第２入力端が局部発振器５７の出力端に接続され、出力端が加算器４９の第１入力端に接続される。Ｑ信号補間器５５Ｑは、第１入力端がＱ信号補間器５５Ｑの出力端に接続され、第２入力端が９０°移相器５８を通して局部発振器５７の出力端に接続され、出力端が加算器４９の第２入力端に接続される。デジタル−アナログ変換器６０は、入力端が加算器５９の出力端に接続され、出力端が信号出力端子Ｓｏに接続される。
【０００８】
前記構成による直交周波数分割多重変調回路の動作を、図１６に図示の信号波形図を併用して説明する。
【０００９】
図１５に図示されていないデータ発生源からデジタルデータが出力されると、このデジタルデータは、入力端子Ｓｉを通してデジタル変調器５１に供給され、デジタル変調器５１においてサンプリング周波数ｆｓを用いた四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調が行われ、デジタル変調器５１から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）及び入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）が出力される。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれシリアル−パラレル変換器５２においてシリアル−パラレル変換され、変換された同相パラレル信号及び直交パラレル信号として逆フーリエ変換器５３に供給される。逆フーリエ変換器５３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれＮ（複数）個のサブキャリアにマッピングして逆フーリエ変換を行い、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、それぞれ、パラレル−シリアル変換器５４においてパラレル−シリアル変換され、変換された同相シリアル信号及び直交シリアル信号が不要信号除去部５５に供給される。不要信号除去部５５は、供給された同相シリアル信号及び直交シリアル信号中に含まれる不要信号を除去し、図１１の第１段目に示すような信号スペクトルを有する同相シリアル信号（Ｉ）及び直交シリアル信号（Ｑ）となり、同相シリアル信号はＩ信号補間器５５Ｉに、直交シリアル信号はＱ信号補間器５５Ｑにそれぞれ供給される。
【００１０】
この場合、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑは、それぞれ、有限インパルス応答（ＦＩＲ）デジタルフィルタからなり、サンプリング周波数ｆｓにレート次数ｎ（複数で、例えば４）を乗算したサンプリング周波数ｎ・ｆｓによる補間を行い、図１１の第２段目に示されるような周波数スペクトラムを持った補間信号を形成する。その後、これらの補間信号は、図１１の第２段目の示されるような有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタの低域通過特性によって中間の３つの周波数スペクトラムを持った補間信号が除去され、図１１の第２段目の示されるような両端の周波数スペクトラムを持った信号だけが抽出され、それぞれＩ信号乗算器５６Ｉ及びＱ信号乗算器５６Ｑに供給される。
【００１１】
Ｉ信号乗算器５６Ｉは、Ｉ信号補間器５５Ｉの出力信号が供給されるとともに、局部発振器５７からサンプリング周波数ｆｓの局部発振信号が供給され、それらの信号を乗算する。また、Ｑ信号乗算器５６Ｑは、Ｑ信号乗算器５６Ｑの出力信号が供給されるとともに、局部発振器５７のサンプリング周波数ｆｓの局部発振信号を９０°移相器５８により９０°移相させた直交局部発振信号が供給され、それらの信号を乗算する。その結果、各乗算出力として図１１の第４段目に示されるような周波数スペクトラムを持った信号が得られる。これらの信号は、加算器５９で加算された後、デジタル−アナログ変換器６０に供給されてデジタル−アナログ変換され、アナログ変調信号として信号出力端子Ｓｏに供給される。
【００１２】
ここで、図１７は、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【００１３】
図１７に示されるように、この有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタ５５Ｉ、５５Ｑは、入力端子Ｆｉと、出力端子Ｆｏと、８個の遅延部６１1 乃至６１8 と、９個の乗算部６２1 乃至６２9 と、９個の乗算係数発生部６３1 乃至６３9 と、加算部６４とを備え、それらは図１７に図示されるように相互接続されている。
【００１４】
なお、図１７に図示の有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、タップ（信号段）の段数が８タップのものとして示されているが、サンプリング周波数ｎ・ｆｓとしてレート次数４の４・ｆｓにした場合、実際のタップの段数は５０タップまたはそれ以上になる。
【００１５】
【発明が解決しようとする課題】
前記既知の直交周波数分割多重変調回路は、Ｉ信号補間器５５Ｉ及びＱ信号補間器５５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのレート次数ｎを、４のように大きい次数にした場合、その次数の大きさに応じて有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタの遮断特性を急峻なものにする必要がある。そして、このような急峻な遮断特性を有する有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、そのタップ数が前述のように５０タップまたはそれ以上になり、直交周波数分割多重変調回路のロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積が増大して、直交周波数分割多重変調回路の製造コストが上昇してしまうことになる。
【００１６】
これに対し、直交周波数分割多重変調回路において、ロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積の増大するのを防ぐために、Ｉ信号補間器及びＱ信号補間器をデジタル信号遅延回路と無限インパルス応答（ＩＩＲ）デジタルフィルタとによって構成した直交周波数分割多重変調回路が本願発明者によって提案されている。
【００１７】
この提案による直交周波数分割多重変調回路は、Ｉ信号補間器及びＱ信号補間器に無限インパルス応答（ＩＩＲ）デジタルフィルタを用いたことにより、ロジック回路部の回路規模が大きくなり、ロジック回路部の占有容積が増大するのを防ぐことが可能なものであるが、既知の直交周波数分割多重変調回路との互換性を確保することができないものである。
【００１８】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、補間器に無限インパルス応答デジタル全域通過型フィルタを有する第１及び第２補間器を用いてロジック回路部の回路規模の増大を防ぎ、周波数シフタを用いて既知の回路との互換性の確保を図ることができる直交周波数分割多重変調回路を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、本発明の直交周波数分割多重変調回路は、デジタル変調信号を、ゼロ周波数を帯域中心としたＮ個のサブキャリアにマッピングして逆フーリエ変換を行ってＮ個の逆フーリエ変換信号を出力する逆フーリエ変換段と、Ｎ個の逆フーリエ変換信号をサンプリング周波数の１／２だけ高周波数側に周波数シフトする周波数シフタと、周波数シフタの出力信号を次数２で補間する第１補間器と、第１補間器の出力補間信号を次数２で補間する第２補間器とを有し、第１補間器及び第２補間器は、入力信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、入力信号を無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを備えた主構成を具備する。
【００２０】
前記主構成によれば、Ｎ個の逆フーリエ変換信号を補間する場合、始めに無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタを有する第１補間器で次数２の信号補間を行い、次に無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタを有する第２補間器で次数２の信号補間を行っているので、それぞれの無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタの遮断特性を急峻にする必要がなくなり、無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタのタップの段数を、既知の補間回路に用いている有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのタップの段数よりも大幅に少なくすることができ、それにより、ロジック回路部の回路規模が大きくなることがなく、ロジック回路部の占有容積が比較的小さくなり、直交周波数分割多重変調回路の製造コストの低減が可能になる。また、第１補間器の前にサンプリング周波数の１／２だけ高周波側に周波数シフトする周波数シフタを設け、ベースバンド信号を中間周波信号に周波数シフトしているので、第１補間器に中間周波信号が供給され、既知の回路との互換性を確保することができる。
【００２１】
また、前記主構成において第１補間器と第２補間器との間に入力信号をサンプリング周波数の１／２だけ高周波側に周波数シフトする第２周波数シフタを接続した構成にすることができる。
【００２２】
このような構成にすれば、第２補間器の出力側に直交変調器を接続することなしに、第１補間器及び第２補間器の各入力側においてそれぞれ所要の周波数シフトが行われる。
【００２３】
さらに、前記主構成において第２補間器の出力側にＩ信号とＱ信号を直交変調する直交変調器を接続した構成にすることができる。
【００２４】
このような構成にすれば、第２補間器の入力側に第２周波数シフタを接続しなくても、第１補間器の入力側と第２補間器の出力側においてそれぞれ所要の周波数シフトが行われる。
【００２５】
また、前記主構成における周波数シフタ及び第２周波数シフタは、サンプリング周波数の１／２の乗算信号を発生する発振器と、乗算信号から直交乗算信号を形成する移相器と、Ｉ信号とＱ信号に対する乗算信号と直交乗算信号の複素積和信号を形成する複素乗算器とによって構成している。
【００２６】
このような構成にすれば、複素乗算器をそれぞれ２つのスイッチと位相反転器とからなる著しく簡素化した構成のものにすることができ、それにより消費電力を低減させることができる。
【００２７】
さらに、前記主構成における無限インパルス応答デジタルフィルタは、縦続接続された３以上の任意の整数ｎ段の信号処理部がそれぞれ第１遅延部、第２遅延部、加算部、乗算部、乗算係数発生部を有し、サンプリング周波数の１／４を中心とする信号帯域内に生じる位相勾配数がｎ−１になるように各部の定数を設定した第１構成にすることができる。
【００２８】
このような第１構成によれば、１個の無限インパルス応答デジタルフィルタから出力されるＱ信号とデジタル信号遅延回路から出力されるＩ信号との位相差を、所要周波数帯域内において僅かな変化範囲内に納めることができ、前記主構成で得られる機能に加え、変換特性を良好にすることができる。
【００２９】
さらに、前記第１構成において、縦続接続されたｎ段の信号処理部は、出力側から奇数段目の信号処理部を第１遅延部及び第２遅延部だけで構成した第２構成にすることが好適である。
【００３０】
このような第２構成によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の加算部、乗算部、乗算係数発生部をそれぞれ省き、第１遅延部及び第２遅延部だけで構成しているので、加算部、乗算部、乗算係数発生部を省いた分だけ構成部品点数が削減されて簡単な回路構成になり、それにより占有容積がより小さくなり、消費電力をより低減させることが可能になる。
【００３１】
また、前記第１構成において、縦続接続されたｎ段の信号処理部は、無限インパルス応答デジタルフィルタの出力を次数２で間引いて出力する場合、無限インパルス応答デジタルフィルタの動作周波数をサンプリング周波数の１／２に選び、かつ、縦続接続されたｎ段の信号処理部を出力側から偶数段目の信号処理部だけで構成した第３構成にすることが好ましい。
【００３２】
このような第３構成によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の全部を省き、出力側から偶数段目の信号処理部だけで構成しているので、奇数段目の信号処理部を省いた分だけ構成部品点数が多量に削減されてさらに簡単な回路構成になり、それによって占有容積が大幅に小さくなり、消費電力を大幅に低減させることが可能になる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００３４】
図１は、本発明による直交周波数分割多重変調回路の第１の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を２つ縦続接続したことにより、補間次数４の信号補間を行っている例を示すものである。
【００３５】
図１に示されるように、第１の実施の形態の直交周波数分割多重変調回路は、デジタル変調器１と、シリアル−パラレル変換器（Ｓ／Ｐ）２と、逆フーリエ変換器（ＩＦＦＴ）３と、パラレル−シリアル変換器（Ｐ／Ｓ）４と、周波数シフタ５と、不要信号除去部（ＧＬ除去）６と、第１補間器７と、第２補間器８と、直交変調器９と、加算器１０と、デジタル−アナログ変換部（Ｄ／Ａ）１１と、入力端子Ｓｉと、出力端子Ｓｏとからなる。
【００３６】
この場合、周波数シフタ５は、複素乗算器（クロスプロダクト演算器）１２と、局部発振器１３と、２７０°移相器１４とからなる。なお、２７０°移相器１４は、９０°移相器であってもよい。第１補間器７は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）７1 と、第１無限インパルス応答デジタル全域通過型フィルタ７1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）７2 と、９０°移相器を構成する第２無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）７3 と、第２無限インパルス応答デジタル全域通過型フィルタ７3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）７4 と、１８０°移相器（図示記号１８０°）７5 と、第１の１回路２接点スイッチ７6 と第２の１回路２接点スイッチ７7 とからなる。第２補間器８は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）８1 と、第１無限インパルス応答デジタル全域通過型フィルタ８1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（ＤＬ）８2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）８3 と、第２無限インパルス応答デジタル全域通過型フィルタ８3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）８4 と、１８０°移相器（１８０°）８5 と、第１の１回路２接点スイッチ８6 と第２の１回路２接点スイッチ８7 とからなる。直交変調器９は、Ｉ信号乗算器１５Ｉと、Ｑ信号乗算器１５Ｑと、局部発振器１６と、９０°移相器１７とからなる。
【００３７】
そして、デジタル変調器１は、入力端が入力端子Ｓｉに接続され、出力端がシリアル−パラレル変換器２の入力端に接続される。シリアル−パラレル変換器２は、それぞれの出力端が対応する逆フーリエ変換器３の各入力端に接続される。逆フーリエ変換器３は、それぞれの出力端が対応するパラレル−シリアル変換器４の各入力端に接続される。
【００３８】
周波数シフタ５において、複素乗算器１２は、Ｉ信号入力端がパラレル−シリアル変換器４のＩ信号出力端に接続され、Ｑ信号入力端がパラレル−シリアル変換器４のＱ信号出力端に接続され、乗算信号入力端が局部発振器１３の出力端に接続され、直交乗算信号入力端が２７０°移相器１４を通して局部発振器１３の出力端に接続され、Ｉ信号出力端が不要信号除去部６のＩ信号入力端に接続され、Ｑ信号出力端が不要信号除去部６のＱ信号入力端に接続される。不要信号除去部６は、Ｉ信号出力端が第１補間器７のＩ信号入力端に接続され、Ｑ信号出力端が第１補間器７のＱ信号入力端に接続される。
【００３９】
第１補間器７において、第１無限インパルス応答デジタル全域通過型フィルタ７1 は、入力がＩ信号入力端に接続され、出力が第１のスイッチ７6 の一方の固定接点に接続される。第１デジタル遅延器７2 は、入力がＱ信号入力端に接続され、出力が第１のスイッチ７6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ７3 は、入力がＱ信号入力端に接続され、出力が１８０°移相器７5 の入力に接続される。１８０°移相器７5 は、出力が第２のスイッチ７7 の一方の固定接点に接続される。第２デジタル遅延器７4 は、入力がＩ信号入力端に接続され、出力が第２のスイッチ７7 の他方の固定接点に接続される。
【００４０】
また、第２補間器８において、第１無限インパルス応答デジタル全域通過型フィルタ８1 は、入力が第２のスイッチ７7 の可動接点に接続され、出力が第１のスイッチ８6 の一方の固定接点に接続される。第１デジタル遅延器８2 は、入力が第１のスイッチ７6 の可動接点に接続され、出力が第１のスイッチ８6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ８3 は、入力が第１のスイッチ７6 の可動接点に接続され、出力が１８０°移相器８5 の入力に接続される。１８０°移相器８5 は、出力が第２のスイッチ８7 の一方の固定接点に接続される。第２デジタル遅延器８4 は、入力が第２のスイッチ７7 の可動接点に接続され、出力が第２のスイッチ８7 の他方の固定接点に接続される。
【００４１】
直交変調器９において、Ｉ信号乗算器１５Ｉは、第１入力端が第２のスイッチ８7 の可動接点に接続され、第２入力端が局部発振器１６の出力端に接続され、出力端が加算器１０の第１入力端に接続される。Ｑ信号乗算器１５Ｑは、第１入力端が第１のスイッチ８6 の可動接点に接続され、第２入力端が９０°移相器１７を通して局部発振器１６の出力端に接続され、出力端が加算器１０の第２入力端に接続される。加算器１０は、出力端がデジタル−アナログ変換器１１の入力端に接続され、デジタル−アナログ変換器１１は、出力端が出力端子Ｓｏに接続される。
【００４２】
次に、図２は、図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【００４３】
図２において、第１段目の信号波形Ｅはパラレル−シリアル変換器４の出力信号波形、第２段目の信号波形Ｌは周波数シフタ５の出力信号波形、第３段目の信号波形Ｆは第１補間器７の出力信号波形、第４段目の信号波形Ｇは第２補間器８の出力信号波形、第５段目の信号波形Ｈは直交変調器９の出力信号波形である。
【００４４】
前記構成を有する第１の実施の形態の直交周波数分割多重変調回路の動作を、図２に図示の信号波形図を併用して説明する。
【００４５】
いま、データ発生源（図示なし）から出力されたデジタルデータが入力端子Ｓｉに印加されると、そのデジタルデータがデジタル変調器１に供給される。デジタル変調器１は、供給されたデジタルデータをサンプリング周波数ｆｓによって四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、そのＩ信号出力端から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）を出力し、そのＱ信号出力端から入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）を出力する。これらの同相デジタル変調信号及び直交デジタル変調信号は、それぞれシリアル−パラレル変換器２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器３に供給される。逆フーリエ変換器３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数個のサブキャリアも加え、複数（Ｎ）点の逆フーリエ変換を行い、それぞれＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。得られたＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、パラレル−シリアル変換器４においてそれぞれパラレル−シリアル変換され、図２の第１段目に信号波形Ｅとして示されるように、ゼロ周波数を帯域中心としている同相シリアル信号及び直交シリアル信号として出力される。同相シリアル信号及び直交シリアル信号は周波数シフタ５に供給される。
【００４６】
周波数シフタ５は、複素乗算器１１において供給されるＩ信号とＱ信号に対して同じく供給される乗算信号と直交乗算信号の複素積和信号を形成し、周波数をサンプリング周波数ｆｓの１／２、すなわちｆｓ／２だけ高周波側にシフトした図２の第２段目に示すような信号波形Ｌを有する同相シリアル信号と直交シリアル信号を形成し、次続の不要信号除去部６に供給する。不要信号除去部６は、供給された同相シリアル信号と直交シリアル信号の中の不要な信号成分を除去し、第１補間器７に供給する。
【００４７】
第１補間器７は、同相シリアル信号及び直交シリアル信号（各サンプリング周波数ｆｓ）が供給されると、その同相シリアル信号及び直交シリアル信号に対して次数２の信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号が出力され、第２補間器８に供給される。このとき、第１補間器７においては、信号変化が滑らかになるような信号補間が行われるので、図２の第３段目の信号波形Ｆに示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生することがない。
【００４８】
次に、第２補間器８は、第１補間器７から同相シリアル信号及び直交シリアル信号（各サンプリング周波数２ｆｓ）が供給されると、その同相シリアル信号及び直交シリアル信号に対して次数２の信号補間を行い、サンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号が出力され、直交変調器９に供給される。このときも、第２補間器８においては、信号変化が滑らかになるような信号補間が行われるので、図２の第４段目の信号波形Ｇに示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力しても、周波数２．５ｆｓを中心とする周波数帯域内に高調波が発生することがない。
【００４９】
次いで、直交変調器９において、Ｉ信号乗算器１５Ｉは、サンプリング周波数４ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの１／２の周波数ｆｓ／２の同相発振信号とを乗算する。また、Ｑ信号乗算器１５Ｑは、サンプリング周波数４ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの１／２の周波数ｆｓ／２の直交発振信号とを乗算する。これらの乗算によって得られた同相シリアル補間信号及び直交シリアル補間信号は、元の同相シリアル補間信号及び直交シリアル補間信号と比べて、図２の第５段目の信号波形Ｈに示されるように、直交周波数分割多重（ＯＦＤＭ）変調信号の中心周波数がｆｓ／２だけ高周波側にシフトされた周波数ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００５０】
続いて、加算器１０は、直交変調器９から出力された同相シリアル補間信号及び直交シリアル補間信号を加算し、加算したシリアル補間信号をデジタル−アナログ変換器１１に供給する。デジタル−アナログ変換器１１は、加算したシリアル補間信号をアナログ信号に変換し、出力端子Ｓｏに供給する。その結果、出力端子Ｓｏからは、直交周波数分割多重（ＯＦＤＭ）変調された信号成分を持ち、かつ、次数４で信号補間されたシリアル補間信号が出力される。
【００５１】
次に、第１補間器７において、９０°移相器を構成する第１無限インパルス応答デジタル全域通過型フィルタ７1 と、第１デジタル遅延器７2 と、第１の１回路２接点スイッチ７6 とによって、入力される直交シリアル信号の補間信号、すなわち直交シリアル補間信号を発生させる動作経緯について説明する。
【００５２】
Ｑ信号はＩ信号に対して９０°の位相遅れを持った信号であることは明らかであるので、Ｉ信号の位相を９０°だけ遅らせれば、その信号はＱ信号と同じ位相状態になる。そこで、この第１の実施の形態では、同相シリアル信号を第１無限インパルス応答デジタル全域通過型フィルタ７1 を通すことによって９０°だけ位相を遅らせ、同時に、直交シリアル信号を第１デジタル遅延器７2 で第１無限インパルス応答デジタル全域通過型フィルタ７1 で生じる群遅延時間分だけ遅延させることにより、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第１無限インパルス応答デジタル全域通過型フィルタ７1 を後述するような構成にすれば、第１無限インパルス応答デジタル全域通過型フィルタ７1 から出力されるシリアル信号は、第１デジタル遅延器７2 から出力されるシリアル信号の時間補間を行った信号になり、第１無限インパルス応答デジタル全域通過型フィルタ７1 の出力信号及び第１デジタル遅延器７2 の出力信号がサンプリング周波数ｆｓの信号になる。これらの信号は第１のスイッチ７6 に供給され、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第１のスイッチ５6 から次数２で補間された直交シリアル補間信号が出力される。
【００５３】
次に、第１補間器７において、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ７3 と、第２デジタル遅延器７4 と、１８０°移相器７5 と、第２のスイッチ７7 とにより、同相シリアル信号に対する補間信号、すなわち同相シリアル補間信号を得る動作経緯について説明する。
【００５４】
Ｉ信号はＱ信号に対して９０°の位相進みを持った信号であることは明らかであり、Ｑ信号に対して２７０°の位相遅れを持った信号であるので、Ｉ信号の位相を２７０°だけ遅らせれば、Ｉ信号はＱ信号と同じ位相状態になる。そこで、この第１の実施の形態では、直交シリアル信号を第２無限インパルス応答デジタル全域通過型フィルタ７3 を通すことにより９０°だけ位相を遅らせ、さらに、１８０°移相器５5 を通すことにより１８０°位相を遅らせ、全体で２７０°の位相を遅れを形成している。なお、位相を１８０°遅らせることは、信号極性（符号）を反転させることと等価であるので、１８０°移相器７5 は、デジタル信号極性（符号）を反転させるインバータで構成することが可能である。
【００５５】
一方、同相シリアル信号については、第２デジタル遅延器７4 を通して第２無限インパルス応答デジタル全域通過型フィルタ７3 で生じる群遅延時間分だけ遅延させ、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第２無限インパルス応答デジタル全域通過型フィルタ７3 を後述するような構成にすれば、第２無限インパルス応答デジタル全域通過型フィルタ７3 から出力されるシリアル信号は、第２デジタル遅延器７4 から出力されるシリアル信号を時間補間した信号になる。これらの信号を第２のスイッチ７7 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第２のスイッチ７7 から次数２で補間された同相シリアル補間信号が出力される。
【００５６】
このように、第１補間器７からは、補間次数２で補間された同相シリアル補間信号及び直交シリアル補間信号が出力される。
【００５７】
この後、第２補間器８の動作は、そのサンプリング周波数が第１補間器７のサンプリング周波数ｆｓの２倍の周波数２ｆｓである点が異なるだけで、その他の動作は第１補間器７の動作と同じである。このため、第２補間器８の動作については、これ以上の説明は行わない。
【００５８】
次いで、図３は、第１の実施の形態において用いられる無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（以下、これをＩＩＲフィルタという）７1 、７3 、８1 、８3 の具体的構成の一例を示す回路図であり、図４は、ＩＩＲフィルタ７1 、７3 、８1 、８3 の位相の変化状態を説明するための説明図である。図５は、ＩＩＲフィルタ７1 、７3 、８1 、８3 においてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態を示す特性図であり、図６は、図５に図示されたＩＩＲフィルタ７1 、７3 、８1 、８3 における周波数通過帯域内の位相差の変化状態を示す特性図である。図７は、ＩＩＲフィルタ７1 、７3 、８1 、８3 において、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図であり、図８は、ＩＩＲフィルタ７1 、７3 、８1 、８3 において、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。図９は、位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。図１０は、位相勾配ｍに対してｍ＋１係数の数を有する場合、図３に図示されたＩＩＲフィルタ７1 、７3 、８1 、８3 から奇数番目のタップ段を省略したＩＩＲフィルタ７1 、７3 、８1 、８3 の具体的構成の一例を間引き部ともに示した回路図である。
【００５９】
図３乃至図１０を用い、９０°移相器として示されたＩＩＲフィルタ７1 、７3 、８1 、８3 タについて説明する。
【００６０】
図３に示されるように、各ＩＩＲフィルタは、入力端子Ｆｉと、出力端子Ｆｏと、出力端子Ｆｏ側から入力端子Ｆｉ側に順番に接続された８つのタップ段１８1 乃至１８8 と、共通加算器１８9 とを備えている。この場合、各タップ段１８1 乃至１８8 は、それぞれ、第１遅延部１８11乃至１８81と、第２遅延部１８12乃至１８82と、加算部１８13乃至１８83と、乗算部１８14乃至１８84と、乗算係数発生部１８15乃至１８85とからなり、各タップ段１８1 乃至１８8 において、それぞれの第１遅延部１８11乃至１８81、第２遅延部１８12乃至１８82、加算部１８13乃至１８83、乗算部１８14乃至１８84、乗算係数発生部１８15乃至１８85は、図３に図示されるように相互接続されている。
【００６１】
次に、図４は、各ＩＩＲフィルタの出力位相の変化状態を示すもので、デジタル信号遅延器の出力位相の変化状態とともに示すものである。
【００６２】
図４において、縦軸は位相、横軸は周波数であり、実線はＩＩＲフィルタの位相の変化状態であり、一点鎖線はデジタル信号遅延器７2 、７4 、８2 、８4 の位相の変化状態である。
【００６３】
図４に示されるように、サンプリング周波数ｆｓの１／４の周波数ｆｓ／４を中心とする信号帯域（点線で示す範囲）内において、デジタル信号遅延器の位相の変化状態は、信号帯域の下限周波数値から上限周波数値に向うに従って位相値が直線的に変化し、位相値が−２πにまで達すると位相値が０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化する。これに対し、ＩＩＲフィルタの位相の変化状態も、信号帯域の下限周波数値から上限周波数値に向うに従って位相値がデジタル信号遅延回路と同じ位相勾配で直線的に変化し、位相値が−２πにまで達すると位相値０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化するもので、ＩＩＲフィルタの位相値とデジタル信号遅延器の位相値との間の位相差は、信号帯域内で常時−（π／２）、すなわち−９０°を保っている。
【００６４】
この場合、位相勾配は、周波数変化に対する位相変化の割合を表しているもので、周波数が０からｆｓまでの間に−２π毎の位相変化が何回発生するかによって定義される。例えば、周波数が０からｆｓまでの間の累積位相が−６πであれば、位相勾配は３になる。
【００６５】
なお、位相勾配は、その定義から群遅延時間でもあり、サンプリング時間を単位とした遅延時間である。例えば、位相勾配が３であれば、群遅延は３クロックとなる。
【００６６】
次いで、図５は、各ＩＩＲフィルタにおいて、周波数帯域内に発生する位相勾配数を変化させた場合の位相の変化状態を示す。
【００６７】
図５において、縦軸は度（ｄｅｇ）で表した位相、横軸はラジアン（ｒａｄ）で表した周波数（２πラジアンがサンプリング周波数に対応する）であり、実線はＩＩＲフィルタの位相勾配数を５にした場合の位相の変化状態、点線はＩＩＲフィルタの位相勾配数を７にした場合の位相の変化状態である。
【００６８】
図５に示されるように、ＩＩＲフィルタを構成している各第１遅延部１８11乃至１８81及び第２遅延部１８12乃至１８82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１８15乃至１８85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択することにより、ＩＩＲフィルタの位相の変化状態は、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内で略直線状態になり、全周波数帯域（０乃至２πラジアン）で位相勾配数が５または７となるような変化状態になる。
【００６９】
続く、図６は、ＩＩＲフィルタの信号帯域内におけるＩＩＲフィルタの位相とデジタル信号遅延器の位相との差を表す位相差の変化状態を示す特性図である。
【００７０】
図６において、縦軸は度（ｄｅｇ）で表した位相差、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線ＡはＩＩＲフィルタの位相勾配数を５にしたときの位相差の変化状態、曲線ＢはＩＩＲフィルタの位相勾配数を７にしたときの位相差の変化状態である。
【００７１】
図６に図示の曲線Ａ及び曲線Ｂに示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、ＩＩＲフィルタは、５つまたは７つの位相差変化部分があるものの、それらの位相差が−９０°の近傍の範囲内に収まっている。
【００７２】
続いて、図７は、各ＩＩＲフィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【００７３】
図７において、縦軸はサンプル数（ｓａｍｐｌｅ）を基準として表した群遅延、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａ３乃至Ａ８はＩＩＲフィルタの位相勾配数をそれぞれ３乃至８にしたときの群遅延の変化状態である。
【００７４】
図７に図示された曲線Ａ３乃至Ａ８に示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、ＩＩＲフィルタの群遅延の変化状態は、位相勾配数が３から８に増えるに従って変化状態が順次小さくなるものの、全体的にその変化状態は限られた範囲内に収まっている。
【００７５】
このような特性を持つＩＩＲフィルタとして、その位相勾配数が例えば３以上になるように、第１遅延部１８11乃至１８81及び第２遅延部１８12乃至１８82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１８15乃至１８85のそれぞれの係数Ｃ1 乃至Ｃ8 を選択すれば、デジタル信号の周波数帯域内においてＩＩＲフィルタから出力されるＱ信号とデジタル信号遅延器から出力されるＩ信号との位相差をほぼ９０°にすることができ、Ｑ信号とＩ信号の群遅延が殆ど同じになる。
【００７６】
次に、図８は、ＩＩＲフィルタにおいて、発生する位相勾配数とタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【００７７】
図８において、最も左側の欄が位相勾配数（表では位相勾配と表記している）、次の欄がタップ段数（表では係数の数と表記している）、その次の欄が乗算係数発生部に設定される係数値（表では図２の乗算係数発生部に図示された係数Ｃ1 、Ｃ2 、… …、Ｃ8 と表記しており、図３に図示されていない９番目及び１０番目のタップ段の各乗算係数発生部の係数をＣ9 、Ｃ10と表記している）である。
【００７８】
図８に示されるように、最上段の構成例では、位相勾配が４、係数の数が５のとき、係数Ｃ1 が２．５×１０-7に、係数Ｃ2 が−０．４×１０-1に、係数Ｃ3 が−９．１×１０-7に、係数Ｃ4 が−９．３×１０-2に、係数Ｃ5 が−３．２×１０-6にそれぞれ設定される。同じように、第２段以降の構成例においても、位相勾配、係数の数に応じて、係数の数に合致した数の各係数Ｃ1 乃至Ｃ10がそれぞれ図示の値に設定される。
【００７９】
ところで、図８に示される各係数Ｃ1 乃至Ｃ10の係数値を見ると、位相勾配が４で係数の数が５のとき、位相勾配が６で係数の数が７のとき、位相勾配が８で係数の数が９のときのそれぞれにおいて、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 の係数値は、指数を含む数値が１０-6、１０-7、１０-8、１０-9であって、有効桁を５桁としたときこれらの数値を含む各係数値は実質的に０になる。
【００８０】
次いで、図９は、図８に示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【００８１】
図９において、最も左側の欄が位相勾配、次の欄が係数の数、その次の欄が係数Ｃ1 、Ｃ2 、… …、Ｃ9 であって、位相勾配と係数の数との間に、位相勾配がｍであるとき、係数の数がｍ＋１となる組み合わせの各係数Ｃ1 、Ｃ2 、… …、Ｃ9 の係数値を示したものである。
【００８２】
図９に示されるように、位相勾配がｍで、係数の数がそれより１つ多いｍ＋１となる組み合わせ、位相勾配が２乃至８で、それに対応した係数の数が３乃至９のものにおいては、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 のいずれの係数値も、指数を含む数値が１０-5、１０-6、１０-7、１０-8、１０-9であって、これらの数値を含む各係数値は実質的に０になる。
【００８３】
位相勾配と係数の数がこのような関係にあり、それにより乗算係数発生部の係数が０になれば、その乗算係数発生部から出力される係数０を乗算する乗算部の乗算出力データが０になるとともに、乗算部に入力される加算部の出力データも不要になり、係数が０になる乗算係数発生部を有するタップ段、すなわち図３に点線によって囲まれている奇数番目のタップ段１８1 、１８3 、１８5 、１８7 等においては、それぞれ、加算部１８13、１８33、１８53、１８73等、乗算部１８14、１８34、１８54、１８74等、乗算係数発生部１８15、１８35、１８55、１８75等を設ける必要がなく、これらを省略することが可能になる。
【００８４】
ここで、図１０は、図１に図示の９０°移相器として用いられるＩＩＲフィルタの第２構成例を示す回路図である。
【００８５】
第２構成例のＩＩＲフィルタは、図８に図示された係数値の関係を満たしているもので、位相勾配をｍに、係数の数をｍ＋１に設定した場合のものであり、図３に図示されたＩＩＲフィルタから奇数番目のタップ段１８1 、１８3 、１８5 、１８7 における加算部１８13、１８33、１８53、１８73、乗算部１８18、１８34、１８54、１８74及び乗算係数発生部１８15、１８35、１８55、１８75を省略しているものである。
【００８６】
また、図１１は、同じく図１に図示の９０°移相器として用いられるＩＩＲフィルタの第３構成例を示す回路図である。
【００８７】
第３構成例のＩＩＲフィルタは、図９に図示された係数値の関係を満たしているもので、図３に図示されたＩＩＲフィルタから奇数番目のタップ段１８1 、１８3 、１８5 、１８7 の全てを省略しているものである。
【００８８】
図３に図示されたＩＩＲフィルタと、図１０に図示されたＩＩＲフィルタとを比較すると、明らかに前者に比べて後者は、回路素子が削減されているので、電力消費を達成できる。また、図１１に図示されたＩＩＲフィルタも同様である。
【００８９】
このように、第１の実施の形態の直交周波数分割多重変調回路によれば、補間器として、第１及び第２のＩＩＲフィルタ７1 、７3 を備えた第１補間器７と、第１及び第２のＩＩＲフィルタ８1 、８3 を備えた第２補間器８とを用いて補間次数４の信号補間を行うことができる。そして、これらのＩＩＲフィルタ７1 、７3 、８1 、８3 は、そのタップ段数が４タップ段程度のもので足りるので、全体的にロジック回路部の回路規模を、既知のロジック回路部の回路規模に比べて大幅に小型化することができ、直交周波数分割多重変調回路の消費電力を既知のものに比べて大きく低減することができる。
【００９０】
ところで、第１の実施の形態においては、第１補間器７及び第２補間器８に用いられる第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、タップ（信号段）段数が４タップ段のものを用いた例を挙げて説明したが、本発明に用いられる第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 はタップ段数は４タップのものに限られるものでなく、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 で必要とする位相特性に応じて適宜タップ段数を変更することができる。
【００９１】
例えば、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、その周波数帯域が０．０５乃至０．４５ｆｓであり、周波数帯域内の位相リップルが±０．５°以内の周波数選択特性を有するものを必要とする場合には、タップ段数を５つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 、Ｃ10を、例えば、Ｃ2 ＝−４．９×１０-1、Ｃ4 ＝−１．１×１０-1、Ｃ6 ＝−４．０×１０-2、Ｃ8 ＝−１．７×１０-2、Ｃ10＝−６．１×１０-3に設定する。
【００９２】
これに対し、第１及び第２のＩＩＲフィルタ７1 、７3 、８1 、８3 として、その周波数帯域がやや狭い０．１乃至０．４ｆｓであり、周波数帯域内の位相リップルが±１．５°以内の周波数選択特性を有するもので足りる場合には、タップ段数を３つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 を、例えば、Ｃ2 ＝−４．６×１０-1、Ｃ4 ＝−７．１×１０-2、Ｃ6 ＝−１．３×１０-2に設定すればよい。
【００９３】
また、図１２（ａ）乃至（ｃ）は、第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタ５の複素乗算器１２の具体的内容を示す説明図であって、（ａ）はその入出力信号を表し、（ｂ）は入出力信号とサンプリングポイントとの関連を表し、（ｃ）は等価回路を表すものであり、図１に示される構成要素と同じ構成要素については同じ符号を付けている。
【００９４】
図１２（ａ）は、複素乗算器１２にそれぞれ入出力される入力Ｉ信号ＳI と入力Ｑ信号ＳQ 及び乗算信号ＬI と直交乗算信号ＬQ と、出力Ｉ信号Ｓ’I 及び出力Ｑ信号Ｓ’Q との間の関係を示すものである。この例においては、ベースバンド信号の供給により、入力Ｉ信号ＳI と入力Ｑ信号ＳQ のサンプリング周波数はｆｓであるので、出力Ｉ信号Ｓ’I と出力Ｑ信号Ｓ’Q は、後述するように出力Ｉ信号Ｓ’I の中の入力Ｑ信号ＳQ 及び出力Ｑ信号Ｓ’Q の中の入力Ｉ信号ＳI をそれぞれゼロにすることが可能になるので、次のように表される。
【００９５】
Ｓ’I ＝ＳI ×ＬI 、Ｓ’Q ＝ＳQ ×ＬI
図１２（ｂ）は、複素乗算器１２において、乗算信号ＬI の振幅が正負ピーク値になったときにサンプリングが実行され、直交乗算信号ＬQ の振幅がゼロ値になったときにサンプリングが実行されたときの出力Ｉ信号Ｓ’I 及び出力Ｑ信号Ｓ’Q の値を示すもので、出力Ｉ信号Ｓ’I としては、サンプリングポイントが到来する度に、ＳI 、−ＳI 、… …が順次出力され、一方、出力Ｑ信号Ｓ’Q としては、サンプリングポイントが到来する度に、ＳQ 、−ＳQ 、… …が順次出力される。
【００９６】
図１２（ｃ）は、図１２（ｂ）に示されるようなサンプリング条件でサンプリングが実行されたときの複素乗算器１２が呈する等価回路である。この等価回路は、２つの１回路２接点を有するスイッチ１８I 、１８Q と、２つの位相反転器（符号逆転器）１９I 、１９Q とからなるもので、スイッチ１８I 、１８Q 及び位相反転器１９I 、１９Q は、図１２（ｃ）に図示されるように相互接続されている。
【００９７】
この等価回路の動作は、図１２（ｃ）から明らかなように、最初のサンプリング実行時点には、スイッチ１８I 、１８Q の可動接点が上側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として入力Ｉ信号ＳI が、出力Ｑ信号Ｓ’Q として入力Ｑ信号ＳQ がそれぞれ出力される。次のサンプリング実行時点には、スイッチ１６I 、１６Q の可動接点が下側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として位相反転器１９I で位相反転（符号逆転）された入力Ｉ信号−ＳI が、出力Ｑ信号Ｓ’Q として位相反転器１９Q で位相反転（符号逆転）された入力Ｑ信号−ＳQ がそれぞれ出力される。その次のサンプリング実行時点には、スイッチ１８I 、１８Q の可動接点が再び上側の固定接点に接続され、それにより出力Ｉ信号Ｓ’I として入力Ｉ信号ＳI が、出力Ｑ信号Ｓ’Q として入力Ｑ信号ＳQ がそれぞれ出力され、以下、サンプリング実行時点が到来する度に、前記動作が繰り返し実行される。
【００９８】
このように、第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタ５は、複素乗算器１２に入力される入力Ｉ信号ＳI 、入力Ｑ信号ＳQ のサンプリング周波数ｆｓに対して乗算信号ＬI 、直交乗算信号ＬQ の周波数をｆｓ／２に選び、かつ、サンプリングポイントを乗算信号ＬI の正負ピーク値、直交乗算信号ＬQ のゼロ値にそれぞれ選ぶことにより、複素乗算器１２の構成を著しく簡素化し、その構成部品点数を大幅に削減させるとともに、複素乗算器１２の消費電力を半減させることができる。
【００９９】
次に、図１３は、本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を２つ用いて補間次数４の周波数補間を行っている例を示すものである。なお、図１３において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【０１００】
図１３に示すように、第２の実施の形態は、第１の実施の形態における第１補間器７と第２補間器８との間に第２の周波数シフタ２０が接続され、その代わりに直交変調器９が省略されているもので、それ以外の構成は、第１の実施の形態の構成と同じである。
【０１０１】
この場合、第２の周波数シフタ２０は、複素乗算器（クロスプロダクト演算器）２１と、局部発振器２２と、９０°移相器２３とからなっている。なお、９０°移相器２３は、２７０°移相器であってもよい。
【０１０２】
そして、周波数シフタ２０において、複素乗算器２１は、Ｉ信号入力端が第１補間器７のＩ信号出力端に接続され、Ｑ信号入力端が第１補間器７のＱ信号出力端に接続され、乗算信号入力端が局部発振器２２の出力端に接続され、直交乗算信号入力端が９０°移相器２３を通して局部発振器２２の出力端に接続され、Ｉ信号出力端が第２補間器７のＩ信号入力端に接続され、Ｑ信号出力端が第２補間器７のＱ信号入力端に接続される。第２補間器７は、Ｉ信号出力端が加算器１０のＩ信号入力端に接続され、Ｑ信号出力端が加算器１０のＱ信号入力端に接続される。
【０１０３】
また、図１４は、図１３に図示された第２の実施の形態の直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図であって、図２に図示された信号波形（周波数スペクトラム）に対応するものである。
【０１０４】
第２の実施の形態におけるデジタル変調器１の入力端から第１補間器７の出力端に至るまでの動作経緯は、既に述べた第１の実施の形態における同部分の動作経緯と同じであって、図１４における第１段目、第２段目、第３段目の信号波形Ｅ、Ｌ、Ｆと、図２における第１段目、第２段目、第３段目の信号波形Ｅ、Ｌ、Ｆとは同じである。その後で、第２の実施の形態は、第１補間器７から出力されるＩ信号とＱ信号が周波数シフタ２０に供給され、図１４の第４段目の信号波形Ｊに示されるように、周波数シフタ２０においてＩ信号とＱ信号の周波数がそれぞれサンプリング周波数ｆｓの半分の周波数ｆｓ／２だけ高周波側にシフトされ、第２補間器８に供給される。第２補間器８は、第１の実施の形態の第２補間器８で行われているように、供給されたＩ信号とＱ信号に対して次数２による信号補間を行い、図１４の第５段目の信号波形Ｋに示されるような補間Ｉ信号及び補間Ｑ信号を出力する。この場合、第２補間器８の出力側に得られる信号波形Ｋは、図２の第５段目の信号波形Ｋと同じであって、第１の実施の形態において用いていた直交変調器９を省くことができるものである。
【０１０５】
この場合、第２の実施の形態においては、第１補間器７及び第２補間器８において信号変化が滑らかになるような信号補間を行っているので、図１４に第５段目に図示された信号波形Ｋに示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力したとしても、周波数３ｆｓを中心とする周波数帯域内に高調波が発生しない。
【０１０６】
なお、第２の実施の形態におけるその他の動作は、第１の実施の形態における対応する動作と同じであるので、第２の実施の形態におけるその他の動作についてはこれ以上の説明を省略する。また、第２の実施の形態により得られる作用効果は、第１の実施の形態により得られる作用効果と殆ど同じであるので、第２の実施の形態の作用効果についても、これ以上の説明を省略する。
【０１０７】
【発明の効果】
以上のように、請求項１に記載の発明によれば、Ｎ個の逆フーリエ変換信号を補間する場合、始めにＩＩＲフィルタを有する第１補間器で補間し、次にＩＩＲフィルタを有する第２補間器で補間するようにしたので、それぞれのＩＩＲフィルタの遮断特性を急峻にする必要がなくなり、ＩＩＲフィルタのタップの段数を、既知の補間回路に用いている有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタのタップの段数よりも大幅に少なくすることができ、ロジック回路部の回路規模が大きくならないことから、ロジック回路部の占有容積を比較的小さくして、直交周波数分割多重変調回路の製造コストを低減することが可能になるという効果があり、それに加え、第１補間器の前にサンプリング周波数の１／２だけ高周波側に周波数シフトする周波数シフタを設け、ベースバンド信号を中間周波信号に周波数シフトしているので、第１補間器に中間周波信号が供給され、既知の回路との互換性の確保が図れるという効果がある。
【０１０８】
また、請求項２に記載の発明によれば、第２補間器の出力側に直交変調器を接続することなしに、第１補間器及び第２補間器の各入力側においてそれぞれ所要の周波数シフトを行うことができるという効果がある。
【０１０９】
さらに、請求項３に記載の発明によれば、第２補間器の入力側に第２周波数シフタを接続しなくても、第１補間器の入力側と第２補間器の出力側においてそれぞれ所要の周波数シフトを行うことができるという効果がある。
【０１１０】
また、請求項４に記載の発明によれば、複素乗算器をそれぞれ２つのスイッチと位相反転器とからなる著しく簡素化した構成のものにすることができ、それにより消費電力を低減させることができるという効果がある。
【０１１１】
さらに、請求項５に記載の発明によれば、１個の無限インパルス応答デジタルフィルタから出力されるＱ信号とデジタル信号遅延回路から出力されるＩ信号との位相差を、所要周波数帯域内において僅かな変化範囲内に納めることができ、請求項１に記載の発明で得られる機効果に加えて、良好な変換特性が得られるという効果がある。
【０１１２】
また、請求項６に記載の発明によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の加算部、乗算部、乗算係数発生部をそれぞれ省き、第１遅延部及び第２遅延部だけで構成しているので、加算部、乗算部、乗算係数発生部を省いた分だけ構成部品点数が削減されて簡単な回路構成になり、占有容積がより小さくなって、消費電力をより低減させることができるという効果がある。
【０１１３】
さらに、請求項７に記載の発明によれば、縦続接続されたｎ段の信号処理部における出力側から奇数段目の信号処理部の全部を省き、出力側から偶数段目の信号処理部だけで構成しているので、奇数段目の信号処理部を省いた分だけ構成部品点数が多量に削減されてさらに簡単な回路構成になり、占有容積が大幅に小さくなて、消費電力を大幅に低減させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による直交周波数分割多重変調回路の第１の実施の形態を示すもので、その要部構成を示すブロック図である。
【図２】図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【図３】第１の実施の形態に用いられるＩＩＲフィルタの具体的構成の一例を示す回路図である。
【図４】ＩＩＲフィルタにおける位相の変化状態を説明する説明図である。
【図５】ＩＩＲフィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態を示す特性図である。
【図６】図５に図示のＩＩＲフィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。
【図７】ＩＩＲフィルタにおいて位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【図８】ＩＩＲフィルタにおいて発生する位相勾配数と信号処理段のタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図９】図８において位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【図１０】第１の実施の形態に用いられるＩＩＲフィルタの第２構成例を示す回路図である。
【図１１】第１の実施の形態に用いられるＩＩＲフィルタの第３構成例を示す回路図である。
【図１２】第１の実施の形態の直交周波数分割多重変調回路に用いられる周波数シフタの複素乗算器の具体的内容を示す説明図である。
【図１３】本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図である。
【図１４】図１３に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【図１５】既知の直交周波数分割多重変調回路の構成の一例を示すブロック図である。
【図１６】図１５に図示の直交周波数分割多重変調回路の各部に得られる周波数スペクトラム（信号波形）図である。
【図１７】Ｉ信号補間器及びＱ信号補間器に用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【符号の説明】
１ デジタル変調器
２ シリアル−パラレル変換器（Ｓ／Ｐ）
３ 逆フーリエ変換器（ＩＦＦＴ）
４ パラレル−シリアル変換器（Ｐ／Ｓ）
５、２０ 周波数シフタ
６ 不要信号除去部（ＧＬ除去）
７ 第１補間器
７1 、８1 第１無限インパルス応答デジタル全域通過型フィルタ（９０°）
７2 、８2 第１デジタル遅延器（ＤＬ）
７3 、８3 第２無限インパルス応答デジタル全域通過型フィルタ（９０°）
７4 、８4 第２デジタル遅延器（ＤＬ）
７5 、８5 １８０°移相器（１８０°）
７6 、８6 第１の１回路２接点スイッチ
７7 、８7 第２の１回路２接点スイッチ
８ 第２補間器
９ 直交変調器
１０ 加算器
１１ デジタル−アナログ変換部（Ｄ／Ａ）
１２、２１ 複素乗算器（クロスプロダクト演算器）
１３、２２ 局部発振器
１４ ２７０°移相器
１５Ｉ Ｉ信号乗算器
１５Ｑ Ｑ信号乗算器
１６ 局部発振器
１７、２３ ９０°移相器
１８Ｉ、１８Ｑ スイッチ
１９Ｉ、１９Ｑ 位相反転器（符号逆転器）
Claims (7)
- デジタル変調信号を、ゼロ周波数を帯域中心としたＮ個のサブキャリアにマッピングして逆フーリエ変換を行ってＮ個の逆フーリエ変換信号を出力する逆フーリエ変換段と、前記Ｎ個の逆フーリエ変換信号をサンプリング周波数の１／２だけ高周波側に周波数シフトする周波数シフタと、前記周波数シフタの出力信号を次数２で補間する第１補間器と、前記第１補間器の出力補間信号を次数２で補間する第２補間器とを有し、前記第１補間器及び前記第２補間器は、入力信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、前記入力信号を前記無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを備えていることを特徴とする直交周波数分割多重変調回路。
- 前記第１補間器と前記第２補間器との間に入力信号をサンプリング周波数の１／２だけ高周波側に周波数シフトする第２周波数シフタを接続したことを特徴とする請求項１に記載の直交周波数分割多重変調回路。
- 前記第２補間器の出力側に同相信号と直交信号を直交変調する直交変調器が接続されていることを特徴とする請求項１に記載の直交周波数分割多重変調回路。
- 前記周波数シフタ及び前記第２周波数シフタは、サンプリング周波数の１／２の乗算信号を発生する発振器と、前記乗算信号から直交乗算信号を形成する移相器と、前記同相信号と前記直交信号に対する前記乗算信号と前記直交乗算信号の複素積和信号を形成する複素乗算器とからなることを特徴とする請求項１または２に記載の直交周波数分割多重信号変調回路。
- 前記無限インパルス応答デジタルフィルタは、縦続接続された３以上の任意の整数ｎ段の信号処理部がそれぞれ第１遅延部、第２遅延部、加算部、乗算部、乗算係数発生部を有し、前記サンプリング周波数の１／４を中心とする信号帯域内に生じる位相勾配数がｎ−１になるように前記各部の定数を設定したことを特徴とする請求項１に記載の直交周波数分割多重信号変調回路。
- 前記縦続接続されたｎ段の信号処理部は、出力側から奇数段目の信号処理部を第１遅延部及び第２遅延部だけで構成していることを特徴とする請求項５に記載の直交周波数分割多重信号変調回路。
- 前記無限インパルス応答デジタルフィルタの出力を次数２で間引いて出力する場合は、前記無限インパルス応答デジタルフィルタの動作周波数を前記サンプリング周波数の１／２に選び、かつ、前記縦続接続されたｎ段の信号処理部を出力側から偶数段目の信号処理部だけで構成していることを特徴とする請求項５に記載の直交周波数分割多重信号変調回路。
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