JP3802771B2 - 直交周波数分割多重変調回路 - Google Patents
直交周波数分割多重変調回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重変調回路に係り、特に、地上波デジタル放送やＭＭＡＣ（マルチメディア モバイル アクセス コミニュケーション）の高速無線ＬＡＮ（ローカル エリア ネットワーク）等のデジタル無線方式に用いられ、変調信号を補間して出力するときにその補間次数を比較的大きくした場合であっても、高調波の発生が抑圧され、補間器の回路規模が大きくならない直交周波数分割多重変調回路に関する。
【０００２】
【従来の技術】
最近、放送の分野においては、これまでの地上波アナログ放送に代わって、良好な放送品質を有し、多くの放送チャネルの送信を可能にした地上波デジタル放送が脚光を浴びるようになってきた。そして、既に欧米各国においては本放送が開始されているが、日本においても間もなく実用化が見込まれている。
【０００３】
欧州や日本における地上波デジタル放送においては、放送信号に直交周波数分割多重（ＯＦＤＭ）変調方式が採用されており、地上波デジタル放送を送信する地上波デジタル放送送信機においては、直交周波数分割多重変調信号を形成する直交周波数分割多重変調回路が用いられている。
【０００４】
従来、地上波デジタル放送送信機に用いられている直交周波数分割多重変調回路には、デジタル変調信号を複数のサブキャリアにマッピングして、複数（Ｎ）点の逆フーリエ変換を行う逆フーリエ変換（ＩＦＦＴ）回路と、逆フーリエ変換回路の出力信号をサンプリング周波数の整数倍のサンプリング周波数で補間する補間回路部とを備えている。
【０００５】
ここで、図１５は、かかる既知の直交周波数分割多重変調回路の構成の一例を示すブロック図であって、４倍のサンプリング周波数で補間する補間回路部を備えているものである。
【０００６】
また、図１６は、図１５に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【０００７】
図１５に示されるように、この直交周波数分割多重変調回路は、デジタル変調器４１と、シリアル−パラレル変換器（Ｓ／Ｐ）４２と、逆フーリエ変換器（ＩＦＦＴ）４３と、パラレル−シリアル変換器（Ｐ／Ｓ）４４と、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる同相信号補間器４５Ｉと、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる直交信号補間器４５Ｑと、同相信号乗算器４６Ｉと、直交信号乗算器４６Ｑと、局部発振器４７と、９０°移相器４８と、加算器４９と、デジタル−アナログ変換器（Ｄ／Ａ）５０とからなり、同相信号補間器４５Ｉ、直交信号補間器４５Ｑ、同相信号乗算器４６Ｉ、直交信号乗算器４６Ｑ、局部発振器４７、９０°移相器４８からなる部分が補間回路部を構成している。また、同相信号乗算器４６Ｉ、同相信号乗算器４６Ｉ、局部発振器４７、９０°移相器４８、加算器４９からなる回路部分は、直交変調回路を構成している。
【０００８】
そして、デジタル変調器４１は、入力がデジタルデータ入力端子５１に接続され、出力がシリアル−パラレル変換器４２の入力に接続される。逆フーリエ変換器４３は、入力がシリアル−パラレル変換器４２の出力に接続され、出力がパラレル−シリアル変換器４４の入力に接続される。同相信号補間器４５Ｉは、入力がパラレル−シリアル変換器４４の同相出力に接続され、出力が同相信号乗算器４６Ｉの第１入力に接続される。直交信号補間器４５Ｑは、入力がパラレル−シリアル変換器４４の直交出力に接続され、出力が直交信号乗算器４６Ｑの第１入力に接続される。同相信号乗算器４６Ｉは、第２入力が局部発振器４７の出力に接続され、出力が加算器４９の第１入力に接続される。直交信号補間器４５Ｑは、第２入力が９０°移相器４８を通して局部発振器４７の出力に接続され、出力が加算器４９の第２入力に接続される。デジタル−アナログ変換器５０は、入力が加算器４９の出力に接続され、出力がアナログ信号出力端子５２に接続される。
【０００９】
前記構成による直交周波数分割多重変調回路の動作を、図１６に図示の信号波形図を併用して説明する。
【００１０】
図１５に図示されていないデータ発生源からデジタルデータが出力されると、このデジタルデータは、デジタルデータ入力端子５１を通してデジタル変調器４１に供給され、デジタル変調器４１においてサンプリング周波数ｆｓ’による四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、デジタル変調器４１から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）及び入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）が出力される。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれ、シリアル−パラレル変換器４２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器４３に供給される。逆フーリエ変換器４３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数のキャリアを加えて複数（Ｎ）点の逆フーリエ変換を行い、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、それぞれ、パラレル−シリアル変換器４４においてパラレル−シリアル変換され、図１６の第１段目に示すような信号スペクトル波形Ａを有する同相シリアル信号（Ｉ）及び直交シリアル信号（Ｑ）としてサンプリング周波数ｆｓで同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに供給される。
【００１１】
この場合、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑは、それぞれ、有限インパルス応答デジタルフィルタからなるもので、サンプリング周波数ｆｓに補間次数ｎ（整数で、本例においては４）を乗算したサンプリング周波数４ｆｓによる補間を行い、図１６の第２段目に示されるような周波数スペクトラム波形Ｂを持つ補間信号が形成する。その後、これらの補間信号は、図１６の第２段目の示されるような有限インパルス応答デジタル低域通過型フィルタの低域通過特性によって、信号帯域の中間にある３つの周波数スペクトラムを持つ信号が除去され、両端にある２つの周波数スペクトラムを持つ信号だけが抽出され、それぞれ、同相信号乗算器４６Ｉ及び直交信号乗算器４６Ｑに供給される。
【００１２】
同相信号乗算器４６Ｉは、同相信号補間器４５Ｉの出力信号とともに、局部発振器４７からサンプリング周波数ｆｓの局部発振信号が供給されてそれらの信号が乗算され、また、直交信号乗算器４６Ｑは、直交信号乗算器４６Ｑの出力信号とともに、局部発振器４７のサンプリング周波数ｆｓの局部発振信号を９０°移相器４８により９０°移相させた局部発振信号が供給されてそれらの信号が乗算され、それぞれ、図１６の第４段目に示されるような周波数スペクトラム波形Ｄを持つ信号が得られる。これらの信号は、加算器４９で加算された後、デジタル−アナログ変換器５０に供給されてデジタル−アナログ変換され、アナログ信号としてアナログ信号出力端子５２に供給される。
【００１３】
ここで、図１７は、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【００１４】
図１７に示されるように、この有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタ４５Ｉ（４５Ｑ）は、入力端子５３と、出力端子５４と、８個の遅延部５５1 乃至５５8 と、９個の乗算部５６1 乃至５６9 と、９個の乗算係数発生部５７1 乃至５７9 と、加算部５８とを備え、それらは図１７に図示されるように相互接続されている。
【００１５】
なお、図１７に図示の有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、タップ（信号段）段数が９タップのものとして示されているが、図１７の第２段目に示されるような低域通過特性、例えば、振幅が０ｄＢになる通過帯域が０乃至０．０９ｆｓの範囲内にあり、振幅が−６０ｄＢ以下になる阻止帯域が０．１６乃至０．５ｆｓの範囲内にあり、通過帯域と阻止帯域の間の振幅立ち下がり領域が０．０９乃至０．１６ｆｓの範囲内にあるような特性を得るためには、実際のタップの段数として５０タップ以上が必要になる。
【００１６】
【発明が解決しようとする課題】
前記既知の直交周波数分割多重変調回路は、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに用いられる有限インパルス応答デジタル低域通過型フィルタの補間次数ｎを、４のように大きい次数にした場合、広い帯域にわたり高調波が発生するので、これを抑圧する必要がある。また、その補間次数の大きさに応じて有限インパルス応答デジタル低域通過型フィルタの遮断特性を急峻なものにする必要がある。そして、このように帯域幅が広く、かつ、遮断特性が急峻な有限インパルス応答デジタル低域通過型フィルタは、そのタップ数が前述のように５０タップ以上になり、直交周波数分割多重変調回路のロジック回路部の回路規模が大きくなって、直交周波数分割多重変調回路の消費電力が増大してしまうことになる。
【００１７】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、補間手段として縦続接続した補間次数２の補間器を用いるとともに、その補間器に無限インパルス応答デジタル全域通過型フィルタを含めることにより、高調波の発生を抑圧し、ロジック回路部の回路規模の増大を防ぐようにした直交周波数分割多重変調回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明による直交周波数分割多重変調回路は、デジタル変調信号をサンプリング周波数の１／２の周波数を中心とした複数個のサブキャリアにマッピングして逆フーリエ変換を行い、複数個の逆フーリエ変換信号を出力する逆フーリエ変換手段と、複数個の逆フーリエ変換信号を、同相信号及び直交信号別に順次補間次数２で補間する縦続接続された１つ以上の補間器からなる補間手段と、補間手段から出力された同相補間信号及び直交補間信号を直交変調する直交変調手段とからなり、各補間器は、同相信号または直交信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、直交信号または同相信号を無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを有する手段を具備する。
【００２１】
前記手段によれば、補間手段は、補間次数２で補間する１つ以上の補間器によって形成し、１つ以上の補間器により時間的に離散したサンプル信号の間で波形が滑らかに変化するように補間されるので、１つ以上の補間器において変調信号の中心周波数の３倍の周波数を中心とする信号帯域に高調波が生じることがなく、有効に高調波の発生を抑圧することができるとともに、補間次数２で補間する１つ以上の補間器に、無限インパルス応答デジタル全域通過型フィルタとその無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを用いているので、この無限インパルス応答デジタル全域通過型フィルタのタップ段数、既知の補間器で用いている有限インパルス応答デジタル低域通過型フィルタのタップ段数よりも大幅に少なくすることが可能になり、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を避けることができる。
【００２２】
この場合、前記手段における、無限インパルス応答デジタル全域通過型フィルタは、信号処理部が出力側から偶数段目の信号処理部だけを備えており、動作周波数の１／２の周波数で動作させることが好ましい。
【００２３】
このような構成にすれば、無限インパルス応答デジタル全域通過型フィルタのタップ段数を、前記手段に用いている信号処理部のタップ段数に比べ、有限インパルス応答デジタル低域通過型フィルタのタップ段数をさらに少なくすることが可能になり、無限インパルス応答デジタル全域通過型フィルタの構成がより簡素化されるとともに、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を確実に回避することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
図１は、本発明による直交周波数分割多重変調回路の第１の実施の形態であって、その要部構成を示すブロック図であり、補間次数２の補間器を２つ縦続接続したことにより、補間次数４の信号補間を行っている例を示すものである。
【００２６】
図１に示されるように、第１の実施の形態の直交周波数分割多重変調回路は、デジタル変調器１と、シリアル−パラレル変換器（Ｓ／Ｐ）２と、逆フーリエ変換器（ＩＦＦＴ）３と、パラレル−シリアル変換器（Ｐ／Ｓ）４と、初段補間器５と、次段補間器６と、同相信号乗算器７Ｉと、直交信号乗算器７Ｑと、局部発振器８と、９０°移相器９と、加算器１０と、デジタル−アナログ変換器（Ｄ／Ａ）１１と、デジタルデータ入力端子１２と、アナログ信号出力端子１３とを備えている。そして、同相信号乗算器７Ｉと直交信号乗算器７Ｑと局部発振器８と９０°移相器９とからなる回路部分は、直交変調回路（直交変調手段）を構成している。
【００２７】
この場合、初段補間器５は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）５1 と、第１無限インパルス応答デジタル全域通過型フィルタ５1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）５2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）５3 と、第２無限インパルス応答デジタル全域通過型フィルタ５3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）５4 と、１８０°移相器（図示記号１８０°）５5 と、第１の１回路２接点スイッチ５6 と第２の１回路２接点スイッチ５7 とからなる。次段補間器６は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）６1 と、第１無限インパルス応答デジタル全域通過型フィルタ６1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（ＤＬ）６2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）６3 と、第２無限インパルス応答デジタル全域通過型フィルタ６3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）６4 と、１８０°移相器（１８０°）６5 と、第１の１回路２接点スイッチ６6 と第２の１回路２接点スイッチ６7 とからなる。
【００２８】
デジタル変調器１は、入力がデジタルデータ入力端子１２に接続され、出力がシリアル−パラレル変換器２の入力に接続される。逆フーリエ変換器３は、入力がシリアル−パラレル変換器２の出力に接続され、出力がパラレル−シリアル変換器４の入力に接続される。
【００２９】
初段補間器５において、第１無限インパルス応答デジタル全域通過型フィルタ５1 は、入力がパラレル−シリアル変換器４のＩ出力に接続され、出力がスイッチ５6 の一方の固定接点に接続される。第１デジタル遅延器５2 は、入力がパラレル−シリアル変換器４のＱ出力に接続され、出力がスイッチ５6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ５3 は、入力がパラレル−シリアル変換器４のＱ出力に接続され、出力が１８０°移相器５5 の入力に接続される。１８０°移相器５5 は、出力がスイッチ５7 の一方の固定接点に接続される。第２デジタル遅延器５4 は、入力がパラレル−シリアル変換器４のＩ出力に接続され、出力がスイッチ５7 の他方の固定接点に接続される。また、次段補間器６において、第１無限インパルス応答デジタル全域通過型フィルタ６1 は、入力がスイッチ５7 の可動接点に接続され、出力がスイッチ６6 の一方の固定接点に接続される。第１デジタル遅延器５2 は、入力がスイッチ５6 の可動接点に接続され、出力がスイッチ５6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ５3 は、入力がスイッチ５6 の可動接点に接続され、出力が１８０°移相器６5 の入力に接続される。１８０°移相器６5 は、出力がスイッチ６7 の一方の固定接点に接続される。第２デジタル遅延器６4 は、入力がスイッチ５7 の可動接点に接続され、出力がスイッチ６7 の他方の固定接点に接続される。
【００３０】
同相信号乗算器７Ｉは、第１入力がスイッチ６7 の可動接点に接続され、第２入力が局部発振器８の出力に接続され、出力が加算器１０の第１入力に接続される。直交信号乗算器７Ｑは、第１入力がスイッチ６6 の可動接点に接続され、第２入力が９０°移相器９の出力に接続され、出力が加算器１０の第２入力に接続される。９０°移相器９は、入力が局部発振器８の出力に接続される。加算器１０は出力がデジタル−アナログ変換器１１の入力に接続される。デジタル−アナログ変換器１１は、出力がアナログ信号出力端子１３に接続される。
【００３１】
次に、図２は、図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【００３２】
前記構成を有する第１の実施の形態の直交周波数分割多重変調回路の動作を、図２に図示の信号波形図を併用して説明する。
【００３３】
いま、データ発生源（図示なし）から出力されたデジタルデータがデジタルデータ入力端子１２に印加されると、そのデジタルデータがデジタル変調器１に供給される。デジタル変調器１は、供給されたデジタルデータをサンプリング周波数ｆｓ’によって四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、そのＩ出力から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）を出力し、そのＱ出力から入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）を出力する。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれ、シリアル−パラレル変換器２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器３に供給される。逆フーリエ変換器３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数個のサブキャリアも加えて、複数（Ｎ）点の逆フーリエ変換を行い、それぞれＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、パラレル−シリアル変換器４においてそれぞれパラレル−シリアル変換され、中心周波数がサンプリング周波数ｆｓの１／２である図２の第１段目に示すような信号スペクトルを有する同相シリアル信号及び直交シリアル信号（変調信号）が出力される。同相シリアル信号及び直交シリアル信号は初段補間器５に供給される。
【００３４】
初段補間器５は、サンプリング周波数ｆｓの同相シリアル信号及び直交シリアル信号（変調信号）が入力され、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、次段補間器６に供給される。このとき、初段補間器５においては、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＦの波形に示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００３５】
次に、次段補間器６は、サンプリング周波数２ｆｓの同相シリアル信号及び直交シリアル信号が供給されると、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、そのサンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、同相信号乗算器７Ｉ及び直交信号乗算器７Ｑに供給される。このときも、次段補間器６においては、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＧの波形に示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力しても、周波数２．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００３６】
次いで、同相信号乗算器７Ｉは、サンプリング周波数４ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の同相信号とを乗算する。また、直交信号乗算器７Ｑは、サンプリング周波数４ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、ＯＦＤＭ変調信号の中心周波数がｆｓ／２だけ高域側にシフトされた周波数ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００３７】
続いて、加算器１０は、得られた同相シリアル補間信号及び直交シリアル補間信号を加算し、加算したシリアル補間信号をデジタル−アナログ変換器１１に供給される。デジタル−アナログ変換器１１は、加算したシリアル補間信号をアナログ信号に変換してアナログ信号出力端子１３に供給する。その結果、アナログ信号出力端子１３からは、ＯＦＤＭ変調された信号成分を持ち、かつ、次数４で信号補間されたシリアル補間信号が出力される。
【００３８】
次に、初段補間器５において、９０°移相器を構成する第１無限インパルス応答デジタル全域通過型フィルタ５1 と、第１デジタル遅延器５2 と、第１の１回路２接点スイッチ５6 とにより、直交シリアル信号に対する補間信号、すなわち直交シリアル補間信号を発生させる動作経緯について説明する。
【００３９】
よく知られているように、直交変調信号は同相変調信号に対して９０°の位相遅れを持った信号であるので、同相変調信号の位相を９０°だけ遅らせれば、その信号は直交変調信号と同じ位相状態になる。そこで、この第１の実施の形態においては、同相シリアル信号を第１無限インパルス応答デジタル全域通過型フィルタ５1 を通すことにより９０°だけ位相を遅らせ、同時に、直交シリアル信号を第１デジタル遅延器５2 で第１無限インパルス応答デジタル全域通過型フィルタ５1 で生じる群遅延時間分だけ遅延させることにより、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第１無限インパルス応答デジタル全域通過型フィルタ５1 を後述するような構成にすれば、第１無限インパルス応答デジタル全域通過型フィルタ５1 から出力されるシリアル信号は、第１デジタル遅延器５2 から出力されるシリアル信号の時間補間を行った信号になり、第１無限インパルス応答デジタル全域通過型フィルタ５1 の出力信号及び第１デジタル遅延器５2 の出力信号がサンプリング周波数ｆｓの信号になる。これらの信号を第１の１回路２接点スイッチ５6 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第１の１回路２接点スイッチ５6 から次数２で補間された直交シリアル補間信号が出力される。
【００４０】
次いで、初段補間器５において、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ５3 と、第２デジタル遅延器５4 と、１８０°移相器５5 と、第２の１回路２接点スイッチ５7 とにより、同相シリアル信号に対する補間信号、すなわち同相シリアル補間信号を得る動作経緯について説明する。
【００４１】
よく知られているように、同相変調信号は直交変調信号に対して９０°の位相進みを持った信号であるとともに、直交変調信号に対して２７０°の位相遅れを持った信号でもあるので、同相変調信号の位相を２７０°だけ遅らせれば、同相変調信号は直交変調信号と同じ位相状態になる。そこで、この第１の実施の形態においては、直交シリアル信号を第２無限インパルス応答デジタル全域通過型フィルタ５3 を通すことにより９０°だけ位相を遅らせ、さらに、１８０°移相器５5 を通すことにより１８０°だけ位相を遅らせて全体で２７０°の位相を遅らせている。なお、位相を１８０°遅らせることは、信号の極性（符号）を反転させることと等価であるので、１８０°移相器５5 は、デジタル信号の極性（符号）を反転させるインバータによって構成することが可能である。
【００４２】
一方、同相シリアル信号については、第２デジタル遅延器５4 を通して第２無限インパルス応答デジタル全域通過型フィルタ５3 で生じる群遅延時間分だけ遅延させ、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このときも、第２無限インパルス応答デジタル全域通過型フィルタ５3 を後述するような構成にすれば、第２無限インパルス応答デジタル全域通過型フィルタ５3 から出力されるシリアル信号は、第２デジタル遅延器５4 から出力されるシリアル信号の時間補間を行った信号になる。これらの信号を第２の１回路２接点スイッチ５7 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第２の１回路２接点スイッチ５7 から次数２で補間された同相シリアル補間信号が出力される。
【００４３】
このように、初段補間器５からは、補間次数２で補間された同相シリアル補間信号及び直交シリアル補間信号が出力される。
【００４４】
この後、次段補間器６の動作は、そのサンプリング周波数が初段補間器５のサンプリング周波数ｆｓの２倍の周波数２ｆｓになっている点が異なっているだけで、その他の動作は初段補間器５の動作と同じである。このため、次段補間器６の動作については、これ以上の説明を省略する。
【００４５】
続く、図３は、図１に図示された無限インパルス応答デジタル全域通過型フィルタの具体的構成の一例を示す回路図であり、図４は、無限インパルス応答デジタル全域通過型フィルタの位相の変化状態を説明するための説明図である。図５は、無限インパルス応答デジタル全域通過型フィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態示す特性図であり、図６は、図５に図示された無限インパルス応答デジタル全域通過型フィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。図７は、無限インパルス応答デジタル全域通過型フィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図であり、図８は、無限インパルス応答デジタル全域通過型フィルタにおいて、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。図９は、位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。図１０は、位相勾配ｍに対してｍ＋１係数の数を有する場合、図３に図示の無限インパルス応答デジタル全域通過型フィルタから奇数番目のタップ段を省略した無限インパルス応答デジタル全域通過型フィルタの具体的構成の一例を間引き部ともに示した回路図である。
【００４６】
図３乃至図１０を用い、本発明の９０°移相器５1 、５3 、６1 、６3 に用いられる無限インパルス応答デジタル全域通過型フィルタについて説明する。
【００４７】
図３に示されるように、この無限インパルス応答デジタルフィルタ１４は、入力端子Ｓｉｎと、出力端子Ｓｏｕｔと、出力端子Ｓｏｕｔ側から入力端子Ｓｉｎ側に順番に接続された８つのタップ段１４1 乃至１４8 と、共通加算器１４9 とを備えている。この場合、各タップ段１４1 乃至１４8 は、それぞれ、第１遅延部１４11乃至１４81と、第２遅延部１４12乃至１４82と、加算部１４13乃至１４83と、乗算部１４14乃至１４84と、乗算係数発生部１４15乃至１４85とからなり、各タップ段１４1 乃至１４8 において、それぞれの第１遅延部１４11乃至１４81、第２遅延部１４12乃至１４82、加算部１４13乃至１４83、乗算部１４14乃至１４84、乗算係数発生部１４15乃至１４85は、図３に図示されるように相互接続されている。
【００４８】
次に、図４は、この無限インパルス応答デジタル全域通過型フィルタ１４の出力位相の変化状態を示すもので、デジタル信号遅延器の出力位相の変化状態とともに示すものである。
【００４９】
図４において、縦軸は位相、横軸は周波数であり、実線は無限インパルス応答デジタル全域通過型フィルタ１４の位相の変化状態であり、一点鎖線はデジタル信号遅延器の位相の変化状態である。
【００５０】
図４に示されるように、サンプリング周波数ｆｓの１／４の周波数ｆｓ／４を中心とする信号帯域（点線で示す範囲）内において、デジタル信号遅延器の位相の変化状態は、信号帯域の下限周波数値から上限周波数値に向かうに従って位相値が直線的に変化し、位相値が−２πにまで達すると位相値が０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化する。これに対し、無限インパルス応答デジタルフィルタ１４の位相の変化状態も、信号帯域の下限周波数値から上限周波数値に向かうに従って位相値がデジタル信号遅延回路と同じ位相勾配で直線的に変化し、位相値が−２πにまで達すると位相値０に跳躍し、上限周波数値に向かうに従って再び位相値が直線的に変化するもので、無限インパルス応答デジタル全域通過型フィルタ１４の位相値とデジタル信号遅延器の位相値との間の位相差は、信号帯域内で常時−（π／２）、すなわち−９０°を保っている。
【００５１】
この場合、位相勾配は、周波数変化に対する位相変化の割合を表すもので、周波数が０からｆｓまでの間に−２π毎の位相変化が何回発生するかによって定義される。例えば、周波数が０からｆｓまでの間の累積位相が−６πであれば、位相勾配は３になる。
【００５２】
なお、位相勾配は、その定義から群遅延時間にもなり、サンプリング時間を単位とした遅延時間である。例えば、位相勾配が３であれば、群遅延は３クロックとなる。
【００５３】
次いで、図５は、無限インパルス応答デジタル全域通過型フィルタ１４において、周波数帯域内に発生する位相勾配数を変化させた場合の位相の変化状態を示す。
【００５４】
図５において、縦軸は度（ｄｅｇ）で表した位相、横軸はラジアン（ｒａｄ）で表した周波数（２πラジアンがサンプリング周波数に対応する）であり、実線は無限インパルス応答デジタルフィルタ１４の位相勾配数を５にした場合の位相の変化状態、点線は無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を７にした場合の位相の変化状態である。
【００５５】
図５に示されるように、無限インパルス応答デジタル全域通過型フィルタ１４を構成する各第１遅延部１４11乃至１４81及び第２遅延部１４12乃至１４82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１４15乃至１４85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択することにより、無限インパルス応答デジタル全域通過型フィルタ１４の位相の変化状態は、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内で略直線状態になり、全周波数帯域（０乃至２πラジアン）で位相勾配数が５または７となるような変化状態になる。
【００５６】
続く、図６は、無限インパルス応答デジタル全域通過型フィルタ１４の信号帯域内における無限インパルス応答デジタル全域通過型フィルタ１４の位相とデジタル信号遅延器の位相との差を表す位相差の変化状態を示す特性図である。
【００５７】
図６において、縦軸は度（ｄｅｇ）で表した位相差、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａは無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を５にしたときの位相差の変化状態、曲線Ｂは無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を７にしたときの位相差の変化状態である。
【００５８】
図６に図示の曲線Ａ及び曲線Ｂに示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、無限インパルス応答デジタル全域通過型フィルタ１４は、５つまたは７つの位相差変化部分があるものの、それらの位相差が−９０°の近傍の範囲内に収まっている。
【００５９】
続いて、図７は、無限インパルス応答デジタル全域通過型フィルタ１４において、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【００６０】
図７において、縦軸はサンプル数（ｓａｍｐｌｅ）を基準として表した群遅延、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａ３乃至Ａ８は無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数をそれぞれ３乃至８にしたときの群遅延の変化状態である。
【００６１】
図７に図示された曲線Ａ３乃至Ａ８に示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、無限インパルス応答デジタル全域通過型フィルタ１４の群遅延の変化状態は、位相勾配数が３から８に増えるに従って変化状態が順次小さくなるものの、全体的にその変化状態は限られた範囲内に収まっている。
【００６２】
このような特性を持つ無限インパルス応答デジタル全域通過型フィルタ１４として、その位相勾配数が例えば３以上になるように、第１遅延部１４11乃至１４81及び第２遅延部１４12乃至１４82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１４15乃至１４85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択すれば、デジタル信号の周波数帯域内において無限インパルス応答デジタル全域通過型フィルタ１４から出力される直交（Ｑ）信号とデジタル信号遅延器から出力される同相（Ｉ）信号との位相差をほぼ９０°にすることができ、直交（Ｑ）信号と同相（Ｉ）信号の群遅延が殆んど同じになる。
【００６３】
次に、図８は、無限インパルス応答デジタル全域通過型フィルタ１４において、発生する位相勾配数とタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【００６４】
図８において、最も左側の欄が位相勾配数（表では位相勾配と表記している）、次の欄がタップ段数（表では係数の数と表記している）、その次の欄が乗算係数発生部に設定される係数値（表では図２の乗算係数発生部に図示された係数Ｃ1 、Ｃ2 、… …、Ｃ8 と表記しており、図３に図示されていない９番目及び１０番目のタップ段の各乗算係数発生部の係数をＣ9 、Ｃ10と表記している）である。
【００６５】
図８に示されるように、最上段の構成例では、位相勾配が４、係数の数が５のとき、係数Ｃ1 が２．５×１０-7に、係数Ｃ2 が−０．４×１０-1に、係数Ｃ3 が−９．１×１０-7に、係数Ｃ4 が−９．３×１０-2に、係数Ｃ5 が−３．２×１０-6にそれぞれ設定される。同じように、第２段以降の構成例においても、位相勾配、係数の数に応じて、係数の数に合致した数の各係数Ｃ1 乃至Ｃ10がそれぞれ図示の値に設定される。
【００６６】
ところで、図８に示される各係数Ｃ1 乃至Ｃ10の係数値を見ると、位相勾配が４で係数の数が５のとき、位相勾配が６で係数の数が７のとき、位相勾配が８で係数の数が９のときのそれぞれにおいて、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 の係数値は、指数を含む数値が１０-6、１０-7、１０-8、１０-9であって、有効桁を５桁としたときこれらの数値を含む各係数値は実質的に０になる。
【００６７】
次いで、図９は、図８に示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【００６８】
図９において、最も左側の欄が位相勾配、次の欄が係数の数、その次の欄が係数Ｃ1 、Ｃ2 、… …、Ｃ9 であって、位相勾配と係数の数との間に、位相勾配がｍであるとき、係数の数がｍ＋１となる組み合わせの各係数Ｃ1 、Ｃ2 、… …、Ｃ9 の係数値を示したものである。
【００６９】
図９に示されるように、位相勾配がｍで、係数の数がそれより１つ多いｍ＋１となる組み合わせ、位相勾配が２乃至８で、それに対応した係数の数が３乃至９のものにおいては、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 のいずれの係数値も、指数を含む数値が１０-5、１０-6、１０-7、１０-8、１０-9であって、これらの数値を含む各係数値は実質的に０になる。
【００７０】
位相勾配と係数の数がこのような関係にあり、それにより乗算係数発生部の係数が０になれば、その乗算係数発生部から出力される係数０を乗算する乗算器の乗算出力データが０になるとともに、乗算器に入力される加算器の出力データも不要になり、係数が０になる乗算係数発生部を有するタップ段、すなわち図３に点線によって指示される奇数番目のタップ段１４1 、１４3 、１４5 、１４7 等においては、それぞれ、加算部１４13、１４33、１４53、１４73等、乗算部１４14、１４34、１４54、１４74等、乗算係数発生部１４15、１４35、１４55、１４75等を設ける必要がなく、これらを省略することが可能になる。
【００７１】
ここで、図１０は、位相勾配がｍで、係数の数がｍ＋１とした場合に、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４における奇数番目のタップ段１４1 、１４3 、１４5 、１４7 の加算部１４13、１４33、１４53、１４73、乗算部１４14、１４34、１４54、１４74及び乗算係数発生部１４15、１４35、１４55、１４75を省略した無限インパルス応答デジタル全帯域通過フィルタ１４’と、その共通加算部１４9 と出力端子Ｓｏｕｔとの間に挿入した間引き部１５とを用いて構成した無限インパルス応答デジタル全帯域通過フィルタの構成の一例を示す回路図である。
【００７２】
図１０に示される間引き部１５は、次数２で間引きを行うもので、無限インパルス応答デジタル全帯域通過フィルタ１４’から供給されたデータを１つ置きに間引き、出力端子Ｓｏｕｔに１／２のデータレートの出力データを供給するものである。このとき、乗算係数発生部１４25、１４45、１４65、１４85の各係数値Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 は、それぞれ、Ｃ2 ＝−４．８×１０-1、Ｃ4 ＝−１．０×１０-1、Ｃ6 ＝−３．６×１０-2、Ｃ8 ＝−１．３×１０-2に設定されている。この場合に、無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数をｆｉとすれば、周波数帯域が０．０５乃至０．４５ｆｉであって、周波数帯域内の位相リップルが±１．５°以内に収まる周波数特性を持っている。
【００７３】
図１０に示される間引き部１５を備えた無限インパルス応答デジタル全帯域通過フィルタ１４’は、間引き部１５の入力端における位相特性や群遅延特性が図４乃至図７に図示された特性と同じである。すなわち、無限インパルス応答デジタル全帯域通過フィルタ１４’は、そのサンプリング周波数（データレート）ｆｉの１／４である周波数ｆｉ／４を中心とした通過帯域において所定の位相・群遅延特性を有している。データが間引き部１５を通過することにより、出力端子Ｓｏｕｔのサンプリング周波数（データレート）ｆｏは無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数（データレート）ｆｉの１／２であるｆｉ／２（＝ｆｏ）となるので、前記の各特性はデータレートが変換され、ｆｏ／２を中心とした通過帯域における特性になるが、ｆｉを基準に考えた場合、ｆｉ／４を中心とした特性になっている。
【００７４】
このように、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタは、図１に図示された各無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 、６1 、６3 に用いて好適なものである。
【００７５】
ところで、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 は、そのサンプリング周波数（データレート）がｆｓであるので、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’において、間引き部１５のサンプリング周波数（データレート）ｆ0 はｆｓとなり、間引き部１５を除いてはその２倍の２ｆｓのサンプリング周波数（データレート）（ｆｉ＝２ｆｓ）で動作させる。また、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ６1 、６3 は、そのサンプリング周波数（データレート）が２ｆｓであるので、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’において、間引き部１５のサンプリング周波数（データレート）ｆ0 は２ｆｓとなり、間引き部１５を除いてはその２倍の４ｆｓのサンプリング周波数（データレート）（ｆｉ＝２ｆｓ）で動作させる。
【００７６】
次いで、図１１は、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’とともに、無限インパルス応答デジタル全帯域通過フィルタ１４”の他の構成例を示す回路図であって、図１に図示された各無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 、６1 、６3 に用いて好適なものである。
【００７７】
図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”は、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタに用いられていた間引き部１５を省略するとともに、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４の奇数番目のタップ段１４1 、１４3 、１４5 、１４7 の全てを省略しているものである。そして、この無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）を図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’の出力端子Ｓｏｕｔにおけるサンプリング周波数（データレート）と同じ周波数、すなわち図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数（データレート）の１／２の周波数で動作させている。
【００７８】
図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”を、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 に用いた場合、その出力サンプリング周波数（データレート）はｆｓになるので、無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）ｆｉもｆｓ（ｆｉ＝ｆｓ）で動作させる。また、図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”を、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ６1 、６3 に用いた場合、その出力サンプリング周波数（データレート）は２ｆｓになるので、無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）ｆｉも２ｆｓ（ｆｉ＝２ｆｓ）で動作させる。
【００７９】
ここで、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４と、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’とを比較すると、明らかに前者に比べて後者は、回路素子が削減されており、しかも、無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数が無限インパルス応答デジタル全帯域通過フィルタ１４の１／２になるので、より低電力消費を達成できる。また、図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”も、同様である。
【００８０】
このように、第１の実施の形態の直交周波数分割多重変調回路によれば、補間器として、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 を有する初段補間器５と、第１及び第２無限インパルス応答デジタル全域通過型フィルタ６1 、６3 を有する次段補間器６とを用いて補間次数４の信号補間を行うことができる。そして、これらの無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 は、そのタップ段数が４タップ段程度のもので足りるので、全体的にロジック回路部の回路規模を、既知のロジック回路部の回路規模に比べて大幅に小型化することができ、直交周波数分割多重変調回路の消費電力を既知のものに比べて大きく低減することができる。
【００８１】
ところで、第１の実施の形態においては、初段補間器５及び次段補間器６に用いられる第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、タップ（信号段）段数が４タップ段のものを用いた例を挙げて説明したが、本発明に用いられる第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 はタップ段数は４タップのものに限られるものでなく、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 において必要とする位相特性に応じて適宜タップ段数を変更することができる。
【００８２】
例えば、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、その周波数帯域が０．０５乃至０．４５ｆｓで、周波数帯域内の位相リップルが±０．５°以内の周波数選択特性を有するものが必要になったとすれば、タップ段数を５つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 、Ｃ10を、例えば、Ｃ2 ＝−４．９×１０-1、Ｃ4 ＝−１．１×１０-1、Ｃ6 ＝−４．０×１０-2、Ｃ8 ＝−１．７×１０-2、Ｃ10＝−６．１×１０-3に設定する。
【００８３】
これに対して、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、その周波数帯域がやや狭い０．１乃至０．４ｆｓにし、その周波数帯域内の位相リップルが±１．５°以内の周波数選択特性を有するもので足りるときには、タップ段数を３つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 を、例えば、Ｃ2 ＝−４．６×１０-1、Ｃ4 ＝−７．１×１０-2、Ｃ6 ＝−１．３×１０-2に設定すればよい。
【００８４】
次に、図１２は、本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を３つ用いたことにより、補間次数８の周波数補間を行っている例を示すものである。
【００８５】
図１２に示すように、第２の実施の形態は、第１の実施の形態における次段補間器６と直交変調回路との間に、別の次段補間器１５が接続され、直交変調回路における局部発振器９の発振周波数が３ｆｓ／２に変更されているものである。
【００８６】
この場合、別の次段補間器１５は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）１５1 と、第１無限インパルス応答デジタル全域通過型フィルタ１５1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）１５2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）１５3 と、第２無限インパルス応答デジタル全域通過型フィルタ１５3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）１５4 と、１８０°移相器（図示記号１８０°）１５5 と、第１の１回路２接点スイッチ１５6 と第２の１回路２接点スイッチ１５7 とからなっている。そして、これらの構成要素１５1 乃至１５7 の接続状態は、次段補間器６の対応する構成要素６1 乃至６7 の接続状態と全く同じである。なお、図１２において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【００８７】
また、図１３は、図１２に図示された直交周波数分割多重変調回路の出力回路部分に得られる信号波形（周波数スペクトラム）図である。
【００８８】
この第２の実施の形態における別の次段補間器１５の動作は、基本的に、そのサンプリング周波数が次段補間器６のサンプリング周波数２ｆｓの２倍の周波数４ｆｓになっている点が異なっているだけで、その他の動作は次段補間器６の動作と同じである。すなわち、サンプリング周波数２ｆｓの同相シリアル信号及び直交シリアル信号が供給されると、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、そのサンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、同相信号乗算器７Ｉ及び直交信号乗算器７Ｑに供給される。このときにおいても、別の次段補間器１５においては、信号変化が滑らかになるような信号補間が行われるので、図１３に図示の周波数スペクトラムＩの波形に示されるように、サンプリング周波数ｆｓの８倍の周波数８ｆｓで出力しても、周波数４．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００８９】
次いで、同相信号乗算器７Ｉは、サンプリング周波数８ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの３／２倍の周波数３ｆｓ／２の同相信号とを乗算する。同じように、直交信号乗算器７Ｑは、サンプリング周波数８ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの３／２倍の周波数３ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、図１３に図示の周波数スペクトラムＪの波形に示されるように、ＯＦＤＭ変調信号の中心周波数が３ｆｓ／２だけ高域側にシフトされた周波数２ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００９０】
そして、第２の実施の形態における前記構成部分以外の構成部分の動作は、第１の実施の形態における対応する構成部分の動作と同じであるので、第２の実施の形態における他の動作については、これ以上の説明を省略する。また、第２の実施の形態により得られる作用効果は、第１の実施の形態により得られる作用効果と殆ど同じである。このため、第２の実施の形態の作用効果についても、これ以上の説明を省略する。
【００９１】
続く、図１４は、本発明による直交周波数分割多重変調回路の第３の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を１つ用いたことにより、補間次数２の周波数補間を行っている例を示すものである。
【００９２】
図１４において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【００９３】
この第３の実施の形態は、補間手段として前段補間器５だけを用いているもので、この前段補間器５の動作は、基本的に、第１の実施の形態による前段補間器５の動作と同じである。すなわち、前段補間器５には、サンプリング周波数ｆｓの同相シリアル信号及び直交シリアル信号（変調信号）が入力され、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、次段補間器６に供給される。このとき、初段補間器５は、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＦの波形に示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００９４】
この後、同相信号乗算器７Ｉは、サンプリング周波数２ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の同相信号とを乗算する。また、直交信号乗算器７Ｑは、サンプリング周波数２ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、ＯＦＤＭ変調信号の中心周波数がｆｓ／２だけ高域側にシフトされた周波数ｆｓになり、２ｆｓのサンプリング周波数で出力される。
【００９５】
加算器１０は得られた同相シリアル補間信号及び直交シリアル補間信号を加算し、デジタル−アナログ変換器１１は加算したシリアル補間信号をアナログ信号に変換してアナログ信号出力端子１３に供給する。その結果、アナログ信号出力端子１３からは、ＯＦＤＭ変調された信号成分を持ち、かつ、次数２で信号補間されたシリアル補間信号が出力される。
【００９６】
ところで、前記第１乃至第３の実施の形態においては、補間次数４の信号補間、補間次数８の信号補間、補間次数２の信号補間をそれぞれ行っている例を挙げて説明したが、本発明による信号補間の補間次数は、４、８、２の場合に限られるものでなく、２の指数乗２N （２、４、８、１６、… …等）の補間次数の信号補間を行うような使用状態であればよく、その補間次数に応じて従属接続される補間器の数を選択すればよいものである。
【００９８】
【発明の効果】
このように、請求項１に記載の発明によれば、補間手段は、補間次数２で補間する１つ以上の補間器によって形成し、１つ以上の補間器により時間的に離散したサンプル信号の間で波形が滑らかに変化するように補間されるので、１つ以上の補間器において変調信号の中心周波数の３倍の周波数を中心とする信号帯域に高調波が生じることがなく、有効に高調波の発生を抑圧することができるとともに、補間次数２で補間する１つ以上の補間器に、無限インパルス応答デジタル全域通過型フィルタとその無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを用いているので、この無限インパルス応答デジタル全域通過型フィルタのタップ段数、既知の補間器で用いている有限インパルス応答デジタル低域通過型フィルタのタップ段数よりも大幅に少なくすることが可能になり、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を避けることができるという効果がある。
【００９９】
また、請求項２及び３に記載の発明によれば、請求項１に記載の発明によって得られる効果に加えて、無限インパルス応答デジタル全域通過型フィルタのタップ段数を、請求項１に記載の発明に用いている信号処理部のタップ段数に比べて、有限インパルス応答デジタル低域通過型フィルタのタップ段数をさらに少なくすることが可能になり、無限インパルス応答デジタル全域通過型フィルタの構成がより簡素化されるとともに、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を確実に回避することができるという効果がある。
【図面の簡単な説明】
【図１】本発明による直交周波数分割多重変調回路の第１の実施の形態であって、その要部構成を示すブロック図である。
【図２】図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形図である。
【図３】無限インパルス応答デジタルフィルタの具体的構成の一例を示す回路図である。
【図４】無限インパルス応答デジタルフィルタの位相の変化状態を説明するための説明図である。
【図５】無限インパルス応答デジタルフィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態示す特性図である。
【図６】図５に図示された無限インパルス応答デジタルフィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。
【図７】無限インパルス応答デジタルフィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【図８】無限インパルス応答デジタルフィルタにおいて、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図９】図８に図示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図１０】図９に示されるような係数値を設定した場合の同相信号補間器や直交信号補間器に用いられる無限インパルス応答デジタル全域通過型フィルタの構成の一例を示す回路図である。
【図１１】図９に示されるような係数値を設定した場合の同相信号補間器や直交信号補間器に用いられる無限インパルス応答デジタル全域通過型フィルタの構成の他の例を示す回路図である。
【図１２】本発明による直交周波数分割多重変調回路の第２の実施の形態であって、その要部構成を示すブロック図である。
【図１３】図１２に図示された直交周波数分割多重変調回路の出力回路部分に得られる信号波形図である。
【図１４】本発明による直交周波数分割多重変調回路の第２の実施の形態であって、その要部構成を示すブロック図である。
【図１５】既知の直交周波数分割多重変調回路の構成の一例を示すブロック図である。
【図１６】図１５に図示された直交周波数分割多重変調回路の各部に得られる信号波形図である。
【図１７】同相信号補間器及び直交信号補間器に用いられる有限インパルス応答デジタル低域通過型フィルタの基本回路例を示す回路図である。
【符号の説明】
１ デジタル変調器
２ シリアル−パラレル変換器（Ｓ／Ｐ）
３ 逆フーリエ変換器（ＩＦＦＴ）
４ パラレル−シリアル変換器（Ｐ／Ｓ）
５ 初段補間器
５1 、６1 、１５1 、 第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）
５2 、６2 、１５2 第１デジタル遅延器（ＤＬ）
５3 、６3 、１５3 第２無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）
５4 、６4 、１５4 第２デジタル遅延器（ＤＬ）
５5 、６5 、１５5 １８０°移相器（１８０°）
５6 、６6 、１５6 第１の１回路２接点スイッチ
５7 、６7 、１５7 第２の１回路２接点スイッチ
６ 次段補間器
７Ｉ 同相信号乗算器
７Ｑ 直交信号乗算器
８ 局部発振器
９ ９０°移相器（９０°）
１０ 加算器
１１ デジタル−アナログ変換器（Ｄ／Ａ）
１２ デジタルデータ入力端子
１３ アナログ信号出力端子
１４、１４’、１４’ 無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ
１５ 別の次段補間器
【発明の属する技術分野】
本発明は、直交周波数分割多重変調回路に係り、特に、地上波デジタル放送やＭＭＡＣ（マルチメディア モバイル アクセス コミニュケーション）の高速無線ＬＡＮ（ローカル エリア ネットワーク）等のデジタル無線方式に用いられ、変調信号を補間して出力するときにその補間次数を比較的大きくした場合であっても、高調波の発生が抑圧され、補間器の回路規模が大きくならない直交周波数分割多重変調回路に関する。
【０００２】
【従来の技術】
最近、放送の分野においては、これまでの地上波アナログ放送に代わって、良好な放送品質を有し、多くの放送チャネルの送信を可能にした地上波デジタル放送が脚光を浴びるようになってきた。そして、既に欧米各国においては本放送が開始されているが、日本においても間もなく実用化が見込まれている。
【０００３】
欧州や日本における地上波デジタル放送においては、放送信号に直交周波数分割多重（ＯＦＤＭ）変調方式が採用されており、地上波デジタル放送を送信する地上波デジタル放送送信機においては、直交周波数分割多重変調信号を形成する直交周波数分割多重変調回路が用いられている。
【０００４】
従来、地上波デジタル放送送信機に用いられている直交周波数分割多重変調回路には、デジタル変調信号を複数のサブキャリアにマッピングして、複数（Ｎ）点の逆フーリエ変換を行う逆フーリエ変換（ＩＦＦＴ）回路と、逆フーリエ変換回路の出力信号をサンプリング周波数の整数倍のサンプリング周波数で補間する補間回路部とを備えている。
【０００５】
ここで、図１５は、かかる既知の直交周波数分割多重変調回路の構成の一例を示すブロック図であって、４倍のサンプリング周波数で補間する補間回路部を備えているものである。
【０００６】
また、図１６は、図１５に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【０００７】
図１５に示されるように、この直交周波数分割多重変調回路は、デジタル変調器４１と、シリアル−パラレル変換器（Ｓ／Ｐ）４２と、逆フーリエ変換器（ＩＦＦＴ）４３と、パラレル−シリアル変換器（Ｐ／Ｓ）４４と、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる同相信号補間器４５Ｉと、有限インパルス応答（ＦＩＲ）低域通過型フィルタ（ＬＰＦ）からなる直交信号補間器４５Ｑと、同相信号乗算器４６Ｉと、直交信号乗算器４６Ｑと、局部発振器４７と、９０°移相器４８と、加算器４９と、デジタル−アナログ変換器（Ｄ／Ａ）５０とからなり、同相信号補間器４５Ｉ、直交信号補間器４５Ｑ、同相信号乗算器４６Ｉ、直交信号乗算器４６Ｑ、局部発振器４７、９０°移相器４８からなる部分が補間回路部を構成している。また、同相信号乗算器４６Ｉ、同相信号乗算器４６Ｉ、局部発振器４７、９０°移相器４８、加算器４９からなる回路部分は、直交変調回路を構成している。
【０００８】
そして、デジタル変調器４１は、入力がデジタルデータ入力端子５１に接続され、出力がシリアル−パラレル変換器４２の入力に接続される。逆フーリエ変換器４３は、入力がシリアル−パラレル変換器４２の出力に接続され、出力がパラレル−シリアル変換器４４の入力に接続される。同相信号補間器４５Ｉは、入力がパラレル−シリアル変換器４４の同相出力に接続され、出力が同相信号乗算器４６Ｉの第１入力に接続される。直交信号補間器４５Ｑは、入力がパラレル−シリアル変換器４４の直交出力に接続され、出力が直交信号乗算器４６Ｑの第１入力に接続される。同相信号乗算器４６Ｉは、第２入力が局部発振器４７の出力に接続され、出力が加算器４９の第１入力に接続される。直交信号補間器４５Ｑは、第２入力が９０°移相器４８を通して局部発振器４７の出力に接続され、出力が加算器４９の第２入力に接続される。デジタル−アナログ変換器５０は、入力が加算器４９の出力に接続され、出力がアナログ信号出力端子５２に接続される。
【０００９】
前記構成による直交周波数分割多重変調回路の動作を、図１６に図示の信号波形図を併用して説明する。
【００１０】
図１５に図示されていないデータ発生源からデジタルデータが出力されると、このデジタルデータは、デジタルデータ入力端子５１を通してデジタル変調器４１に供給され、デジタル変調器４１においてサンプリング周波数ｆｓ’による四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、デジタル変調器４１から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）及び入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）が出力される。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれ、シリアル−パラレル変換器４２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器４３に供給される。逆フーリエ変換器４３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数のキャリアを加えて複数（Ｎ）点の逆フーリエ変換を行い、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、各Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、それぞれ、パラレル−シリアル変換器４４においてパラレル−シリアル変換され、図１６の第１段目に示すような信号スペクトル波形Ａを有する同相シリアル信号（Ｉ）及び直交シリアル信号（Ｑ）としてサンプリング周波数ｆｓで同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに供給される。
【００１１】
この場合、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑは、それぞれ、有限インパルス応答デジタルフィルタからなるもので、サンプリング周波数ｆｓに補間次数ｎ（整数で、本例においては４）を乗算したサンプリング周波数４ｆｓによる補間を行い、図１６の第２段目に示されるような周波数スペクトラム波形Ｂを持つ補間信号が形成する。その後、これらの補間信号は、図１６の第２段目の示されるような有限インパルス応答デジタル低域通過型フィルタの低域通過特性によって、信号帯域の中間にある３つの周波数スペクトラムを持つ信号が除去され、両端にある２つの周波数スペクトラムを持つ信号だけが抽出され、それぞれ、同相信号乗算器４６Ｉ及び直交信号乗算器４６Ｑに供給される。
【００１２】
同相信号乗算器４６Ｉは、同相信号補間器４５Ｉの出力信号とともに、局部発振器４７からサンプリング周波数ｆｓの局部発振信号が供給されてそれらの信号が乗算され、また、直交信号乗算器４６Ｑは、直交信号乗算器４６Ｑの出力信号とともに、局部発振器４７のサンプリング周波数ｆｓの局部発振信号を９０°移相器４８により９０°移相させた局部発振信号が供給されてそれらの信号が乗算され、それぞれ、図１６の第４段目に示されるような周波数スペクトラム波形Ｄを持つ信号が得られる。これらの信号は、加算器４９で加算された後、デジタル−アナログ変換器５０に供給されてデジタル−アナログ変換され、アナログ信号としてアナログ信号出力端子５２に供給される。
【００１３】
ここで、図１７は、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに用いられる有限インパルス応答（ＦＩＲ）デジタルフィルタの基本回路例を示す回路図である。
【００１４】
図１７に示されるように、この有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタ４５Ｉ（４５Ｑ）は、入力端子５３と、出力端子５４と、８個の遅延部５５1 乃至５５8 と、９個の乗算部５６1 乃至５６9 と、９個の乗算係数発生部５７1 乃至５７9 と、加算部５８とを備え、それらは図１７に図示されるように相互接続されている。
【００１５】
なお、図１７に図示の有限インパルス応答（ＦＩＲ）デジタル低域通過型フィルタは、タップ（信号段）段数が９タップのものとして示されているが、図１７の第２段目に示されるような低域通過特性、例えば、振幅が０ｄＢになる通過帯域が０乃至０．０９ｆｓの範囲内にあり、振幅が−６０ｄＢ以下になる阻止帯域が０．１６乃至０．５ｆｓの範囲内にあり、通過帯域と阻止帯域の間の振幅立ち下がり領域が０．０９乃至０．１６ｆｓの範囲内にあるような特性を得るためには、実際のタップの段数として５０タップ以上が必要になる。
【００１６】
【発明が解決しようとする課題】
前記既知の直交周波数分割多重変調回路は、同相信号補間器４５Ｉ及び直交信号補間器４５Ｑに用いられる有限インパルス応答デジタル低域通過型フィルタの補間次数ｎを、４のように大きい次数にした場合、広い帯域にわたり高調波が発生するので、これを抑圧する必要がある。また、その補間次数の大きさに応じて有限インパルス応答デジタル低域通過型フィルタの遮断特性を急峻なものにする必要がある。そして、このように帯域幅が広く、かつ、遮断特性が急峻な有限インパルス応答デジタル低域通過型フィルタは、そのタップ数が前述のように５０タップ以上になり、直交周波数分割多重変調回路のロジック回路部の回路規模が大きくなって、直交周波数分割多重変調回路の消費電力が増大してしまうことになる。
【００１７】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、補間手段として縦続接続した補間次数２の補間器を用いるとともに、その補間器に無限インパルス応答デジタル全域通過型フィルタを含めることにより、高調波の発生を抑圧し、ロジック回路部の回路規模の増大を防ぐようにした直交周波数分割多重変調回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するために、本発明による直交周波数分割多重変調回路は、デジタル変調信号をサンプリング周波数の１／２の周波数を中心とした複数個のサブキャリアにマッピングして逆フーリエ変換を行い、複数個の逆フーリエ変換信号を出力する逆フーリエ変換手段と、複数個の逆フーリエ変換信号を、同相信号及び直交信号別に順次補間次数２で補間する縦続接続された１つ以上の補間器からなる補間手段と、補間手段から出力された同相補間信号及び直交補間信号を直交変調する直交変調手段とからなり、各補間器は、同相信号または直交信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、直交信号または同相信号を無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを有する手段を具備する。
【００２１】
前記手段によれば、補間手段は、補間次数２で補間する１つ以上の補間器によって形成し、１つ以上の補間器により時間的に離散したサンプル信号の間で波形が滑らかに変化するように補間されるので、１つ以上の補間器において変調信号の中心周波数の３倍の周波数を中心とする信号帯域に高調波が生じることがなく、有効に高調波の発生を抑圧することができるとともに、補間次数２で補間する１つ以上の補間器に、無限インパルス応答デジタル全域通過型フィルタとその無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを用いているので、この無限インパルス応答デジタル全域通過型フィルタのタップ段数、既知の補間器で用いている有限インパルス応答デジタル低域通過型フィルタのタップ段数よりも大幅に少なくすることが可能になり、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を避けることができる。
【００２２】
この場合、前記手段における、無限インパルス応答デジタル全域通過型フィルタは、信号処理部が出力側から偶数段目の信号処理部だけを備えており、動作周波数の１／２の周波数で動作させることが好ましい。
【００２３】
このような構成にすれば、無限インパルス応答デジタル全域通過型フィルタのタップ段数を、前記手段に用いている信号処理部のタップ段数に比べ、有限インパルス応答デジタル低域通過型フィルタのタップ段数をさらに少なくすることが可能になり、無限インパルス応答デジタル全域通過型フィルタの構成がより簡素化されるとともに、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を確実に回避することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
図１は、本発明による直交周波数分割多重変調回路の第１の実施の形態であって、その要部構成を示すブロック図であり、補間次数２の補間器を２つ縦続接続したことにより、補間次数４の信号補間を行っている例を示すものである。
【００２６】
図１に示されるように、第１の実施の形態の直交周波数分割多重変調回路は、デジタル変調器１と、シリアル−パラレル変換器（Ｓ／Ｐ）２と、逆フーリエ変換器（ＩＦＦＴ）３と、パラレル−シリアル変換器（Ｐ／Ｓ）４と、初段補間器５と、次段補間器６と、同相信号乗算器７Ｉと、直交信号乗算器７Ｑと、局部発振器８と、９０°移相器９と、加算器１０と、デジタル−アナログ変換器（Ｄ／Ａ）１１と、デジタルデータ入力端子１２と、アナログ信号出力端子１３とを備えている。そして、同相信号乗算器７Ｉと直交信号乗算器７Ｑと局部発振器８と９０°移相器９とからなる回路部分は、直交変調回路（直交変調手段）を構成している。
【００２７】
この場合、初段補間器５は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）５1 と、第１無限インパルス応答デジタル全域通過型フィルタ５1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）５2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）５3 と、第２無限インパルス応答デジタル全域通過型フィルタ５3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）５4 と、１８０°移相器（図示記号１８０°）５5 と、第１の１回路２接点スイッチ５6 と第２の１回路２接点スイッチ５7 とからなる。次段補間器６は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）６1 と、第１無限インパルス応答デジタル全域通過型フィルタ６1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（ＤＬ）６2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）６3 と、第２無限インパルス応答デジタル全域通過型フィルタ６3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）６4 と、１８０°移相器（１８０°）６5 と、第１の１回路２接点スイッチ６6 と第２の１回路２接点スイッチ６7 とからなる。
【００２８】
デジタル変調器１は、入力がデジタルデータ入力端子１２に接続され、出力がシリアル−パラレル変換器２の入力に接続される。逆フーリエ変換器３は、入力がシリアル−パラレル変換器２の出力に接続され、出力がパラレル−シリアル変換器４の入力に接続される。
【００２９】
初段補間器５において、第１無限インパルス応答デジタル全域通過型フィルタ５1 は、入力がパラレル−シリアル変換器４のＩ出力に接続され、出力がスイッチ５6 の一方の固定接点に接続される。第１デジタル遅延器５2 は、入力がパラレル−シリアル変換器４のＱ出力に接続され、出力がスイッチ５6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ５3 は、入力がパラレル−シリアル変換器４のＱ出力に接続され、出力が１８０°移相器５5 の入力に接続される。１８０°移相器５5 は、出力がスイッチ５7 の一方の固定接点に接続される。第２デジタル遅延器５4 は、入力がパラレル−シリアル変換器４のＩ出力に接続され、出力がスイッチ５7 の他方の固定接点に接続される。また、次段補間器６において、第１無限インパルス応答デジタル全域通過型フィルタ６1 は、入力がスイッチ５7 の可動接点に接続され、出力がスイッチ６6 の一方の固定接点に接続される。第１デジタル遅延器５2 は、入力がスイッチ５6 の可動接点に接続され、出力がスイッチ５6 の他方の固定接点に接続される。第２無限インパルス応答デジタル全域通過型フィルタ５3 は、入力がスイッチ５6 の可動接点に接続され、出力が１８０°移相器６5 の入力に接続される。１８０°移相器６5 は、出力がスイッチ６7 の一方の固定接点に接続される。第２デジタル遅延器６4 は、入力がスイッチ５7 の可動接点に接続され、出力がスイッチ６7 の他方の固定接点に接続される。
【００３０】
同相信号乗算器７Ｉは、第１入力がスイッチ６7 の可動接点に接続され、第２入力が局部発振器８の出力に接続され、出力が加算器１０の第１入力に接続される。直交信号乗算器７Ｑは、第１入力がスイッチ６6 の可動接点に接続され、第２入力が９０°移相器９の出力に接続され、出力が加算器１０の第２入力に接続される。９０°移相器９は、入力が局部発振器８の出力に接続される。加算器１０は出力がデジタル−アナログ変換器１１の入力に接続される。デジタル−アナログ変換器１１は、出力がアナログ信号出力端子１３に接続される。
【００３１】
次に、図２は、図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形（周波数スペクトラム）図である。
【００３２】
前記構成を有する第１の実施の形態の直交周波数分割多重変調回路の動作を、図２に図示の信号波形図を併用して説明する。
【００３３】
いま、データ発生源（図示なし）から出力されたデジタルデータがデジタルデータ入力端子１２に印加されると、そのデジタルデータがデジタル変調器１に供給される。デジタル変調器１は、供給されたデジタルデータをサンプリング周波数ｆｓ’によって四相位相シフトキーイング（ＱＰＳＫ）等のデジタル変調を行い、そのＩ出力から入力デジタルデータと同相の同相デジタル変調信号（Ｉ）を出力し、そのＱ出力から入力デジタルデータと９０°の位相差を持つ直交デジタル変調信号（Ｑ）を出力する。次に、同相デジタル変調信号及び直交デジタル変調信号は、それぞれ、シリアル−パラレル変換器２においてシリアル−パラレル変換され、同相パラレル信号及び直交パラレル信号として逆フーリエ変換器３に供給される。逆フーリエ変換器３は、供給された同相パラレル信号及び直交パラレル信号をそれぞれ複数個のサブキャリアにマッピングするとともに、ヌル（０）となる複数個のサブキャリアも加えて、複数（Ｎ）点の逆フーリエ変換を行い、それぞれＮ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号を出力する。次いで、Ｎ個の同相逆フーリエ変換信号及び直交逆フーリエ変換信号は、パラレル−シリアル変換器４においてそれぞれパラレル−シリアル変換され、中心周波数がサンプリング周波数ｆｓの１／２である図２の第１段目に示すような信号スペクトルを有する同相シリアル信号及び直交シリアル信号（変調信号）が出力される。同相シリアル信号及び直交シリアル信号は初段補間器５に供給される。
【００３４】
初段補間器５は、サンプリング周波数ｆｓの同相シリアル信号及び直交シリアル信号（変調信号）が入力され、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、次段補間器６に供給される。このとき、初段補間器５においては、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＦの波形に示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００３５】
次に、次段補間器６は、サンプリング周波数２ｆｓの同相シリアル信号及び直交シリアル信号が供給されると、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、そのサンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、同相信号乗算器７Ｉ及び直交信号乗算器７Ｑに供給される。このときも、次段補間器６においては、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＧの波形に示されるように、サンプリング周波数ｆｓの４倍の周波数４ｆｓで出力しても、周波数２．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００３６】
次いで、同相信号乗算器７Ｉは、サンプリング周波数４ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の同相信号とを乗算する。また、直交信号乗算器７Ｑは、サンプリング周波数４ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、ＯＦＤＭ変調信号の中心周波数がｆｓ／２だけ高域側にシフトされた周波数ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００３７】
続いて、加算器１０は、得られた同相シリアル補間信号及び直交シリアル補間信号を加算し、加算したシリアル補間信号をデジタル−アナログ変換器１１に供給される。デジタル−アナログ変換器１１は、加算したシリアル補間信号をアナログ信号に変換してアナログ信号出力端子１３に供給する。その結果、アナログ信号出力端子１３からは、ＯＦＤＭ変調された信号成分を持ち、かつ、次数４で信号補間されたシリアル補間信号が出力される。
【００３８】
次に、初段補間器５において、９０°移相器を構成する第１無限インパルス応答デジタル全域通過型フィルタ５1 と、第１デジタル遅延器５2 と、第１の１回路２接点スイッチ５6 とにより、直交シリアル信号に対する補間信号、すなわち直交シリアル補間信号を発生させる動作経緯について説明する。
【００３９】
よく知られているように、直交変調信号は同相変調信号に対して９０°の位相遅れを持った信号であるので、同相変調信号の位相を９０°だけ遅らせれば、その信号は直交変調信号と同じ位相状態になる。そこで、この第１の実施の形態においては、同相シリアル信号を第１無限インパルス応答デジタル全域通過型フィルタ５1 を通すことにより９０°だけ位相を遅らせ、同時に、直交シリアル信号を第１デジタル遅延器５2 で第１無限インパルス応答デジタル全域通過型フィルタ５1 で生じる群遅延時間分だけ遅延させることにより、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このとき、第１無限インパルス応答デジタル全域通過型フィルタ５1 を後述するような構成にすれば、第１無限インパルス応答デジタル全域通過型フィルタ５1 から出力されるシリアル信号は、第１デジタル遅延器５2 から出力されるシリアル信号の時間補間を行った信号になり、第１無限インパルス応答デジタル全域通過型フィルタ５1 の出力信号及び第１デジタル遅延器５2 の出力信号がサンプリング周波数ｆｓの信号になる。これらの信号を第１の１回路２接点スイッチ５6 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第１の１回路２接点スイッチ５6 から次数２で補間された直交シリアル補間信号が出力される。
【００４０】
次いで、初段補間器５において、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ５3 と、第２デジタル遅延器５4 と、１８０°移相器５5 と、第２の１回路２接点スイッチ５7 とにより、同相シリアル信号に対する補間信号、すなわち同相シリアル補間信号を得る動作経緯について説明する。
【００４１】
よく知られているように、同相変調信号は直交変調信号に対して９０°の位相進みを持った信号であるとともに、直交変調信号に対して２７０°の位相遅れを持った信号でもあるので、同相変調信号の位相を２７０°だけ遅らせれば、同相変調信号は直交変調信号と同じ位相状態になる。そこで、この第１の実施の形態においては、直交シリアル信号を第２無限インパルス応答デジタル全域通過型フィルタ５3 を通すことにより９０°だけ位相を遅らせ、さらに、１８０°移相器５5 を通すことにより１８０°だけ位相を遅らせて全体で２７０°の位相を遅らせている。なお、位相を１８０°遅らせることは、信号の極性（符号）を反転させることと等価であるので、１８０°移相器５5 は、デジタル信号の極性（符号）を反転させるインバータによって構成することが可能である。
【００４２】
一方、同相シリアル信号については、第２デジタル遅延器５4 を通して第２無限インパルス応答デジタル全域通過型フィルタ５3 で生じる群遅延時間分だけ遅延させ、同相シリアル信号を直交シリアル信号と同じ位相状態にしている。このときも、第２無限インパルス応答デジタル全域通過型フィルタ５3 を後述するような構成にすれば、第２無限インパルス応答デジタル全域通過型フィルタ５3 から出力されるシリアル信号は、第２デジタル遅延器５4 から出力されるシリアル信号の時間補間を行った信号になる。これらの信号を第２の１回路２接点スイッチ５7 に供給し、その可動接点をサンプリング周波数ｆｓの２倍の周波数２ｆｓで切換えると、第２の１回路２接点スイッチ５7 から次数２で補間された同相シリアル補間信号が出力される。
【００４３】
このように、初段補間器５からは、補間次数２で補間された同相シリアル補間信号及び直交シリアル補間信号が出力される。
【００４４】
この後、次段補間器６の動作は、そのサンプリング周波数が初段補間器５のサンプリング周波数ｆｓの２倍の周波数２ｆｓになっている点が異なっているだけで、その他の動作は初段補間器５の動作と同じである。このため、次段補間器６の動作については、これ以上の説明を省略する。
【００４５】
続く、図３は、図１に図示された無限インパルス応答デジタル全域通過型フィルタの具体的構成の一例を示す回路図であり、図４は、無限インパルス応答デジタル全域通過型フィルタの位相の変化状態を説明するための説明図である。図５は、無限インパルス応答デジタル全域通過型フィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態示す特性図であり、図６は、図５に図示された無限インパルス応答デジタル全域通過型フィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。図７は、無限インパルス応答デジタル全域通過型フィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図であり、図８は、無限インパルス応答デジタル全域通過型フィルタにおいて、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。図９は、位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。図１０は、位相勾配ｍに対してｍ＋１係数の数を有する場合、図３に図示の無限インパルス応答デジタル全域通過型フィルタから奇数番目のタップ段を省略した無限インパルス応答デジタル全域通過型フィルタの具体的構成の一例を間引き部ともに示した回路図である。
【００４６】
図３乃至図１０を用い、本発明の９０°移相器５1 、５3 、６1 、６3 に用いられる無限インパルス応答デジタル全域通過型フィルタについて説明する。
【００４７】
図３に示されるように、この無限インパルス応答デジタルフィルタ１４は、入力端子Ｓｉｎと、出力端子Ｓｏｕｔと、出力端子Ｓｏｕｔ側から入力端子Ｓｉｎ側に順番に接続された８つのタップ段１４1 乃至１４8 と、共通加算器１４9 とを備えている。この場合、各タップ段１４1 乃至１４8 は、それぞれ、第１遅延部１４11乃至１４81と、第２遅延部１４12乃至１４82と、加算部１４13乃至１４83と、乗算部１４14乃至１４84と、乗算係数発生部１４15乃至１４85とからなり、各タップ段１４1 乃至１４8 において、それぞれの第１遅延部１４11乃至１４81、第２遅延部１４12乃至１４82、加算部１４13乃至１４83、乗算部１４14乃至１４84、乗算係数発生部１４15乃至１４85は、図３に図示されるように相互接続されている。
【００４８】
次に、図４は、この無限インパルス応答デジタル全域通過型フィルタ１４の出力位相の変化状態を示すもので、デジタル信号遅延器の出力位相の変化状態とともに示すものである。
【００４９】
図４において、縦軸は位相、横軸は周波数であり、実線は無限インパルス応答デジタル全域通過型フィルタ１４の位相の変化状態であり、一点鎖線はデジタル信号遅延器の位相の変化状態である。
【００５０】
図４に示されるように、サンプリング周波数ｆｓの１／４の周波数ｆｓ／４を中心とする信号帯域（点線で示す範囲）内において、デジタル信号遅延器の位相の変化状態は、信号帯域の下限周波数値から上限周波数値に向かうに従って位相値が直線的に変化し、位相値が−２πにまで達すると位相値が０に跳躍し、上限周波数値に向うに従って再び位相値が直線的に変化する。これに対し、無限インパルス応答デジタルフィルタ１４の位相の変化状態も、信号帯域の下限周波数値から上限周波数値に向かうに従って位相値がデジタル信号遅延回路と同じ位相勾配で直線的に変化し、位相値が−２πにまで達すると位相値０に跳躍し、上限周波数値に向かうに従って再び位相値が直線的に変化するもので、無限インパルス応答デジタル全域通過型フィルタ１４の位相値とデジタル信号遅延器の位相値との間の位相差は、信号帯域内で常時−（π／２）、すなわち−９０°を保っている。
【００５１】
この場合、位相勾配は、周波数変化に対する位相変化の割合を表すもので、周波数が０からｆｓまでの間に−２π毎の位相変化が何回発生するかによって定義される。例えば、周波数が０からｆｓまでの間の累積位相が−６πであれば、位相勾配は３になる。
【００５２】
なお、位相勾配は、その定義から群遅延時間にもなり、サンプリング時間を単位とした遅延時間である。例えば、位相勾配が３であれば、群遅延は３クロックとなる。
【００５３】
次いで、図５は、無限インパルス応答デジタル全域通過型フィルタ１４において、周波数帯域内に発生する位相勾配数を変化させた場合の位相の変化状態を示す。
【００５４】
図５において、縦軸は度（ｄｅｇ）で表した位相、横軸はラジアン（ｒａｄ）で表した周波数（２πラジアンがサンプリング周波数に対応する）であり、実線は無限インパルス応答デジタルフィルタ１４の位相勾配数を５にした場合の位相の変化状態、点線は無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を７にした場合の位相の変化状態である。
【００５５】
図５に示されるように、無限インパルス応答デジタル全域通過型フィルタ１４を構成する各第１遅延部１４11乃至１４81及び第２遅延部１４12乃至１４82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１４15乃至１４85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択することにより、無限インパルス応答デジタル全域通過型フィルタ１４の位相の変化状態は、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内で略直線状態になり、全周波数帯域（０乃至２πラジアン）で位相勾配数が５または７となるような変化状態になる。
【００５６】
続く、図６は、無限インパルス応答デジタル全域通過型フィルタ１４の信号帯域内における無限インパルス応答デジタル全域通過型フィルタ１４の位相とデジタル信号遅延器の位相との差を表す位相差の変化状態を示す特性図である。
【００５７】
図６において、縦軸は度（ｄｅｇ）で表した位相差、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａは無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を５にしたときの位相差の変化状態、曲線Ｂは無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数を７にしたときの位相差の変化状態である。
【００５８】
図６に図示の曲線Ａ及び曲線Ｂに示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、無限インパルス応答デジタル全域通過型フィルタ１４は、５つまたは７つの位相差変化部分があるものの、それらの位相差が−９０°の近傍の範囲内に収まっている。
【００５９】
続いて、図７は、無限インパルス応答デジタル全域通過型フィルタ１４において、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【００６０】
図７において、縦軸はサンプル数（ｓａｍｐｌｅ）を基準として表した群遅延、横軸はラジアン（ｒａｄ）で表した周波数であり、曲線Ａ３乃至Ａ８は無限インパルス応答デジタル全域通過型フィルタ１４の位相勾配数をそれぞれ３乃至８にしたときの群遅延の変化状態である。
【００６１】
図７に図示された曲線Ａ３乃至Ａ８に示されるように、デジタル信号の周波数帯域（０．１π乃至０．９πラジアン）内において、無限インパルス応答デジタル全域通過型フィルタ１４の群遅延の変化状態は、位相勾配数が３から８に増えるに従って変化状態が順次小さくなるものの、全体的にその変化状態は限られた範囲内に収まっている。
【００６２】
このような特性を持つ無限インパルス応答デジタル全域通過型フィルタ１４として、その位相勾配数が例えば３以上になるように、第１遅延部１４11乃至１４81及び第２遅延部１４12乃至１４82のそれぞれの遅延定数ｚ-1、各乗算係数発生部１４15乃至１４85のそれぞれの係数Ｃ1 乃至Ｃ8 を適宜選択すれば、デジタル信号の周波数帯域内において無限インパルス応答デジタル全域通過型フィルタ１４から出力される直交（Ｑ）信号とデジタル信号遅延器から出力される同相（Ｉ）信号との位相差をほぼ９０°にすることができ、直交（Ｑ）信号と同相（Ｉ）信号の群遅延が殆んど同じになる。
【００６３】
次に、図８は、無限インパルス応答デジタル全域通過型フィルタ１４において、発生する位相勾配数とタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【００６４】
図８において、最も左側の欄が位相勾配数（表では位相勾配と表記している）、次の欄がタップ段数（表では係数の数と表記している）、その次の欄が乗算係数発生部に設定される係数値（表では図２の乗算係数発生部に図示された係数Ｃ1 、Ｃ2 、… …、Ｃ8 と表記しており、図３に図示されていない９番目及び１０番目のタップ段の各乗算係数発生部の係数をＣ9 、Ｃ10と表記している）である。
【００６５】
図８に示されるように、最上段の構成例では、位相勾配が４、係数の数が５のとき、係数Ｃ1 が２．５×１０-7に、係数Ｃ2 が−０．４×１０-1に、係数Ｃ3 が−９．１×１０-7に、係数Ｃ4 が−９．３×１０-2に、係数Ｃ5 が−３．２×１０-6にそれぞれ設定される。同じように、第２段以降の構成例においても、位相勾配、係数の数に応じて、係数の数に合致した数の各係数Ｃ1 乃至Ｃ10がそれぞれ図示の値に設定される。
【００６６】
ところで、図８に示される各係数Ｃ1 乃至Ｃ10の係数値を見ると、位相勾配が４で係数の数が５のとき、位相勾配が６で係数の数が７のとき、位相勾配が８で係数の数が９のときのそれぞれにおいて、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 の係数値は、指数を含む数値が１０-6、１０-7、１０-8、１０-9であって、有効桁を５桁としたときこれらの数値を含む各係数値は実質的に０になる。
【００６７】
次いで、図９は、図８に示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値を示す一覧表である。
【００６８】
図９において、最も左側の欄が位相勾配、次の欄が係数の数、その次の欄が係数Ｃ1 、Ｃ2 、… …、Ｃ9 であって、位相勾配と係数の数との間に、位相勾配がｍであるとき、係数の数がｍ＋１となる組み合わせの各係数Ｃ1 、Ｃ2 、… …、Ｃ9 の係数値を示したものである。
【００６９】
図９に示されるように、位相勾配がｍで、係数の数がそれより１つ多いｍ＋１となる組み合わせ、位相勾配が２乃至８で、それに対応した係数の数が３乃至９のものにおいては、奇数番目の係数Ｃ1 、Ｃ3 、Ｃ5 、Ｃ7 、Ｃ9 のいずれの係数値も、指数を含む数値が１０-5、１０-6、１０-7、１０-8、１０-9であって、これらの数値を含む各係数値は実質的に０になる。
【００７０】
位相勾配と係数の数がこのような関係にあり、それにより乗算係数発生部の係数が０になれば、その乗算係数発生部から出力される係数０を乗算する乗算器の乗算出力データが０になるとともに、乗算器に入力される加算器の出力データも不要になり、係数が０になる乗算係数発生部を有するタップ段、すなわち図３に点線によって指示される奇数番目のタップ段１４1 、１４3 、１４5 、１４7 等においては、それぞれ、加算部１４13、１４33、１４53、１４73等、乗算部１４14、１４34、１４54、１４74等、乗算係数発生部１４15、１４35、１４55、１４75等を設ける必要がなく、これらを省略することが可能になる。
【００７１】
ここで、図１０は、位相勾配がｍで、係数の数がｍ＋１とした場合に、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４における奇数番目のタップ段１４1 、１４3 、１４5 、１４7 の加算部１４13、１４33、１４53、１４73、乗算部１４14、１４34、１４54、１４74及び乗算係数発生部１４15、１４35、１４55、１４75を省略した無限インパルス応答デジタル全帯域通過フィルタ１４’と、その共通加算部１４9 と出力端子Ｓｏｕｔとの間に挿入した間引き部１５とを用いて構成した無限インパルス応答デジタル全帯域通過フィルタの構成の一例を示す回路図である。
【００７２】
図１０に示される間引き部１５は、次数２で間引きを行うもので、無限インパルス応答デジタル全帯域通過フィルタ１４’から供給されたデータを１つ置きに間引き、出力端子Ｓｏｕｔに１／２のデータレートの出力データを供給するものである。このとき、乗算係数発生部１４25、１４45、１４65、１４85の各係数値Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 は、それぞれ、Ｃ2 ＝−４．８×１０-1、Ｃ4 ＝−１．０×１０-1、Ｃ6 ＝−３．６×１０-2、Ｃ8 ＝−１．３×１０-2に設定されている。この場合に、無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数をｆｉとすれば、周波数帯域が０．０５乃至０．４５ｆｉであって、周波数帯域内の位相リップルが±１．５°以内に収まる周波数特性を持っている。
【００７３】
図１０に示される間引き部１５を備えた無限インパルス応答デジタル全帯域通過フィルタ１４’は、間引き部１５の入力端における位相特性や群遅延特性が図４乃至図７に図示された特性と同じである。すなわち、無限インパルス応答デジタル全帯域通過フィルタ１４’は、そのサンプリング周波数（データレート）ｆｉの１／４である周波数ｆｉ／４を中心とした通過帯域において所定の位相・群遅延特性を有している。データが間引き部１５を通過することにより、出力端子Ｓｏｕｔのサンプリング周波数（データレート）ｆｏは無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数（データレート）ｆｉの１／２であるｆｉ／２（＝ｆｏ）となるので、前記の各特性はデータレートが変換され、ｆｏ／２を中心とした通過帯域における特性になるが、ｆｉを基準に考えた場合、ｆｉ／４を中心とした特性になっている。
【００７４】
このように、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタは、図１に図示された各無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 、６1 、６3 に用いて好適なものである。
【００７５】
ところで、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 は、そのサンプリング周波数（データレート）がｆｓであるので、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’において、間引き部１５のサンプリング周波数（データレート）ｆ0 はｆｓとなり、間引き部１５を除いてはその２倍の２ｆｓのサンプリング周波数（データレート）（ｆｉ＝２ｆｓ）で動作させる。また、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ６1 、６3 は、そのサンプリング周波数（データレート）が２ｆｓであるので、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’において、間引き部１５のサンプリング周波数（データレート）ｆ0 は２ｆｓとなり、間引き部１５を除いてはその２倍の４ｆｓのサンプリング周波数（データレート）（ｆｉ＝２ｆｓ）で動作させる。
【００７６】
次いで、図１１は、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’とともに、無限インパルス応答デジタル全帯域通過フィルタ１４”の他の構成例を示す回路図であって、図１に図示された各無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 、６1 、６3 に用いて好適なものである。
【００７７】
図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”は、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタに用いられていた間引き部１５を省略するとともに、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４の奇数番目のタップ段１４1 、１４3 、１４5 、１４7 の全てを省略しているものである。そして、この無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）を図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’の出力端子Ｓｏｕｔにおけるサンプリング周波数（データレート）と同じ周波数、すなわち図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数（データレート）の１／２の周波数で動作させている。
【００７８】
図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”を、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ５1 、５3 に用いた場合、その出力サンプリング周波数（データレート）はｆｓになるので、無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）ｆｉもｆｓ（ｆｉ＝ｆｓ）で動作させる。また、図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”を、図１に図示された無限インパルス応答デジタル全帯域通過フィルタ６1 、６3 に用いた場合、その出力サンプリング周波数（データレート）は２ｆｓになるので、無限インパルス応答デジタル全帯域通過フィルタ１４”のサンプリング周波数（データレート）ｆｉも２ｆｓ（ｆｉ＝２ｆｓ）で動作させる。
【００７９】
ここで、図３に図示された無限インパルス応答デジタル全帯域通過フィルタ１４と、図１０に図示された無限インパルス応答デジタル全帯域通過フィルタ１４’とを比較すると、明らかに前者に比べて後者は、回路素子が削減されており、しかも、無限インパルス応答デジタル全帯域通過フィルタ１４’のサンプリング周波数が無限インパルス応答デジタル全帯域通過フィルタ１４の１／２になるので、より低電力消費を達成できる。また、図１１に図示された無限インパルス応答デジタル全帯域通過フィルタ１４”も、同様である。
【００８０】
このように、第１の実施の形態の直交周波数分割多重変調回路によれば、補間器として、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 を有する初段補間器５と、第１及び第２無限インパルス応答デジタル全域通過型フィルタ６1 、６3 を有する次段補間器６とを用いて補間次数４の信号補間を行うことができる。そして、これらの無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 は、そのタップ段数が４タップ段程度のもので足りるので、全体的にロジック回路部の回路規模を、既知のロジック回路部の回路規模に比べて大幅に小型化することができ、直交周波数分割多重変調回路の消費電力を既知のものに比べて大きく低減することができる。
【００８１】
ところで、第１の実施の形態においては、初段補間器５及び次段補間器６に用いられる第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、タップ（信号段）段数が４タップ段のものを用いた例を挙げて説明したが、本発明に用いられる第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 はタップ段数は４タップのものに限られるものでなく、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 において必要とする位相特性に応じて適宜タップ段数を変更することができる。
【００８２】
例えば、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、その周波数帯域が０．０５乃至０．４５ｆｓで、周波数帯域内の位相リップルが±０．５°以内の周波数選択特性を有するものが必要になったとすれば、タップ段数を５つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 、Ｃ8 、Ｃ10を、例えば、Ｃ2 ＝−４．９×１０-1、Ｃ4 ＝−１．１×１０-1、Ｃ6 ＝−４．０×１０-2、Ｃ8 ＝−１．７×１０-2、Ｃ10＝−６．１×１０-3に設定する。
【００８３】
これに対して、第１及び第２無限インパルス応答デジタル全域通過型フィルタ５1 、５3 、６1 、６3 として、その周波数帯域がやや狭い０．１乃至０．４ｆｓにし、その周波数帯域内の位相リップルが±１．５°以内の周波数選択特性を有するもので足りるときには、タップ段数を３つにし、乗算係数発生部の各係数Ｃ2 、Ｃ4 、Ｃ6 を、例えば、Ｃ2 ＝−４．６×１０-1、Ｃ4 ＝−７．１×１０-2、Ｃ6 ＝−１．３×１０-2に設定すればよい。
【００８４】
次に、図１２は、本発明による直交周波数分割多重変調回路の第２の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を３つ用いたことにより、補間次数８の周波数補間を行っている例を示すものである。
【００８５】
図１２に示すように、第２の実施の形態は、第１の実施の形態における次段補間器６と直交変調回路との間に、別の次段補間器１５が接続され、直交変調回路における局部発振器９の発振周波数が３ｆｓ／２に変更されているものである。
【００８６】
この場合、別の次段補間器１５は、９０°移相器を構成する第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（図示記号９０°）１５1 と、第１無限インパルス応答デジタル全域通過型フィルタ１５1 の信号遅延と同じ信号遅延を与える第１デジタル遅延器（図示記号ＤＬ）１５2 と、９０°移相器を構成する第２無限インパルス応答デジタル全域通過型フィルタ（９０°）１５3 と、第２無限インパルス応答デジタル全域通過型フィルタ１５3 の信号遅延と同じ信号遅延を与える第２デジタル遅延器（ＤＬ）１５4 と、１８０°移相器（図示記号１８０°）１５5 と、第１の１回路２接点スイッチ１５6 と第２の１回路２接点スイッチ１５7 とからなっている。そして、これらの構成要素１５1 乃至１５7 の接続状態は、次段補間器６の対応する構成要素６1 乃至６7 の接続状態と全く同じである。なお、図１２において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【００８７】
また、図１３は、図１２に図示された直交周波数分割多重変調回路の出力回路部分に得られる信号波形（周波数スペクトラム）図である。
【００８８】
この第２の実施の形態における別の次段補間器１５の動作は、基本的に、そのサンプリング周波数が次段補間器６のサンプリング周波数２ｆｓの２倍の周波数４ｆｓになっている点が異なっているだけで、その他の動作は次段補間器６の動作と同じである。すなわち、サンプリング周波数２ｆｓの同相シリアル信号及び直交シリアル信号が供給されると、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、そのサンプリング周波数２ｆｓの２倍の周波数４ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、同相信号乗算器７Ｉ及び直交信号乗算器７Ｑに供給される。このときにおいても、別の次段補間器１５においては、信号変化が滑らかになるような信号補間が行われるので、図１３に図示の周波数スペクトラムＩの波形に示されるように、サンプリング周波数ｆｓの８倍の周波数８ｆｓで出力しても、周波数４．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００８９】
次いで、同相信号乗算器７Ｉは、サンプリング周波数８ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの３／２倍の周波数３ｆｓ／２の同相信号とを乗算する。同じように、直交信号乗算器７Ｑは、サンプリング周波数８ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの３／２倍の周波数３ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、図１３に図示の周波数スペクトラムＪの波形に示されるように、ＯＦＤＭ変調信号の中心周波数が３ｆｓ／２だけ高域側にシフトされた周波数２ｆｓになり、４ｆｓのサンプリング周波数で出力される。
【００９０】
そして、第２の実施の形態における前記構成部分以外の構成部分の動作は、第１の実施の形態における対応する構成部分の動作と同じであるので、第２の実施の形態における他の動作については、これ以上の説明を省略する。また、第２の実施の形態により得られる作用効果は、第１の実施の形態により得られる作用効果と殆ど同じである。このため、第２の実施の形態の作用効果についても、これ以上の説明を省略する。
【００９１】
続く、図１４は、本発明による直交周波数分割多重変調回路の第３の実施の形態を示すもので、その要部構成を示すブロック図であり、補間次数２の補間器を１つ用いたことにより、補間次数２の周波数補間を行っている例を示すものである。
【００９２】
図１４において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。
【００９３】
この第３の実施の形態は、補間手段として前段補間器５だけを用いているもので、この前段補間器５の動作は、基本的に、第１の実施の形態による前段補間器５の動作と同じである。すなわち、前段補間器５には、サンプリング周波数ｆｓの同相シリアル信号及び直交シリアル信号（変調信号）が入力され、同相シリアル信号及び直交シリアル信号に対して信号補間を行い、サンプリング周波数ｆｓの２倍の周波数２ｆｓの同相シリアル補間信号及び直交シリアル補間信号を出力し、次段補間器６に供給される。このとき、初段補間器５は、信号変化が滑らかになるような信号補間が行われるので、図２に図示の周波数スペクトラムＦの波形に示されるように、サンプリング周波数ｆｓの２倍の周波数２ｆｓで出力しても、周波数１．５ｆｓを中心とする周波数帯域内に高調波が発生しない。
【００９４】
この後、同相信号乗算器７Ｉは、サンプリング周波数２ｆｓの同相シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の同相信号とを乗算する。また、直交信号乗算器７Ｑは、サンプリング周波数２ｆｓの直交シリアル補間信号と、サンプリング周波数ｆｓの半分の周波数ｆｓ／２の直交信号とを乗算する。この乗算の結果、同相シリアル補間信号及び直交シリアル補間信号は、ＯＦＤＭ変調信号の中心周波数がｆｓ／２だけ高域側にシフトされた周波数ｆｓになり、２ｆｓのサンプリング周波数で出力される。
【００９５】
加算器１０は得られた同相シリアル補間信号及び直交シリアル補間信号を加算し、デジタル−アナログ変換器１１は加算したシリアル補間信号をアナログ信号に変換してアナログ信号出力端子１３に供給する。その結果、アナログ信号出力端子１３からは、ＯＦＤＭ変調された信号成分を持ち、かつ、次数２で信号補間されたシリアル補間信号が出力される。
【００９６】
ところで、前記第１乃至第３の実施の形態においては、補間次数４の信号補間、補間次数８の信号補間、補間次数２の信号補間をそれぞれ行っている例を挙げて説明したが、本発明による信号補間の補間次数は、４、８、２の場合に限られるものでなく、２の指数乗２N （２、４、８、１６、… …等）の補間次数の信号補間を行うような使用状態であればよく、その補間次数に応じて従属接続される補間器の数を選択すればよいものである。
【００９８】
【発明の効果】
このように、請求項１に記載の発明によれば、補間手段は、補間次数２で補間する１つ以上の補間器によって形成し、１つ以上の補間器により時間的に離散したサンプル信号の間で波形が滑らかに変化するように補間されるので、１つ以上の補間器において変調信号の中心周波数の３倍の周波数を中心とする信号帯域に高調波が生じることがなく、有効に高調波の発生を抑圧することができるとともに、補間次数２で補間する１つ以上の補間器に、無限インパルス応答デジタル全域通過型フィルタとその無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを用いているので、この無限インパルス応答デジタル全域通過型フィルタのタップ段数、既知の補間器で用いている有限インパルス応答デジタル低域通過型フィルタのタップ段数よりも大幅に少なくすることが可能になり、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を避けることができるという効果がある。
【００９９】
また、請求項２及び３に記載の発明によれば、請求項１に記載の発明によって得られる効果に加えて、無限インパルス応答デジタル全域通過型フィルタのタップ段数を、請求項１に記載の発明に用いている信号処理部のタップ段数に比べて、有限インパルス応答デジタル低域通過型フィルタのタップ段数をさらに少なくすることが可能になり、無限インパルス応答デジタル全域通過型フィルタの構成がより簡素化されるとともに、ロジック回路部の回路規模が増大することなく、直交周波数分割多重変調回路の消費電力の増大を確実に回避することができるという効果がある。
【図面の簡単な説明】
【図１】本発明による直交周波数分割多重変調回路の第１の実施の形態であって、その要部構成を示すブロック図である。
【図２】図１に図示された直交周波数分割多重変調回路の各部に得られる信号波形図である。
【図３】無限インパルス応答デジタルフィルタの具体的構成の一例を示す回路図である。
【図４】無限インパルス応答デジタルフィルタの位相の変化状態を説明するための説明図である。
【図５】無限インパルス応答デジタルフィルタにおいてその周波数通過帯域内に発生する位相勾配数を変化させたときの位相の変化状態示す特性図である。
【図６】図５に図示された無限インパルス応答デジタルフィルタにおける周波数通過帯域内の位相差の変化状態を示す特性図である。
【図７】無限インパルス応答デジタルフィルタにおいて、位相勾配数をパラメータとしたときの群遅延の変化状態を示す特性図である。
【図８】無限インパルス応答デジタルフィルタにおいて、発生する位相勾配数と信号処理段におけるタップ段数とを決めたとき、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図９】図８に図示された位相勾配数に１を加えた数を係数の数とした場合に、乗算係数発生部に設定される係数値の一例を示す一覧表である。
【図１０】図９に示されるような係数値を設定した場合の同相信号補間器や直交信号補間器に用いられる無限インパルス応答デジタル全域通過型フィルタの構成の一例を示す回路図である。
【図１１】図９に示されるような係数値を設定した場合の同相信号補間器や直交信号補間器に用いられる無限インパルス応答デジタル全域通過型フィルタの構成の他の例を示す回路図である。
【図１２】本発明による直交周波数分割多重変調回路の第２の実施の形態であって、その要部構成を示すブロック図である。
【図１３】図１２に図示された直交周波数分割多重変調回路の出力回路部分に得られる信号波形図である。
【図１４】本発明による直交周波数分割多重変調回路の第２の実施の形態であって、その要部構成を示すブロック図である。
【図１５】既知の直交周波数分割多重変調回路の構成の一例を示すブロック図である。
【図１６】図１５に図示された直交周波数分割多重変調回路の各部に得られる信号波形図である。
【図１７】同相信号補間器及び直交信号補間器に用いられる有限インパルス応答デジタル低域通過型フィルタの基本回路例を示す回路図である。
【符号の説明】
１ デジタル変調器
２ シリアル−パラレル変換器（Ｓ／Ｐ）
３ 逆フーリエ変換器（ＩＦＦＴ）
４ パラレル−シリアル変換器（Ｐ／Ｓ）
５ 初段補間器
５1 、６1 、１５1 、 第１無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）
５2 、６2 、１５2 第１デジタル遅延器（ＤＬ）
５3 、６3 、１５3 第２無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ（９０°）
５4 、６4 、１５4 第２デジタル遅延器（ＤＬ）
５5 、６5 、１５5 １８０°移相器（１８０°）
５6 、６6 、１５6 第１の１回路２接点スイッチ
５7 、６7 、１５7 第２の１回路２接点スイッチ
６ 次段補間器
７Ｉ 同相信号乗算器
７Ｑ 直交信号乗算器
８ 局部発振器
９ ９０°移相器（９０°）
１０ 加算器
１１ デジタル−アナログ変換器（Ｄ／Ａ）
１２ デジタルデータ入力端子
１３ アナログ信号出力端子
１４、１４’、１４’ 無限インパルス応答（ＩＩＲ）デジタル全域通過型フィルタ
１５ 別の次段補間器
Claims (3)
- デジタル変調信号をサンプリング周波数の１／２の周波数を中心とした複数個のサブキャリアにマッピングして逆フーリエ変換を行い、複数個の逆フーリエ変換信号を出力する逆フーリエ変換手段と、前記複数個の逆フーリエ変換信号を、同相信号及び直交信号別に順次補間次数２で補間する１つ以上の縦続接続された補間器からなる補間手段と、前記補間手段から出力された同相補間信号及び直交補間信号を直交変調する直交変調手段とからなり、前記各補間器は、同相信号または直交信号を９０°移相する無限インパルス応答デジタル全域通過型フィルタと、前記直交信号または同相信号を前記無限インパルス応答デジタル全域通過型フィルタの信号遅延分だけ遅延するデジタル遅延回路とを有していることを特徴とする直交周波数分割多重変調回路。
- 前記無限インパルス応答デジタル全域通過型フィルタは、縦続接続された３以上の任意の整数ｎ段の信号処理部からなり、前記信号処理部のそれぞれが第１遅延部、第２遅延部、加算部、乗算部、乗算係数発生部を有し、前記信号処理部の動作周波数が前記無限インパルス応答デジタル全域通過型フィルタの信号出力周波数の２倍であり、前記信号処理部の動作周波数の１／４の周波数を中心とする信号帯域内に生じる位相勾配数がｎ−１になるように前記各部の定数を設定することを特徴とする請求項１に記載の直交周波数分割多重変調回路。
- 前記無限インパルス応答デジタル全域通過型フィルタは、出力側から偶数段目の信号処理部だけを備え、前記動作周波数の１／２の周波数で動作させることを特徴とする請求項２に記載の直交周波数分割多重変調回路。
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