JP7317151B2 - 複素乗算回路 - Google Patents

Description

本開示は、複素乗算回路に関する。

デジタル信号処理回路では、相関検出、位相回転および検波などの各種処理を実行するために、多数の複素乗算回路が用いられている。複素乗算回路は、基本的に、４個の乗算器、１個の加算器および１個の減算器により構成されている（例えば、特開２０１９－８３５５６号公報（特許文献１）参照）。

特開２０１９－８３５５６号公報

一般的に、乗算器は、加算器および減算器と比較してハードウェア量が大きいため、多数の複素乗算回路を実装することは、ＬＳＩ（大規模集積回路）の回路規模、消費電力およびコストを増大させる支配的な要因となっている。

特許文献１では、複素数Ｘおよび複素数Ｃの複素乗算と、複素数Ｘおよび複素数Ｃの複素共役の複素乗算とを、単一の複素乗算回路を共用して実行する構成となっている。しかしながら、複素乗算回路には依然として４個の乗算器が内蔵されており、回路規模の削減には改善の余地がある。

本開示は上記のような課題を解決するためになされたものであって、本開示の目的は、回路規模を削減することができる複素乗算回路を提供することである。

本開示に係る複素乗算回路は、第１の複素数および第２の複素数を乗算する。第１の複素数は、第１の実数部および第１の虚数部を有する。第２の複素数は、第２の実数部および第２の虚数部を有する。複素乗算回路は、第１の実数部および第１の虚数部を時分割多重した第１の多重信号を生成する第１の多重回路と、第２の実数部および第２の虚数部を時分割多重した第２の多重信号を生成する第２の多重回路と、第１の多重信号および第２の多重信号の積差演算を行なう積差演算回路と、第１の実数部および第２の実数部を時分割多重した第３の多重信号を生成する第３の多重回路と、第２の虚数部および第１の虚数部を時分割多重した第４の多重信号を生成する第４の多重回路と、第３の多重信号および第４の多重信号の積和演算を行なう積和演算回路と、積差演算回路の出力値および積和演算回路の出力値を時分割多重した第５の多重信号を生成する第５の多重回路とを備える。

本開示によれば、回路規模を削減することができる複素乗算回路を提供することができる。

実施の形態１に係る複素乗算回路の構成を示す図である。 図１に示した複素乗算回路の動作を示すタイムチャートである。 図１に示した複素乗算回路の動作を示すタイムチャートである。 従来の複素乗算回路の構成を示す図である。 ＦＰＧＡに内蔵されている一般的なＤＳＰ専用回路の構成例を示す図である。 実施の形態３に係る複素乗算回路の構成を示す図である。 図６に示した複素乗算回路の動作を示すタイムチャートである。 図６に示した複素乗算回路の動作を示すタイムチャートである。 図６に示した複素乗算回路の動作を示すタイムチャートである。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付してその説明は原則的に繰返さないものとする。

実施の形態１．
＜複素乗算回路の構成＞
図１は、実施の形態１に係る複素乗算回路の構成を示す図である。実施の形態１に係る複素乗算回路は、２つの複素数の入力を受け、この２つの複素数を乗算した値を出力するように構成される。

図１に示すように、実施の形態１に係る複素乗算回路１００は、第１入力信号Ｘおよび第２入力信号Ｃの入力を受ける。第１入力信号Ｘは、複素数であり、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）によって、Ｘ＝Ｒｅ（Ｘ）＋Ｉｍ（Ｘ）ｉの形に表される（ｉは虚数単位）。第１入力信号Ｘは、予め定められた周期でＸ０，Ｘ１，Ｘ２，・・・の順に変化する。第２入力信号Ｃは、複素数であり、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）によって、Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉの形に表される。第２入力信号Ｃは、第１入力信号Ｘに同期してＣ０，Ｃ１，Ｃ２，・・・の順に変化する。複素乗算回路１００は、第１入力信号Ｘおよび第２入力信号Ｃを乗算し、乗算値である信号Ｑ（＝ＸＣ）を出力する。第１入力信号Ｘは「第１の複素数」の一実施例に対応し、第２入力信号Ｃは「第２の複素数」の一実施例に対応する。

具体的には、複素乗算回路１００は、多重回路１～５と、積差演算回路６と、積和演算回路７と、フリップフロップ８と、クロック生成回路９とを備える。

多重回路１は、第１入力信号Ｘの実数部Ｒｅ（Ｘ）と、第１入力信号Ｘの虚数部Ｉｍ（Ｘ）とを受ける。多重回路１は、入力された実数部Ｒｅ（Ｘ）と虚数部Ｉｍ（Ｘ）とを時分割多重して多重信号ＸＩを出力する。具体的には、多重回路１は、セレクタ１０と、フリップフロップ１２とを有する。セレクタ１０は、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）の入力を受ける。セレクタ１０は、第２クロック信号ＣＬＫ２の論理（立上りおよび立下り）に応じて、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）を時分割多重し、多重信号Ｘを出力する。多重回路１は「第１の多重回路」の一実施例に対応する。

なお、第２クロック信号ＣＬＫ２は、クロック生成回路９により生成される。クロック生成回路９は、周波数ｆ［Ｈｚ］の第１クロック信号ＣＬＫ１を受ける。第１クロック信号ＣＬＫ１の周波数ｆ［Ｈｚ］は、入力信号Ｘ，Ｃの周波数の２倍に相当する。クロック生成回路９は、周波数ｆ［Ｈｚ］の第１クロック信号ＣＬＫ１を分周することにより、周波数ｆ／２［Ｈｚ］の第２クロック信号ＣＬＫ２を生成する。

セレクタ１０は、第２クロック信号ＣＬＫ２の立上りのタイミングで虚数部Ｉｍ（Ｘ）を出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで実数部Ｒｅ（Ｘ）を出力する。すなわち、セレクタ１０から出力される多重信号Ｘには、第１クロック信号ＣＬＫ１と同じ周期で実数部Ｒｅ（Ｘ）と虚数部Ｉｍ（Ｘ）とが交互に現れる。フリップフロップ１２は、セレクタ１０から出力される多重信号Ｘを受け、第１クロック信号ＣＬＫ１を受ける。フリップフロップ１２は、Ｄフリップフロップであり、入力信号（多重信号Ｘ）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号ＸＩを出力する。

多重回路２は、第２入力信号Ｃの実数部Ｒｅ（Ｃ）と、第２入力信号Ｃの虚数部Ｉｍ（Ｃ）とを受ける。多重回路２は、入力された実数部Ｒｅ（Ｃ）と虚数部Ｉｍ（Ｃ）とを時分割多重して多重信号ＣＩを出力する。多重回路２は「第２の多重回路」の一実施例に対応する。

具体的には、多重回路２は、セレクタ２０と、フリップフロップ２２とを有する。セレクタ２０は、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）の入力を受ける。セレクタ２０は、第２クロック信号ＣＬＫ２の論理に応じて、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）を時分割多重し、多重信号Ｃを出力する。具体的には、セレクタ２０は、第２クロック信号ＣＬＫ２の立上りのタイミングで虚数部Ｉｍ（Ｃ）を出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで実数部Ｒｅ（Ｃ）を出力する。すなわち、セレクタ２０から出力される多重信号Ｃには、第１クロック信号ＣＬＫ１と同じ周期で実数部Ｒｅ（Ｃ）と虚数部Ｉｍ（Ｃ）とが交互に現れる。フリップフロップ２２は、Ｄフリップフロップであり、入力信号（多重信号Ｃ）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号ＣＩを出力する。

積差演算回路６は、多重回路１から多重信号ＸＩを受け、多重回路２から多重信号ＣＩを受ける。積差演算回路６は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩおよび多重信号ＣＩを乗算する。積差演算回路６はさらに、今回の周期において取得された乗算値Ｂと、前回の周期において取得された乗算値Ａから乗算値Ｂを減算した値Ａ－Ｂとを時分割多重し、多重信号Ｑ１を出力する。積差演算回路６は「積差演算回路」の一実施例に対応する。

具体的には、積差演算回路６は、乗算器６０と、減算器６２と、セレクタ６４と、フリップフロップ６６とを有する。乗算器６０は、多重信号ＸＩおよび多重信号ＣＩを乗算し、乗算値Ｂ（＝ＣＩＸＩ）を出力する。乗算器６０の出力信号Ｂは、減算器６２およびセレクタ６４に入力される。乗算器６０は「第１の乗算器」の一実施例に対応する。

減算器６２は、乗算器６０の出力信号Ｂおよびフリップフロップ６６の出力信号Ａを受ける。減算器６２は、出力信号Ａから出力信号Ｂを減算し、減算値Ａ－Ｂを出力する。減算器６２の出力信号Ａ－Ｂはセレクタ６４に入力される。減算器６２は「減算器」の一実施例に対応する。

セレクタ６４は、乗算器６０の出力信号Ｂおよび減算器６２の出力信号Ａ－Ｂの入力を受ける。セレクタ６４は、第２クロック信号ＣＬＫ２の論理に応じて、これら２つの入力信号を時分割多重し、多重信号を出力する。具体的には、セレクタ６４は、第２クロック信号ＣＬＫ２の立上りのタイミングで乗算器６０の出力信号Ｂを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで減算器６２の出力信号Ａ－Ｂを出力する。すなわち、セレクタ６４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｂと、減算値Ａ－Ｂとが交互に現れる。フリップフロップ６６は、Ｄフリップフロップであり、入力信号（セレクタ６４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｑ１を出力する。

フリップフロップ８は、Ｄフリップフロップであり、多重回路２から入力される多重信号ＣＩを第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号ＣＩＩを出力する。

多重回路３は、多重回路１から多重信号ＸＩを受け、フリップフロップ８から多重信号ＣＩＩを受ける。多重回路３は、入力された多重信号ＸＩと多重信号ＣＩＩとを時分割多重して多重信号ＸＩ＿ＣＩＩを出力する。具体的には、多重回路３は、セレクタ３０と、フリップフロップ３２とを有する。

セレクタ３０は、多重信号ＸＩおよび多重信号ＣＩＩの入力を受ける。セレクタ３０は、第２クロック信号ＣＬＫ２の論理に応じて、多重信号ＸＩおよび多重信号ＣＩＩを時分割多重し、多重信号を出力する。具体的には、セレクタ３０は、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号ＸＩを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号ＣＩＩを出力する。すなわち、セレクタ３０から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で多重信号ＸＩと多重信号ＣＩＩとが交互に現れる。フリップフロップ３２は、Ｄフリップフロップであり、セレクタ３０からの入力信号を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号ＸＩ＿ＣＩＩを出力する。フリップフロップ８および多重回路３は「第３の多重回路」の一実施例に対応する。

多重回路４は、多重回路２から多重信号Ｃを受け、多重回路１から多重信号ＸＩを受ける。多重回路４は、入力された多重信号Ｃと多重信号ＸＩとを時分割多重して多重信号Ｃ＿ＸＩを出力する。具体的には、多重回路４は、セレクタ４０と、フリップフロップ４２とを有する。

セレクタ４０は、多重信号ＸＩおよび多重信号Ｃの入力を受ける。セレクタ４０は、第２クロック信号ＣＬＫ２の論理に応じて、多重信号Ｃおよび多重信号ＸＩを時分割多重し、多重信号を出力する。具体的には、セレクタ４０は、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｃを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号ＸＩを出力する。すなわち、セレクタ４０から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で多重信号Ｃと多重信号ＸＩとが交互に現れる。フリップフロップ４２は、Ｄフリップフロップであり、セレクタ４０からの入力信号を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｃ＿ＸＩを出力する。多重回路４は「第４の多重回路」の一実施例に対応する。

積和演算回路７は、多重回路３から多重信号ＸＩ＿ＣＩＩを受け、多重回路４から多重信号Ｃ＿ＸＩを受ける。積和演算回路７は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算する。積和演算回路７はさらに、今回の周期において取得された乗算値Ｃと、前回の周期において取得された乗算値Ｄと乗算値Ｃとを加算した値Ｃ＋Ｄとを時分割多重し、多重信号Ｑ０を出力する。積和演算回路７は「積和演算回路」の一実施例に対応する。

具体的には、積和演算回路７は、乗算器７０と、加算器７２と、セレクタ７４と、フリップフロップ７６とを有する。乗算器７０は、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算し、乗算値Ｃ（＝ＸＩ＿ＣＩＩ・Ｃ＿ＸＩ）を出力する。乗算器７０の出力信号Ｃは、加算器７２およびセレクタ７４に入力される。乗算器７０は「第２の乗算器」の一実施例に対応する。

加算器７２は、乗算器７０の出力信号Ｃおよびフリップフロップ７６の出力信号Ｄを受ける。加算器７２は、出力信号Ｃおよび出力信号Ｄを加算し、加算結果Ｃ＋Ｄを出力する。加算器７２の出力信号Ｃ＋Ｄはセレクタ７４に入力される。加算器７２は「加算器」の一実施例に対応する。

セレクタ７４は、乗算器７０の出力信号Ｃおよび加算器７２の出力信号Ｃ＋Ｄの入力を受ける。セレクタ７４は、第２クロック信号ＣＬＫ２の論理に応じて、これら２つの入力信号を時分割多重し、多重信号を出力する。具体的には、セレクタ７４は、第２クロック信号ＣＬＫ２の立上りのタイミングで加算器７２の出力信号Ｃ＋Ｄを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで乗算器７０の出力信号Ｃを出力する。すなわち、セレクタ７４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で加算値Ｃ＋Ｄと、乗算値Ｃとが交互に現れる。フリップフロップ７６は、Ｄフリップフロップであり、入力信号（セレクタ７４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｑ０を出力する。

多重回路５は、積差演算回路６から多重信号Ｑ１を受け、積和演算回路７から多重信号Ｑ０を受ける。多重回路５は、入力された多重信号Ｑ１と多重信号Ｑ０とを時分割多重して、多重信号Ｑを出力する。多重回路５は「第５の多重回路」の一実施例に対応する。

具体的には、多重回路５は、セレクタ５０と、フリップフロップ５２とを有する。セレクタ５０は、多重信号Ｑ１および多重信号Ｑ０の入力を受けると、第２クロック信号ＣＬＫ２の論理に応じて、多重信号Ｑ１および多重信号Ｑ０を時分割多重し、多重信号を出力する。具体的には、セレクタ５０は、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｑ１を出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号Ｑ０を出力する。すなわち、セレクタ５０から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で多重信号Ｑ１と多重信号Ｑ０とが交互に現れる。フリップフロップ５２は、Ｄフリップフロップであり、セレクタ５０からの入力信号を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｑを出力する。多重信号Ｑは、複素乗算回路１００の出力信号であり、複素数である第１入力信号Ｘおよび第２入力信号Ｃの乗算値に相当する。

＜複素乗算回路の動作＞
次に、実施の形態１に係る複素乗算回路１００の動作を説明する。

図２および図３は、図１に示した複素乗算回路１００の動作を示すタイムチャートである。図２には上から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）の波形が示される。図２にはまた、多重回路１にて生成される多重信号Ｘおよび多重信号ＸＩ、多重回路２にて生成される多重信号Ｃおよび多重信号ＣＩ、フリップフロップ８にて生成される多重信号ＣＩＩ、多重回路３にて生成される多重信号ＸＩ＿ＣＩＩ、ならびに多重回路４にて生成される多重信号Ｃ＿ＸＩの波形が示される。図２にはさらに、積差演算回路６にて生成される多重信号Ｑ１、積和演算回路７にて生成される多重信号Ｑ０、および多重回路５にて生成される多重信号Ｑの波形が示される。図３には、図２のタイムチャートからクロック信号ＣＬＫ１，ＣＬＫ２、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、ならびに多重信号Ｑ１，Ｑ０，Ｑの波形を抽出して示す。

図２に示すように、第１入力信号Ｘは、複素数Ｘ_ｎ（ｎは０以上の整数）であり、実数部Ｒｅ（Ｘ_ｎ）および虚数部Ｉｍ（Ｘ_ｎ）を有する。第２入力信号Ｃは、複素数Ｃ_ｎであり、実数部Ｒｅ（Ｃ_ｎ）および虚数部Ｉｍ（Ｃ_ｎ）を有する。第１入力信号Ｘは、予め定められた周期でＸ_０，Ｘ_１，Ｘ_２，・・・の順に変化する。したがって、実数部Ｒｅ（Ｘ）はＲｅ（Ｘ_０），Ｒｅ（Ｘ_１），Ｒｅ（Ｘ_２），・・・の順に変化し、虚数部Ｉｍ（Ｘ）はＩｍ（Ｘ_０），Ｉｍ（Ｘ_１），Ｉｍ（Ｘ_２），・・・の順に変化する。

第２入力信号Ｃは、第１入力信号Ｘに同期してＣ_０，Ｃ_１，Ｃ_２，・・・の順に変化する。したがって、実数部Ｒｅ（Ｃ）はＲｅ（Ｃ_０），Ｒｅ（Ｃ_１），Ｒｅ（Ｃ_２），・・・の順に変化し、虚数部Ｉｍ（Ｃ）はＩｍ（Ｃ_０），Ｉｍ（Ｃ_１），Ｉｍ（Ｃ_２），・・・の順に変化する。

第１クロック信号ＣＬＫ１は、第１入力信号Ｘおよび第２入力信号Ｃの周波数の２倍の周波数ｆ［Ｈｚ］を有する。第２クロック信号ＣＬＫ２は、周波数ｆ／２［Ｈｚ］を有する。第１クロック信号ＣＬＫ１は、フリップフロップ８，１２，２２，３２，４２，５２，６６，７６に与えられる。第２クロック信号ＣＬＫ２は、セレクタ１０，２０，３０，４０，５０，６４，７４に与えられる。

多重回路１において、セレクタ１０は、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで実数部Ｒｅ（Ｘ）を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで虚数部Ｉｍ（Ｘ）を出力する。よって、セレクタ１０から出力される多重信号Ｘは、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｘ_０），虚数部Ｉｍ（Ｘ_０），実数部Ｒｅ（Ｘ_１），虚数部Ｉｍ（Ｘ_１），・・・の順に変化する。すなわち、多重信号Ｘには、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）が交互に現れる。フリップフロップ１２は、多重信号Ｘを第１クロック信号ＣＬＫ１の１周期遅延させた多重信号ＸＩを出力する。

多重回路２において、セレクタ２０は、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで実数部Ｒｅ（Ｃ）を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで虚数部Ｉｍ（Ｃ）を出力する。よって、セレクタ２０から出力される多重信号Ｃは、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｃ_０），虚数部Ｉｍ（Ｃ_０），実数部Ｒｅ（Ｃ_１），虚数部Ｉｍ（Ｃ_１），・・・の順に変化する。すなわち、多重信号Ｃには、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）が交互に現れる。フリップフロップ２２は、多重信号Ｃを第１クロック信号ＣＬＫ１の１周期遅延させた多重信号ＣＩを出力する。

フリップフロップ８は、多重回路２から与えられる多重信号ＣＩをさらに第１クロック信号ＣＬＫ１の１周期遅延させた多重信号ＣＩＩを出力する。

多重回路３において、セレクタ３０は、多重信号ＸＩおよび多重信号ＣＩＩの入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号ＣＩＩを出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号ＸＩを出力する。よって、セレクタ３０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩおよび多重信号ＣＩＩが交互に現れる。フリップフロップ３２は、セレクタ３０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号ＸＩ＿ＣＩＩを出力する。図２に示すように、多重信号ＸＩ＿ＣＩＩは、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩ（＝実数部Ｒｅ（Ｘ_０）），多重信号ＣＩＩ（＝実数部Ｒｅ（Ｃ_０）），多重信号ＸＩ（＝実数部Ｒｅ（Ｘ_１）），多重信号ＣＩＩ（＝実数部Ｒｅ（Ｃ_１）），・・・の順に変化する。すなわち、多重信号ＸＩ＿ＣＩＩは、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および第２入力信号Ｃの実数部Ｒｅ（Ｃ）を時分割多重した多重信号となる。

多重回路４において、セレクタ４０は、多重信号Ｃおよび多重信号ＸＩの入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号ＸＩを出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｃを出力する。よって、セレクタ４０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号Ｃおよび多重信号ＸＩが交互に現れる。フリップフロップ４２は、セレクタ４０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｃ＿ＸＩを出力する。図２に示すように、多重信号Ｃ＿ＸＩは、第１クロック信号ＣＬＫ１に同期して、多重信号Ｃ（＝虚数部Ｉｍ（Ｃ_０）），多重信号ＸＩ（＝虚数部Ｉｍ（Ｘ_０）），多重信号Ｃ（＝虚数部Ｉｍ（Ｃ_１）），多重信号ＸＩ（＝虚数部Ｉｍ（Ｘ_１）），・・・の順に変化する。すなわち、多重信号Ｃ＿ＸＩは、第２入力信号Ｃの虚数部Ｉｍ（Ｃ）および第１入力信号Ｘの虚数部Ｉｍ（Ｘ）を時分割多重した多重信号となる。

積差演算回路６は、多重信号ＸＩおよび多重信号ＣＩの入力を受ける。上述したように、多重信号ＸＩは、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）を時分割多重した多重信号である。多重信号ＣＩは、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）を時分割多重した多重信号である。

積差演算回路６において、乗算器６０は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩおよび多重信号ＣＩを乗算する。乗算器６０の乗算値Ｂには、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｘ）および実数部Ｒｅ（Ｃ）の乗算値と、虚数部Ｉｍ（Ｘ）および虚数部Ｉｍ（Ｃ）の乗算値とが交互に現れる。減算器６２は、前回の周期において取得された乗算値Ａから今回の周期において取得された乗算値Ｂを減算する。

セレクタ６４は、第２クロック信号ＣＬＫ２の立上りのタイミングで乗算器６０の乗算値Ｂを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで減算器６２の減算値Ａ－Ｂを出力する。セレクタ６４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｂと、減算値Ａ－Ｂとが交互に現れる。フリップフロップ６６は、入力信号（セレクタ６４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑ１を出力する。

図２および図３に示すように、多重信号Ｑ１は、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｃ_０）および実数部Ｒｅ（Ｘ_０）の乗算値［Ｒｅ（Ｃ_０）Ｒｅ（Ｘ_０）］，乗算値［Ｒｅ（Ｃ_０）Ｒｅ（Ｘ_０）］から虚数部Ｉｍ（Ｃ_０）および虚数部Ｉｍ（Ｘ_０）の乗算値［Ｉｍ（Ｃ_０）Ｉｍ（Ｉ_０）］を減算した値｛Ｒｅ（Ｃ_０）Ｒｅ（Ｘ_０）－Ｉｍ（Ｃ_０）Ｉｍ（Ｘ_０）｝，実数部Ｒｅ（Ｘ_１）および実数部Ｒｅ（Ｃ_１）の乗算値［Ｒｅ（Ｃ_１）Ｒｅ（Ｘ_１）］，乗算値［Ｒｅ（Ｃ_１）Ｒｅ（Ｘ_１）］から虚数部Ｉｍ（Ｃ_１）および虚数部Ｉｍ（Ｃ_１）の乗算値［Ｉｍ（Ｘ_１）Ｉｍ（Ｃ_１）］を減算した値｛Ｒｅ（Ｃ_１）Ｒｅ（Ｘ_１）－Ｉｍ（Ｃ_１）Ｉｍ（Ｘ_１）｝，・・・の順に変化する。すなわち、多重信号Ｑ１は、実数部Ｒｅ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値［Ｒｅ（Ｃ）Ｒｅ（Ｘ）］と、実数部Ｒｅ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値から虚数部Ｉｍ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値を減算した値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）－Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝とを時分割多重した多重信号となる。

積和演算回路７は、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩの入力を受ける。上述したように、多重信号ＸＩ＿ＣＩＩは、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および第２入力信号Ｃの実数部Ｒｅ（Ｃ）を時分割多重した多重信号である。多重信号Ｃ＿ＸＩは、第２入力信号Ｃの虚数部Ｉｍ（Ｃ）および第１入力信号Ｘの虚数部Ｉｍ（Ｘ）を時分割多重した多重信号である。

積和演算回路７において、乗算器７０は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算する。乗算器７０の乗算値Ｃには、第１クロック信号ＣＬＫ１に同期して、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値と、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値とが交互に現れる。加算器７２は、前回の周期において取得された乗算値Ｄと今回の周期において取得された乗算値Ｃとを加算する。

セレクタ７４は、第２クロック信号ＣＬＫ２の立下りのタイミングで乗算器７０の乗算値Ｃを出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで加算値Ｃ＋Ｄを出力する。セレクタ７４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｃと、加算値Ｃ＋Ｄとが交互に現れる。フリップフロップ７６は、入力信号（セレクタ７４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑ０を出力する。

図２および図３に示すように、多重信号Ｑ０は、第１クロック信号ＣＬＫ１に同期して、虚数部Ｉｍ（Ｃ_０）および実数部Ｒｅ（Ｘ_０）の乗算値［Ｉｍ（Ｃ_０）Ｒｅ（Ｘ_０）］，乗算値［Ｉｍ（Ｃ_０）Ｒｅ（Ｘ_０）］に実数部Ｒｅ（Ｃ_０）および虚数部Ｉｍ（Ｘ_０）の乗算値［Ｒｅ（Ｃ_０）Ｉｍ（Ｘ_０）］を加算した値｛Ｉｍ（Ｃ_０）Ｒｅ（Ｘ_０）＋Ｒｅ（Ｃ_０）Ｉｍ（Ｘ_０）｝，虚数部Ｉｍ（Ｃ_１）および実数部Ｒｅ（Ｘ_１）の乗算値［Ｉｍ（Ｃ_１）Ｒｅ（Ｘ_１）］，乗算値［Ｉｍ（Ｃ_１）Ｒｅ（Ｘ_１）］に実数部Ｒｅ（Ｃ_１）および虚数部Ｉｍ（Ｘ_１）の乗算値［Ｒｅ（Ｃ_１）Ｉｍ（Ｘ_１）］を加算した値｛Ｉｍ（Ｃ_１）Ｒｅ（Ｘ_１）＋Ｒｅ（Ｃ_１）Ｉｍ（Ｘ_１）｝，・・・の順に変化する。すなわち、多重信号Ｑ０は、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値［Ｉｍ（Ｃ）Ｒｅ（Ｘ）］と、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値ならびに実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値を加算した値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）＋Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝とを時分割多重した多重信号となる。

なお、多重信号Ｑ０は、多重信号Ｑ１に対して第１クロック信号ＣＬＫ１の１周期分遅延している。これは、積差演算回路６に入力される多重信号ＸＩ，ＣＩに対して、積和演算回路７に入力される多重信号ＸＩ＿ＣＩＩ，Ｃ＿ＸＩが第１クロック信号ＣＬＫ１の１周期分遅延していることによる。

多重回路５において、セレクタ５０は、多重信号Ｑ１および多重信号Ｑ０の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号Ｑ０を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｑ１を出力する。よって、セレクタ５０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１および多重信号Ｑ０が交互に現れる。フリップフロップ５２は、セレクタ５０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑを出力する。図２および図３に示すように、多重信号Ｑは、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１（＝減算値｛Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）－Ｉｍ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ０（＝加算値｛Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）＋Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ１（＝減算値｛Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）－Ｉｍ（Ｃ１）Ｉｍ（Ｘ１）｝、多重信号Ｑ０（＝加算値｛Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）＋Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）｝），・・・の順に変化する。すなわち、多重信号Ｑは、減算値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）－Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝および加算値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）＋Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝を時分割多重した多重信号となる。

ここで、複素数Ｘおよび複素数Ｃを次式（１），（２）のようにそれぞれ表すと（ｉは虚数単位）、複素数Ｘおよび複素数Ｃの乗算値ＸＣは、次式（３）のように表される。
Ｘ＝Ｒｅ（Ｘ）＋Ｉｍ（Ｘ）ｉ ・・・（１）
Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉ ・・・（２）
ＸＣ＝｛Ｒｅ（Ｘ）Ｒｅ（Ｃ）－Ｉｍ（Ｘ）Ｉｍ（Ｃ）｝＋｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）＋Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝ｉ ・・・（３）
式（３）の右辺と多重信号Ｑとを比較すると、右辺第１項の実数部は多重信号Ｑにおける減算値に対応しており、右辺第２項の虚数部は多重信号Ｑにおける加算値に対応している。すなわち、多重信号Ｑは、複素数Ｘおよび複素数Ｃの乗算値ＸＣの実数部および虚数部を時分割多重した多重信号となっていることが分かる。

以上説明したように、実施の形態１に係る複素乗算回路は、２つの複素数Ｘ，Ｃの各々を実数部および虚数部が時分割多重された多重信号ＸＩ，ＣＩに変換し、生成された２つの多重信号ＸＩ，ＣＩを演算することにより、乗算値ＸＣとして、実数部および虚数部が時分割多重された多重信号Ｑを出力するように構成される。上記構成において、２つの多重信号ＸＩ，ＣＩを演算処理する回路を、２個の乗算器６０，７０と、１個の減算器６２と、１個の加算器７２とを有する構成とすることができる。

図４には、比較のために、従来の複素乗算回路２００の構成を示す。図４を参照して、従来の複素乗算回路２００は、式（１），（２）に示す複素数Ｘおよび複素数Ｃの入力を受けて、式（３）に示す乗算値ＸＣを出力するための構成として、４個の乗算器２０１～２０４と、１個の減算器２０５と、１個の加算器２０６とを有している。

乗算器２０１は、複素数Ｘの実数部Ｒｅ（Ｘ）および複素数Ｃの実数部Ｒｅ（Ｃ）の入力を受け、これら２入力を乗算した値Ｒｅ（Ｘ）Ｒｅ（Ｃ）を出力する。

乗算器２０２は、複素数Ｘの虚数部Ｉｍ（Ｘ）および複素数Ｃの虚数部Ｉｍ（Ｃ）の入力を受け、これら２入力を乗算した値Ｉｍ（Ｘ）Ｉｍ（Ｃ）を出力する。

乗算器２０３は、複素数Ｘの虚数部Ｉｍ（Ｘ）および複素数Ｃの実数部Ｒｅ（Ｃ）を受け、これら２入力を乗算した値Ｉｍ（Ｘ）Ｒｅ（Ｃ）を出力する。

乗算器２０４は、複素数Ｘの実数部Ｒｅ（Ｘ）および複素数Ｃの虚数部Ｉｍ（Ｃ）の入力を受け、これら２入力を乗算した値Ｒｅ（Ｘ）Ｉｍ（Ｃ）を出力する。

減算器２０５は、乗算器２０１の乗算値Ｒｅ（Ｘ）Ｒｅ（Ｃ）から乗算器２０２の乗算値Ｉｍ（Ｘ）Ｉｍ（Ｃ）を減算し、減算値｛Ｒｅ（Ｘ）Ｒｅ（Ｃ）－Ｉｍ（Ｘ）Ｉｍ（Ｃ）｝を出力する。

加算器２０６は、乗算器２０３の乗算値Ｉｍ（Ｘ）Ｒｅ（Ｃ）および乗算器２０４の乗算値Ｒｅ（Ｘ）Ｉｍ（Ｃ）を加算し、加算値｛Ｉｍ（Ｘ）Ｒｅ（Ｃ）＋Ｒｅ（Ｘ）Ｉｍ（Ｃ）｝を出力する。

図４に示す従来の複素乗算回路２００において、減算器２０５の減算値は、複素数Ｘおよび複素数Ｃの乗算値ＸＣの実数部に対応し、加算器２０６の加算値は、乗算値ＸＣの虚数部に対応している。このように従来の複素乗算回路２００は、４個の乗算器と、１個の減算器と、１個の加算器とを有する回路構成を採用している。当該回路構成において、乗算器は、加算器および減算器に比べてハードウェア量が大きい。そのため、相関検出、位相回転および検波などの処理のために多数の複素乗算回路を実装することによって、ＬＳＩの回路規模が大型化するとともに、消費電力およびコストが増大することが懸念される。

本実施の形態１に係る複素乗算回路１００は、２つの複素数の各々の実数部および虚数部を時分割多重した多重信号を演算する構成としたことにより、複素乗算に必要な４つの乗算を２つの乗算器を共用して実行することができる。その結果、従来の複素乗算回路２００に比べて、乗算器の使用個数を減らすことができるため、ＬＳＩが大型かつ高コストになることを抑制することができる。また、ＬＳＩの消費電力の増大を抑制することができる。

実施の形態２．
実施の形態１に係る複素乗算回路１００は、ＦＰＧＡ（Field Programmable Gate Array）およびＡＳＩＣ（Application Specific Integrated Circuit）のいずれにも実装することができる。ただし、複素乗算回路１００において、積差演算回路６および積和演算回路７の各々は、ＦＰＧＡに内蔵されているＤＳＰ（Digital Signal Processor）専用回路によって実現可能に構成されている。

図５は、ＦＰＧＡに内蔵されている一般的なＤＳＰ専用回路の構成例を示す図である。図５に示すように、一般的なＤＳＰ専用回路は、乗算器３００の後段に加算器３０２（または減算器）が配置された構成となっている。図５の例では、積和された演算値がレジスタに保存され、その演算値に対して足し算を繰り返すように構成されている。図１に示した複素乗算回路１００において、積差演算回路６および積和演算回路７は、乗算器の後段に加算器および減算器がそれぞれ配置されており、図５に示すＤＳＰ専用回路と回路構成が共通している。したがって、積差演算回路６および積和演算回路７の各々に、一般的なＤＳＰ専用回路を適用することができる。これにより、ＦＰＧＡに対して複素乗算回路１００を容易に実装することが可能となり、結果的に低コストのＦＰＧＡデバイスでデジタル信号処理を実現することができる。

実施の形態３．
実施の形態１では、第１の複素数および第２の複素数の入力を受け、これら２つの複素数を乗算した値を出力する複素乗算回路の構成例について説明した。

実施の形態３では、上記２つの複素数を乗算した値を出力する動作（複素乗算）と、第１の複素数の複素共役と第２の複素数とを乗算した値を出力する動作（複素共役乗算）とを選択的に実行することが可能な複素乗算回路の構成例について説明する。

＜複素乗算回路の構成＞
図６は、実施の形態３に係る複素乗算回路の構成を示す図である。

図６に示すように、実施の形態３に係る複素乗算回路１００Ａは、図１に示す複素乗算回路１００と同様に、第１入力信号Ｘおよび第２入力信号Ｃの入力を受ける。第１入力信号Ｘは、複素数であり、実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）によって、Ｘ＝Ｒｅ（Ｘ）＋Ｉｍ（Ｘ）ｉの形に表される。第１入力信号Ｘは、予め定められた周期でＸ０，Ｘ１，Ｘ２，・・・の順に変化する。第２入力信号Ｃは、複素数であり、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）によって、Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉの形に表される。第２入力信号Ｃは、第１入力信号Ｘに同期してＣ０，Ｃ１，Ｃ２，・・・の順に変化する。

複素乗算回路１００Ａは、第１入力信号Ｘおよび第２入力信号Ｃを乗算し、その乗算値ＸＣを信号Ｑとして出力する動作（複素乗算）と、第１入力信号Ｘの複素共役Ｘ^＊および第２入力信号Ｃを乗算し、その乗算値Ｘ^＊Ｃを信号Ｑとして出力する動作（複素共役乗算）とを選択的に実行するように構成される。ただし、記号^＊は複素共役を表す。

複素乗算回路１００Ａは、図示しない制御回路から制御信号Ｓを受ける。制御回路は、制御信号Ｓを「０（Ｌレベル）」および「１（Ｈレベル）」の２値の間で変化させる。「０」は「第１のレベル」に相当し、「１」は「第２のレベル」に相当する。後述するように、制御信号Ｓは、複素乗算回路１００Ａにおいて、乗算値ＸＣを出力する動作と、乗算値Ｘ^＊Ｃを出力する動作とを切り換えるための制御信号である。

図６の構成例では、複素乗算回路１００Ａは、制御信号Ｓが「０」のときに乗算値ＸＣを出力する動作を実行し、制御信号Ｓが「１」のときに乗算値Ｘ^＊Ｃを出力する動作を実行する。なお、図６の構成例に代えて、複素乗算回路１００Ａは、制御信号Ｓが「１」のときに乗算値ＸＣを出力する動作を実行し、制御信号Ｓが「０」のときに乗算値Ｘ^＊Ｃを出力する動作を実行する構成としてもよい。

図６に示すように、複素乗算回路１００Ａは、多重回路１～５と、積差／積和演算回路６Ａと、積和／積差演算回路７Ａと、フリップフロップ８と、クロック生成回路９とを備える。複素乗算回路１００Ａは、図１に示す複素乗算回路１００と比較して、積差演算回路６および積和演算回路７に代えて、積差／積和演算回路６Ａおよび積和／積差演算回路７Ａを備える点が異なる。その他の構成については複素乗算回路１００と同じであるため説明は繰り返さない。

積差／積和演算回路６Ａは、多重回路１から多重信号ＸＩを受け、多重回路２から多重信号ＣＩを受け、図示しない制御回路から制御信号Ｓを受ける。積差／積和演算回路６Ａは、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩおよび多重信号ＣＩを乗算する。積差／積和演算回路６Ａは、制御信号Ｓが「０」のときには、今回の周期において取得された乗算値Ｂと、前回の周期において取得された乗算値Ａから乗算値Ｂを減算した値Ａ－Ｂとを時分割多重し、多重信号Ｑ１を出力する。すなわち、制御信号Ｓが「０」のとき、積差／積和演算回路６Ａは積差演算回路として動作する。

一方、制御信号Ｓが「１」のときには、積差／積和演算回路６Ａは、今回の周期において取得された乗算値Ｂと、前回の周期において取得された乗算値Ａと乗算値Ｂとを加算した値Ａ＋Ｂとを時分割多重し、多重信号Ｑ１を出力する。すなわち、制御信号Ｓが「１」のとき、積差／積和演算回路６Ａは積和演算回路として動作する。

具体的には、積差／積和演算回路６Ａは、乗算器６０と、減算／加算器６８と、セレクタ６４と、フリップフロップ６６とを有する。乗算器６０は、多重信号ＸＩおよび多重信号ＣＩを乗算し、乗算値Ｂ（＝ＣＩ・ＸＩ）を出力する。乗算器６０の出力信号Ｂは、減算／加算器６８およびセレクタ６４に入力される。

減算／加算器６８は、乗算器６０の出力信号Ｂ、フリップフロップ６６の出力信号Ａおよび制御信号Ｓを受ける。制御信号Ｓが「０」のとき、減算／加算器６８は、出力信号Ａから出力信号Ｂを減算し、減算値Ａ－Ｂを出力する。減算／加算器６８の出力信号Ａ－Ｂはセレクタ６４に入力される。一方、制御信号Ｓが「１」のときには、減算／加算器６８は、出力信号Ａと出力信号Ｂとを加算し、加算値Ａ＋Ｂを出力する。減算／加算器６８の出力信号Ａ＋Ｂはセレクタ６４に入力される。減算／加算器６８は「減算／加算器」の一実施例に対応する。

セレクタ６４は、乗算器６０の出力信号Ｂおよび減算／加算器６８の出力信号（減算値Ａ－Ｂまたは加算値Ａ＋Ｂ）の入力を受ける。セレクタ６４は、第２クロック信号ＣＬＫ２の論理に応じて、これら２つの入力信号を時分割多重し、多重信号を出力する。具体的には、セレクタ６４は、第２クロック信号ＣＬＫ２の立上りのタイミングで乗算器６０の出力信号Ｂを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで減算／加算器６８の出力信号を出力する。すなわち、セレクタ６４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｂと、減算値Ａ－Ｂ（または加算値Ａ＋Ｂ）とが交互に現れる。フリップフロップ６６は、Ｄフリップフロップであり、入力信号（セレクタ６４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｑ１を出力する。

積和／積差演算回路７Ａは、多重回路３から多重信号ＸＩ＿ＣＩＩを受け、多重回路４から多重信号Ｃ＿ＸＩを受け、図示しない制御回路から制御信号Ｓを受ける。積和／積差演算回路７Ａは、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算する。積和／積差演算回路７Ａは、制御信号Ｓが「０」のときには、今回の周期において取得された乗算値Ｃと、前回の周期において取得された乗算値Ｄと乗算値Ｃとを加算した値Ｃ＋Ｄとを時分割多重し、多重信号Ｑ０を出力する。すなわち、制御信号Ｓが「０」のとき、積和／積差演算回路７Ａは積和演算回路として動作する。

一方、制御信号Ｓが「１」のときには、積和／積差演算回路７Ａは、今回の周期において取得された乗算値Ｃと、前回の周期において取得された乗算値Ｄから乗算値Ｃを減算した値Ｄ－Ｃとを時分割多重し、多重信号Ｑ０を出力する。すなわち、制御信号Ｓが「１」のとき、積和／積差演算回路７Ａは積差演算回路として動作する。

具体的には、積和／積差演算回路７Ａは、乗算器７０と、加算／減算器７８と、セレクタ７４と、フリップフロップ７６とを有する。乗算器７０は、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算し、乗算値Ｃ（＝ＸＩ＿ＣＩＩ・Ｃ＿ＸＩ）を出力する。乗算器７０の出力信号Ｃは、加算／減算器７８およびセレクタ７４に入力される。

加算／減算器７８は、乗算器７０の出力信号Ｃ、フリップフロップ７６の出力信号Ｄおよび制御信号Ｓを受ける。制御信号Ｓが「０」のとき、加算／減算器７８は、出力信号Ｃと出力信号Ｄとを加算し、加算値Ｃ＋Ｄを出力する。加算／減算器７８の出力信号Ｃ＋Ｄはセレクタ７４に入力される。一方、制御信号Ｓが「１」のときには、加算／減算器７８は、出力信号Ｄから出力信号Ｃを減算し、減算値Ｄ－Ｃを出力する。加算／減算器７８の出力信号Ｄ－Ｃはセレクタ７４に入力される。加算／減算器７８は「加算／減算器」の一実施例に対応する。

セレクタ７４は、乗算器７０の出力信号Ｃおよび加算／減算器７８の出力信号（加算値Ｃ＋Ｄまたは減算値Ｄ－Ｃ）の入力を受ける。セレクタ７４は、第２クロック信号ＣＬＫ２の論理に応じて、これら２つの入力信号を時分割多重し、多重信号を出力する。具体的には、セレクタ７４は、第２クロック信号ＣＬＫ２の立上りのタイミングで加算／減算器７８の出力信号を出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで乗算器７０の出力信号Ｃを出力する。すなわち、セレクタ７４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で加算値Ｃ＋Ｄ（または減算値Ｄ－Ｃ）と、乗算値Ｃとが交互に現れる。フリップフロップ７６は、Ｄフリップフロップであり、入力信号（セレクタ７４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させて、多重信号Ｑ０を出力する。

多重回路５は、積差／積和演算回路６Ａから多重信号Ｑ１を受け、積和／積差演算回路７Ａから多重信号Ｑ０を受ける。多重回路５は、入力された多重信号Ｑ１と多重信号Ｑ０とを時分割多重して、多重信号Ｑを出力する。

＜複素乗算回路の動作＞
次に、実施の形態３に係る複素乗算回路１００Ａの動作を説明する。上述したように、複素乗算回路１００Ａは、制御信号Ｓが「０」のとき、複素数Ｘおよび複素数Ｃの乗算値ＸＣを出力する動作（複素乗算）を実行する。複素乗算回路１００Ａは、制御信号Ｓが「１」のとき、複素数Ｘの複素共役Ｘ^＊および複素数Ｃの乗算値Ｘ^＊Ｃを出力する動作（複素共役乗算）を実行する。

図７は、図６に示した複素乗算回路１００Ａの動作を示すタイムチャートである。図７に示すタイムチャートは、制御信号Ｓが「０」であるときの複素乗算回路１００Ａの動作を示している。

図７には上から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、制御信号Ｓ、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）の波形が示される。図７にはまた、多重回路１にて生成される多重信号Ｘおよび多重信号ＸＩ、多重回路２にて生成される多重信号Ｃおよび多重信号ＣＩ、フリップフロップ８にて生成される多重信号ＣＩＩ、多重回路３にて生成される多重信号ＸＩ＿ＣＩＩ、ならびに多重回路４にて生成される多重信号Ｃ＿ＸＩの波形が示される。図７にはさらに、積差／積和演算回路６Ａにて生成される多重信号Ｑ１、積和／積差演算回路７Ａにて生成される多重信号Ｑ０、および多重回路５にて生成される多重信号Ｑの波形が示される。

図７に示すタイムチャートのうち、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、多重信号Ｘおよび多重信号ＸＩ、多重信号Ｃおよび多重信号ＣＩ、多重信号ＣＩＩ、多重信号ＸＩ＿ＣＩＩ、ならびに多重信号Ｃ＿ＸＩの波形は、図２に示すタイムチャートにおけるこれらの信号の波形と同じである。

制御信号Ｓが「０」のときには、多重信号Ｑ１および多重信号Ｑ０は、図２および図３に示す多重信号Ｑ０および多重信号Ｑ１とそれぞれ同じである。したがって、多重信号Ｑも、図２および図３に示す多重信号Ｑと同じとなる。すなわち、多重信号Ｑは、複素数Ｘおよび複素数Ｃの乗算値ＸＣの実数部および虚数部を時分割多重した多重信号となる。

図８および図９は、図６に示した複素乗算回路１００Ａの動作を示すタイムチャートである。図８および図９に示すタイムチャートは、制御信号Ｓが「１」であるときの複素乗算回路１００Ａの動作を示している。

図７と同様に、図８には上から順に、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、制御信号Ｓ、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、多重信号Ｘおよび多重信号ＸＩ、多重信号Ｃおよび多重信号ＣＩ、多重信号ＣＩＩ、多重信号ＸＩ＿ＣＩＩ、ならびに多重信号Ｃ＿ＸＩの波形が示される。図８にはさらに、積差／積和演算回路６Ａにて生成される多重信号Ｑ１、積和／積差演算回路７Ａにて生成される多重信号Ｑ０、および多重回路５にて生成される多重信号Ｑの波形が示される。

図９には、図８のタイムチャートからクロック信号ＣＬＫ１，ＣＬＫ２、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、ならびに多重信号Ｑ１，Ｑ０，Ｑの波形を抽出して示される。

図８に示すタイムチャートのうち、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および虚数部Ｉｍ（Ｘ）、第２入力信号Ｃの実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｃ）、多重信号Ｘおよび多重信号ＸＩ、多重信号Ｃおよび多重信号ＣＩ、多重信号ＣＩＩ、多重信号ＸＩ＿ＣＩＩ、ならびに多重信号Ｃ＿ＸＩの波形は、図７に示すタイムチャートにおけるこれらの信号の波形と同じである。

制御信号Ｓが「１」のときには、積差／積和演算回路６Ａにおいて、乗算器６０は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩおよび多重信号ＣＩを乗算する。乗算器６０の乗算値Ｂには、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｘ）および実数部Ｒｅ（Ｃ）の乗算値と、虚数部Ｉｍ（Ｘ）および虚数部Ｉｍ（Ｃ）の乗算値とが交互に現れる。減算／加算器６８は、前回の周期において取得された乗算値Ａと今回の周期において取得された乗算値Ｂとを加算する。

セレクタ６４は、第２クロック信号ＣＬＫ２の立上りのタイミングで乗算器６０の乗算値Ｂを出力し、第２クロック信号ＣＬＫ２の立下りのタイミングで減算／加算器６８の加算値Ａ＋Ｂを出力する。セレクタ６４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｂと、加算値Ａ＋Ｂとが交互に現れる。フリップフロップ６６は、入力信号（セレクタ６４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑ１を出力する。

図８および図９に示すように、多重信号Ｑ１は、第１クロック信号ＣＬＫ１に同期して、実数部Ｒｅ（Ｃ０）および実数部Ｒｅ（Ｘ０）の乗算値［Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）］，乗算値［Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）］に虚数部Ｉｍ（Ｃ０）および虚数部Ｉｍ（Ｘ０）の乗算値［Ｉｍ（Ｃ０）Ｉｍ（Ｉ０）］を加算した値｛Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）＋Ｉｍ（Ｃ０）Ｉｍ（Ｘ０）｝，実数部Ｒｅ（Ｘ１）および実数部Ｒｅ（Ｃ１）の乗算値［Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）］，乗算値［Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）］に虚数部Ｉｍ（Ｃ１）および虚数部Ｉｍ（Ｃ１）の乗算値［Ｉｍ（Ｘ１）Ｉｍ（Ｃ１）］を加算した値｛Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）＋Ｉｍ（Ｃ１）Ｉｍ（Ｘ１）｝，・・・の順に変化する。すなわち、多重信号Ｑ１は、実数部Ｒｅ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値［Ｒｅ（Ｃ）Ｒｅ（Ｘ）］と、実数部Ｒｅ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値に虚数部Ｉｍ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値を加算した値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）＋Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝とを時分割多重した多重信号となる。

積和／積差演算回路７Ａは、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩの入力を受ける。上述したように、多重信号ＸＩ＿ＣＩＩは、第１入力信号Ｘの実数部Ｒｅ（Ｘ）および第２入力信号Ｃの実数部Ｒｅ（Ｃ）を時分割多重した多重信号である。多重信号Ｃ＿ＸＩは、第２入力信号Ｃの虚数部Ｉｍ（Ｃ）および第１入力信号Ｘの虚数部Ｉｍ（Ｘ）を時分割多重した多重信号である。

積和／積差演算回路７Ａにおいて、乗算器７０は、第１クロック信号ＣＬＫ１に同期して、多重信号ＸＩ＿ＣＩＩおよび多重信号Ｃ＿ＸＩを乗算する。乗算器７０の乗算値Ｃには、第１クロック信号ＣＬＫ１に同期して、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値と、実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値とが交互に現れる。加算／減算器７８は、前回の周期において取得された乗算値Ｄから今回の周期において取得された乗算値Ｃを減算する。

セレクタ７４は、第２クロック信号ＣＬＫ２の立下りのタイミングで乗算器７０の乗算値Ｃを出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで減算値Ｄ－Ｃを出力する。セレクタ７４から出力される多重信号には、第１クロック信号ＣＬＫ１と同じ周期で乗算値Ｃと、減算値Ｄ－Ｃとが交互に現れる。フリップフロップ７６は、入力信号（セレクタ７４の出力信号）を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑ０を出力する。

図８および図９に示すように、多重信号Ｑ０は、第１クロック信号ＣＬＫ１に同期して、虚数部Ｉｍ（Ｃ０）および実数部Ｒｅ（Ｘ０）の乗算値［Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）］，乗算値［Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）］から実数部Ｒｅ（Ｃ０）および虚数部Ｉｍ（Ｘ０）の乗算値［Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）］を減算した値｛Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）－Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）｝，虚数部Ｉｍ（Ｃ１）および実数部Ｒｅ（Ｘ１）の乗算値［Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）］，乗算値［Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）］から実数部Ｒｅ（Ｃ１）および虚数部Ｉｍ（Ｘ１）の乗算値［Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）］を減算した値｛Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）－Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）｝，・・・の順に変化する。すなわち、多重信号Ｑ０は、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値［Ｉｍ（Ｃ）Ｒｅ（Ｘ）］と、虚数部Ｉｍ（Ｃ）および実数部Ｒｅ（Ｘ）の乗算値から実数部Ｒｅ（Ｃ）および虚数部Ｉｍ（Ｘ）の乗算値を減算した値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）－Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝とを時分割多重した多重信号となる。

なお、多重信号Ｑ０は、多重信号Ｑ１に対して第１クロック信号ＣＬＫ１の１周期分遅延している。これは、積差／積和演算回路６Ａに入力される多重信号ＸＩ，ＣＩに対して、積和／積差演算回路７Ａに入力される多重信号ＸＩ＿ＣＩＩ，Ｃ＿ＸＩが第１クロック信号ＣＬＫ１の１周期分遅延していることによる。

多重回路５において、セレクタ５０は、多重信号Ｑ１および多重信号Ｑ０の入力を受けると、第２クロック信号ＣＬＫ２の立下りのタイミングで多重信号Ｑ０を出力し、第２クロック信号ＣＬＫ２の立上りのタイミングで多重信号Ｑ１を出力する。よって、セレクタ５０から出力される多重信号には、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１および多重信号Ｑ０が交互に現れる。フリップフロップ５２は、セレクタ５０の出力信号を第１クロック信号ＣＬＫ１の１周期遅延させた多重信号Ｑを出力する。図８および図９に示すように、多重信号Ｑは、第１クロック信号ＣＬＫ１に同期して、多重信号Ｑ１（＝加算値｛Ｒｅ（Ｃ０）Ｒｅ（Ｘ０）＋Ｉｍ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ０（＝減算値｛Ｉｍ（Ｃ０）Ｒｅ（Ｘ０）－Ｒｅ（Ｃ０）Ｉｍ（Ｘ０）｝）、多重信号Ｑ１（＝加算値｛Ｒｅ（Ｃ１）Ｒｅ（Ｘ１）＋Ｉｍ（Ｃ１）Ｉｍ（Ｘ１）｝）、多重信号Ｑ０（＝減算値｛Ｉｍ（Ｃ１）Ｒｅ（Ｘ１）－Ｒｅ（Ｃ１）Ｉｍ（Ｘ１）｝），・・・の順に変化する。すなわち、多重信号Ｑは、加算値｛Ｒｅ（Ｃ）Ｒｅ（Ｘ）＋Ｉｍ（Ｃ）Ｉｍ（Ｘ）｝および減算値｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）－Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝を時分割多重した多重信号となる。

ここで、複素数Ｘの複素共役Ｘ^＊および複素数Ｃを次式（４），（５）のようにそれぞれ表すと（ｉは虚数単位）、複素共役Ｘ^＊および複素数Ｃの乗算値Ｘ^＊Ｃは、次式（６）のように表される。
Ｘ^＊＝Ｒｅ（Ｘ）－Ｉｍ（Ｘ）ｉ ・・・（４）
Ｃ＝Ｒｅ（Ｃ）＋Ｉｍ（Ｃ）ｉ ・・・（５）
Ｘ^＊Ｃ＝｛Ｒｅ（Ｘ）Ｒｅ（Ｃ）＋Ｉｍ（Ｘ）Ｉｍ（Ｃ）｝＋｛Ｉｍ（Ｃ）Ｒｅ（Ｘ）－Ｒｅ（Ｃ）Ｉｍ（Ｘ）｝ｉ ・・・（６）
式（６）の右辺と多重信号Ｑとを比較すると、右辺第１項の実数部は多重信号Ｑにおける加算値に対応しており、右辺第２項の虚数部は多重信号Ｑにおける減算値に対応している。すなわち、多重信号Ｑは、複素共役Ｘ^＊および複素数Ｃの乗算値Ｘ^＊Ｃの実数部および虚数部を時分割多重した多重信号となっていることが分かる。

以上説明したように、実施の形態３に係る複素乗算回路は、制御信号Ｓが「１」のときには、２つの複素数Ｘ，Ｃの各々を実数部および虚数部が時分割多重された多重信号ＸＩ，ＣＩに変換し、生成された２つの多重信号ＸＩ，ＣＩを演算することにより、乗算値Ｘ^＊Ｃとして、実数部および虚数部が時分割多重された多重信号Ｑを出力するように構成される。

一方、実施の形態３に係る複素乗算回路は、制御信号Ｓが「０」のときには、実施の形態１に係る複素乗算回路と同様に、乗算値ＸＣとして、実数部および虚数部が時分割多重された多重信号Ｑを出力するように構成される。

このように、実施の形態３に係る複素乗算回路は、制御信号Ｓに応じて、複素数Ｘおよび複素数Ｃの乗算値ＸＣを演算する動作と、複素数Ｘの複素共役Ｘ^＊および複素数Ｃの乗算値Ｘ^＊Ｃを演算する動作とを選択的に実行することができる。上記構成において、２つの多重信号ＸＩ，ＣＩを演算処理する回路を、２個の乗算器６０，７０と、１個の減算／加算器６８と、１個の加算／減算器７８とを有する構成とすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２，３，４，５ 多重回路、６ 積差演算回路、６Ａ 積差／積和演算回路、７ 積和演算回路、７Ａ 積和／積差演算回路、８ フリップフロップ、９ クロック生成回路、１０，２０，３０，４０，５０，６４，７４ セレクタ、１２，２２，３２，４２，５２，６６，７６ フリップフロップ、６０，７０ 乗算器、６２ 減算器、６８ 減算／加算器、７２ 加算器、７８ 加算／減算器、１００，１００Ａ 複素乗算回路、Ｘ，Ｃ 入力信号（複素数）、Ｑ 出力信号（複素乗算値）、ＣＬＫ１ 第１クロック信号、ＣＬＫ２ 第２クロック信号。

Claims (10)

1. 第１の複素数および第２の複素数を乗算する複素乗算回路であって、
   前記第１の複素数は、第１の実数部および第１の虚数部を有し、
   前記第２の複素数は、第２の実数部および第２の虚数部を有し、
   前記第１の実数部および前記第１の虚数部を時分割多重した第１の多重信号を生成する第１の多重回路と、
   前記第２の実数部および前記第２の虚数部を時分割多重した第２の多重信号を生成する第２の多重回路と、
   前記第１の多重信号および前記第２の多重信号の積差演算を行なう積差演算回路と、
   前記第１の実数部および前記第２の実数部を時分割多重した第３の多重信号を生成する第３の多重回路と、
   前記第２の虚数部および前記第１の虚数部を時分割多重した第４の多重信号を生成する第４の多重回路と、
   前記第３の多重信号および前記第４の多重信号の積和演算を行なう積和演算回路と、
   前記積差演算回路の出力値および前記積和演算回路の出力値を時分割多重した第５の多重信号を生成する第５の多重回路とを備える、複素乗算回路。
2. 前記積差演算回路は、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値から前記第１の虚数部および前記第２の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
   前記積和演算回路は、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値と前記第２の実数部および前記第１の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記第５の多重回路は、前記減算値および前記加算値を時分割多重することにより、前記第５の多重信号を生成する、請求項１に記載の複素乗算回路。
3. 前記積差演算回路は、
   前記第１の多重信号および前記第２の多重信号を乗算する第１の乗算器と、
   前回の周期における前記第１の乗算器の乗算値から今回の周期における前記第１の乗算器の乗算値を減算する減算器とを含む、請求項２に記載の複素乗算回路。
4. 前記積和演算回路は、
   前記第３の多重信号および前記第４の多重信号を乗算する第２の乗算器と、
   前回の周期における前記第２の乗算器の乗算値と今回の周期における前記第２の乗算器の乗算値とを加算する加算器とを含む、請求項２に記載の複素乗算回路。
5. 前記第１の複素数および前記第２の複素数の周波数の２倍の周波数を有する第１クロック信号を２分周することにより、第２クロック信号を生成するクロック生成回路をさらに備え、
   前記第１から第５の多重回路、前記積差演算回路および前記積和演算回路の各々は、
   前記第２クロック信号の論理に応じて、２つの入力信号を時分割多重するセレクタと、
   前記セレクタの出力信号を前記第１クロック信号の１周期遅延させた信号を出力するフリップフロップとを含む、請求項１から４のいずれか１項に記載の複素乗算回路。
6. 制御信号に応じて、第１の複素数および第２の複素数を乗算する動作と、前記第１の複素数の複素共役および前記第２の複素数を乗算する動作とを選択的に行なう複素乗算回路であって、
   前記第１の複素数は、第１の実数部および第１の虚数部を有し、
   前記第２の複素数は、第２の実数部および第２の虚数部を有し、
   前記第１の実数部および前記第１の虚数部を時分割多重した第１の多重信号を生成する第１の多重回路と、
   前記第２の実数部および前記第２の虚数部を時分割多重した第２の多重信号を生成する第２の多重回路と、
   前記制御信号が第１のレベルのときに、前記第１の多重信号および前記第２の多重信号の積差演算を行ない、前記制御信号が第２のレベルのときに、前記第１の多重信号および前記第２の多重信号の積和演算を行なう積差／積和演算回路と、
   前記第１の実数部および前記第２の実数部を時分割多重した第３の多重信号を生成する第３の多重回路と、
   前記第２の虚数部および前記第１の虚数部を時分割多重した第４の多重信号を生成する第４の多重回路と、
   前記制御信号が前記第１のレベルときに、前記第３の多重信号および前記第４の多重信号の積和演算を行ない、前記制御信号が前記第２のレベルのときに、前記第３の多重信号および前記第４の多重信号の積差演算を行なう積和／積差演算回路と、
   前記積差／積和演算回路の出力値および前記積和／積差演算回路の出力値を時分割多重した第５の多重信号を生成する第５の多重回路とを備える、複素乗算回路。
7. 前記積差／積和演算回路は、
   前記制御信号が前記第１のレベルのときに、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値から前記第１の虚数部および前記第２の虚数部の乗算値を減算した減算値とを時分割多重して出力し、
   前記制御信号が前記第２のレベルのときに、前記第１の実数部および前記第２の実数部の乗算値と、前記第１の実数部および前記第２の実数部の乗算値と前記第１の虚数部および前記第２の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記積和／積差演算回路は、
   前記制御信号が前記第１のレベルのときに、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値と前記第２の実数部および前記第１の虚数部の乗算値とを加算した加算値とを時分割多重して出力し、
   前記制御信号が前記第２のレベルのときに、前記第１の実数部および前記第２の虚数部の乗算値と、前記第１の実数部および前記第２の虚数部の乗算値から前記第２の実数部および前記第１の虚数部の乗算値を減算した減算値とを時分割多重して出力する、請求項６に記載の複素乗算回路。
8. 前記積差／積和演算回路は、
   前記第１の多重信号および前記第２の多重信号を乗算する第１の乗算器と、
   前記制御信号が前記第１のレベルのときに、前回の周期における前記第１の乗算器の乗算値から今回の周期における前記第１の乗算器の乗算値を減算し、前記制御信号が前記第２のレベルのときに、前回の周期における前記第１の乗算器の乗算値と今回の周期における前記第１の乗算器の乗算値とを加算する減算／加算器とを含む、請求項７に記載の複素乗算回路。
9. 前記積和／積差演算回路は、
   前記第３の多重信号および前記第４の多重信号を乗算する第２の乗算器と、
   前記制御信号が前記第１のレベルのときに、前回の周期における前記第２の乗算器の乗算値と今回の周期における前記第２の乗算器の乗算値とを加算し、前記制御信号が前記第２のレベルのときに、前回の周期における前記第２の乗算器の乗算値から今回の周期における前記第２の乗算器の乗算値を減算する加算／減算器とを含む、請求項７に記載の複素乗算回路。
10. 前記第１の複素数および前記第２の複素数の周波数の２倍の周波数を有する第１クロック信号を２分周することにより、第２クロック信号を生成するクロック生成回路をさらに備え、
    前記第１から第５の多重回路、前記積差／積和演算回路および前記積和／積差演算回路の各々は、
    前記第２クロック信号の論理に応じて、２つの入力信号を時分割多重するセレクタと、
    前記セレクタの出力信号を前記第１クロック信号の１周期遅延させた信号を出力するフリップフロップとを含む、請求項６から９のいずれか１項に記載の複素乗算回路。

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