JPWO2021039037A1 - 信号処理装置及び調整方法 - Google Patents

信号処理装置及び調整方法 Download PDF

Info

Publication number
JPWO2021039037A1
JPWO2021039037A1 JP2021504546A JP2021504546A JPWO2021039037A1 JP WO2021039037 A1 JPWO2021039037 A1 JP WO2021039037A1 JP 2021504546 A JP2021504546 A JP 2021504546A JP 2021504546 A JP2021504546 A JP 2021504546A JP WO2021039037 A1 JPWO2021039037 A1 JP WO2021039037A1
Authority
JP
Japan
Prior art keywords
signal
input
offset
adjuster
amplitude
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021504546A
Other languages
English (en)
Other versions
JP6994656B2 (ja
Inventor
忠義 奥田
忠義 奥田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2021039037A1 publication Critical patent/JPWO2021039037A1/ja
Application granted granted Critical
Publication of JP6994656B2 publication Critical patent/JP6994656B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
    • H03F1/304—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device and using digital means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3264—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits in audio amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/181—Low frequency amplifiers, e.g. audio preamplifiers
    • H03F3/183—Low frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
    • H03F3/187—Low frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2175—Class D power amplifiers; Switching amplifiers using analogue-digital or digital-analogue conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H04R3/04—Circuits for transducers, loudspeakers or microphones for correcting frequency response
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/03—Indexing scheme relating to amplifiers the amplifier being designed for audio applications
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/331—Sigma delta modulation being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/351—Pulse width modulation being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/391—Indexing scheme relating to amplifiers the output circuit of an amplifying stage comprising an LC-network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R3/00—Circuits for transducers, loudspeakers or microphones
    • H04R3/007—Protection circuits for transducers

Abstract

信号処理装置（１）は、オフセット調整器（５１）と、振幅調整器（５２）と、遅延調整器（５３）と、を備え、オフセット調整器（５１）は、減算器（１０）から信号処理回路（２０）へ信号が入力されないときのオフセット調整器（５１）の出力に基づいて決定された直流オフセットに関する第１パラメータを用いて直流オフセットの調整を行い、振幅調整器（５２）は、信号処理回路（２０）へ第１テスト信号が入力されたときの振幅調整器（５２）の出力と、第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて振幅の調整を行い、遅延調整器（５３）は、信号処理回路（２０）へ第２テスト信号が入力されたときの減算器（７１）の出力である差分信号に基づいて決定された遅延に関する第３パラメータを用いて遅延の調整を行う。

Description

本開示は、デジタルオーディオ信号を増幅する信号処理装置及び信号処理装置のパラメータの調整方法に関する。
近年、デジタルオーディオ信号をアナログ信号に変換せず、デジタル変調により直接スイッチング信号を生成し、デジタル信号のまま増幅するアンプ（フルデジタルアンプとも呼ぶ）が開発されている。しかし、フルデジタルアンプでは、ドライバ回路が電源回路に対して直接スイッチングを行うため、電源ノイズの混入によって電源ノイズの波形がアンプ出力に現れる。また、電源回路からの配線の導線抵抗等により大電流が流れたときに電圧が降下し、高調波歪が発生する。さらに、スイッチングトランジスタには、高速な応答が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が用いられる。しかし、数１００ｋＨｚ以上でスイッチングが行われるため、ＭＯＳＦＥＴの寄生容量及び基板パタン上のインダクタンス成分により、スイッチング波形における立ち上がり部分で、立ち上がり遅れ、オーバーシュート又はリンギングといった波形変動が発生し、高調波歪及びノイズが増加する。
そこで、フィードバック技術を用いて入出力の差分、つまり、歪及びノイズ等の成分（以下、歪成分とも呼ぶ）を抽出し、逆位相で入力に戻すことで、歪成分を低減する技術が開発されている（例えば、特許文献１及び２）。
特許第３８０１１１８号公報 特許第４７０８１５９号公報
フィードバック技術を用いて入出力の差分を正確に抽出するためには、フィードバックされる信号と入力信号との減算を同じスケールで行う必要があり、つまり、フィードバックされる信号の振幅及び直流オフセット等を調整する必要がある。例えば、当該調整を行う方法として、可変抵抗を使用する方法が考えられる。しかしながら、可変抵抗を用いる場合、可変抵抗の経年劣化により抵抗値がずれ、また、振動等の衝撃によっても抵抗値がずれる。さらに、可変抵抗を手動で調整する場合、調整者によって調整にばらつきが生じる。このように、可変抵抗を用いる方法では、フィードバックされる信号の振幅及び直流オフセットの調整を正確に行うことが難しく、すなわち、正確に歪成分を抽出することが難しい。
そこで、本開示は、フィードバック技術を用いて歪成分をより正確に抽出することができる信号処理装置等を提供する。
本開示における信号処理装置は、デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器と、前記第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路と、前記第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路と、前記アナログ信号を第３デジタル信号に変換して出力するＡ／Ｄ変換器と、前記第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器と、前記第３デジタル信号に対して振幅の調整を行う振幅調整器と、前記第２デジタル信号の遅延の調整を行う遅延調整器と、前記オフセット調整器による直流オフセットの調整及び前記振幅調整器による振幅の調整がされた第３デジタル信号と前記遅延調整器による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、前記差分信号に基づいて前記フィードバック信号を出力する演算器と、を備え、前記オフセット調整器は、前記減算器から前記信号処理回路へ信号が入力されないときの前記オフセット調整器の出力に基づいて決定された直流オフセットに関する第１パラメータを用いて直流オフセットの調整を行い、前記振幅調整器は、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第１テスト信号が入力されたときの前記振幅調整器の出力と、前記第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて振幅の調整を行い、前記遅延調整器は、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第２テスト信号が入力されたときの前記差分信号に基づいて決定された遅延に関する第３パラメータを用いて遅延の調整を行う。
本開示における調整方法は、デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器と、前記第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路と、前記第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路と、前記アナログ信号を第３デジタル信号に変換して出力するＡ／Ｄ変換器と、前記第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器と、前記第３デジタル信号に対して振幅の調整を行う振幅調整器と、前記第２デジタル信号の遅延の調整を行う遅延調整器と、前記オフセット調整器による直流オフセットの調整及び前記振幅調整器による振幅の調整がされた第３デジタル信号と前記遅延調整器による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、前記差分信号に基づいて前記フィードバック信号を出力する演算器と、を備える信号処理装置のパラメータの調整方法であって、前記減算器から前記信号処理回路へ信号が入力されないときの前記オフセット調整器の出力に基づいて直流オフセットに関する第１パラメータを決定し、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第１テスト信号が入力されたときの前記振幅調整器の出力と、前記第１テスト信号とに基づいて振幅に関する第２パラメータを決定し、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第２テスト信号が入力されたときの前記差分信号に基づいて遅延に関する第３パラメータを決定する。
本開示における信号処理装置等によれば、フィードバック技術を用いて歪成分をより正確に抽出することができる。
図１は、実施の形態に係る信号処理装置の一例を示す構成図である。 図２は、実施の形態に係る信号処理装置のパラメータの決定時の動作の一例を示すフローチャートである。 図３は、実施の形態に係る信号処理装置の第１パラメータの決定時の信号の流れを説明するための図である。 図４は、実施の形態に係る信号処理装置の第１パラメータの決定時の動作の一例を示すフローチャートである。 図５は、実施の形態に係る信号処理装置の第２パラメータの決定時の信号の流れを説明するための図である。 図６は、実施の形態に係る信号処理装置の第２パラメータの決定時の動作の一例を示すフローチャートである。 図７は、実施の形態に係る信号処理装置の第３パラメータの決定時の信号の流れを説明するための図である。 図８Ａは、実施の形態に係る信号処理装置の第３パラメータの決定時の動作の一例を示すフローチャートである。 図８Ｂは、実施の形態に係る信号処理装置の第３パラメータの決定時の動作の一例を示すフローチャートである。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者は、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
（実施の形態）
以下、図１から図８Ｂを用いて実施の形態を説明する。
［構成］
図１は、実施の形態に係る信号処理装置１の一例を示す構成図である。図１には、信号処理装置１の他に、無信号生成器１１０、テスト信号生成器１２０及びスピーカ１３０が示されている。なお、無信号生成器１１０、テスト信号生成器１２０及びスピーカ１３０が信号処理装置１に備えられていてもよい。
信号処理装置１は、例えば、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＢＤ（Ｂｌｕ−ｒａｙ（登録商標） Ｄｉｓｃ）又はＨＤＤ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ）等の記憶媒体に記憶された音楽ソースを再生するために、これらの音楽ソースから取得されたデジタルオーディオ信号が入力され、デジタルオーディオ信号を信号処理して、アナログ信号をスピーカ１３０に出力する装置である。
また、信号処理装置１では、スピーカ１３０に出力される信号をフィードバックして、後述する電力増幅回路３０等で発生する歪成分を低減するための機能を有する。なお、信号処理装置１では、後述する制御部１００等による処理によって、可変抵抗を用いずにフィードバックに関連する回路構成のパラメータの調整を行うことができる。
信号処理装置１は、減算器１０、信号処理回路２０、電力増幅回路３０、Ａ／Ｄ変換器４０、アナログＬＰＦ４１、オフセット調整器５１、振幅調整器５２、遅延調整器５３、基準信号生成器６０、減算器７１、補償フィルタ７２、デシメーションフィルタ７３、スイッチ８０、セレクタ９０及び制御部１００を備える。
減算器１０は、デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する回路である。フィードバック信号は、電力増幅回路３０から出力されるアナログ信号がフィードバックされて様々な信号処理がされることで生成される信号である。例えば、フィードバック信号は、アナログ信号が、アナログＬＰＦ４１、Ａ／Ｄ変換器４０、オフセット調整器５１、振幅調整器５２、減算器７１、補償フィルタ７２及びデシメーションフィルタ７３によって処理されて、デシメーションフィルタ７３から出力される信号である。フィードバック信号には、電力増幅回路３０等で発生する歪成分が含まれており、減算器１０において歪成分を予め減算しておくことで、電力増幅回路３０等で発生する歪成分を打ち消すことができる。
信号処理回路２０は、第１デジタル信号に信号処理を行って第２デジタル信号を出力する回路である。信号処理回路２０は、ΔΣ変調器２１及びＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調器２２を備える。
ΔΣ変調器２１は、入力されたオーディオ信号よりも小さいＰＷＭ変調器２２のパルス幅の階調数に再量子化を行う。再量子化ノイズを例えば２０ｋＨｚ以上の可聴帯域外に追いやるΔΣ変調のノイズシェーピングという特徴により、可聴帯域内においては再量子化したときに発生する再量子化ノイズを小さくする。
ＰＷＭ変調器２２は、ΔΣ変調器２１が出力する信号を、当該信号の振幅レベルの階調を１と０、あるいは１と−１の２値で表現されるパルス幅を階調とする第２デジタル信号（パルス幅変調信号）に変換する。
第２デジタル信号は、電力増幅回路３０によって増幅されてアナログ信号に変換される際に歪成分を含むことになる。この歪成分を低減するために、歪成分が重畳される前後の信号の差分が抽出される。図１に示されるように、歪成分が重畳する前の第２デジタル信号が減算器７１に入力される。
電力増幅回路３０は、第２デジタル信号の信号振幅を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する回路である。電力増幅回路３０は、ドライバ回路３１、スイッチングトランジスタ３２及び３３、並びに、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）３４を備える。なお、電力増幅回路３０は、デジタル信号をアナログ信号に変換して出力するため、Ｄ／Ａ変換機能も有する回路である。
ドライバ回路３１並びにスイッチングトランジスタ３２及び３３は、第２デジタル信号を増幅する回路である。スイッチングトランジスタ３２及び３３は、プッシュプル回路を構成する。スイッチングトランジスタ３２及び３３は、それぞれ例えばｎ型ＭＯＳＦＥＴである。なお、スイッチングトランジスタ３２及び３３は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの組み合わせでもよい。
ＬＰＦ３４は、増幅された信号をアナログ信号（アナログオーディオ信号）に復調するフィルタであり、増幅された信号のうち、ΔΣ変調器の再量子化ノイズや、ＰＷＭ変調により重畳されたキャリア信号などの所定の遮断周波数より高い成分を濾過して出力する。ＬＰＦ３４は、電力損失を少なくするためインダクタとコンデンサとで構成される。
電力増幅回路３０では、信号を増幅する際に、電源ノイズ、配線抵抗による歪、及び、スイッチング波形の変動に伴う歪等が発生するため、電力増幅回路３０から出力されるアナログ信号には歪成分が含まれることになる。このような歪成分を低減するために、電力増幅回路３０から出力されるアナログ信号はフィードバックされる。フィードバックされる歪成分が重畳したアナログ信号は、後述するＡ／Ｄ変換器４０によって第３デジタル信号に変換され、減算器７１によって第３デジタル信号と、歪成分が重畳する前の第２デジタル信号との差分（つまり歪成分）が抽出される。
アナログＬＰＦ４１は、Ａ／Ｄ変換の際のアンチエイリアス処理を行うためのフィルタである。アナログＬＰＦ４１は、Ａ／Ｄ変換器４０でのサンプリング周波数の半分を超える周波数成分である折り返し雑音を予め除去する。
Ａ／Ｄ変換器４０は、アナログ信号を第３デジタル信号に変換して出力する回路である。第２デジタル信号と電力増幅回路３０から出力されるアナログ信号との差分（つまり、歪成分）を抽出するために、Ａ／Ｄ変換器４０は、アナログ信号を第２デジタル信号の信号形式と同じデジタル信号に変換する。
オフセット調整器５１は、第３デジタル信号に対して直流オフセットの調整を行う回路である。具体的には、オフセット調整器５１は、減算器１０から信号処理回路２０へ信号が入力されないときのオフセット調整器５１の出力に基づいて決定された直流オフセットに関する第１パラメータを用いて直流オフセットの調整を行う。第１パラメータについては後述する。Ａ／Ｄ変換器４０ではＡ／Ｄ変換の際に直流オフセット誤差が生じるため、入力されたアナログ信号に対して直流オフセット分ずれたデジタル信号が出力される。入力されたアナログ信号に対して誤差を有するデジタル信号が出力されると、誤差を有するデジタル信号に基づいて歪成分の抽出が行われるため、歪成分を正確に抽出することが難しくなる。このため、オフセット調整器５１は、第３デジタル信号に対して直流オフセットの調整を行う。
振幅調整器５２は、第３デジタル信号に対して振幅の調整を行う回路である。具体的には、振幅調整器５２は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときの振幅調整器５２の出力と、第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて振幅の調整を行う。第２パラメータについては後述する。電力増幅回路３０では、第２デジタル信号が増幅され、増幅された第２デジタル信号がアナログ信号に変換されており、当該アナログ信号がＡ／Ｄ変換器４０によって第３デジタル信号に変換される。つまり、第３デジタル信号は、電力増幅回路３０で増幅された分、第２デジタル信号とスケールが異なっており、差分を抽出する際にスケールを合わせる必要がある。このため、振幅調整器５２は、第３デジタル信号に対して振幅の調整を行う。なお、振幅調整器５２は、オフセット調整器５１による直流オフセットの調整がされた第３デジタル信号に対して振幅の調整を行う。
遅延調整器５３は、第２デジタル信号の遅延の調整を行う回路である。具体的には、遅延調整器５３は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときの差分信号に基づいて決定された遅延に関する第３パラメータを用いて遅延の調整を行う。第３パラメータ及び差分信号については後述する。Ａ／Ｄ変換器４０ではＡ／Ｄ変換の際に遅延が生じるため、第２デジタル信号と第３デジタル信号とでは位相にずれが生じる。このため、遅延調整器５３は、位相のずれを低減して第２デジタル信号と第３デジタル信号との減算を同じタイミングで行うために、第２デジタルを遅延させる。
なお、信号処理装置１は、オフセット調整器５１、振幅調整器５２及び遅延調整器５３を備えるが、これらの構成要素は必ずしも使用されなくてもよい。つまり、状況に応じて、直流オフセットの調整がされない場合があったり、振幅の調整がされない場合があったり、遅延の調整がされない場合があったりしてもよい。
基準信号生成器６０は、第２デジタル信号を第３デジタル信号のサンプリング周波数及びビット数に合わせた信号に変換する回路であり、ＬＰＦとデシメーション回路により構成される。信号処理回路２０から出力された第２デジタル信号は、例えば、１ビット、１１０．５９２ＭＨｚの信号となっている。一方で、Ａ／Ｄ変換器４０から出力された第３デジタル信号は、例えば、３２ビット、１２．２８８ＭＨｚの信号となっている。基準信号生成器６０は、第２デジタル信号を、ＬＰＦによりΔΣ変調器の再量子化ノイズやＰＷＭ変調により重畳されたキャリア信号を濾過し、デシメーション回路により第３デジタル信号と同じ周波数に変換を行うことで、第３デジタル信号と同じマルチビットで、同じ周波数の基準信号に変換する。これにより、第２デジタル信号（基準信号）と第３デジタル信号との減算が可能となる。
減算器７１、補償フィルタ７２及びデシメーションフィルタ７３は、オフセット調整器５１による直流オフセットの調整及び振幅調整器５２による振幅の調整がされた第３デジタル信号と遅延調整器５３による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、差分信号に基づいてフィードバック信号を出力する演算器の構成要素である。
減算器７１は、オフセット調整器５１による直流オフセットの調整及び振幅調整器５２による振幅の調整がされた第３デジタル信号から遅延調整器５３による遅延の調整がされた第２デジタル信号（基準信号）を減算し、その差分である差分信号を出力する回路である。
補償フィルタ７２は、差分信号に含まれる歪成分に対応する周波数成分を抽出して出力するフィルタである。補償フィルタ７２は、例えば、セレクタ９０の選択端子に接続される。
デシメーションフィルタ７３は、補償フィルタ７２から出力された信号をダウンサンプリングするフィルタである。入力信号は例えば１．５３６ＭＨｚであり、第３デジタル信号は、上述したように例えば１２．２８８ＭＨｚであることから、デシメーションフィルタ７３は、１２．２８８ＭＨｚの補償フィルタ７２の出力をダウンサンプリングにより、入力信号の周波数と同じ１．５３６ＭＨｚのフィードバック信号に変換して、減算器１０に出力する。
スイッチ８０は、電力増幅回路３０と、電力増幅回路３０から出力されるアナログ信号を音に変換するスピーカ１３０との間に設けられるスイッチである。スイッチ８０は、例えば、リレー又は半導体スイッチである。スイッチ８０を非導通状態とすることで、スピーカ１３０から音を出力しないようにすることができる。
セレクタ９０は、減算器１０に出力する信号（言い換えると減算器１０から信号処理回路２０に入力される信号）を切り替えるためのスイッチである。セレクタ９０は、例えば、半導体スイッチである。セレクタ９０は、デシメーションフィルタ７３と接続された共通端子と、補償フィルタ７２に接続された選択端子と、無信号生成器１１０に接続された選択端子と、テスト信号生成器１２０に接続された選択端子と、を有する。セレクタ９０は、減算器１０（デシメーションフィルタ７３）と、補償フィルタ７２、無信号生成器１１０及びテスト信号生成器１２０のいずれかとの接続を切り替える。
制御部１００は、信号処理装置１におけるフィードバックに関連する回路のパラメータ（第１パラメータ、第２パラメータ及び第３パラメータ）を決定するための処理部である。制御部１００は、機能構成要素として、第１パラメータ決定部１０１、第２パラメータ決定部１０２及び第３パラメータ決定部１０３を備える。制御部１００は、例えば、プロセッサ（マイコン等）及びメモリ等により構成され、プロセッサがメモリに記憶されたプログラムを実行することで、第１パラメータ決定部１０１、第２パラメータ決定部１０２及び第３パラメータ決定部１０３が実現される。
第１パラメータ決定部１０１は、直流オフセットに関する第１パラメータを決定する。具体的には、第１パラメータ決定部１０１は、第１パラメータとしてオフセット調整器５１でのオフセット量を決定する。
第２パラメータ決定部１０２は、振幅に関する第２パラメータを決定する。具体的には、第２パラメータ決定部１０２は、第２パラメータとして振幅調整器５２のゲインを決定する。
第３パラメータ決定部１０３は、遅延に関する第３パラメータを決定する。具体的には、第３パラメータ決定部１０３は、第３パラメータとして遅延調整器５３での遅延量を決定する。
また、制御部１００は、スイッチ８０の導通状態及び非導通状態を制御する。
また、制御部１００は、セレクタ９０の接続状態を制御する。
無信号生成器１１０は、０を示すデジタル信号（無信号と呼ぶ）を生成する回路である。無信号生成器１１０は、セレクタ９０の選択端子と接続される。なお、制御部１００からの指示に応じて無信号を信号処理回路２０に入力できれば、無信号生成器１１０の接続形態はこれに限らない。
テスト信号生成器１２０は、例えば、任意の周波数の正弦波等のテスト信号を生成する回路である。テスト信号生成器１２０は、例えば、互いに周波数の異なる第１テスト信号及び第２テスト信号を制御部１００からの指示に応じて生成する。テスト信号生成器１２０は、セレクタ９０の選択端子と接続される。なお、制御部１００からの指示に応じてテスト信号を信号処理回路２０に入力できれば、テスト信号生成器１２０の接続形態はこれに限らない。
スピーカ１３０は、電力増幅回路３０から出力されるアナログ信号の電力を音響エネルギーに変換する。
［動作］
次に、信号処理装置１のパラメータ（第１パラメータ、第２パラメータ及び第３パラメータ）の決定時の動作について図２から図８Ｂを用いて説明する。
図２は、実施の形態に係る信号処理装置１のパラメータの決定時の動作の一例を示すフローチャートである。
制御部１００は、減算器１０から信号処理回路２０へ信号が入力されないときのオフセット調整器５１の出力に基づいて直流オフセットに関する第１パラメータを決定する（ステップＳ１０１）。ステップＳ１０１の詳細については後述する図３及び図４を用いて説明する。
制御部１００は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときの振幅調整器５２の出力と、第１テスト信号とに基づいて振幅に関する第２パラメータを決定する（ステップＳ１０２）。ステップＳ１０２の詳細については後述する図５及び図６を用いて説明する。
制御部１００は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときの演算器（減算器７１）における差分信号に基づいて遅延に関する第３パラメータを決定する（ステップＳ１０３）。ステップＳ１０３の詳細については後述する図７、図８Ａ及び図８Ｂを用いて説明する。
図２に示されるように、制御部１００は、例えば、第１パラメータ、第２パラメータ、第３パラメータの順序で各パラメータを決定する。
例えば、制御部１００は、信号処理装置１が搭載された音声再生装置の電源が投入されたときに各パラメータの決定の処理を行う。また、例えば、制御部１００は、電源投入後であっても特定のタイミングで各パラメータの決定の処理を行ってもよい。音声再生装置を構成する回路は、温度特性を有している場合が多く、電源投入後に温度が高くなっていき、電源投入時に決定したパラメータでは、フィードバックされる信号の調整を正しく行うことができない場合があるためである。例えば、電源投入後、ＣＤ又はＤＶＤが切り替えられるとき等のタイミングで各パラメータの決定の処理が行われてもよい。
［第１パラメータの決定時の動作］
直流オフセットに関する第１パラメータの決定時の動作について図３及び図４を用いて説明する。
図３は、実施の形態に係る信号処理装置１の第１パラメータの決定時の信号の流れを説明するための図である。図３では、信号の流れを太い破線の矢印で示している。
図４は、実施の形態に係る信号処理装置１の第１パラメータの決定時の動作の一例を示すフローチャートである。図４は、図２のステップＳ１０１の詳細を示すフローチャートである。
制御部１００は、スイッチ８０を非導通状態となるように制御する（ステップＳ２０１）。スイッチ８０が非導通状態となることで、第１パラメータの決定時にはスピーカ１３０から音が出力されないようにすることができる。なお、第１パラメータの決定時には、信号処理回路２０には信号が入力されないため（言い換えると無信号が入力されるため）、スイッチ８０は導通状態のままであってもよい。
制御部１００は、セレクタ９０の接続先を無信号生成器１１０に変更する（ステップＳ２０２）。また、第１パラメータの決定時には、減算器１０に入力信号が入力されないものとする。これにより、図３に示されるように、減算器１０から信号処理回路２０へ信号が入力されない状態（信号処理回路２０に無信号が入力される状態）となる。図３に示されるように、制御部１００（第１パラメータ決定部１０１）は、減算器１０から信号処理回路２０へ信号が入力されないときのオフセット調整器５１の出力に基づいて第１パラメータを決定する。
具体的には、制御部１００は、まず、オフセット調整器５１の出力の所定の時間（所定の時間は特に限定されない）での平均値を算出する（ステップＳ２０３）。信号処理回路２０に信号が入力されない場合、Ａ／Ｄ変換器４０の出力は理想的には０となるが、実際には、Ａ／Ｄ変換器４０の直流オフセット誤差に対応した出力となる。信号処理回路２０に信号が入力されないようにすることで、Ａ／Ｄ変換器４０の直流オフセット誤差をＡ／Ｄ変換器４０の出力として確認することができる。第１パラメータは、例えばオフセット調整器５１のオフセット量である。初期状態では、オフセット量が例えば０であるので、このときのＡ／Ｄ変換器４０の出力がほぼそのままオフセット調整器５１の出力となる。Ａ／Ｄ変換器４０の出力は時間に応じてぶれが生じる場合があるため、オフセット調整器５１の出力の所定の時間での平均値が算出される。
次に、制御部１００は、算出した平均値の絶対値が第１閾値（例えばＡ（正の数））以下であるか否かを判定する（ステップＳ２０４）。つまり、制御部１００は、オフセット調整器５１の出力の平均値が−Ａ以上＋Ａ以下であるかを判定している。
制御部１００は、算出した平均値の絶対値がＡ以下でない場合（ステップＳ２０４でＮｏ）、当該平均値が０より大きいか否かを判定する（ステップＳ２０５）。
制御部１００は、算出した平均値が０より大きい場合（ステップＳ２０５でＹｅｓ）、オフセット量を小さくする（ステップＳ２０６）。つまり、オフセット調整器５１の出力が、Ａ／Ｄ変換器４０の直流オフセット誤差によってＡよりも大きな値となっているため、オフセット調整器５１でのオフセット量を小さくして、オフセット調整器５１の出力が０に近づくように調整する。
制御部１００は、算出した平均値が０より小さい場合（ステップＳ２０５でＮｏ）、オフセット量（第１パラメータ）を大きくする（ステップＳ２０７）。つまり、オフセット調整器５１の出力が、Ａ／Ｄ変換器４０の直流オフセット誤差によって−Ａよりも小さな値となっているため、オフセット調整器５１でのオフセット量を大きくして、オフセット調整器５１の出力が０に近づくように調整する。
そして、再度ステップＳ２０３からの処理が行われる。つまり、オフセット調整器５１でのオフセット量を調整した後に、信号処理回路２０に信号が入力されていないときのオフセット調整器５１の出力を確認し、当該出力に応じて再度オフセット調整器５１でのオフセット量を調整することを、オフセット調整器５１の出力の平均値の絶対値がＡ以下となるまで繰り返す。
制御部１００は、算出した平均値の絶対値がＡ以下である場合（ステップＳ２０４でＹｅｓ）、オフセット調整器５１での現状のオフセット量を第１パラメータとして決定する。
そして、制御部１００は、セレクタ９０の接続先を補償フィルタ７２に変更し（ステップＳ２０８）、スイッチ８０を導通状態となるように制御する（ステップＳ２０９）。これにより、オフセット調整器５１は、減算器１０から信号処理回路２０へ信号が入力されないときのオフセット調整器５１の出力に基づいて決定された直流オフセットに関する第１パラメータ（オフセット量）を用いて、第３デジタル信号に対して直流オフセットの調整を行うことになる。
［第２パラメータの決定時の動作］
振幅に関する第２パラメータの決定時の動作について図５及び図６を用いて説明する。
図５は、実施の形態に係る信号処理装置１の第２パラメータの決定時の信号の流れを説明するための図である。図５では、信号の流れを太い破線の矢印で示している。
図６は、実施の形態に係る信号処理装置１の第２パラメータの決定時の動作の一例を示すフローチャートである。図６は、図２のステップＳ１０２の詳細を示すフローチャートである。
制御部１００は、スイッチ８０を非導通状態となるように制御する（ステップＳ３０１）。スイッチ８０が非導通状態となることで、第２パラメータの決定時にはスピーカ１３０から音が出力されないようにすることができる。第２パラメータの決定時には、信号処理回路２０に第１テスト信号が入力されるため、第１テスト信号に応じた音がスピーカ１３０から出力されないようにスイッチ８０を非導通状態とする。
制御部１００は、セレクタ９０の接続先をテスト信号生成器１２０に変更し、テスト信号生成器１２０に所定の周波数の第１テスト信号（例えば正弦波）を出力させる（ステップＳ３０２）。また、第２パラメータの決定時には、減算器１０に入力信号が入力されないものとする。これにより、図５に示されるように、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力される状態となる。図５に示されるように、制御部１００（第２パラメータ決定部１０２）は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときの振幅調整器５２の出力と、第１テスト信号（信号処理装置１での信号処理がされる前の第１テスト信号）とに基づいて振幅に関する第２パラメータを決定する。
具体的には、制御部１００は、制御部１００がテスト信号生成器１２０から直接取得する第１テスト信号の１周期の実効値を算出する（ステップＳ３０３）。なお、第１テスト信号の１周期の実効値が固定の値であり、メモリ等に記憶されていれば、当該実効値の算出の処理は不要である。
制御部１００は、振幅調整器５２の出力の１周期の実効値を算出する（ステップＳ３０４）。信号処理回路２０に入力された第１テスト信号は、電力増幅回路３０で増幅されるため、減算器７１において増幅前後の信号の減算を行うためには、スケールを合わせる必要がある。制御部１００がテスト信号生成器１２０から直接取得する第１テスト信号の１周期の実効値は、電力増幅回路３０での増幅前の信号の振幅に対応し、振幅調整器５２の出力の１周期の実効値は、電力増幅回路３０での増幅後の信号の振幅に対応する。
次に、制御部１００は、振幅調整器５２の出力の１周期の実効値から第１テスト信号の１周期の実効値を引いた差分を算出する（ステップＳ３０５）。振幅調整器５２の出力の振幅と、第１テスト信号の振幅との差が大きいほど当該差分の絶対値が大きくなる。
制御部１００は、算出した差分の絶対値が第２閾値（例えばＢ（正の値））以下であるか否かを判定する（ステップＳ３０６）。つまり、制御部１００は、当該差分が−Ｂ以上であり＋Ｂ以下であるかを判定している。
制御部１００は、算出した差分の絶対値がＢ以下でない場合（ステップＳ３０６でＮｏ）、当該差分が０より大きいか否かを判定する（ステップＳ３０７）。
制御部１００は、算出した差分が０より大きい場合（ステップＳ３０７でＹｅｓ）、振幅調整器５２のゲインを小さくする（ステップＳ３０８）。つまり、振幅調整器５２の出力の振幅が、電力増幅回路３０での増幅によって第１テスト信号の振幅よりも大きくなっているため、振幅調整器５２でのゲインを小さくして、差分が０に近づくように調整する。
制御部１００は、算出した差分が０より小さい場合（ステップＳ３０７でＮｏ）、振幅調整器５２のゲインを大きくする（ステップＳ３０９）。詳細は後述するが、ステップＳ３０８において振幅調整器５２のゲインを小さくし過ぎて振幅調整器５２の出力の振幅が第１テスト信号の振幅よりも小さくなった場合、振幅調整器５２でのゲインを大きくして、差分が０に近づくように調整する。
そして、再度ステップＳ３０４からの処理が行われる。つまり、振幅調整器５２のゲインを調整した後に、信号処理回路２０に第１テスト信号が入力されているときの振幅調整器５２の出力を確認し、当該出力に応じて再度振幅調整器５２のゲインを調整することを、振幅調整器５２の出力の１周期の実効値から第１テスト信号の１周期の実効値を引いた差分の絶対値がＢ以下となるまで繰り返す。
制御部１００は、算出した差分の絶対値がＢ以下である場合（ステップＳ３０６でＹｅｓ）、現状の振幅調整器５２のゲインを第２パラメータとして決定する。
そして、制御部１００は、セレクタ９０の接続先を補償フィルタ７２に変更し（ステップＳ３１０）、スイッチ８０を導通状態となるように制御する（ステップＳ３１１）。これにより、振幅調整器５２は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときの振幅調整器５２の出力と、第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて、第３デジタル信号に対して振幅の調整を行うことになる。
なお、テスト信号の１周期の実効値を算出することで第２パラメータを調整する例について説明したが、回路上での演算を簡略化するために、テスト信号の１周期の振幅の最大値を用いて第２パラメータを調整してもよい。
［第３パラメータの決定時の動作］
遅延に関する第３パラメータの決定時の動作について図７、図８Ａ及び図８Ｂを用いて説明する。
図７は、実施の形態に係る信号処理装置１の第３パラメータの決定時の信号の流れを説明するための図である。図７では、信号の流れを太い破線の矢印で示している。
図８Ａ及び図８Ｂは、実施の形態に係る信号処理装置１の第３パラメータの決定時の動作の一例を示すフローチャートである。図８Ａ及び図８Ｂは、図２のステップＳ１０３の詳細を示すフローチャートである。図８Ａにおける丸で囲まれた「Ａ」は、ステップＳ４０７の次の処理がステップＳ４０３であることを示している。また、図８Ａ及び図８Ｂにおける丸で囲まれた「Ｂ１」及び「Ｂ２」は、ステップＳ４０５でＹｅｓの場合の次の処理がステップＳ４０８であることを示し、ステップＳ４１０、ステップＳ４１１、ステップＳ４１３及びステップＳ４１４の次の処理がステップＳ４０７であることを示している。
制御部１００は、スイッチ８０を非導通状態となるように制御する（ステップＳ４０１）。スイッチ８０が非導通状態となることで、第３パラメータの決定時にはスピーカ１３０から音が出力されないようにすることができる。第３パラメータの決定時には、信号処理回路２０には第２テスト信号が入力されるため、第２テスト信号に応じた音がスピーカ１３０から出力されないようにスイッチ８０を非導通状態とする。
制御部１００は、セレクタ９０の接続先をテスト信号生成器１２０に変更し、テスト信号生成器１２０に所定の周波数の第２テスト信号（例えば正弦波）を出力させる（ステップＳ４０２）。例えば、第２テスト信号の周波数と第１テスト信号の周波数とは異なるが、同じ周波数であってもよく、第１テスト信号と第２テスト信号とが同じ信号であってもよい。また、第３パラメータの決定時には、減算器１０に入力信号が入力されないものとする。これにより、図７に示されるように、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力される状態となる。図７に示されるように、制御部１００（第３パラメータ決定部１０３）は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときの、遅延調整器５３による遅延の調整がされた第２デジタル信号と、オフセット調整器５１による直流オフセットの調整及び振幅調整器５２による振幅の調整がされた第３デジタル信号との差分である差分信号に基づいて遅延に関する第３パラメータを決定する。
具体的には、制御部１００は、差分信号の１周期の実効値を算出する（ステップＳ４０３）。信号処理回路２０に入力された第２テスト信号は、Ａ／Ｄ変換器４０で遅延する（位相がずれる）ため、減算器７１において同じタイミングの信号の減算を行うためには、信号処理回路２０から遅延調整器５３等を介して減算器７１に入力される信号も同じ程度遅延させる必要がある。
制御部１００は、算出した実効値が第３閾値（例えばＣ（正の値））以下であるか否かを判定する（ステップＳ４０４）。
制御部１００は、算出した実効値がＣ以下でない場合（ステップＳ４０４でＮｏ）、差分信号の１周期前の実効値が存在するか否かを判定する（ステップＳ４０５）。具体的には、第３パラメータの決定の処理の開始後初めてステップＳ４０５での判定を行う場合には、１周期前の実効値が存在しないことになり、第３パラメータの決定の処理の開始後すでにステップＳ４０５での判定を行っている場合（具体的には後述するステップＳ４０７での処理を行っている場合）には、１周期前の実効値が存在することになる。
制御部１００は、差分信号の１周期前の実効値が存在しない場合（ステップＳ４０５でＮｏ）、遅延調整器５３での遅延量を大きく又は小さくする（ステップＳ４０６）。遅延調整器５３での遅延量の初期値によっては、遅延調整器５３の出力がＡ／Ｄ変換器４０の出力よりも遅延しているか進んでいるかがわからないため、まずは、遅延調整器５３での遅延量を大きくするか、小さくするかのいずれかを行う。
次に、制御部１００は、算出した実効値を１周期前の実効値としてメモリ等に記憶し、また、遅延量を大きくしたか小さくしたかをメモリ等に保持する（ステップＳ４０７）。メモリ等に記憶された情報は、再度行われるステップＳ４０３以降の処理で使用される。
そして、再度ステップＳ４０３からの処理が行われる。
制御部１００は、遅延調整器５３での遅延量を調整した後に、再度算出した実効値（前回算出時の１周期の次の１周期の実効値）がＣ以下でない場合（ステップＳ４０４でＮｏ）、１周期前の実効値がメモリ等に記憶されているか否かを判定する。ステップＳ４０７での処理後には１周期前の実効値がメモリ等に記憶されているため、制御部１００は、１周期前の実効値が存在すると判定する（ステップＳ４０５でＹｅｓ）。
制御部１００は、今回算出した実効値が１周期前の実効値よりも小さいか否かを判定する（ステップＳ４０８）。１周期前の実効値の算出後に行った遅延量の調整によって、遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との位相差が小さくなっていれば、前回の遅延量の調整が正しい調整であったことがわかる。
制御部１００は、今回算出した実効値が１周期前の実効値よりも小さい場合（ステップＳ４０８でＹｅｓ）、つまり、１周期前での遅延量の調整が正しい調整であった場合、１周期前では遅延量を大きくしたか否かを判定する（ステップＳ４０９）。
制御部１００は、１周期前では遅延量を大きくした場合（ステップＳ４０９でＹｅｓ）、遅延量を大きくすることで遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との位相差が小さくなることから、さらに遅延量を大きくする（ステップＳ４１０）。制御部１００は、１周期前では遅延量を小さくした場合（ステップＳ４０９でＮｏ）、遅延量を小さくすることで遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との位相差が小さくなることから、さらに遅延量を小さくする（ステップＳ４１１）。
制御部１００は、今回算出した実効値が１周期前の実効値よりも大きい場合（ステップＳ４０８でＮｏ）、つまり、１周期前での遅延量の調整が誤った調整であった場合、１周期前では遅延量を大きくしたか否かを判定する（ステップＳ４１２）。
制御部１００は、１周期前では遅延量を大きくした場合（ステップＳ４１２でＹｅｓ）、遅延量を大きくすることで遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との位相差が大きくなることから、遅延量を小さくする（ステップＳ４１３）。制御部１００は、１周期前では遅延量を小さくした場合（ステップＳ４１２でＮｏ）、遅延量を小さくすることで遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との位相差が大きくなることから、遅延量を大きくする（ステップＳ４１４）。
このようにして、遅延調整器５３の遅延量を調整した後に、信号処理回路２０に第２テスト信号が入力されているときの差分信号（減算器７１の出力）を確認し、当該差分信号に応じて再度遅延調整器５３での遅延量を調整することを、差分信号の１周期の実効値がＣ以下となるまで繰り返す。
制御部１００は、算出した実効値がＣ以下である場合（ステップＳ４０４でＹｅｓ）、遅延調整器５３での現状の遅延量を第３パラメータとして決定する。
そして、制御部１００は、セレクタ９０の接続先を補償フィルタ７２に変更し（ステップＳ４１５）、スイッチ８０を導通状態となるように制御する（ステップＳ４１６）。これにより、遅延調整器５３は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときの差分信号に基づいて決定された遅延に関する第３パラメータを用いて、第２デジタル信号の遅延の調整を行うことになる。
なお、テスト信号の１周期の実効値を算出することで第３パラメータを調整する例について説明したが、回路上での演算を簡略化するために、テスト信号の１周期の振幅の最大値を用いて第３パラメータを調整してもよい。
なお、制御部１００は、第１パラメータ、第２パラメータ、第３パラメータの順序で各パラメータを決定する際に、連続的に各パラメータを決定してもよい。この場合、第１パラメータの決定後に、図４のステップＳ２０８に示されるようにセレクタ９０の接続先が補償フィルタ７２に変更されなくてもよく、図４のステップＳ２０９に示されるようにスイッチ８０が導通状態にされなくてもよい。また、第２パラメータの決定後に、図６のステップＳ３１０に示されるようにセレクタ９０の接続先が補償フィルタ７２に変更されなくてもよく、図６のステップＳ３１１に示されるようにスイッチ８０が導通状態にされなくてもよい。
［効果等］
以上説明したように、信号処理装置１は、デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器１０と、第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路２０と、第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路３０と、アナログ信号を第３デジタル信号に変換するＡ／Ｄ変換器４０と、第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器５１と、第３デジタル信号に対して振幅の調整を行う振幅調整器５２と、第２デジタル信号の遅延の調整を行う遅延調整器５３と、オフセット調整器５１による直流オフセットの調整及び振幅調整器５２による振幅の調整がされた第３デジタル信号と遅延調整器５３による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、差分信号に基づいてフィードバック信号を出力する演算器と、を備える。オフセット調整器５１は、減算器１０から信号処理回路２０へ信号が入力されないときのオフセット調整器５１の出力に基づいて決定された直流オフセットに関する第１パラメータを用いて直流オフセットの調整を行い、振幅調整器５２は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときの振幅調整器５２の出力と、第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて振幅の調整を行い、遅延調整器５３は、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときの差分信号に基づいて決定された遅延に関する第３パラメータを用いて遅延の調整を行う。
これによれば、減算器１０から信号処理回路２０へ信号が入力されないときには、Ａ／Ｄ変換器４０の出力は、Ａ／Ｄ変換器４０における直流オフセット誤差そのものとなる。このため、このときのオフセット調整器５１の出力が小さくなるように（例えば予め定められた第１閾値以下となるように）第１パラメータ（例えばオフセット調整器５１でのオフセット量）を決定することで、第１パラメータを用いて直流オフセットの調整を行うことができる。
また、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第１テスト信号が入力されたときには、Ａ／Ｄ変換器４０の出力は、第１テスト信号が電力増幅回路３０によって増幅された信号となる。このため、このときの振幅調整器５２の出力の振幅と第１テスト信号の振幅との差分が小さくなるように（例えば予め定められた第２閾値以下となるように）第２パラメータ（例えば振幅調整器５２のゲイン）を決定することで、第２パラメータを用いて振幅の調整を行うことができる。
また、減算器１０へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路２０へ第２テスト信号が入力されたときには、差分信号は、第２テスト信号に基づく遅延調整器５３の出力とＡ／Ｄ変換器４０の出力との差分となる。このため、このときの差分信号が小さくなるように（例えば予め定められた第３閾値以下となるように）第３パラメータ（例えば遅延調整器５３での遅延量）を決定することで、第３パラメータを用いて遅延の調整を行うことができる。
信号を入力しないようにしたり、テスト信号を入力したりすることは、例えば自動で行うことができることであり、本開示のような第１パラメータ、第２パラメータ及び第３パラメータを決定する際には、可変抵抗を用いた手動の調整を行わなくてもよい。このため、可変抵抗の経年劣化により抵抗値がずれたり、振動等の衝撃によっても抵抗値がずれたり、可変抵抗の調整者によるばらつきが生じたりすることがなく、フィードバックされる信号の振幅、直流オフセット及び遅延の調整を正確に行うことができる。したがって、フィードバック技術を用いて歪成分を従来よりも正確に抽出することができる。より正確に歪成分を抽出することができるため、電力増幅回路３０等で発生する歪成分をより高精度に打ち消すことができる。
また、振幅調整器５２は、オフセット調整器５１による直流オフセットの調整がされた第３デジタル信号に対して振幅の調整を行うとしてもよい。
振幅の大きさは、直流オフセットに応じても変化するため、直流オフセットの調整がされる前に振幅の調整を行った場合、正確に振幅の調整ができない場合がある。したがって、直流オフセットの調整がされた第３デジタル信号に対して振幅の調整が行われることで、歪成分をより正確に抽出することができる。
また、信号処理装置１は、さらに、第１パラメータ、第２パラメータ、及び、第３パラメータを決定する制御部１００を備え、制御部１００は、第１パラメータ、第２パラメータ、第３パラメータの順序で各パラメータを決定するとしてもよい。
振幅の大きさは、直流オフセットにも応じて変化し、遅延の調整を行う際の差分信号の大きさは、振幅及び直流オフセットに応じて変化する。このため、まず直流オフセットに関する第１パラメータを決定し、次に振幅に関する第２パラメータを決定し、そして遅延に関する第３パラメータを決定することで、各パラメータを正確に決定することができる。
また、信号処理装置１は、さらに、電力増幅回路３０と、電力増幅回路３０から出力されるアナログ信号を音に変換するスピーカ１３０との間に設けられたスイッチ８０を備えるとしてもよい。例えば、信号処理装置１は、さらに、スイッチ８０を制御する制御部１００を備え、制御部１００は、信号処理回路２０へ第１テスト信号又は第２テスト信号が入力されるときにスイッチ８０を非導通状態とするとしてもよい。
例えば、スイッチ８０が設けられておらず、電力増幅回路３０とスピーカ１３０とが直接接続されている場合、信号処理回路２０へ第１テスト信号又は第２テスト信号が入力されたときに、第１テスト信号又は第２テスト信号に応じた音がスピーカ１３０から意図せず出力され、ユーザを驚かせたりユーザに不快感を与えたりすることがある。そこで、電力増幅回路３０とスピーカ１３０との間にスイッチ８０を設けることで、信号処理回路２０へ第１テスト信号又は第２テスト信号が入力されるときに、スイッチ８０を非導通状態とすることで、第１テスト信号又は第２テスト信号に応じた音が出力されないようにすることができる。
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適応可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
例えば、上記実施の形態では、制御部１００は、信号処理装置１に備えられるとしたが、信号処理装置１の構成要素でなくてもよい。例えば、制御部１００は、信号処理装置１とは別体に設けられた信号処理装置１を制御する装置に備えられてもよい。
また、例えば、上記実施の形態では、振幅調整器５２は、オフセット調整器５１による直流オフセットの調整がされた第３デジタル信号に対して振幅の調整を行うとしたが、これに限らない。例えば、オフセット調整器５１は、振幅調整器５２による振幅の調整がされた第３デジタル信号に対して直流オフセットの調整を行ってもよい。つまり、Ａ／Ｄ変換器４０の出力が振幅調整器５２に入力され、オフセット調整器５１の出力が減算器７１（演算器）に入力されてもよい。
また、例えば、上記実施の形態では、第１パラメータ、第２パラメータ、第３パラメータの順序で各パラメータが決定されたが、この順序で決定されなくてもよい。
また、例えば、上記実施の形態では、信号処理装置１は、スイッチ８０を備えるとしたが、備えていなくてもよい。
また、例えば、上記実施の形態では、オフセット調整器５１による直流オフセットの調整及び振幅調整器５２による振幅の調整がされた第３デジタル信号と遅延調整器５３による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、差分信号に基づいてフィードバック信号を出力する演算器は、減算器７１、補償フィルタ７２及びデシメーションフィルタ７３によって構成されるとしたが、これに限らない。例えば、当該演算器は、少なくとも減算器７１によって構成されていればよい。
また、本開示は、信号処理装置１として実現できるだけでなく、制御部１００を構成する構成要素が行うステップ（処理）を含む調整方法として実現できる。
具体的には、調整方法は、デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器と、第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路と、第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路と、アナログ信号を第３デジタル信号に変換するＡ／Ｄ変換器と、第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器と、第３デジタル信号に対して振幅の調整を行う振幅調整器と、第２デジタル信号の遅延の調整を行う遅延調整器と、オフセット調整器による直流オフセットの調整及び振幅調整器による振幅の調整がされた第３デジタル信号と遅延調整器による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、差分信号に基づいてフィードバック信号を出力する演算器と、を備える信号処理装置のパラメータの調整方法である。当該調整方法では、減算器から信号処理回路へ信号が入力されないときのオフセット調整器の出力に基づいて直流オフセットに関する第１パラメータを決定し、減算器へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路へ第１テスト信号が入力されたときの振幅調整器の出力と、第１テスト信号とに基づいて振幅に関する第２パラメータを決定し、減算器へ入力信号及びフィードバック信号が入力されず、かつ、信号処理回路へ第２テスト信号が入力されたときの差分信号に基づいて遅延に関する第３パラメータを決定する。
例えば、それらのステップは、コンピュータ（コンピュータシステム）によって実行されてもよい。そして、本開示は、それらの方法に含まれるステップを、コンピュータに実行させるためのプログラムとして実現できる。さらに、本開示は、そのプログラムを記録したＣＤ−ＲＯＭ等である非一時的なコンピュータ読み取り可能な記録媒体として実現できる。
例えば、本開示が、プログラム（ソフトウェア）で実現される場合には、コンピュータのＣＰＵ、メモリ及び入出力回路等のハードウェア資源を利用してプログラムが実行されることによって、各ステップが実行される。つまり、ＣＰＵがデータをメモリ又は入出力回路等から取得して演算したり、演算結果をメモリ又は入出力回路等に出力したりすることによって、各ステップが実行される。
また、上記実施の形態の信号処理装置１に含まれる構成要素は、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）として実現されてもよい。
また、集積回路はＬＳＩに限られず、専用回路又は汎用プロセッサで実現されてもよい。プログラム可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、ＬＳＩ内部の回路セルの接続及び設定が再構成可能なリコンフィギュラブル・プロセッサが、利用されてもよい。
さらに、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて、信号処理装置１に含まれる構成要素の集積回路化が行われてもよい。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、音響機器、テレビ、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、携帯機器等の音を再生する装置に適用可能である。
１ 信号処理装置
１０ 減算器
２０ 信号処理回路
２１ ΔΣ変調器
２２ ＰＷＭ変調器
３０ 電力増幅回路
３１ ドライバ回路
３２、３３ スイッチングトランジスタ
３４ ＬＰＦ
４０ Ａ／Ｄ変換器
４１ アナログＬＰＦ
５１ オフセット調整器
５２ 振幅調整器
５３ 遅延調整器
６０ 基準信号生成器
７１ 減算器
７２ 補償フィルタ
７３ デシメーションフィルタ
８０ スイッチ
９０ セレクタ
１００ 制御部
１０１ 第１パラメータ決定部
１０２ 第２パラメータ決定部
１０３ 第３パラメータ決定部
１１０ 無信号生成器
１２０ テスト信号生成器
１３０ スピーカ

Claims (6)

  1. デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器と、
    前記第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路と、
    前記第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路と、
    前記アナログ信号を第３デジタル信号に変換して出力するＡ／Ｄ変換器と、
    前記第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器と、
    前記第３デジタル信号に対して振幅の調整を行う振幅調整器と、
    前記第２デジタル信号の遅延の調整を行う遅延調整器と、
    前記オフセット調整器による直流オフセットの調整及び前記振幅調整器による振幅の調整がされた第３デジタル信号と前記遅延調整器による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、前記差分信号に基づいて前記フィードバック信号を出力する演算器と、を備え、
    前記オフセット調整器は、前記減算器から前記信号処理回路へ信号が入力されないときの前記オフセット調整器の出力に基づいて決定された直流オフセットに関する第１パラメータを用いて直流オフセットの調整を行い、
    前記振幅調整器は、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第１テスト信号が入力されたときの前記振幅調整器の出力と、前記第１テスト信号とに基づいて決定された振幅に関する第２パラメータを用いて振幅の調整を行い、
    前記遅延調整器は、前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第２テスト信号が入力されたときの前記差分信号に基づいて決定された遅延に関する第３パラメータを用いて遅延の調整を行う、
    信号処理装置。
  2. 前記振幅調整器は、前記オフセット調整器による直流オフセットの調整がされた第３デジタル信号に対して振幅の調整を行う、
    請求項１に記載の信号処理装置。
  3. 前記信号処理装置は、さらに、前記第１パラメータ、前記第２パラメータ、及び、前記第３パラメータを決定する制御部を備え、
    前記制御部は、前記第１パラメータ、前記第２パラメータ、前記第３パラメータの順序で各パラメータを決定する、
    請求項１又は２に記載の信号処理装置。
  4. 前記信号処理装置は、さらに、
    前記電力増幅回路と、前記電力増幅回路から出力される前記アナログ信号を音に変換するスピーカとの間に設けられたスイッチを備える、
    請求項１〜３のいずれか１項に記載の信号処理装置。
  5. 前記信号処理装置は、さらに、前記スイッチを制御する制御部を備え、
    前記制御部は、前記信号処理回路へ前記第１テスト信号又は前記第２テスト信号が入力されるときに前記スイッチを非導通状態とする、
    請求項４に記載の信号処理装置。
  6. デジタルオーディオ信号である入力信号からフィードバック信号を減算して第１デジタル信号を出力する減算器と、
    前記第１デジタル信号に信号処理を行って第２デジタル信号を出力する信号処理回路と、
    前記第２デジタル信号を増幅し、増幅された第２デジタル信号をアナログ信号に変換して出力する電力増幅回路と、
    前記アナログ信号を第３デジタル信号に変換して出力するＡ／Ｄ変換器と、
    前記第３デジタル信号に対して直流オフセットの調整を行うオフセット調整器と、
    前記第３デジタル信号に対して振幅の調整を行う振幅調整器と、
    前記第２デジタル信号の遅延の調整を行う遅延調整器と、
    前記オフセット調整器による直流オフセットの調整及び前記振幅調整器による振幅の調整がされた第３デジタル信号と前記遅延調整器による遅延の調整がされた第２デジタル信号との差分である差分信号を抽出し、前記差分信号に基づいて前記フィードバック信号を出力する演算器と、を備える信号処理装置のパラメータの調整方法であって、
    前記減算器から前記信号処理回路へ信号が入力されないときの前記オフセット調整器の出力に基づいて直流オフセットに関する第１パラメータを決定し、
    前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第１テスト信号が入力されたときの前記振幅調整器の出力と、前記第１テスト信号とに基づいて振幅に関する第２パラメータを決定し、
    前記減算器へ前記入力信号及び前記フィードバック信号が入力されず、かつ、前記信号処理回路へ第２テスト信号が入力されたときの前記差分信号に基づいて遅延に関する第３パラメータを決定する、
    調整方法。
JP2021504546A 2019-08-27 2020-06-16 信号処理装置及び調整方法 Active JP6994656B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019154601 2019-08-27
JP2019154601 2019-08-27
PCT/JP2020/023507 WO2021039037A1 (ja) 2019-08-27 2020-06-16 信号処理装置及び調整方法

Publications (2)

Publication Number Publication Date
JPWO2021039037A1 true JPWO2021039037A1 (ja) 2021-09-13
JP6994656B2 JP6994656B2 (ja) 2022-01-14

Family

ID=74683644

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021504546A Active JP6994656B2 (ja) 2019-08-27 2020-06-16 信号処理装置及び調整方法

Country Status (4)

Country Link
US (1) US11955935B2 (ja)
EP (1) EP4024892A4 (ja)
JP (1) JP6994656B2 (ja)
WO (1) WO2021039037A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117336345B (zh) * 2023-11-30 2024-02-23 苏州元脑智能科技有限公司 一种数据复制容灾方法、系统、装置及介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969733A (ja) * 1995-08-31 1997-03-11 Fujitsu Ltd 歪補償を有する増幅器
JP2004289424A (ja) * 2003-03-20 2004-10-14 Denon Ltd パルス幅変調増幅装置
JP2007189535A (ja) * 2006-01-13 2007-07-26 Hitachi Kokusai Electric Inc 歪補償増幅装置
JP2009213011A (ja) * 2008-03-06 2009-09-17 Fujitsu Ltd 歪補償増幅装置および補正方法
JP2010136115A (ja) * 2008-12-04 2010-06-17 Toyota Motor Corp 正弦波発生装置
JP2011101111A (ja) * 2009-11-04 2011-05-19 Mitsubishi Electric Corp 増幅装置
WO2012046668A1 (ja) * 2010-10-05 2012-04-12 日本電気株式会社 電力増幅器、高周波電力増幅装置、および増幅制御方法
JP2015159420A (ja) * 2014-02-24 2015-09-03 パナソニック株式会社 非線形歪み検出装置及び歪み補償電力増幅器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373334B1 (en) * 2000-06-12 2002-04-16 Cirrus Logic, Inc. Real time correction of a digital PWM amplifier
JP3880329B2 (ja) * 2001-04-20 2007-02-14 株式会社日立国際電気 ループゲイン制御方法及び電力増幅回路
JP3801118B2 (ja) 2002-08-27 2006-07-26 三菱電機株式会社 Ｄ級増幅器
DE602005015176D1 (de) * 2004-10-28 2009-08-13 Camco Prod & Vertriebs Gmbh Geschalteter Leistungsverstärker und Verfahren zur Verstärkung eines digitalen Signals
GB2419757B (en) 2004-11-01 2008-11-26 Zetex Plc A digital amplifier
JP4564912B2 (ja) 2005-10-17 2010-10-20 シャープ株式会社 信号再生装置
JP5321263B2 (ja) 2009-06-12 2013-10-23 ソニー株式会社 信号処理装置、信号処理方法
JP6286908B2 (ja) * 2013-07-19 2018-03-07 住友電気工業株式会社 増幅装置及び無線通信装置
EP3110004B1 (en) 2014-02-18 2018-06-27 Panasonic Intellectual Property Management Co., Ltd. Audio signal amplification apparatus
JP6817567B2 (ja) * 2017-07-21 2021-01-20 パナソニックＩｐマネジメント株式会社 デジタルアンプ

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969733A (ja) * 1995-08-31 1997-03-11 Fujitsu Ltd 歪補償を有する増幅器
JP2004289424A (ja) * 2003-03-20 2004-10-14 Denon Ltd パルス幅変調増幅装置
JP2007189535A (ja) * 2006-01-13 2007-07-26 Hitachi Kokusai Electric Inc 歪補償増幅装置
JP2009213011A (ja) * 2008-03-06 2009-09-17 Fujitsu Ltd 歪補償増幅装置および補正方法
JP2010136115A (ja) * 2008-12-04 2010-06-17 Toyota Motor Corp 正弦波発生装置
JP2011101111A (ja) * 2009-11-04 2011-05-19 Mitsubishi Electric Corp 増幅装置
WO2012046668A1 (ja) * 2010-10-05 2012-04-12 日本電気株式会社 電力増幅器、高周波電力増幅装置、および増幅制御方法
JP2015159420A (ja) * 2014-02-24 2015-09-03 パナソニック株式会社 非線形歪み検出装置及び歪み補償電力増幅器

Also Published As

Publication number Publication date
US11955935B2 (en) 2024-04-09
EP4024892A4 (en) 2022-10-12
JP6994656B2 (ja) 2022-01-14
WO2021039037A1 (ja) 2021-03-04
EP4024892A1 (en) 2022-07-06
US20220103138A1 (en) 2022-03-31

Similar Documents

Publication Publication Date Title
KR100822537B1 (ko) Ｄ급 증폭기
US10008994B2 (en) Audio amplifier system
US10110182B2 (en) Estimating voltage on speaker terminals driven by a class-D amplifier
JP4568572B2 (ja) 音声信号出力回路、および音声出力を発生する電子機器
US20040028242A1 (en) Audio reproducing apparatus and method
JP6510199B2 (ja) スイッチング回路、オーディオアンプ集積回路、電子機器、電気音響変換素子の駆動方法
JPWO2006087870A1 (ja) オーディオ信号増幅回路およびそれを用いた電子機器
KR20070027235A (ko) Ｄ급 앰프에서 오디오 볼륨 제어 장치 및 그 방법
US7183818B2 (en) Triangular wave generating circuit adapted to class-D amplifier
US11342892B2 (en) Amplifier and signal processing circuit
US6586991B2 (en) Digital power amplifier
JP6994656B2 (ja) 信号処理装置及び調整方法
JP2016111430A (ja) Ｐｗｍ変調装置および音声信号出力装置
JP4818900B2 (ja) ディジタルアンプおよびスイッチング回数制御方法
CN110651430A (zh) 数字pwm调制器
EP3419308A1 (en) Audio reproduction device
WO2021131847A1 (ja) 信号処理装置、増幅装置、及び再生装置
CN100477506C (zh) D类放大器电路
JP2011044909A (ja) 音声処理装置およびその動作方法
JP2001203581A (ja) ミュート回路及び電子装置並びにそのミュート方法
WO2017154051A1 (ja) Ｄ級増幅器および音声再生装置
JP4688225B2 (ja) 電力増幅装置
JP2006074099A (ja) Ｐｗｍ変調回路およびそのｐｗｍ変調回路を用いたｄ級アンプ
JP2005192069A (ja) デジタル音声再生装置
JP2006093766A (ja) ディジタル音声再生装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211124

R151 Written notification of patent or utility model registration

Ref document number: 6994656

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151