以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
実施の形態1.
(比較例の説明)
まず、一般的なチャージポンプ回路の構成を、本実施の形態の比較例として説明する。
図1は、比較例に係るチャージポンプ回路の構成を説明する回路図である。以下の説明で明らかになるように、比較例に係るチャージポンプ回路100の基本的な回路動作(昇圧動作)は、後述する本実施の形態に係るチャージポンプ回路と同様であるが、比較例に係るチャージポンプ回路100は、出力端子の地絡時における短絡電流の遮断機能について、特許文献1と同様の課題を有するものである。
図1を参照して、比較例に係るチャージポンプ回路100は、入力端子5と、出力端子10と、入力端子5及び出力端子10の間に直列接続された「複数のスイッチ素子」を構成するPチャネル型(単に、P型とも称する)のトランジスタPMOS5,PMOS6と、スイッチ駆動回路11,12と、インバータ20と、インバータ駆動回路13,14と、キャパシタC1とを備える。以下では、入力端子5の電圧を入力電圧VIN、出力端子10の電圧を出力電圧VOUTと称する。
図1中に示されたクロック信号CLK1〜CLK4の各々は、チャージポンプ回路100の動作期間において、論理ハイレベル(以下、「Hレベル」と表記)、及び、論理ローレベル(以下、「Lレベル」と表記)を一定周期で繰り返す。
トランジスタPMOS5は、入力端子5と接続されたノードNp0と、ノードNp1との間に電気的に接続される。トランジスタPMOS5のゲートは、スイッチ駆動回路11の出力ノードN3と接続される。トランジスタPMOS5は、バックゲートをノードNp1と接続することにより、図1に示した極性の寄生ダイオードD9を有する。
トランジスタPMOS6は、ノードNp1と、出力端子10と接続されたノードNp2との間に電気的に接続される。トランジスタPMOS6のゲートは、スイッチ駆動回路12の出力ノードN4と接続される。トランジスタPMOS6は、バックゲートをノードNp2と接続することにより、図1に示した極性の寄生ダイオードD10を有する。
スイッチ駆動回路11は、ノードNp2及び接地ノードNgの間にノードN3を介して直列接続された、P型のトランジスタPMOS1及びNチャネル型(単に、N型とも称する)のトランジスタNMOS1を有する。トランジスタPMOS1及びNMOS1のゲートには、クロック信号CLK1が共通に入力される。接地ノードNgは、基準電圧(代表的には、接地電圧GND)を供給する。
同様に、スイッチ駆動回路12は、ノードNp2及び接地ノードNgの間にノードN4を介して直列接続された、P型のトランジスタPMOS2及びN型のトランジスタNMOS2を有する。トランジスタPMOS2及びNMOS2のゲートには、クロック信号CLK2が共通に入力される。
スイッチ駆動回路11,12は、出力電圧VOUT及び接地電圧GNDを電源として、クロック信号CLK1,CLK2を入力とするインバータを構成している。トランジスタPMOS1及びNMOS1は、バックゲートをノードNp2及び接地ノードNgとそれぞれ接続することにより、図1に示した極性の寄生ダイオードD1及びD2を有する。同様に、トランジスタPMOS2及びNMOS2は、バックゲートをノードNp2及び接地ノードNgとそれぞれ接続することにより、図1に示した極性の寄生ダイオードD3及びD4を有する。
インバータ20は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間にノードN2を介して直列接続された、P型のトランジスタPMOS7及びN型のトランジスタNMOS5を有する。ノードN2は、キャパシタC1を経由して、ノードNp1と接続される。
トランジスタPMOS7のゲートは、クロック信号CLK3を入力されるインバータ駆動回路13の出力ノードと接続される。トランジスタNMOS5のゲートは、クロック信号CLK4を入力されるインバータ駆動回路14の出力ノードと接続される。トランジスタPMOS7及びNMOS5は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図1に示した極性の寄生ダイオードD11及びD12を有する。
インバータ駆動回路13は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間に、トランジスタPMOS7のゲートと接続される出力ノードを介して直列接続された、P型のトランジスタPMOS3及びN型のトランジスタNMOS3を有する。トランジスタPMOS3及びNMOS3のゲートには、クロック信号CLK3が共通に入力される。
同様に、インバータ駆動回路14は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間に、トランジスタNMOS5のゲートと接続される出力ノードを介して直列接続された、P型のトランジスタPMOS4及びN型のトランジスタNMOS4を有する。トランジスタPMOS4及びNMOS4のゲートには、クロック信号CLK4が共通に入力される。
インバータ駆動回路13,14は、入力電圧VIN及び接地電圧GNDを電源として、クロック信号CLK3,CLK4を入力とするインバータを構成している。トランジスタPMOS3及びNMOS3は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図1に示した極性の寄生ダイオードD5及びD6を有する。同様に、トランジスタPMOS4及びNMOS4は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図1に示した極性の寄生ダイオードD7及びD8を有する。
図2は、チャージポンプ回路100に入力されるクロック信号CLK1〜CLK4の波形図である。
図2を参照して、クロック信号CLK1と、クロック信号CLK2〜CLK4とは、逆相であり、クロック信号CLK2〜CLK4は同相である。但し、クロック信号CLK1〜CLK4のエッジ間には、複数のトランジスタの同時導通による貫通電流を防止するための時間差(いわゆる、デッドタイム相当)が設けられる。
例えば、互いに逆相の基準クロックCLKa,CLKbに対して上記デッドタイムを不付与することによって、クロック信号CLK1〜CLK4を生成することが可能である。尚、当該デッドタイムは、通常、数(ns)〜数十(ns)程度であるが、図2中では、クロック周期に対して誇張して表記されている。
図3には、チャージポンプ回路100の昇圧動作を説明する図表が示される。チャージポンプ回路100は、相補である基準クロックCLKa及びCLKbに基づくクロック信号CLK1〜CLK4に従って、図3に示される状態1及び状態2を交互に繰り返す。
図3及び図1を参照して、状態1では、基準クロックCLKa(クロック信号CLK1)がHレベルである一方で、基準クロックCLKb(クロック信号CLK2〜CLK4)はLレベルである。従って、スイッチ駆動回路11は、ノードN3にLレベル電圧(接地電圧GND)を出力する。一方で、スイッチ駆動回路12は、ノードN4にHレベル電圧(出力電圧VOUT)を出力する。この結果、複数のスイッチ素子については、トランジスタPMOS5がオンする一方で、トランジスタPMOS6はオフする。
又、インバータ駆動回路13及び14が入力電圧VINを出力するため、トランジスタPMOS7がオフする一方で、トランジスタNMOS5がオンする。従って、インバータ20は、ノードN2を接地ノードNgと接続する。この結果、状態1では、ノードNp1は、入力端子5(入力電圧VIN)と接続される一方で、出力端子10からは切り離される。更に、キャパシタC1は、ノードNp1及び接地ノードNgの間に接続されることにより、入力電圧VINにより充電される。従って、キャパシタ電圧V(C1)=VINとなる。
これに対して、状態2では、クロック信号CLK1(基準クロックCLKa)がLレベルである一方で、クロック信号CLK2〜CLK4(基準クロックCLKb)はHレベルである。従って、ノードN3、即ち、トランジスタPMOS5のゲート電圧が出力電圧VOUT、ノードN4、即ち、トランジスタPMOS6のゲート電圧が接地電圧GNDとなる。これにより、複数のスイッチ素子では、トランジスタPMOS6がオンする一方で、トランジスタPMOS5はオフされる。
又、インバータ駆動回路13及び14が接地電圧GNDを出力するため、トランジスタPMOS7がオンする一方で、トランジスタNMOS5がオフする。従って、インバータ20は、ノードN2をノードNp0と接続する。この結果、状態2では、ノードNp1は、入力端子5(入力電圧VIN)と切り離される一方で、出力端子10と接続される。更に、キャパシタC1は、入力端子5(ノードNp0)及びノードNp1の間に接続される。従って、出力端子10での出力電圧VOUTは、入力電圧VINと、キャパシタ電圧V(C1)との和、即ち、入力電圧VINの2倍となる。
チャージポンプ回路100は、クロック信号CLK1〜CLK4に従って上述の状態1及び状態2を交互に繰り返すことによって、入力電圧VINの2倍の出力電圧VOUTを出力する昇圧動作を実行することができる。
次に、比較例に係るチャージポンプ回路100において、出力端子10が地絡して、出力電圧VOUTが接地電圧GND電圧近傍まで低下した場合の動作を説明する。
ノードNp2の出力電圧VOUTが低下すると、スイッチ駆動回路11及び12から、トランジスタPMOS5及びPMOS6のゲートに対して、入力電圧VINより低い電圧しか供給できなくなる。このため、トランジスタPMOS5とPMOS6をオフすることができなくなり、入力端子5及び出力端子10の間に接続された複数のスイッチ素子であるトランジスタPMOS5及びPMOS6が両方オン状態となる。
複数のスイッチ素子を構成するトランジスタPMOS5及びPMOS6の素子サイズは、チャージポンプ回路100の電流能力に直結するため、大電流を流せるように大きく設計されることが一般的である。このため、トランジスタPMOS5及びPMOS6が両方オンしてしまうと、入力端子5から出力端子10への経路に過電流が生じることが懸念される。
又、トランジスタPMOS5及びPMOS6の素子サイズと連動して、寄生ダイオードD9及びD10の素子サイズが大きくなるため、寄生ダイオードD9及びD10が流せる電流量も大きくなる。従って、出力端子10に地絡が発生した場合には、寄生ダイオードD9及びD10を介する経路によっても、入力端子5から出力端子10への過電流が生じることが懸念される。
(実施の形態1の説明)
図4は、実施の形態1に係るチャージポンプ回路の構成例を説明する回路図である。
図4を参照して、実施の形態1に係るチャージポンプ回路101は、比較例に係るチャージポンプ回路100と同様の昇圧動作を実行するとともに、出力端子10での地絡発生等に起因する出力電圧VOUTの低下時における過電流防止機能を具備するものである。
実施の形態1に係るチャージポンプ回路101は、比較例のチャージポンプ回路100と比較して、スイッチ素子であるトランジスタPMOS5のバックゲートに接続されたトランジスタPMOS13と、トランジスタPMOS13のオンオフを制御するスイッチ駆動回路30とをさらに備える。さらに、実施の形態1に係るチャージポンプ回路101は、比較例のチャージポンプ回路100でのスイッチ駆動回路12に代えて、スイッチ駆動回路21を備える。スイッチ駆動回路21は、トランジスタPMOS13が接続されたスイッチ素子であるトランジスタPMOS6のオンオフを制御する。
実施の形態1に係るチャージポンプ回路101のその他の部分の構成は、比較例に係るチャージポンプ回路100(図1)と同様であるので、詳細な説明は繰り返さない。尚、図4の構成例において、トランジスタPMOS5及びPMOS6は「複数のスイッチ素子」を構成する「第1のP型トランジスタ」の一実施例に対応し、トランジスタPMOS13は「バックゲート切断スイッチ素子」を構成する「第2のP型トランジスタ」の一実施例に対応する。又、スイッチ駆動回路30は「バックゲート切断スイッチ素子駆動回路」の一実施例に対応する。更に、ノードNp1は、隣接する2個スイッチ素子間の「接続点」に相当し、インバータ駆動回路13及び14とインバータ20とによって、「電圧選択回路」の一実施例が構成される。
トランジスタPMOS13は、トランジスタPMOS6のバックゲートと、トランジスタPMOS6の2個の主電極(ソース及びドレイン)のうちの出力端子10側の主電極(図4ではソース)との間に接続される。
図5には、チャージポンプ回路101の電流遮断構造を説明するためのトランジスタPMOS6及びPMOS13の概念的な断面図が示される。
図5を参照して、P型基板60には、Nウェル61及びNウェル71が形成される。トランジスタPMOS6は、Nウェル61に形成された、P+領域62及び63と、N+領域65とを有する。P+領域62及び63は、トランジスタPMOS6の第1及び第2の主電極(ソース及びドレインの一方ずつ)に対応する。N+領域65は、トランジスタPMOS6のバックゲートに対応する。トランジスタPMOS6は、さらに、P+領域62及び63の間のチャネル領域の直上に絶縁膜を介して形成される、制御電極に相当するゲート64をさらに有する。
同様に、トランジスタPMOS13は、Nウェル71に形成された、P+領域72及び73と、ゲート74と、N+領域75とを有する。P+領域72及び73は、トランジスタPMOS13の第1及び第2の主電極(ソース及びドレインの一方ずつ)に対応し、N+領域75は、トランジスタPMOS13のバックゲートに対応する。ゲート64は、トランジスタPMOS13の制御電極に相当する。
トランジスタPMOS6において、P+領域63はノードNp2(即ち、出力端子10)と接続され、P+領域62は、キャパシタC1と接続されたノードNp1と接続される。ゲート64は、スイッチ駆動回路21の出力を受けるノードN4と接続される。トランジスタPMOS6において、P+領域62及びP+領域63は「主電極」の一実施例に対応し、特に、P+領域63は、出力端子10側の「主電極」に対応する。
トランジスタPMOS13において、P+領域73はノードNp2(即ち、トランジスタPMOS6のP+領域63)と接続され、ゲート74は、スイッチ駆動回路30の出力を受けるノードN5と接続される。P+領域72は、N+領域75及びトランジスタPMOS6のN+領域75と接続される。この結果、トランジスタPMOS13では、出力端子10と接続されるP+領域73と、Nウェル71とのPN接合によって寄生ダイオードが形成される。同様に、トランジスタPMOS13では、ノードNp1と接続されるP+領域62と、Nウェル61とのPN接合によって寄生ダイオードが形成される。又、PMOS6及びPMOS13のボディ(バックゲート)同士は電気的に接続される。即ち、「第2のP型トランジスタ」の一実施例であるトランジスタPMOS13において、P+領域72は「第1の主電極」の一実施例に対応し、P+領域73は「第2の主電極」の一実施例に対応し、N+領域75は「バックゲート」の一実施例に対応する。
再び図4を参照して、トランジスタPMOS6の主電極間には、PMOS6の寄生ダイオードD10、PMOS6及びPMOS13のボディ(バックゲート)、並びに、PMOS13の寄生ダイオードD23による経路が形成される。当該バックゲートを含む経路上において、図5で説明した接続関係とすることで、寄生ダイオードD10及びD23は逆極性で直列接続されることになる。
スイッチ駆動回路30は、ノードNp0及び接地ノードNgの間にノードN5を介して直列接続された、P型のトランジスタPMOS14及びN型のトランジスタNMOS11を有する。トランジスタPMOS14及びNMOS11のゲートは、ノードNp2(出力端子10)と共通に接続される。
スイッチ駆動回路30は、入力電圧VIN及び接地電圧GNDを電源として、出力電圧VOUTを入力とするインバータを構成している。トランジスタPMOS14及びNMOS11は、バックゲートをノードNp1及び接地ノードNgとそれぞれ接続することにより、図4に示した極性の寄生ダイオードD24及びD25を有する。上述のように、スイッチ駆動回路30の出力ノードN5は、トランジスタPMOS13のゲートと接続される。
スイッチ駆動回路21は、図1のスイッチ駆動回路12と同様にインバータ接続されたトランジスタPMOS2及びNMOS2に加えて、トランジスタPMOS11及びPMOS12をさらに有する。トランジスタPMOS11は、ノードNp0(入力電圧VIN)及びトランジスタPMOS2のソースに相当するノードNsの間に接続される。トランジスタPMOS12は、ノードNp2(出力電圧VOUT)及びノードNs(トランジスタPMOS2)の間に接続される。トランジスタPMOS11のゲートは、ノードNp2(出力電圧VOUT)と接続される。トランジスタPMOS12のゲートは、ノードNp0(入力電圧VIN)と接続される。トランジスタPMOS11及びNMOS12は、バックゲートをノードNsと共通に接続することにより、図4に示した極性の寄生ダイオードD21及びD22を有する。
従って、スイッチ駆動回路21は、トランジスタPMOS11のオン時には、入力電圧VINを電源電圧とするインバータとして動作する一方で、トランジスタPMOS12のオン時には、出力電圧VOUTを電源電圧とするインバータとして動作する。当該インバータの出力ノードN4は、トランジスタPMOS6のゲートと接続される。
チャージポンプ回路101のスイッチ駆動回路11及び21、並びに、インバータ駆動回路13及び14には、比較例のチャージポンプ回路100と同様のクロック信号CLK1〜CLK4(図2)がそれぞれ入力される。
チャージポンプ回路101において、昇圧動作の開始前には、出力電圧VOUTは、入力電圧VINから寄生ダイオードD9及びD10による順方向の電圧降下量だけ低い電圧となっている。このため、トランジスタPMOS11及びPMOS12はオフしており、トランジスタPMOS2のソース(ノードNs)の電圧は、トランジスタPMOS11の寄生ダイオードD21を介して供給される。
昇圧動作時にはトランジスタPMOS13がオンに維持されるので、トランジスタPMOS6は、図1と同様に、ボディ(バックゲート)がソース(即ち、出力端子10側の主電極)と接続された状態となる。更に、スイッチ駆動回路21では、出力電圧VOUTの上昇に応じて、トランジスタPMOS12のゲート・ソース間電圧が大きくなることにより、トランジスタPMOS12がオンする。これにより、トランジスタPMOS2のソース(ノードNs)に対して、トランジスタPMOS12を経由して出力電圧VOUTが供給されるので、スイッチ駆動回路21は、図1のスイッチ駆動回路12と同様に動作する。
従って、チャージポンプ回路101においても、基準クロックCLKa,CLKbに基づくクロック信号CLK1〜CLK4(図2)に応答して、図3に示した状態1及び状態2が繰り返されることによって、出力電圧VOUTが入力電圧VINの2倍まで上昇する昇圧動作が実行される。即ち、当該基準クロックCLKa,CLKbは、「互いに相補の第1及び第2のクロック」の一実施例に相当する。
チャージポンプ回路101において出力端子10が地絡した場合は、出力電圧VOUTは、接地電圧GND電圧付近まで低下して、入力電圧VINより低くなる。これにより、トランジスタPMOS12がオフされる一方で、トランジスタPMOS11がオンされるので、トランジスタPMOS2のソース(ノードNs)には、トランジスタPMOS11を経由して入力電圧VINが供給される。
トランジスタPMOS11のソース電圧が出力電圧VOUTではなく入力電圧VINとなるため、トランジスタPMOS2及びNMOS2によって構成されるインバータは、クロック信号CLK2のLレベル期間において、ノードN4からトランジスタPMOS6のゲートに対して、Hレベル電圧として、入力電圧VINを出力することができる。これにより、ソース電圧が地絡によって接地電圧GND付近まで低下したトランジスタPMOS6についても、ゲートに入力電圧VINを入力することによってオフすることができる。これにより、トランジスタPMOS6のオフ期間を設けることができる。このように、複数のスイッチ駆動回路11,21のうち、スイッチ駆動回路21によって「第1のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路21において、トランジスタPMOS11及びPMOS12によって「電圧切換回路」の一実施例が構成され、トランジスタPMOS2及びNMOS2によるインバータによって「信号伝達回路」の一実施例が構成される。
更に、スイッチ駆動回路21では、出力端子10が地絡した場合に、トランジスタPMOS11を経由して入力電圧VINが供給されるノードNsと、地絡した出力端子10(ノードNp2)との間の電流経路は、トランジスタPMOS12の寄生ダイオードD22によってブロックされる。又、スイッチ駆動回路11においても、ノードN3に強制的にオフ電圧を供給する構成は存在しない。このため、スイッチ駆動回路11及び21の各々では、出力端子10が地絡しても、出力端子10へ向かう電流経路が内部に形成されることがない。
これに対して、特許文献1では、出力端子に地絡が発生すると、駆動トランジスタのゲートに対して、保護トランジスタを経由して駆動トランジスタのオフ電圧が供給される。このため、駆動トランジスタの駆動回路の内部では、駆動回路とも接続される出力端子(地絡発生)へ向けて、駆動トランジスタのゲート(即ち、駆動回路の出力ノード)からの電流経路が形成される虞がある。代表的には、当該駆動回路は、図4中のスイッチ駆動回路11の様なインバータで構成されるため、図4中のトランジスタPMOS1の寄生ダイオードD1によって上記電流経路が形成される虞がある。このため、本実施の形態1に係るチャージポンプ回路101では、出力端子10が地絡した場合に、スイッチ駆動回路11及び21の各々において、出力端子10へ至る電流経路が形成されない点でも有利である。
更に、スイッチ駆動回路30では、出力端子10の地絡発生時には、トランジスタPMOS14がオンに維持されるため、ノードN5からトランジスタPMOS13のゲートに、入力電圧VINが出力される。これにより、トランジスタPMOS13はオフに維持される。このとき、トランジスタPMOS6のボディ(バックゲート)を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタPMOS13の寄生ダイオードD23による逆電圧阻止によって遮断されている。
出力電圧VOUTが接地電圧GND付近まで低下することにより、スイッチ駆動回路11からノードN3にLレベル電圧(接地電圧GND)が固定的に出力されて、トランジスタPMOS5がオンに維持されることが懸念される。しかしながら、スイッチ駆動回路21及びトランジスタPMOS13が配置されたトランジスタPMOS6によって、入力端子5から出力端子10への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
この結果、実施の形態1に係るチャージポンプ回路101によれば、通常時(出力端子10の地絡非発生時)には、比較例のチャージポンプ回路100と同様の昇圧動作が可能であるとともに、出力端子10の地絡発生等による出力電圧VOUTの低下時における過電流の発生を防止することができる。
実施の形態1の変形例1.
図6は、実施の形態1の第1の変形例に係るチャージポンプ回路の構成を説明する回路図である。
図6を参照して、実施の形態1の第1の変形例に係るチャージポンプ回路102は、比較例に係るチャージポンプ回路100と比較して、スイッチ素子であるトランジスタPMOS6のバックゲートに接続されたトランジスタPMOS17と、トランジスタPMOS17のオンオフを制御するスイッチ駆動回路30とをさらに備える。さらに、チャージポンプ回路102は、比較例のチャージポンプ回路100でのスイッチ駆動回路11に代えて、スイッチ駆動回路23を備える。スイッチ駆動回路23は、トランジスタPMOS17が接続されたスイッチ素子であるトランジスタPMOS5のオンオフを制御する。
トランジスタPMOS17は、トランジスタPMOS5のバックゲートと、トランジスタPMOS5の2個の主電極のうちの出力端子10側の主電極(図6ではソース)との間に接続される。トランジスタPMOS17及びPMOS5の間の接続関係は、図4及び図5におけるトランジスタPMOS13及びPMOS6の間の接続関係と同様である。従って、トランジスタPMOS5の寄生ダイオードD9と、トランジスタPMOS17の寄生ダイオードD28とは、トランジスタPMOS6の主電極間のボディ(バックゲート)を介した経路上において、逆極性で直列接続されることになる。
スイッチ駆動回路30の構成及び動作は、図4と同様であるので詳細な説明は繰り返さない。スイッチ駆動回路30の出力ノードN5は、トランジスタPMOS17のゲートと接続される。
スイッチ駆動回路23は、図1のスイッチ駆動回路12と同様にインバータ接続されたトランジスタPMOS1及びNMOS1に加えて、トランジスタPMOS15及びPMOS16をさらに有する。トランジスタPMOS15は、図4のトランジスタPMOS11と同様に、ノードNp0(入力電圧VIN)及びトランジスタPMOS1のソースに相当するノードNsの間に接続される。トランジスタPMOS16は、ノードNp2(出力電圧VOUT)及びノードNs(トランジスタPMOS1)の間に接続される。トランジスタPMOS15のゲートは、ノードNp2(出力電圧VOUT)と接続される。トランジスタPMOS16のゲートは、ノードNp0(入力電圧VIN)と接続される。トランジスタPMOS15及びNMOS16は、バックゲートをノードNsと共通に接続することにより、図6に示した極性の寄生ダイオードD26及びD27を有する。
従って、スイッチ駆動回路23は、図4のスイッチ駆動回路21と同様に、トランジスタPMOS15のオン時には、入力電圧VINを電源電圧とするインバータとして動作する一方で、トランジスタPMOS16のオン時には、出力電圧VOUTを電源電圧とするインバータとして動作する。当該インバータの出力ノードN3は、トランジスタPMOS5のゲートと接続される。即ち、図6の構成では、複数のスイッチ駆動回路23,12のうち、スイッチ駆動回路23によって「第1のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路23において、トランジスタPMOS15及びPMOS16によって「電圧切換回路」の一実施例が構成され、トランジスタPMOS1及びNMOS1によるインバータによって「信号伝達回路」の一実施例が構成される。即ち、ノードNsは「電源ノード」の一実施例に対応し、接地ノードNgは「基準電圧ノード」の一実施例に対応する。
実施の形態1の第1の変形例に係るチャージポンプ回路102のその他の部分の構成は、比較例に係るチャージポンプ回路100(図1)と同様であるので、詳細な説明は繰り返さない。尚、図6の構成例においても、複数のスイッチ素子を構成するトランジスタPMOS5及びPMOS6は「第1のP型トランジスタ」の一実施例に対応し、トランジスタPMOS17は「バックゲート切断スイッチ素子」を構成する「第2のP型トランジスタ」の一実施例に対応する。
図6のチャージポンプ回路102において、スイッチ駆動回路23,30及びトランジスタPMOS17は、図4(チャージポンプ回路101)におけるスイッチ駆動回路21,30及びトランジスタPMOS13と同様に動作する。この結果、実施の形態1の第1の変形例に係るチャージポンプ回路102は、実施の形態1に係るチャージポンプ回路101と同様に、比較例のチャージポンプ回路100と同様の昇圧動作を実行することができる。
図6のチャージポンプ回路102では、出力端子10の地絡発生等による出力電圧VOUTの低下時には、スイッチ駆動回路12からノードN4にLレベル電圧(接地電圧GND)が固定的に出力されて、トランジスタPMOS6がオンに維持されることが懸念される。
しかしながら、スイッチ駆動回路23がトランジスタPMOS15及びPMOS1を経由して、ノードN4、即ち、トランジスタPMOS5のゲートに対して入力電圧VINを供給することができるため、クロック信号CLK1のLレベル期間に対応させて、トランジスタPMOS5のオフ期間を設けることができる。又、スイッチ駆動回路30によりトランジスタPMOS17がオフに維持されると、トランジスタPMOS5のボディ(バックゲート)を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタPMOS17の寄生ダイオードD28による逆電圧阻止によって遮断される。
このように、図6のチャージポンプ回路102では、出力端子10の地絡発生等による出力電圧VOUTの低下時には、スイッチ駆動回路23及びトランジスタPMOS17が配置されたトランジスタPMOS5によって、入力端子5から出力端子10への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
この結果、実施の形態1の変形例では、複数のスイッチ素子のうちのトランジスタPMOS5に対して「バックゲート切断スイッチ素子」としてトランジスタPMOS17を接続する構成としたが、実施の形態1と同様に、出力端子10の地絡発生等による出力電圧VOUTの低下時における過電流の発生を防止することができる。
実施の形態1の変形例2.
図7は、実施の形態1の第2の変形例に係るチャージポンプ回路の構成を説明する回路図である。
図7を参照して、実施の形態1の第2の変形例に係るチャージポンプ回路103は、比較例に係るチャージポンプ回路100と比較して、スイッチ素子であるトランジスタPMOS5及びPMOS6のバックゲートにそれぞれ接続されたトランジスタPMOS13及びPMOS17と、トランジスタPMOS13及びPMOS17のオンオフを制御するスイッチ駆動回路30とをさらに備える。さらに、チャージポンプ回路103は、比較例のチャージポンプ回路100と比較して、スイッチ駆動回路11(図1)に代えて、図4のスイッチ駆動回路23を有するともに、スイッチ駆動回路12(図1)に代えて、図6のスイッチ駆動回路21を有する。
トランジスタPMOS13及びPMOS6の間の接続関係は、実施の形態1(図4及び図5)で説明したのと同様であり、トランジスタPMOS17及びPMOS5の間の接続関係は、実施の形態1の第1の変形例(図6)と同様である。又、スイッチ駆動回路30の構成及び動作は、図4及び図6で説明したのと同様であり、トランジスタPMOS13及びPMOS17は、スイッチ駆動回路30の出力ノードN5の電圧に応じて、共通にオンオフされる。
スイッチ駆動回路21は、図4と同様の構成及び動作により、トランジスタPMOS6のオンオフを制御する。同様に、スイッチ駆動回路23は、図6と同様の構成及び動作により、トランジスタPMOS5のオンオフを制御する。
実施の形態1の第2の変形例に係るチャージポンプ回路103のその他の部分の構成は、比較例に係るチャージポンプ回路100(図1)と同様であるので、詳細な説明は繰り返さない。尚、図6の構成例においても、トランジスタPMOS5及びPMOS6は「複数のスイッチ素子」を構成する「第1のP型トランジスタ」の一実施例に対応し、トランジスタPMOS13及びPMOS17は「バックゲート切断スイッチ素子」を構成する「第2のP型トランジスタ」の一実施例に対応する。更に、複数のスイッチ駆動回路21,23の各々が「第1のスイッチ駆動回路」の機能を有する。
図7のチャージポンプ回路103において、スイッチ駆動回路21,23,30及びトランジスタPMOS13及びPMOS17は、図4及び図6で説明したのと同様に動作する。この結果、実施の形態1の第2の変形例に係るチャージポンプ回路103は、実施の形態1に係るチャージポンプ回路101と同様に、比較例のチャージポンプ回路100と同様の昇圧動作を実行することができる。
さらに、出力端子10の地絡発生等による出力電圧VOUTの低下時には、スイッチ駆動回路21及び23によって、クロック信号CLK1,CLK2のLレベル期間に対応させてトランジスタPMOS5及びPMOS6のオフ期間を確保するとともに、トランジスタPMOS17及びPMOS15の寄生ダイオードD28及びD23による逆電圧阻止によって、入力端子5から出力端子10への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
このように、複数のスイッチ素子のうちのトランジスタPMOS5及びPMOS6の両方に対して、「バックゲート切断スイッチ素子」としてトランジスタPMOS13及びPMOS17を接続する構成としても、出力電圧VOUTの低下時における過電流の発生を防止することが可能である。
図4、図6及び図7のチャージポンプ回路101〜103より、入力端子5及び出力端子10の間に接続された複数のスイッチ素子(トランジスタPMOS5及びPMOS6)の少なくとも一方に対して、「バックゲート切断スイッチ素子」としてトランジスタPMOS13及びPMOS17の少なくとも一方を接続し、かつ、「第1のスイッチ駆動回路」としてスイッチ駆動回路23及び21の少なくとも一方を配置することにより、通常の昇圧動作とともに、出力端子10での地絡発生等に起因する出力電圧VOUTの低下時における過電流の防止機能を具備することが可能となることが理解される。
実施の形態2.
図8は、実施の形態2に係るチャージポンプ回路の構成例を説明する回路図である。
図8を参照して、実施の形態2に係るチャージポンプ回路104は、実施の形態1に係るチャージポンプ回路101(図4)と比較して、論理ゲートによって構成されるクロック制御回路81〜83をさらに備える点で異なる。
クロック制御回路81は、ANDゲートで構成されて、クロック信号CLK2と、出力電圧VOUTとの論理積演算結果を出力する。クロック制御回路82は、NANDゲートで構成されて、クロック信号CLK3の反転信号と、出力電圧VOUTとの否定論理積演算結果を出力する。同様に、クロック制御回路84は、NANDゲートで構成されて、クロック信号CLK4の反転信号と、出力電圧VOUTとの否定論理積演算結果を出力する。
スイッチ駆動回路21においてトランジスタPMOS2及びNMOS2によって構成されるインバータには、クロック制御回路81によって加工されたクロック信号CLK2が入力される。同様に、インバータ駆動回路13においてトランジスタPMOS3及びNMOS3によって構成されるインバータには、クロック制御回路82によって加工されたクロック信号CLK3が入力される。又、インバータ駆動回路14においてトランジスタPMOS4及びNMOS4によって構成されるインバータには、クロック制御回路83によって加工されたクロック信号CLK4が入力される。即ち、クロック制御回路81は「第1のクロック制御回路」の一実施例に対応し、クロック制御回路82及び83は「第2のクロック制御回路」の一実施例に対応する。
出力電圧VOUTの正常時(出力端子10の地絡非発生時)には、クロック制御回路81〜83を構成する論理ゲートの出力電圧VOUTが入力される端子は、Hレベルに固定される。従って、クロック制御回路81〜83からは、クロック信号CLK2〜CLK4と同じ論理レベルの信号が出力される。従って、実施の形態2に係るチャージポンプ回路104は、実施の形態1に係るチャージポンプ回路101と同様の昇圧動作を実行することができる。
これに対して、出力端子10の地絡発生等によって出力電圧VOUTが接地電圧GND付近まで低下すると、クロック制御回路81(ANDゲート)の出力は、Lレベル電圧(接地電圧GND)に固定される。一方で、クロック制御回路82,83(NANDゲート)の出力は、Hレベル電圧(入力電圧VIN)に固定される。
これにより、スイッチ駆動回路21によって、ノードN4がHレベル(入力電圧VIN)に維持されるので、トランジスタPMOS6はオフに固定される。同様に、インバータ駆動回路13及び14によって、トランジスタPMOS7及びNMOS5の各々のゲート電圧もLレベル(接地電圧GND)に維持される。この結果、インバータ20では、トランジスタPMOS7が固定的にオンされるとともに、トランジスタNMOS5が固定的にオフされるので、ノードN2は入力電圧VINに固定される。これにより、出力電圧VOUTの低下によりトランジスタPMOS5がオン状態に維持されても、キャパシタC1の端子間に電圧差が生じないので、地絡発生時にキャパシタC1が充電されることを回避できる。
従って、出力電圧VOUTが接地電圧GND付近まで低下した場合には、スイッチ駆動回路11からノードN3にLレベル電圧(接地電圧GND)が固定的に出力されたトランジスタPMOS5がオンに維持されても、クロック制御回路81によってトランジスタPMOS6がオフに維持される。更に、実施の形態1と同様にトランジスタPMOS13がオフされることにより、入力端子5から出力端子10への電流経路を、実施の形態1と同様に遮断することができる。更に、ノードN2の電圧が固定されることにより、チャージポンプ回路104の内部に電流が発生することをさらに確実に防止することができる。
以上説明したように、実施の形態2に係るチャージポンプ回路104では、出力端子10の地絡発生等によって出力電圧VOUTが接地電圧GND付近まで低下した場合には、クロック制御回路81〜83の出力が固定されることにより、昇圧動作を完全に停止させて、過電流の発生を確実に防止することが可能である。
尚、実施の形態2に係るチャージポンプ回路は、実施の形態1の第1の変形例(図6)及び第2の変形例(図7)と組み合わせることも可能である。具体的には、実施の形態1の第1の変形例と組み合わせる場合には、図6の構成において、図8と同様の論理ゲート(ANDゲート)をスイッチ駆動回路23の入力側に配置して、クロック信号CLK1と出力電圧VOUTとの論理積演算を、トランジスタPMOS1及びNMOS1のゲートに共通に入力する構成とすることができる。
同様に、図7の構成において、図8と同様の論理ゲート(ANDゲート)をスイッチ駆動回路21及び23の各々の入力側に配置して、クロック信号CLK1,CLK2と出力電圧VOUTとの論理積演算を、スイッチ駆動回路21及び23に入力する構成とすることができる。
実施の形態3.
図9は、実施の形態3に係るチャージポンプ回路の構成例を説明する回路図である。
図9を参照して、実施の形態3に係るチャージポンプ回路105は、実施の形態1に係るチャージポンプ回路101(図4)と比較して、出力地絡検出回路50をさらに備える点で異なる。
図10は、図9に示された出力地絡検出回路50の構成例を説明するブロック図である。
図10を参照して、出力地絡検出回路50は、電圧比較器51及びレベルシフタ55を有する。
電圧比較器51は、出力端子10の出力電圧VOUTと、予め定められた地絡判定電圧VRとを比較する。出力端子10に地絡が発生していない正常時には、出力電圧VOUTの下限値は、入力電圧VINから寄生ダイオードD9(PMOS5)及び寄生ダイオードD10(PMOS6)による順方向の電圧降下量の和であるVfだけ低い電圧(VIN−Vf)である。従って、出力電圧VOUTが電圧(VIN−Vf)よりも低下したときに、出力端子10に地絡が発生したことを検出できる。即ち、地絡判定電圧VRは、電圧(VIN−Vf)に対応させて定めることができる。
電圧比較器51は、入力電圧VIN及び接地電圧GNDを受けて動作する。従って、電圧比較器51の出力電圧は、VOUT>VRのときは入力電圧VIN(Hレベル)となり、VOUT<VRのときは接地電圧GND(Lレベル)となる。
レベルシフタ55は、電圧比較器51の出力電圧をレベル変換して、電圧信号Vdetを出力する。レベルシフタ55は、電圧比較器51の出力がHレベルであるときには、電圧信号Vdetを、出力端子10の出力電圧VOUTに設定する。一方で、レベルシフタ55は、電圧比較器51の出力がLレベルであるときには、電圧信号Vdetを接地電圧GNDに設定する。
従って、出力地絡検出回路50は、出力端子10が地絡していない正常時、即ち、VOUT>VRのときには、電圧信号Vdet=VOUTに設定する一方で、出力端子10の地絡発生時、即ち、VOUT<VRのときには、電圧信号Vdet=GNDに設定する。
再び図9を参照して、出力地絡検出回路50からの電圧信号Vdetは、スイッチ駆動回路30のトランジスタPMOS14及びNMOS11のゲート、並びに、スイッチ駆動回路21のトランジスタPMOS11のゲートに入力される。実施の形態3に係るチャージポンプ回路105のその他の部分の構成は、実施の形態1に係るチャージポンプ回路100(図4)と同様であるので詳細な説明は繰り返さない。
実施の形態1で説明したように、地絡発生により出力電圧VOUTが接地電圧GND付近まで低下すると、スイッチ駆動回路30においてトランジスタPMOS14がオンすることで、トランジスタPMOS13がオフされるとともに、スイッチ駆動回路21においてトランジスタPMOS11がオンされることにより、トランジスタPMOS6がオフされることによって、入力端子5から出力端子10への電流経路を遮断することができる。
一方で、実施の形態1(図4)の構成では、出力端子10での地絡による出力電圧VOUTの低下量が小さく、出力電圧VOUTが接地電圧GND付近まで低下しない場合には、トランジスタPMOS14及びPMOS11をオンできないことによって、過電流防止機能が発揮されない虞がある。
これに対して、実施の形態3に係るチャージポンプ回路105では、出力電圧VOUTが地絡判定電圧VRよりも低下すると、出力地絡検出回路50からの電圧信号Vdetが接地電圧GNDに設定されるので、トランジスタPMOS14及びPMOS11が確実にオンされる.この結果、トランジスタPMOS6及びトランジスタPMOS13の確実なオフにより、入力端子5から出力端子10への電流経路を遮断することができる。すなわち、出力電圧VOUTが接地電圧GND付近まで低下しない場合にも、実施の形態1で説明した過電流防止機能が発揮される。
又、出力端子10に地絡が発生していない正常時には、電圧信号Vdet=VOUTとされて、トランジスタPMOS14及びPMOS11には出力電圧VOUTが入力されるので、チャージポンプ回路105の回路動作は、実施の形態1に係るチャージポンプ回路100と同様であり、出力電圧VOUTを入力電圧VINの2倍とする昇圧動作を、実施の形態1と同様に実行することができる。
尚、実施の形態3に係るチャージポンプ回路は、実施の形態1の第1の変形例(図6)及び第2の変形例(図7)と組み合わせることも可能である。具体的には、実施の形態1の第1の変形例と組み合わせる場合には、図6の構成において、図9と同様の出力地絡検出回路50を配置するとともに、出力地絡検出回路50からの電圧信号Vdetを、スイッチ駆動回路30のトランジスタPMOS14及びNMOS14のゲート、並びに、スイッチ駆動回路23のトランジスタPMOS15のゲートに共通に入力する構成とすることができる。
同様に、図7の構成においては、図9と同様の出力地絡検出回路50を配置するとともに、出力地絡検出回路50からの電圧信号Vdetを、スイッチ駆動回路30のトランジスタPMOS14及びNMOS14のゲート、スイッチ駆動回路23のトランジスタPMOS15のゲート、並びに、スイッチ駆動回路21のトランジスタPMOS11のゲートに共通に入力する構成とすることができる。
或いは、図11に示すように、実施の形態2及び実施の形態3を組み合わせてチャージポンプ回路を構成することも可能である。図11に示されたチャージポンプ回路106では、図8の構成において、図9と同様の出力地絡検出回路50が追加配置される。更に、スイッチ駆動回路30への入力、スイッチ駆動回路21のトランジスタPMOS11のゲートへの入力、及び、クロック制御回路81〜83への入力について、出力電圧VOUTを出力地絡検出回路50からの電圧信号Vdetに置換することで、実施の形態2及び3による効果の両方を享受することが可能となる。
実施の形態4.
実施の形態1〜3では、昇圧比(VOUT/VIN)が2であるチャージポンプ回路における、出力端子10での地絡発生時における過電流防止機能について説明したが、昇圧比が異なるチャージポンプ回路に対しても、同様の過電流防止機能を適用することができる。実施の形態4では、一例として、昇圧比(VOUT/VIN)が3であるチャージポンプ回路における過電流防止機能の追加について説明する。
図12は、実施の形態4に係るチャージポンプ回路の構成例を説明する回路図である。
図12を参照して、実施の形態4に係るチャージポンプ回路107は、実施の形態1に係るチャージポンプ回路101(図4)と比較して、スイッチ素子としてのトランジスタPMOS18と、トランジスタPMOS18のオンオフを制御するスイッチ駆動回路25と、キャパシタC2と、インバータ32と、インバータ駆動回路26及び27をさらに備える。
トランジスタPMOS18は、入力端子5と接続されたノードNp0と、トランジスタPMOS5との間に接続される。即ち、図12の構成では、入力端子5及び出力端子10の間に直列接続された、トランジスタPMOS5、PMOS6、及び、PMPOS18が、「複数のスイッチ素子」を構成する「第1のP型トランジスタ」の一実施例に相当する。
トランジスタPMOS5及びPMOS18の接続点に相当するノードNp3と、ノードN8との間には、キャパシタC2が接続される。ノードN8の電圧は、インバータ32によって制御される。
スイッチ駆動回路25は、ノードNp2及び接地ノードNgの間にノードN6を介して直列接続された、P型のトランジスタPMOS19及びN型のトランジスタNMOS12を有する。トランジスタPMOS19及びNMOS12のゲートには、クロック信号CLK5が共通に入力される。スイッチ駆動回路25は、出力電圧VOUT及び接地電圧GNDを電源として、クロック信号CLK5を入力とするインバータを構成している。トランジスタPMOS19及びNMOS12は、バックゲートをノードNp2及び接地ノードNgとそれぞれ接続することにより、図12に示した極性の寄生ダイオードD29及びD30を有する。
インバータ32は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間にノードN8を介して直列接続された、P型のトランジスタPMOS22及びN型のトランジスタNMOS14を有する。ノードN8は、キャパシタC2を経由して、ノードNp3と接続される。
トランジスタPMOS22のゲートは、クロック信号CLK6を入力されるインバータ駆動回路26の出力ノードと接続される。トランジスタNMOS14のゲートは、クロック信号CLK7を入力されるインバータ駆動回路27の出力ノードと接続される。トランジスタPMOS22及びNMOS14は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図12に示した極性の寄生ダイオードD36及びD37を有する。
インバータ駆動回路26は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間に、トランジスタPMOS22のゲートと接続される出力ノードを介して直列接続された、P型のトランジスタPMOS20及びN型のトランジスタNMOS15を有する。トランジスタPMOS20及びNMOS15のゲートには、クロック信号CLK6が共通に入力される。
同様に、インバータ駆動回路27は、ノードNp0(入力電圧VIN)及び接地ノードNg(接地電圧GND)の間に、トランジスタNMOS14のゲートと接続される出力ノードを介して直列接続された、P型のトランジスタPMOS21及びN型のトランジスタNMOS13を有する。トランジスタPMOS21及びNMOS13のゲートには、クロック信号CLK7が共通に入力される。
インバータ駆動回路26,27は、入力電圧VIN及び接地電圧GNDを電源として、クロック信号CLK6,CLK7を入力とするインバータを構成している。トランジスタPMOS20及びNMOS15は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図12に示した極性の寄生ダイオードD31及びD32を有する。同様に、トランジスタPMOS21及びNMOS13は、バックゲートをノードNp0及び接地ノードNgとそれぞれ接続することにより、図12に示した極性の寄生ダイオードD33及びD34を有する。
実施の形態4に係るチャージポンプ回路107の上記以外の部分の構成は、実施の形態1に係るチャージポンプ回路101と同様であるので、詳細な説明は繰り返さない。即ち、図4と同様に、複数のスイッチ素子であるトランジスタPMOS5,PMOS6、及び、PMPOS18のうちの、トランジスタPMOS6に対して、「バックゲート切断スイッチ」を構成する「第2のP型トランジスタ」に相当するトランジスタPMOS13が配置されている。実施の形態1と同様に、通常の昇圧動作時には、トランジスタPMOS13がオフされている。又、チャージポンプ回路107では、インバータ駆動回路13及び14とインバータ20とによる「電圧選択回路」に加えて、インバータ駆動回路26及び27とインバータ32とによっても「電圧選択回路」の一実施例が構成される。
図13は、チャージポンプ回路107に入力されるクロック信号CLK1〜CLK7の波形図である。
図13を参照して、クロック信号CLK1〜CLK4は図2と同様であり、基準クロックCLKaに基づくクロック信号CLK1と、基準クロックCLKbに基づくクロック信号CLK2〜CLK4とは、互いに逆相である。
上述のように、実施の形態4では、クロック信号CLK5〜CLK7が追加される。クロック信号CLK5は、クロック信号CLK2〜CLK4と同相であり、クロック信号CLK6及びCLK7は、クロック信号CLK1と同相である。クロック信号CLK5〜CLK7についても、クロック信号CLK1〜CLK4と同様に、デッドタイムが適宜設けられる。
図14には、チャージポンプ回路107の昇圧動作を説明する図表が示される。チャージポンプ回路107は、相補である基準クロックCLKa及びCLKbに基づくクロック信号CLK1〜CLK7に従って、図14に示される状態X及び状態Yを交互に繰り返す。
図14及び図12を参照して、状態Xでは、基準クロックCLKb(クロック信号CLK2〜CLK5)がHレベルである一方で、基準クロックCLKa(クロック信号CLK1,CLK6,CLK7)はLレベルである。従って、スイッチ駆動回路21及び25は、ノードN4及びN6に、Lレベル電圧(接地電圧GND)を出力する一方で、スイッチ駆動回路11は、ノードN3にHレベル電圧(出力電圧VOUT)を出力する。この結果、複数のスイッチ素子については、トランジスタPMOS18及びPMOS6がオンする一方で、トランジスタPMOS5がオフする。
一方、インバータ駆動回路26及び27がHレベル電圧(入力電圧VIN)を出力するため、インバータ32は、トランジスタNMOS14のオンにより、ノードN8を接地ノードNg(接地電圧GND)と接続する。これに対して、インバータ駆動回路13及び14がLレベル電圧(入力電圧VIN)を出力するため、インバータ20は、トランジスタPMOS7のオンにより、ノードN2をノードNp0(入力電圧VIN)と接続する。
従って、状態Xでは、ノードNp3は、入力端子5(入力電圧VIN)と接続される一方で、出力端子10及びノードNp1からは切り離される。更に、キャパシタC1は、ノードNp3及び接地ノードNgの間に接続されることにより、入力電圧VINにより充電される。従って、キャパシタ電圧V(C1)=VINとなる。又、キャパシタC2は、トランジスタPMOS6により出力端子10と接続されたノードNp1と、ノードNp0との間に接続される。従って、当該時点でのキャパシタC1の電圧V(C2)を用いて、VOUT=VIN+V(C2)と示される。
これに対して、状態Yでは、基準クロックCLKb(クロック信号CLK2〜CLK5)がLレベルである一方で、基準クロックCLKa(クロック信号CLK1,CLK6,CLK7)はHレベルである。従って、スイッチ駆動回路21及び25は、ノードN4及びN6に、Hレベル(出力電圧VOUT)を出力する一方で、スイッチ駆動回路11は、ノードN3にLレベル電圧(接地電圧GND)を出力する。この結果、複数のスイッチ素子については、トランジスタPMOS18及びPMOS6がオフする一方で、トランジスタPMOS5がオンする。
一方、インバータ駆動回路26及び27がLレベル電圧(接地電圧GND)を出力するため、インバータ32は、トランジスタPMOS22のオンにより、ノードN8をノードNp0(入力電圧VIN)と接続する。これに対して、インバータ駆動回路13及び14がHレベル電圧(接地電圧GND)を出力するため、インバータ20は、トランジスタNMOS5のオンにより、ノードN2を接地ノードNg(接地電圧GND)と接続する。
状態Yでは、トランジスタPMOS5によって接続されたノードNp1及びNp3が、入力端子5(入力電圧VIN)及び出力端子10(出力電圧VOUT)からそれぞれ切り離される。更に、キャパシタC1は、ノードNp0(入力端子5)及びノードNp3の間に接続される。従って、ノードNp3の電圧はVIN+V(C1)となる。直前の状態Xにおいて、V(C1)=VINに充電されているので、ノードNp3の電圧は、入力電圧VINの2倍となる。
一方で、キャパシタC2は、ノードNp1及び接地ノードNgの間に接続されることにより、ノードNp3と同等の電圧に充電される。従って、状態Yでは、V(C2)=V(C1)=2・VINとなる。
次に、再び状態Xとなると、キャパシタC1が入力電圧VINに充電されるとともに、出力電圧VOUTは、入力電圧VINと、当該時点でのキャパシタC2の電圧V(C2)の和となる。直前の状態Yで、V(C2)=2・VINに充電されているので、VOUT=VIN+V(C2)=3・VINであり、昇圧比(VOUT/VIN)は3となることが理解される。
このように、実施の形態4に係るチャージポンプ回路107は、相補の基準クロックCLKa,CLKbに基づくクロック信号CLK1〜CLK7に従って上述の状態X及び状態Yを交互に繰り返すことによって、入力電圧VINの3倍の出力電圧VOUTを出力する昇圧動作を実行することができる。
実施の形態4に係るチャージポンプ回路107において、出力端子10が地絡して、出力電圧VOUTが接地電圧GND電圧近傍まで低下すると、実施の形態1と同様に、スイッチ駆動回路30の出力(ノードN5)がLレベル電圧(接地電圧GND)からHレベル電圧(入力電圧VIN)に変化する。これにより、正常時にはオンしていたトランジスタPMOS13が、出力端子10(低下した出力電圧VOUT)に対するノードN5(PMOS15のゲート)の電圧差によってオフされる。
一方、スイッチ駆動回路21では、出力電圧VOUTの低下に伴うトランジスタPMOS11のオンにより、スイッチ駆動回路21は、クロック信号CLK2のLレベル期間において、入力電圧VINをノードN4に出力できる。これにより、トランジスタPMOS6のオフ期間を設けることができる。又、実施の形態1と同様に、トランジスタPMOS6のボディ(バックゲート)を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタPMOS13の寄生ダイオードD23による逆電圧阻止によって遮断されている。
この結果、実施の形態4に係るチャージポンプ回路107においても、出力端子10の地絡発生等による出力電圧VOUTの低下時には、スイッチ駆動回路30及びトランジスタPMOS13が配置されたトランジスタPMOS6によって、入力端子5から出力端子10への継続的な電流経路の形成を回避できる。この結果、昇圧比が3であるチャージポンプ回路107においても、出力端子10の地絡発生時における過電流の発生を防止することができる。
尚、実施の形態4に係るチャージポンプ回路107においても、実施の形態1の第1及び第2の変形例で説明したように、複数のスイッチ素子であるトランジスタPMOS18、PMOS5、及び、PMOS6のうちの少なくとも1つに対して、スイッチ駆動回路21のように、出力電圧VOUTの低下時に入力電圧VINをインバータ電源とするように構成されたスイッチ駆動回路(即ち、「第1のスイッチ駆動回路」)、並びに、「バックゲート切断スイッチ素子」となるトランジスタ(図12でのPMOS13)及びその駆動回路(スイッチ駆動回路30)を配置することが可能である。
又、実施の形態4に係るチャージポンプ回路107において、図8でのクロック制御回路81〜83、及び、図9での出力地絡検出回路50の少なくとも一方を組み合わせて、実施の形態2及び3と同様に制御することも可能である。
更に、実施の形態4では、昇圧比が3のチャージポンプ回路を説明したが、昇圧比をさらに高くしたチャージポンプ回路に対しても、本実施の形態1〜3は同様に適用可能である。このようなチャージポンプ回路に対しても、入力端子5及び出力端子10の間に直列接続される複数のスイッチ素子のうちの少なくとも1つに対して、上述の「第1のスイッチ駆動回路」並びに「バックゲート切断スイッチ素子」及び「バックゲート切断スイッチ駆動回路」を配置することによって、地絡発生等による出力電圧VOUTの低下時における過電流の発生を防止することが可能である。
上述した実施の形態1〜4に係るチャージポンプ回路101〜107は、半導体装置に適用することが可能である。例えば、図15に示されるように、半導体装置200は、電源回路202と、半導体素子215を含む半導体回路210と、実施の形態1〜4のいずれかに係るチャージポンプ回路とを備える。半導体素子215は、代表的には、トランジスタ又はダイオードによって構成される。電源回路202は、半導体装置200に対して外部から供給される電源電圧Vpから安定的な電圧VDDを発生することができる。チャージポンプ回路101〜107は、電源回路202からの電圧VDDを上記入力電圧VINとして昇圧動作を実行することにより、出力電圧VOUTとしての昇圧電圧VBBを出力する。電圧VDD及び電圧VBBの両方が半導体回路210に電源電圧として供給されることにより、半導体素子215は、チャージポンプ回路101〜107の出力電圧である昇圧電圧VBBを受けて動作することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
トランジスタPMOS13において、P+領域73はノードNp2(即ち、トランジスタPMOS6のP+領域63)と接続され、ゲート74は、スイッチ駆動回路30の出力を受けるノードN5と接続される。P+領域72は、N+領域75及びトランジスタPMOS6のN+領域65と接続される。この結果、トランジスタPMOS13では、出力端子10と接続されるP+領域73と、Nウェル71とのPN接合によって寄生ダイオードが形成される。同様に、トランジスタPMOS13では、ノードNp1と接続されるP+領域62と、Nウェル61とのPN接合によって寄生ダイオードが形成される。又、PMOS6及びPMOS13のボディ(バックゲート)同士は電気的に接続される。即ち、「第2のP型トランジスタ」の一実施例であるトランジスタPMOS13において、P+領域72は「第1の主電極」の一実施例に対応し、P+領域73は「第2の主電極」の一実施例に対応し、N+領域75は「バックゲート」の一実施例に対応する。