WO2020136820A1 - チャージポンプ回路及び半導体装置 - Google Patents

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WO2020136820A1
WO2020136820A1 PCT/JP2018/048202 JP2018048202W WO2020136820A1 WO 2020136820 A1 WO2020136820 A1 WO 2020136820A1 JP 2018048202 W JP2018048202 W JP 2018048202W WO 2020136820 A1 WO2020136820 A1 WO 2020136820A1
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voltage
output
circuit
transistor
charge pump
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PCT/JP2018/048202
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English (en)
French (fr)
Inventor
明夫 上村井
晃嗣 大江
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention relates to a charge pump circuit and a semiconductor device including the charge pump circuit.
  • a charge pump circuit described in Japanese Patent Laid-Open No. 2009-183111 (Patent Document 1) is known as a circuit for obtaining an output voltage obtained by boosting the input voltage of the input terminal at the output terminal.
  • the charge pump circuit connects a plurality of switch elements (driving transistors T1 and T4 in Patent Document 1) in series between an input terminal and an output terminal, and repeats on/off switching of the plurality of switch elements. Specifically, during a first period in which some of the switch elements are turned on while the rest of the switch elements are turned off, the capacitor is charged by the input voltage, and the on/off states of the plurality of switch elements are switched in the second period.
  • the boost operation is realized by applying the sum of the input voltage and the capacitor voltage to the output voltage.
  • Patent Document 1 even if the plurality of switch elements are forcibly turned off, a current path is formed between the input terminal and the output terminal via the parasitic diode of each switch element (P-type transistor). It is difficult to prevent the occurrence of overcurrent from the input terminal to the output terminal.
  • Patent Document 1 by connecting a protection resistor to the back gate of each switch element, the amount of current in the current path via the parasitic diode is suppressed, but the current path may be continuously formed. I'm worried.
  • the off-voltage supplied to each gate of the plurality of switch elements via the protection transistor is common with the power supply voltage applied to the input terminal. Therefore, when a ground fault occurs at the output terminal, there is a concern that the power supply voltage drops due to the current flowing through the parasitic diodes of the plurality of switch elements, and the gate voltages of the plurality of switch elements drop.
  • the size of the plurality of switch elements between the input terminal and the output terminal is designed to be large in order to secure the current driving capability, and therefore the voltage drop due to the parasitic diode tends to be large. Therefore, there is a concern that the cutoff of the current path by the plurality of switch elements may be insufficient due to the decrease in the gate voltage supplied by the protection transistor.
  • the present invention has been made to solve such a problem, and an object of the present invention is to prevent generation of an overcurrent from an input terminal to an output terminal when the output terminal is grounded. Is to provide a structure of a charge pump circuit capable of
  • a plurality of 1st P type transistors are connected in series between an input terminal and an output terminal, and constitute a plurality of switch elements, respectively.
  • the plurality of switch drive circuits selectively select one of the reference voltage and the output voltage for each control electrode of the plurality of first P-type transistors according to one of the complementary first and second clocks.
  • the capacitor has first and second terminals, and the first terminal is connected to a connection point of two adjacent switch elements of the plurality of switch elements.
  • the voltage selection circuit selectively outputs one of the reference voltage and the input voltage to the second terminal of the capacitor according to the first or second clock.
  • the back gate disconnection switch element includes a back gate of at least one first P-type transistor of the plurality of first P-type transistors and an output terminal of two main electrodes of the first P-type transistor. Connected to the main electrode on the side.
  • the back gate disconnect switch drive circuit changes the back gate disconnect switch element from on to off when the output voltage drops.
  • the second P-type transistor forming the back gate disconnecting switch element includes a first main electrode connected to the back gate of the first P-type transistor, and a main electrode on the output terminal side of the first P-type transistor. A second main electrode connected. The back gate of the second P-type transistor is connected to the first main electrode.
  • at least one first switch drive circuit corresponding to at least the first P-type transistor to which the back gate disconnection switch element is connected is configured to output the output voltage when the output voltage decreases. Instead of this, the input voltage is selectively output to the control electrode of the first P-type transistor.
  • the input voltage is supplied to the gate of the first P-type transistor by the first switch drive circuit and the second Since the parasitic diode formed in the P-type transistor can avoid the continuous formation of the current path from the input terminal to the output terminal, the occurrence of overcurrent can be prevented.
  • FIG. 7 is a circuit diagram illustrating a configuration of a charge pump circuit according to a comparative example.
  • FIG. It is a wave form diagram of the clock signal input into a charge pump circuit.
  • 3 is a chart illustrating a boosting operation of the charge pump circuit shown in FIG. 1.
  • 3 is a circuit diagram illustrating a configuration example of a charge pump circuit according to the first embodiment.
  • FIG. 5 is a conceptual cross-sectional view for explaining a current cutoff structure of a switch element in the charge pump shown in FIG. 4.
  • FIG. 9 is a circuit diagram illustrating a configuration of a charge pump circuit according to a first modification of the first embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration of a charge pump circuit according to a second modification of the first embodiment.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a charge pump circuit according to the second embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a charge pump circuit according to a third embodiment.
  • FIG. 10 is a block diagram illustrating a configuration example of the output ground fault detection circuit shown in FIG. 9.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a charge pump circuit that is a combination of the second embodiment and the third embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a charge pump circuit according to a fourth embodiment.
  • FIG. 13 is a waveform diagram of a clock signal input to the charge pump circuit shown in FIG. 12. 13 is a table for explaining the operation of the charge pump circuit shown in FIG. 12. It is a schematic block diagram of a semiconductor device including a charge pump circuit according to the present embodiment.
  • Embodiment 1 (Explanation of Comparative Example) First, the configuration of a general charge pump circuit will be described as a comparative example of this embodiment.
  • FIG. 1 is a circuit diagram illustrating the configuration of a charge pump circuit according to a comparative example.
  • the basic circuit operation (boost operation) of the charge pump circuit 100 according to the comparative example is the same as that of the charge pump circuit according to the present embodiment described later, but The charge pump circuit 100 has a problem similar to that of Patent Document 1 with respect to the function of interrupting the short-circuit current when the output terminal is grounded.
  • a charge pump circuit 100 constitutes an input terminal 5, an output terminal 10, and a “plurality of switch elements” connected in series between the input terminal 5 and the output terminal 10.
  • P-channel type (also simply referred to as P-type) transistors PMOS5 and PMOS6, switch drive circuits 11 and 12, an inverter 20, inverter drive circuits 13 and 14, and a capacitor C1 are provided.
  • the voltage of the input terminal 5 will be referred to as the input voltage VIN
  • the voltage of the output terminal 10 will be referred to as the output voltage VOUT.
  • Each of the clock signals CLK1 to CLK4 shown in FIG. 1 is a logic high level (hereinafter, referred to as “H level”) and a logic low level (hereinafter, “L level”) during the operation period of the charge pump circuit 100. ”) is repeated at regular intervals.
  • the transistor PMOS5 is electrically connected between the node Np0 connected to the input terminal 5 and the node Np1.
  • the gate of the transistor PMOS5 is connected to the output node N3 of the switch drive circuit 11.
  • the transistor PMOS5 has the parasitic diode D9 of the polarity shown in FIG. 1 by connecting the back gate to the node Np1.
  • the transistor PMOS6 is electrically connected between the node Np1 and the node Np2 connected to the output terminal 10.
  • the gate of the transistor PMOS6 is connected to the output node N4 of the switch drive circuit 12.
  • the transistor PMOS6 has a parasitic diode D10 having the polarity shown in FIG. 1 by connecting the back gate to the node Np2.
  • the switch drive circuit 11 has a P-type transistor PMOS1 and an N-channel type (also simply referred to as N-type) transistor NMOS1 which are connected in series via a node N3 between a node Np2 and a ground node Ng.
  • the clock signal CLK1 is commonly input to the gates of the transistors PMOS1 and NMOS1.
  • Ground node Ng supplies a reference voltage (typically, ground voltage GND).
  • the switch drive circuit 12 includes a P-type transistor PMOS2 and an N-type transistor NMOS2 that are connected in series between the node Np2 and the ground node Ng via the node N4.
  • the clock signal CLK2 is commonly input to the gates of the transistors PMOS2 and NMOS2.
  • the switch drive circuits 11 and 12 configure an inverter that uses the output voltage VOUT and the ground voltage GND as power supplies and receives the clock signals CLK1 and CLK2 as inputs.
  • the transistors PMOS1 and NMOS1 have parasitic diodes D1 and D2 having the polarities shown in FIG. 1 by connecting their back gates to the node Np2 and the ground node Ng, respectively.
  • the transistors PMOS2 and NMOS2 have parasitic diodes D3 and D4 of the polarity shown in FIG. 1 by connecting their back gates to the node Np2 and the ground node Ng, respectively.
  • the inverter 20 has a P-type transistor PMOS7 and an N-type transistor NMOS5 connected in series via a node N2 between a node Np0 (input voltage VIN) and a ground node Ng (ground voltage GND).
  • the node N2 is connected to the node Np1 via the capacitor C1.
  • the gate of the transistor PMOS7 is connected to the output node of the inverter drive circuit 13 to which the clock signal CLK3 is input.
  • the gate of the transistor NMOS5 is connected to the output node of the inverter drive circuit 14 to which the clock signal CLK4 is input.
  • the transistors PMOS7 and NMOS5 have parasitic diodes D11 and D12 having the polarities shown in FIG. 1 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • the inverter drive circuit 13 includes a P-type transistor PMOS3 and a P-type transistor PMOS3 connected in series between the node Np0 (input voltage VIN) and the ground node Ng (ground voltage GND) via an output node connected to the gate of the transistor PMOS7. It has an N-type transistor NMOS3.
  • the clock signal CLK3 is commonly input to the gates of the transistors PMOS3 and NMOS3.
  • the inverter drive circuit 14 is connected in series between the node Np0 (input voltage VIN) and the ground node Ng (ground voltage GND) via an output node connected to the gate of the transistor NMOS5, and is of a P-type. It has a transistor PMOS4 and an N-type transistor NMOS4. The clock signal CLK4 is commonly input to the gates of the transistors PMOS4 and NMOS4.
  • the inverter drive circuits 13 and 14 constitute an inverter that receives the clock signals CLK3 and CLK4 as inputs using the input voltage VIN and the ground voltage GND as power sources.
  • the transistors PMOS3 and NMOS3 have parasitic diodes D5 and D6 of the polarity shown in FIG. 1 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • the transistors PMOS4 and NMOS4 have parasitic diodes D7 and D8 having the polarities shown in FIG. 1 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • FIG. 2 is a waveform diagram of clock signals CLK1 to CLK4 input to the charge pump circuit 100.
  • the clock signal CLK1 and the clock signals CLK2 to CLK4 have opposite phases, and the clock signals CLK2 to CLK4 have the same phase.
  • a time difference (so-called dead time) is provided between the edges of the clock signals CLK1 to CLK4 to prevent a shoot-through current due to simultaneous conduction of a plurality of transistors.
  • the dead time is normally several (ns) to several tens (ns), but in FIG. 2, the dead time is exaggerated with respect to the clock period.
  • FIG. 3 shows a chart for explaining the boosting operation of the charge pump circuit 100.
  • the charge pump circuit 100 alternately repeats the states 1 and 2 shown in FIG. 3 according to the clock signals CLK1 to CLK4 based on the complementary reference clocks CLKa and CLKb.
  • the switch drive circuit 11 outputs the L level voltage (ground voltage GND) to the node N3.
  • the switch drive circuit 12 outputs an H level voltage (output voltage VOUT) to the node N4.
  • the inverter drive circuits 13 and 14 output the input voltage VIN
  • the transistor PMOS7 turns off while the transistor NMOS5 turns on. Therefore, inverter 20 connects node N2 to ground node Ng.
  • the node Np1 is connected to the input terminal 5 (input voltage VIN) but disconnected from the output terminal 10.
  • the clock signal CLK1 (reference clock CLKa) is at L level, while the clock signals CLK2 to CLK4 (reference clock CLKb) are at H level. Therefore, the node N3, that is, the gate voltage of the transistor PMOS5 becomes the output voltage VOUT, and the node N4, that is, the gate voltage of the transistor PMOS6 becomes the ground voltage GND. Thereby, in the plurality of switch elements, the transistor PMOS6 is turned on, while the transistor PMOS5 is turned off.
  • the inverter drive circuits 13 and 14 output the ground voltage GND
  • the transistor PMOS7 turns on while the transistor NMOS5 turns off. Therefore, the inverter 20 connects the node N2 to the node Np0.
  • the node Np1 is disconnected from the input terminal 5 (input voltage VIN) and is connected to the output terminal 10.
  • the capacitor C1 is connected between the input terminal 5 (node Np0) and the node Np1. Therefore, the output voltage VOUT at the output terminal 10 becomes the sum of the input voltage VIN and the capacitor voltage V(C1), that is, twice the input voltage VIN.
  • the charge pump circuit 100 can execute the boosting operation of outputting the output voltage VOUT that is twice the input voltage VIN by alternately repeating the states 1 and 2 according to the clock signals CLK1 to CLK4.
  • the device sizes of the transistors PMOS5 and PMOS6 that form a plurality of switch devices are directly connected to the current capacity of the charge pump circuit 100, and are generally designed to be large so that a large current can flow. Therefore, if both the transistors PMOS5 and PMOS6 are turned on, there is a concern that an overcurrent may occur in the path from the input terminal 5 to the output terminal 10.
  • the element sizes of the parasitic diodes D9 and D10 increase in conjunction with the element sizes of the transistors PMOS5 and PMOS6, the amount of current that can be passed through the parasitic diodes D9 and D10 also increases. Therefore, when a ground fault occurs at the output terminal 10, there is a concern that an overcurrent from the input terminal 5 to the output terminal 10 may occur due to the path through the parasitic diodes D9 and D10.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the charge pump circuit according to the first embodiment.
  • the charge pump circuit 101 performs the same boosting operation as the charge pump circuit 100 according to the comparative example, and outputs the output caused by the occurrence of a ground fault or the like at the output terminal 10. It is provided with an overcurrent prevention function when the voltage VOUT drops.
  • the charge pump circuit 101 according to the first embodiment is different from the charge pump circuit 100 of the comparative example in that the transistor PMOS13 connected to the back gate of the transistor PMOS5, which is a switch element, and the switch driving that controls ON/OFF of the transistor PMOS13. And a circuit 30. Furthermore, the charge pump circuit 101 according to the first embodiment includes a switch drive circuit 21 instead of the switch drive circuit 12 in the charge pump circuit 100 of the comparative example. The switch drive circuit 21 controls ON/OFF of the transistor PMOS6 which is a switch element to which the transistor PMOS13 is connected.
  • the configuration of the other parts of the charge pump circuit 101 according to the first embodiment is similar to that of the charge pump circuit 100 (FIG. 1) according to the comparative example, and therefore detailed description will not be repeated.
  • the transistors PMOS5 and PMOS6 correspond to one embodiment of the "first P-type transistor” that constitutes the "plurality of switch elements", and the transistor PMOS13 is the "back gate disconnection switch element". This corresponds to one example of the "second P-type transistor" to be configured.
  • the switch drive circuit 30 corresponds to an example of the "back gate disconnection switch element drive circuit”.
  • the node Np1 corresponds to a “connection point” between two adjacent switch elements, and the inverter drive circuits 13 and 14 and the inverter 20 constitute an example of a “voltage selection circuit”.
  • the transistor PMOS13 is connected between the back gate of the transistor PMOS6 and the main electrode (source in FIG. 4) on the output terminal 10 side of the two main electrodes (source and drain) of the transistor PMOS6.
  • FIG. 5 shows a conceptual cross-sectional view of the transistors PMOS6 and PMOS13 for explaining the current cutoff structure of the charge pump circuit 101.
  • N-well 61 and N-well 71 are formed on P-type substrate 60.
  • the transistor PMOS6 has P+ regions 62 and 63 and an N+ region 65 formed in the N well 61.
  • the P+ regions 62 and 63 correspond to the first and second main electrodes (one of the source and the drain) of the transistor PMOS6.
  • the N+ region 65 corresponds to the back gate of the transistor PMOS6.
  • the transistor PMOS6 further has a gate 64 corresponding to a control electrode, which is formed immediately above the channel region between the P+ regions 62 and 63 via an insulating film.
  • the transistor PMOS 13 has P+ regions 72 and 73 formed in the N well 71, a gate 74, and an N+ region 75.
  • the P+ regions 72 and 73 correspond to the first and second main electrodes (one of the source and the drain) of the transistor PMOS 13, and the N+ region 75 corresponds to the back gate of the transistor PMOS 13.
  • the gate 64 corresponds to the control electrode of the transistor PMOS13.
  • the P+ region 63 is connected to the node Np2 (that is, the output terminal 10), and the P+ region 62 is connected to the node Np1 connected to the capacitor C1.
  • Gate 64 is connected to node N4 that receives the output of switch drive circuit 21.
  • the P+ region 62 and the P+ region 63 correspond to one example of the "main electrode”, and in particular, the P+ region 63 corresponds to the "main electrode” on the output terminal 10 side.
  • the P+ region 73 is connected to the node Np2 (that is, the P+ region 63 of the transistor PMOS6), and the gate 74 is connected to the node N5 receiving the output of the switch drive circuit 30.
  • the P+ region 72 is connected to the N+ region 75 and the N+ region 75 of the transistor PMOS6.
  • a PN junction between the P+ region 73 connected to the output terminal 10 and the N well 71 forms a parasitic diode.
  • a P+ region 62 connected to the node Np1 and a PN junction between the N well 61 form a parasitic diode.
  • the bodies (back gates) of the PMOS 6 and the PMOS 13 are electrically connected to each other. That is, in the transistor PMOS13 which is one example of the "second P-type transistor", the P+ region 72 corresponds to one example of the "first main electrode”, and the P+ region 73 is the "second main electrode”. N+ region 75 corresponds to one example of the “back gate”.
  • a path formed by the parasitic diode D10 of the PMOS 6, the bodies (back gates) of the PMOS 6 and the PMOS 13, and the parasitic diode D23 of the PMOS 13 is formed between the main electrodes of the transistor PMOS6.
  • the parasitic diodes D10 and D23 are connected in series with opposite polarities by the connection relationship described in FIG.
  • the switch drive circuit 30 has a P-type transistor PMOS14 and an N-type transistor NMOS11 connected in series via a node N5 between a node Np0 and a ground node Ng.
  • the gates of the transistors PMOS14 and NMOS11 are commonly connected to the node Np2 (output terminal 10).
  • the switch drive circuit 30 constitutes an inverter that receives the output voltage VOUT as an input from the input voltage VIN and the ground voltage GND as power sources.
  • the transistors PMOS14 and NMOS11 have parasitic diodes D24 and D25 having the polarities shown in FIG. 4 by connecting their back gates to the node Np1 and the ground node Ng, respectively.
  • the output node N5 of the switch drive circuit 30 is connected to the gate of the transistor PMOS13.
  • the switch drive circuit 21 further includes transistors PMOS11 and PMOS12 in addition to the inverter-connected transistors PMOS2 and NMOS2 similar to the switch drive circuit 12 of FIG.
  • the transistor PMOS11 is connected between the node Np0 (input voltage VIN) and the node Ns corresponding to the source of the transistor PMOS2.
  • the transistor PMOS12 is connected between the node Np2 (output voltage VOUT) and the node Ns (transistor PMOS2).
  • the gate of the transistor PMOS11 is connected to the node Np2 (output voltage VOUT).
  • the gate of the transistor PMOS12 is connected to the node Np0 (input voltage VIN).
  • the transistors PMOS11 and NMOS12 have parasitic diodes D21 and D22 having the polarities shown in FIG. 4 by commonly connecting the back gate to the node Ns.
  • the switch drive circuit 21 operates as an inverter that uses the input voltage VIN as the power supply voltage when the transistor PMOS11 is on, while it operates as an inverter that uses the output voltage VOUT as the power supply voltage when the transistor PMOS12 is on.
  • the output node N4 of the inverter is connected to the gate of the transistor PMOS6.
  • clock signals CLK1 to CLK4 (FIG. 2) as those in the charge pump circuit 100 of the comparative example are input to the switch drive circuits 11 and 21 and the inverter drive circuits 13 and 14 of the charge pump circuit 101, respectively.
  • the output voltage VOUT is lower than the input voltage VIN by the amount of forward voltage drop due to the parasitic diodes D9 and D10. Therefore, the transistors PMOS11 and PMOS12 are off, and the voltage of the source (node Ns) of the transistor PMOS2 is supplied via the parasitic diode D21 of the transistor PMOS11.
  • the body (back gate) of the transistor PMOS6 is connected to the source (that is, the main electrode on the output terminal 10 side) of the transistor PMOS6, as in FIG. Furthermore, in the switch drive circuit 21, the gate-source voltage of the transistor PMOS12 increases as the output voltage VOUT rises, and the transistor PMOS12 turns on. As a result, the output voltage VOUT is supplied to the source (node Ns) of the transistor PMOS2 via the transistor PMOS12, so that the switch drive circuit 21 operates similarly to the switch drive circuit 12 of FIG.
  • the state 1 and the state 2 shown in FIG. 3 are repeated in response to the clock signals CLK1 to CLK4 (FIG. 2) based on the reference clocks CLKa and CLKb, so that the output voltage VOUT becomes A boosting operation for increasing the voltage up to twice the input voltage VIN is executed. That is, the reference clocks CLKa and CLKb correspond to an example of “first and second clocks complementary to each other”.
  • the output voltage VOUT drops to near the ground voltage GND voltage and becomes lower than the input voltage VIN.
  • the transistor PMOS12 is turned off while the transistor PMOS11 is turned on, so that the input voltage VIN is supplied to the source (node Ns) of the transistor PMOS2 via the transistor PMOS11.
  • the inverter formed by the transistors PMOS2 and NMOS2 changes the voltage from the node N4 to the gate of the transistor PMOS6 at the H level during the L level period of the clock signal CLK2.
  • the input voltage VIN can be output as the level voltage.
  • the transistor PMOS6 whose source voltage has dropped to the vicinity of the ground voltage GND due to the ground fault can be turned off by inputting the input voltage VIN to the gate. Accordingly, the off period of the transistor PMOS6 can be provided.
  • the function of the “first switch drive circuit” is realized by the switch drive circuit 21 among the plurality of switch drive circuits 11 and 21.
  • the transistors PMOS11 and PMOS12 form an example of a "voltage switching circuit”
  • the inverter formed by the transistors PMOS2 and NMOS2 forms an example of a "signal transmission circuit”.
  • the switch drive circuit 21 when the output terminal 10 is grounded, the current between the node Ns to which the input voltage VIN is supplied via the transistor PMOS11 and the grounded output terminal 10 (node Np2). The path is blocked by the parasitic diode D22 of the transistor PMOS12. Also, in the switch drive circuit 11, there is no configuration for forcibly supplying the off voltage to the node N3. Therefore, in each of the switch drive circuits 11 and 21, even if the output terminal 10 is grounded, a current path toward the output terminal 10 is not formed inside.
  • Patent Document 1 when a ground fault occurs at the output terminal, the off-voltage of the drive transistor is supplied to the gate of the drive transistor via the protection transistor. Therefore, inside the drive circuit of the drive transistor, a current path from the gate of the drive transistor (that is, the output node of the drive circuit) is formed toward the output terminal (ground fault occurrence) which is also connected to the drive circuit. There is a risk. Since the drive circuit is typically composed of an inverter like the switch drive circuit 11 in FIG. 4, the current path may be formed by the parasitic diode D1 of the transistor PMOS1 in FIG. Therefore, the charge pump circuit 101 according to the first embodiment is also advantageous in that, when the output terminal 10 is grounded, a current path to the output terminal 10 is not formed in each of the switch drive circuits 11 and 21. is there.
  • the transistor PMOS14 is kept on when a ground fault occurs at the output terminal 10, so that the input voltage VIN is output from the node N5 to the gate of the transistor PMOS13. As a result, the transistor PMOS13 is kept off. At this time, the current path passing through the body (back gate) of the transistor PMOS6 is blocked by the reverse voltage blocking by the parasitic diode D23 of the transistor PMOS13, which is a "back gate disconnecting switch element".
  • the switch drive circuit 11 may output the L level voltage (ground voltage GND) fixedly to the node N3, and the transistor PMOS5 may be kept on. It However, it is possible to prevent the current path from the input terminal 5 to the output terminal 10 to be continuously formed by the transistor PMOS6 in which the switch drive circuit 21 and the transistor PMOS13 are arranged, and thus it is possible to prevent the occurrence of overcurrent.
  • the boosting operation similar to that of the charge pump circuit 100 of the comparative example can be performed at normal time (when the ground fault of the output terminal 10 does not occur). Therefore, it is possible to prevent the occurrence of overcurrent when the output voltage VOUT decreases due to the occurrence of a ground fault of the output terminal 10.
  • FIG. 6 is a circuit diagram illustrating the configuration of the charge pump circuit according to the first modification of the first embodiment.
  • the charge pump circuit 102 according to the first modification of the first embodiment is connected to the back gate of the transistor PMOS6 which is a switch element, as compared with the charge pump circuit 100 according to the comparative example.
  • the transistor PMOS17 and a switch drive circuit 30 for controlling on/off of the transistor PMOS17 are further provided.
  • the charge pump circuit 102 includes a switch drive circuit 23 instead of the switch drive circuit 11 in the charge pump circuit 100 of the comparative example.
  • the switch drive circuit 23 controls ON/OFF of the transistor PMOS5 which is a switch element to which the transistor PMOS17 is connected.
  • the transistor PMOS17 is connected between the back gate of the transistor PMOS5 and the main electrode on the output terminal 10 side (source in FIG. 6) of the two main electrodes of the transistor PMOS5.
  • the connection relationship between the transistors PMOS17 and PMOS5 is the same as the connection relationship between the transistors PMOS13 and PMOS6 in FIGS. Therefore, the parasitic diode D9 of the transistor PMOS5 and the parasitic diode D28 of the transistor PMOS17 are connected in series with opposite polarities on the path through the body (back gate) between the main electrodes of the transistor PMOS6.
  • the output node N5 of the switch drive circuit 30 is connected to the gate of the transistor PMOS17.
  • the switch drive circuit 23 further includes transistors PMOS15 and PMOS16 in addition to the inverter-connected transistors PMOS1 and NMOS1 similar to the switch drive circuit 12 of FIG.
  • the transistor PMOS15 is connected between the node Np0 (input voltage VIN) and the node Ns corresponding to the source of the transistor PMOS1 similarly to the transistor PMOS11 of FIG.
  • the transistor PMOS16 is connected between the node Np2 (output voltage VOUT) and the node Ns (transistor PMOS1).
  • the gate of the transistor PMOS15 is connected to the node Np2 (output voltage VOUT).
  • the gate of the transistor PMOS16 is connected to the node Np0 (input voltage VIN).
  • the transistors PMOS15 and NMOS16 have parasitic diodes D26 and D27 having the polarities shown in FIG. 6 by commonly connecting the back gate to the node Ns.
  • the switch drive circuit 23 operates as an inverter that uses the input voltage VIN as the power supply voltage when the transistor PMOS15 is on, while it outputs the output voltage VOUT when the transistor PMOS16 is on. It operates as an inverter that uses the power supply voltage.
  • the output node N3 of the inverter is connected to the gate of the transistor PMOS5. That is, in the configuration of FIG. 6, the function of the “first switch drive circuit” is realized by the switch drive circuit 23 among the plurality of switch drive circuits 23 and 12.
  • the transistors PMOS15 and PMOS16 form an example of a "voltage switching circuit”
  • the inverter formed by the transistors PMOS1 and NMOS1 forms an example of a "signal transmission circuit”. That is, the node Ns corresponds to an example of “power supply node”, and the ground node Ng corresponds to an example of “reference voltage node”.
  • the configuration of the other parts of the charge pump circuit 102 according to the first modification of the first embodiment is the same as that of the charge pump circuit 100 (FIG. 1) according to the comparative example, and therefore detailed description will not be repeated.
  • the transistors PMOS5 and PMOS6 forming the plurality of switch elements correspond to one embodiment of the "first P-type transistor", and the transistor PMOS17 constitutes the "back gate disconnecting switch element”. This corresponds to an example of the “second P-type transistor”.
  • the switch drive circuits 23 and 30 and the transistor PMOS17 operate similarly to the switch drive circuits 21 and 30 and the transistor PMOS13 of FIG. 4 (charge pump circuit 101).
  • the charge pump circuit 102 according to the first modified example of the first embodiment executes the same boosting operation as the charge pump circuit 100 of the comparative example, similarly to the charge pump circuit 101 according to the first embodiment. be able to.
  • the switch drive circuit 12 fixedly outputs the L level voltage (ground voltage GND) to the node N4, which causes the transistor There is concern that the PMOS 6 will be kept on.
  • the switch drive circuit 23 can supply the input voltage VIN to the node N4, that is, the gate of the transistor PMOS5, via the transistors PMOS15 and PMOS1, the switch drive circuit 23 can correspond to the L level period of the clock signal CLK1.
  • the off period of the transistor PMOS5 can be provided.
  • the switch driving circuit 30 keeps the transistor PMOS17 off, the current path through the body (backgate) of the transistor PMOS5 is reverse voltage due to the parasitic diode D28 of the transistor PMOS17, which is a "backgate disconnection switch element". Blocked by blocking.
  • the switch drive circuit 23 and the transistor PMOS5 in which the transistor PMOS17 is arranged cause the input terminal 5 to output terminal. Since it is possible to prevent the current path to 10 from being continuously formed, it is possible to prevent the occurrence of overcurrent.
  • the transistor PMOS17 is connected to the transistor PMOS5 of the plurality of switch elements as the "back gate disconnecting switch element".
  • the transistor PMOS17 is connected to the transistor PMOS5 of the plurality of switch elements as the "back gate disconnecting switch element".
  • FIG. 7 is a circuit diagram illustrating the configuration of the charge pump circuit according to the second modification of the first embodiment.
  • the charge pump circuit 103 has the back gates of the transistors PMOS5 and PMOS6, which are switching elements, as compared with the charge pump circuit 100 according to the comparative example. It further includes transistors PMOS13 and PMOS17 connected to each other, and a switch drive circuit 30 for controlling on/off of the transistors PMOS13 and PMOS17. Further, the charge pump circuit 103 includes the switch drive circuit 23 of FIG. 4 instead of the switch drive circuit 11 (FIG. 1) as compared with the charge pump circuit 100 of the comparative example, and the charge drive circuit 12 (FIG. 1). ), the switch drive circuit 21 of FIG. 6 is provided.
  • connection relationship between the transistors PMOS13 and PMOS6 is similar to that described in the first embodiment (FIGS. 4 and 5), and the connection relationship between the transistors PMOS17 and PMOS5 is the same as that in the first embodiment. This is similar to the modification (FIG. 6).
  • the configuration and operation of the switch drive circuit 30 are the same as those described with reference to FIGS. 4 and 6, and the transistors PMOS13 and PMOS17 are commonly turned on/off according to the voltage of the output node N5 of the switch drive circuit 30.
  • the switch drive circuit 21 controls the on/off of the transistor PMOS6 by the same configuration and operation as in FIG. Similarly, the switch drive circuit 23 controls ON/OFF of the transistor PMOS5 by the configuration and operation similar to those in FIG.
  • each of the plurality of switch drive circuits 21 and 23 has a function of “first switch drive circuit”.
  • the switch drive circuits 21, 23, 30 and the transistors PMOS13 and PMOS17 operate in the same manner as described with reference to FIGS.
  • the charge pump circuit 103 according to the second modification of the first embodiment executes the same boosting operation as the charge pump circuit 100 of the comparative example, similarly to the charge pump circuit 101 according to the first embodiment. be able to.
  • the switch drive circuits 21 and 23 ensure the off periods of the transistors PMOS5 and PMOS6 in correspondence with the L level periods of the clock signals CLK1 and CLK2. Since the reverse voltage blocking by the parasitic diodes D28 and D23 of the transistors PMOS17 and PMOS15 can prevent the continuous formation of the current path from the input terminal 5 to the output terminal 10, it is possible to prevent the occurrence of overcurrent.
  • At least one of the plurality of switch elements (transistors PMOS5 and PMOS6) connected between the input terminal 5 and the output terminal 10 has a “back gate”.
  • the transistors PMOS13 and PMOS17 as the "disconnect switch element”
  • the switch drive circuits 23 and 21 as the "first switch drive circuit”
  • FIG. 8 is a circuit diagram illustrating a configuration example of the charge pump circuit according to the second embodiment.
  • charge pump circuit 104 according to the second exemplary embodiment is different from charge pump circuit 101 according to the first exemplary embodiment (FIG. 4) in that clock control circuits 81 to 83 configured by logic gates. It is different in that it further comprises.
  • the clock control circuit 81 is composed of an AND gate and outputs a logical product operation result of the clock signal CLK2 and the output voltage VOUT.
  • the clock control circuit 82 is composed of a NAND gate, and outputs a NAND operation result of the inverted signal of the clock signal CLK3 and the output voltage VOUT.
  • the clock control circuit 84 is composed of a NAND gate, and outputs the NAND operation result of the inverted signal of the clock signal CLK4 and the output voltage VOUT.
  • the clock signal CLK2 processed by the clock control circuit 81 is input to the inverter formed by the transistors PMOS2 and NMOS2 in the switch drive circuit 21.
  • the clock signal CLK3 processed by the clock control circuit 82 is input to the inverter formed by the transistors PMOS3 and NMOS3 in the inverter drive circuit 13.
  • the clock signal CLK4 processed by the clock control circuit 83 is input to the inverter formed by the transistors PMOS4 and NMOS4 in the inverter drive circuit 14. That is, the clock control circuit 81 corresponds to one example of the “first clock control circuit”, and the clock control circuits 82 and 83 correspond to one example of the “second clock control circuit”.
  • the charge pump circuit 104 can execute the same boosting operation as the charge pump circuit 101 according to the first embodiment.
  • the output of the clock control circuit 81 (AND gate) is fixed to the L level voltage (ground voltage GND). ..
  • the outputs of the clock control circuits 82 and 83 (NAND gate) are fixed to the H level voltage (input voltage VIN).
  • the switch drive circuit 21 maintains the node N4 at the H level (input voltage VIN), so that the transistor PMOS6 is fixed to OFF.
  • the gate voltage of each of the transistors PMOS7 and NMOS5 is maintained at the L level (ground voltage GND) by the inverter drive circuits 13 and 14.
  • the inverter 20 since the transistor PMOS7 is fixedly turned on and the transistor NMOS5 is fixedly turned off, the node N2 is fixed to the input voltage VIN.
  • the transistor PMOS5 is maintained in the ON state due to the decrease in the output voltage VOUT, no voltage difference is generated between the terminals of the capacitor C1, so that the capacitor C1 can be prevented from being charged when a ground fault occurs.
  • the clock control circuit 81 keeps the transistor PMOS6 off. Further, as in the first embodiment, the transistor PMOS13 is turned off, so that the current path from the input terminal 5 to the output terminal 10 can be cut off as in the first embodiment. Further, by fixing the voltage of the node N2, it is possible to more reliably prevent the generation of current inside the charge pump circuit 104.
  • the charge pump circuit 104 when the output voltage VOUT drops to the vicinity of the ground voltage GND due to the occurrence of a ground fault of the output terminal 10 or the like, the outputs of the clock control circuits 81 to 83.
  • the outputs of the clock control circuits 81 to 83 By fixing the above, it is possible to completely stop the boosting operation and reliably prevent the occurrence of overcurrent.
  • the charge pump circuit according to the second embodiment can be combined with the first modification (FIG. 6) and the second modification (FIG. 7) of the first embodiment.
  • a logic gate (AND gate) similar to that of FIG. 8 is arranged on the input side of the switch drive circuit 23.
  • the AND operation of the clock signal CLK1 and the output voltage VOUT can be commonly input to the gates of the transistors PMOS1 and NMOS1.
  • a logic gate (AND gate) similar to that of FIG. 8 is arranged at the input side of each of the switch drive circuits 21 and 23, and the logical product of the clock signals CLK1 and CLK2 and the output voltage VOUT is arranged. The calculation can be input to the switch drive circuits 21 and 23.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the charge pump circuit according to the third embodiment.
  • the charge pump circuit 105 according to the third embodiment is different from the charge pump circuit 101 (FIG. 4) according to the first embodiment in that an output ground fault detection circuit 50 is further provided. ..
  • FIG. 10 is a block diagram illustrating a configuration example of the output ground fault detection circuit 50 shown in FIG.
  • the output ground fault detection circuit 50 includes a voltage comparator 51 and a level shifter 55.
  • the voltage comparator 51 compares the output voltage VOUT of the output terminal 10 with a predetermined ground fault determination voltage VR.
  • the lower limit value of the output voltage VOUT is the sum of the amount of forward voltage drop from the input voltage VIN due to the parasitic diode D9 (PMOS5) and the parasitic diode D10 (PMOS6).
  • the voltage is lower by Vf (VIN-Vf). Therefore, when the output voltage VOUT becomes lower than the voltage (VIN-Vf), it is possible to detect that a ground fault has occurred at the output terminal 10. That is, the ground fault determination voltage VR can be determined in correspondence with the voltage (VIN-Vf).
  • the voltage comparator 51 operates by receiving the input voltage VIN and the ground voltage GND. Therefore, the output voltage of the voltage comparator 51 becomes the input voltage VIN (H level) when VOUT>VR, and becomes the ground voltage GND (L level) when VOUT ⁇ VR.
  • the level shifter 55 level-converts the output voltage of the voltage comparator 51 and outputs the voltage signal Vdet.
  • the level shifter 55 sets the voltage signal Vdet to the output voltage VOUT of the output terminal 10 when the output of the voltage comparator 51 is at the H level.
  • the level shifter 55 sets the voltage signal Vdet to the ground voltage GND when the output of the voltage comparator 51 is at the L level.
  • the voltage signal Vdet from the output ground fault detection circuit 50 is input to the gates of the transistors PMOS14 and NMOS11 of the switch drive circuit 30 and the gate of the transistor PMOS11 of the switch drive circuit 21.
  • the configuration of the other parts of charge pump circuit 105 according to the third embodiment is similar to that of charge pump circuit 100 (FIG. 4) according to the first embodiment, and therefore detailed description will not be repeated.
  • the transistor PMOS14 is turned on in the switch drive circuit 30 to turn off the transistor PMOS13 and the switch drive circuit.
  • the transistor PMOS11 is turned on in 21 and the transistor PMOS6 is turned off, the current path from the input terminal 5 to the output terminal 10 can be cut off.
  • the charge pump circuit 105 when the output voltage VOUT becomes lower than the ground fault determination voltage VR, the voltage signal Vdet from the output ground fault detection circuit 50 is set to the ground voltage GND. Therefore, the transistors PMOS14 and PMOS11 are surely turned on. As a result, the currents from the input terminal 5 to the output terminal 10 can be cut off by reliably turning off the transistors PMOS6 and PMOS13. That is, even when the output voltage VOUT does not drop to near the ground voltage GND, the overcurrent prevention function described in the first embodiment is exhibited.
  • the charge pump circuit according to the third embodiment can be combined with the first modification (FIG. 6) and the second modification (FIG. 7) of the first embodiment.
  • the output ground fault detection circuit 50 similar to that of FIG. 9 is arranged in the configuration of FIG.
  • the voltage signal Vdet can be commonly input to the gates of the transistors PMOS14 and NMOS14 of the switch drive circuit 30 and the gate of the transistor PMOS15 of the switch drive circuit 23.
  • the output ground fault detection circuit 50 similar to that of FIG. 9 is arranged, and the voltage signal Vdet from the output ground fault detection circuit 50 is supplied to the gates of the transistors PMOS14 and NMOS14 of the switch drive circuit 30.
  • the gate of the transistor PMOS15 of the switch drive circuit 23 and the gate of the transistor PMOS11 of the switch drive circuit 21 can be commonly input.
  • FIG. 11 it is possible to combine the second embodiment and the third embodiment to form a charge pump circuit.
  • an output ground fault detection circuit 50 similar to that of FIG. 9 is additionally arranged in the configuration of FIG.
  • the output voltage VOUT is the output voltage VOUT from the output ground fault detection circuit 50 for the input to the switch drive circuit 30, the input to the gate of the transistor PMOS11 of the switch drive circuit 21, and the input to the clock control circuits 81 to 83.
  • the first to third embodiments have described the overcurrent preventing function when the ground fault occurs at the output terminal 10 in the charge pump circuit having the boost ratio (VOUT/VIN) of 2, the charge pump circuits having different boost ratios are described. The same overcurrent prevention function can also be applied to.
  • the fourth embodiment as an example, the addition of an overcurrent prevention function in a charge pump circuit having a boost ratio (VOUT/VIN) of 3 will be described.
  • FIG. 12 is a circuit diagram illustrating a configuration example of the charge pump circuit according to the fourth embodiment. 12, the charge pump circuit 107 according to the fourth embodiment is different from the charge pump circuit 101 (FIG. 4) according to the first embodiment in that a transistor PMOS18 as a switch element and an on/off state of the transistor PMOS18. Further, a switch drive circuit 25 for controlling the capacitor C2, a capacitor C2, an inverter 32, and inverter drive circuits 26 and 27 are further provided.
  • the transistor PMOS18 is connected between the node Np0 connected to the input terminal 5 and the transistor PMOS5. That is, in the configuration of FIG. 12, the transistors PMOS5, PMOS6, and PMPOS18, which are connected in series between the input terminal 5 and the output terminal 10, constitute the “first P-type transistor” that constitutes the “plurality of switch elements”. It corresponds to an embodiment of
  • a capacitor C2 is connected between the node N8 and a node Np3 corresponding to the connection point of the transistors PMOS5 and PMOS18.
  • the voltage of node N8 is controlled by inverter 32.
  • the switch driving circuit 25 has a P-type transistor PMOS 19 and an N-type transistor NMOS 12 which are connected in series between the node Np2 and the ground node Ng via a node N6.
  • the clock signal CLK5 is commonly input to the gates of the transistors PMOS19 and NMOS12.
  • the switch drive circuit 25 constitutes an inverter that receives the clock signal CLK5 as an input, using the output voltage VOUT and the ground voltage GND as power sources.
  • the transistors PMOS19 and NMOS12 have parasitic diodes D29 and D30 of the polarity shown in FIG. 12 by connecting their back gates to the node Np2 and the ground node Ng, respectively.
  • the inverter 32 has a P-type transistor PMOS22 and an N-type transistor NMOS14 which are connected in series via the node N8 between the node Np0 (input voltage VIN) and the ground node Ng (ground voltage GND).
  • the node N8 is connected to the node Np3 via the capacitor C2.
  • the gate of the transistor PMOS22 is connected to the output node of the inverter drive circuit 26 to which the clock signal CLK6 is input.
  • the gate of the transistor NMOS14 is connected to the output node of the inverter drive circuit 27 to which the clock signal CLK7 is input.
  • the transistors PMOS22 and NMOS14 have parasitic diodes D36 and D37 of the polarity shown in FIG. 12 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • the inverter drive circuit 26 includes a P-type transistor PMOS20 and a P-type transistor PMOS20 connected in series between the node Np0 (input voltage VIN) and the ground node Ng (ground voltage GND) via an output node connected to the gate of the transistor PMOS22. It has an N-type transistor NMOS15.
  • the clock signal CLK6 is commonly input to the gates of the transistors PMOS20 and NMOS15.
  • the inverter drive circuit 27 is connected in series between the node Np0 (input voltage VIN) and the ground node Ng (ground voltage GND) via an output node connected to the gate of the transistor NMOS14, and is of a P type. It has a transistor PMOS 21 and an N-type transistor NMOS 13.
  • the clock signal CLK7 is commonly input to the gates of the transistors PMOS21 and NMOS13.
  • the inverter drive circuits 26 and 27 constitute an inverter that receives the clock signals CLK6 and CLK7 as inputs, using the input voltage VIN and the ground voltage GND as power supplies.
  • the transistors PMOS20 and NMOS15 have parasitic diodes D31 and D32 having the polarities shown in FIG. 12 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • the transistors PMOS21 and NMOS13 have parasitic diodes D33 and D34 having the polarities shown in FIG. 12 by connecting their back gates to the node Np0 and the ground node Ng, respectively.
  • the configuration of the other parts of the charge pump circuit 107 according to the fourth embodiment is the same as that of the charge pump circuit 101 according to the first embodiment, and therefore detailed description will not be repeated. That is, similar to FIG. 4, of the transistors PMOS5, PMOS6, and PMPOS18, which are a plurality of switch elements, the transistor PMOS6 becomes a “second P-type transistor” that constitutes a “back gate disconnection switch”. A corresponding transistor PMOS13 is arranged. Similar to the first embodiment, the transistor PMOS13 is turned off during the normal boosting operation.
  • an example of the “voltage selection circuit” is provided by the inverter drive circuits 26 and 27 and the inverter 32 in addition to the “voltage selection circuit” by the inverter drive circuits 13 and 14 and the inverter 20. Composed.
  • FIG. 13 is a waveform diagram of the clock signals CLK1 to CLK7 input to the charge pump circuit 107.
  • clock signals CLK1 to CLK4 are the same as those in FIG. 2, and clock signal CLK1 based on reference clock CLKa and clock signals CLK2 to CLK4 based on reference clock CLKb have mutually opposite phases.
  • the clock signals CLK5 to CLK7 are added.
  • the clock signal CLK5 is in phase with the clock signals CLK2 to CLK4, and the clock signals CLK6 and CLK7 are in phase with the clock signal CLK1.
  • dead times are appropriately set for the clock signals CLK5 to CLK7.
  • FIG. 14 shows a chart for explaining the boosting operation of the charge pump circuit 107.
  • the charge pump circuit 107 alternately repeats the states X and Y shown in FIG. 14 according to the clock signals CLK1 to CLK7 based on the complementary reference clocks CLKa and CLKb.
  • reference clock CLKb (clock signals CLK2 to CLK5) is at H level
  • reference clock CLKa (clock signals CLK1, CLK6, CLK7) is at L level. Therefore, the switch drive circuits 21 and 25 output the L level voltage (ground voltage GND) to the nodes N4 and N6, while the switch drive circuit 11 outputs the H level voltage (output voltage VOUT) to the node N3. ..
  • the transistors PMOS18 and PMOS6 are turned on while the transistor PMOS5 is turned off.
  • the inverter 32 since the inverter drive circuits 26 and 27 output the H level voltage (input voltage VIN), the inverter 32 connects the node N8 to the ground node Ng (ground voltage GND) by turning on the transistor NMOS14. On the other hand, since the inverter drive circuits 13 and 14 output the L level voltage (input voltage VIN), the inverter 20 connects the node N2 to the node Np0 (input voltage VIN) by turning on the transistor PMOS7.
  • the node Np3 is connected to the input terminal 5 (input voltage VIN), but is disconnected from the output terminal 10 and the node Np1.
  • the switch drive circuits 21 and 25 output the H level (output voltage VOUT) to the nodes N4 and N6, while the switch drive circuit 11 outputs the L level voltage (ground voltage GND) to the node N3.
  • the transistors PMOS18 and PMOS6 are turned off while the transistor PMOS5 is turned on.
  • inverter drive circuits 26 and 27 output the L level voltage (ground voltage GND)
  • the inverter 32 connects the node N8 to the node Np0 (input voltage VIN) by turning on the transistor PMOS22.
  • inverter drive circuits 13 and 14 output the H level voltage (ground voltage GND)
  • inverter 20 connects node N2 to ground node Ng (ground voltage GND) by turning on transistor NMOS5.
  • the capacitor C1 is charged to the input voltage VIN, and the output voltage VOUT becomes the sum of the input voltage VIN and the voltage V(C2) of the capacitor C2 at that time.
  • the charge pump circuit 107 alternately repeats the above-described state X and state Y in accordance with the clock signals CLK1 to CLK7 based on the complementary reference clocks CLKa and CLKb, so that the input voltage VIN of 3 is obtained. It is possible to execute the boosting operation of outputting the doubled output voltage VOUT.
  • the output of the switch drive circuit 30 changes from the L level voltage (ground voltage GND) to the H level voltage (input voltage VIN).
  • the transistor PMOS13 which was normally on, is turned off by the voltage difference between the output terminal 10 (the lowered output voltage VOUT) and the node N5 (gate of the PMOS 15).
  • the switch driving circuit 21 can output the input voltage VIN to the node N4 during the L level period of the clock signal CLK2 by turning on the transistor PMOS11 accompanying the decrease of the output voltage VOUT. Accordingly, the off period of the transistor PMOS6 can be provided. Further, as in the first embodiment, the current path passing through the body (back gate) of the transistor PMOS6 is blocked by the reverse voltage blocking by the parasitic diode D23 of the transistor PMOS13 which is the "back gate disconnecting switch element".
  • the switch drive circuit 30 and the transistor PMOS6 in which the transistor PMOS13 is arranged causes the input terminal 5 to operate. It is possible to avoid the formation of a continuous current path from the to the output terminal 10. As a result, even in the charge pump circuit 107 having the step-up ratio of 3, it is possible to prevent the occurrence of overcurrent when the ground fault occurs in the output terminal 10.
  • a switch drive circuit configured to use the input voltage VIN as an inverter power supply when the output voltage VOUT drops (that is, a “first switch drive circuit”).
  • a transistor PMOS 13 in FIG. 12
  • switch drive circuit 30 a “back gate disconnection switch element” and its drive circuit
  • At least one of the clock control circuits 81 to 83 in FIG. 8 and the output ground fault detection circuit 50 in FIG. It is also possible to control similarly to.
  • the charge pump circuit having the boosting ratio of 3 has been described, but the first to third embodiments can be similarly applied to the charge pump circuit having the higher boosting ratio.
  • the above-mentioned “first switch drive circuit” and the “back gate disconnection switch drive circuit” it is possible to prevent the occurrence of overcurrent when the output voltage VOUT decreases due to the occurrence of a ground fault or the like.
  • semiconductor device 200 includes power supply circuit 202, semiconductor circuit 210 including semiconductor element 215, and the charge pump circuit according to any of the first to fourth embodiments.
  • the semiconductor element 215 is typically composed of a transistor or a diode.
  • the power supply circuit 202 can generate a stable voltage VDD from the power supply voltage Vp supplied to the semiconductor device 200 from the outside.
  • the charge pump circuits 101 to 107 output the boosted voltage VBB as the output voltage VOUT by performing the boosting operation with the voltage VDD from the power supply circuit 202 as the input voltage VIN.
  • the semiconductor element 215 can operate by receiving the boosted voltage VBB that is the output voltage of the charge pump circuits 101 to 107.

Landscapes

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Abstract

入力端子（５）及び出力端子（１０）の間には、第１及び第２のトランジスタ（ＰＭＯＳ５，ＰＭＯＳ６）が直列接続される。第２のトランジスタ（ＰＭＯＳ６）のバックゲート及びソースの間には、第３のトランジスタ（ＰＭＯＳ１３）が接続される。出力電圧（ＶＯＵＴ）の低下時にオフされる第３のトランジスタ（ＰＭＯＳ１３）の寄生ダイオード（Ｄ２３）の極性は、第２のトランジスタ（ＰＭＯＳ６）の寄生ダイオード（Ｄ１０）とは逆である。スイッチ駆動回路（２１）は、出力電圧（ＶＯＵＴ）の低下時には、出力電圧（ＶＯＵＴ）に代えて入力電圧（ＶＩＮ）を第２のトランジスタ（ＰＭＯＳ６）のゲートへ出力する。

Description

チャージポンプ回路及び半導体装置
　本発明は、チャージポンプ回路及びそれを備える半導体装置に関する。
　入力端子の入力電圧を昇圧した出力電圧を出力端子に得る回路として、特開２００９－１８３１１１号公報（特許文献１）に記載されたチャージポンプ回路が公知である。チャージポンプ回路は、入力端子及び出力端子の間に複数のスイッチ素子（特許文献１での駆動トランジスタＴ１，Ｔ４）を直列接続するとともに、複数のスイッチ素子のオンオフの切り替えを繰り返す。具体的には、一部のスイッチ素子がオンされる一方で残りのスイッチ素子がオフされる第１の期間において入力電圧によってキャパシタを充電し、複数のスイッチ素子のオンオフを入れ替えた第２の期間において、入力電圧とキャパシタ電圧との和が出力電圧に印加されることによって、昇圧動作が実現される。
　このようなチャージポンプ回路において、出力端子が地絡した場合に、入力端子から出力端子へと至る経路の複数のスイッチ素子がオンすることで過電流が発生してしまう。このような過電流を防止するために、特許文献１では、出力端子が地絡した場合に、入力端子から出力端子に接続された複数のスイッチ素子（Ｐ型トランジスタ）のゲートに対して、出力電圧の低下に応じてターンオンされる保護トランジスタによって、オフ電圧（電源電圧Ｖｄｄ）を強制的に入力する回路構成が記載されている。
特開２００９－１８３１１１号公報
　しかしながら、特許文献１では、複数のスイッチ素子が強制的にターンオフされても、各スイッチ素子（Ｐ型トランジスタ）の寄生ダイオードを介して、入力端子及び出力端子の間に電流経路が形成されるため、入力端子から出力端子への過電流の発生を防止することが困難である。特許文献１では、各スイッチ素子のバックゲートに保護抵抗を接続することで、寄生ダイオードを介した電流経路での電流量を抑制しているが、当該電流経路は継続的に形成されることが懸念される。
　又、特許文献１では、保護トランジスタを経由して複数のスイッチ素子の各ゲートへ供給されるオフ電圧は、入力端子に印加される電源電圧と共通である。従って、出力端子に地絡が発生した場面では、複数のスイッチ素子の上記寄生ダイオードを流れる電流によって当該電源電圧が低下することで、複数のスイッチ素子のゲート電圧が低下することが懸念される。通常、入力端子及び出力端子間の複数のスイッチ素子のサイズは、電流駆動能力を確保するために大きく設計されるため、寄生ダイオードによる電圧低下も大きくなる傾向にある。このため、保護トランジスタによって供給されるゲート電圧の低下によって、複数のスイッチ素子による電流経路の遮断が不十分となることも懸念される。
　本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、出力端子が地絡した場合において、入力端子から出力端子への過電流の発生を防止することが可能なチャージポンプ回路の構成を提供することである。
　本発明のある局面では、入力電圧を昇圧した出力電圧を発生するチャージポンプ回路は、入力電圧が入力される入力端子と、出力電圧を出力する出力端子と、複数の第１のＰ型トランジスタと、複数のスイッチ駆動回路と、キャパシタと、電圧選択回路と、バックゲート切断スイッチ素子と、バックゲート切断スイッチ駆動回路とを備える。複数の第１のＰ型トランジスタは、入力端子及び出力端子の間に直列に接続され、複数のスイッチ素子をそれぞれ構成する。複数のスイッチ駆動回路は、互いに相補の第１及び第２のクロックの一方のクロックに従って、複数の第１のＰ型トランジスタの各々の制御電極に対して基準電圧及び出力電圧の一方を選択的に出力して、複数のスイッチ素子のオンオフをそれぞれ制御する。キャパシタは、第１及び第２の端子を有し、第１の端子は、複数のスイッチ素子のうちの隣接する２個のスイッチ素子の接続点に接続される。電圧選択回路は、第１又は第２のクロックに従って、キャパシタの第２の端子に、基準電圧及び入力電圧の一方を選択的に出力する。バックゲート切断スイッチ素子は、複数の第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタにおけるバックゲートと、当該第１のＰ型トランジスタの２個の主電極のうちの出力端子側の主電極との間に接続される。バックゲート切断スイッチ駆動回路は、出力電圧の低下時にバックゲート切断スイッチ素子をオンからオフに変化させる。バックゲート切断スイッチ素子を構成する第２のＰ型トランジスタは、第１のＰ型トランジスタにおけるバックゲートと接続される第１の主電極と、第１のＰ型トランジスタの出力端子側の主電極と接続された第２の主電極とを有する。第２のＰ型トランジスタにおけるバックゲートは、第１の主電極と接続される。複数のスイッチ駆動回路のうちの、バックゲート切断スイッチ素子が接続された少なくとも第１のＰ型トランジスタに対応する、少なくとも１つの第１のスイッチ駆動回路は、出力電圧が低下したときに、出力電圧に代えて入力電圧を当該第１のＰ型トランジスタにおける制御電極に対して選択的に出力する。
　上記チャージポンプ回路によれば、出力端子が地絡して出力電圧が低下した場合にも、第１のスイッチ駆動回路による第１のＰ型トランジスタのゲートへの入力電圧の供給と、第２のＰ型トランジスタに形成される寄生ダイオードによって、入力端子から出力端子への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止することができる。
比較例に係るチャージポンプ回路の構成を説明する回路図である。 チャージポンプ回路に入力されるクロック信号の波形図である。 図１に示されたチャージポンプ回路の昇圧動作を説明する図表である。 実施の形態１に係るチャージポンプ回路の構成例を説明する回路図である。 図４に示されたチャージポンプにおけるスイッチ素子の電流遮断構造を説明するための概念的な断面図である。 実施の形態１の第１の変形例に係るチャージポンプ回路の構成を説明する回路図である。 実施の形態１の第２の変形例に係るチャージポンプ回路の構成を説明する回路図である。 実施の形態２に係るチャージポンプ回路の構成例を説明する回路図である。 実施の形態３に係るチャージポンプ回路の構成例を説明する回路図である。 図９に示された出力地絡検出回路の構成例を説明するブロック図である。 実施の形態２及び実施の形態３を組み合わせたチャージポンプ回路の構成例を説明する回路図である。 実施の形態４に係るチャージポンプ回路の構成例を説明する回路図である。 図１２に示されたチャージポンプ回路に入力されるクロック信号の波形図である。 図１２に示されたチャージポンプ回路の動作を説明する図表である。 本実施の形態に係るチャージポンプ回路を備えた半導体装置の概略ブロック図である。
　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　（比較例の説明）
　まず、一般的なチャージポンプ回路の構成を、本実施の形態の比較例として説明する。
　図１は、比較例に係るチャージポンプ回路の構成を説明する回路図である。以下の説明で明らかになるように、比較例に係るチャージポンプ回路１００の基本的な回路動作（昇圧動作）は、後述する本実施の形態に係るチャージポンプ回路と同様であるが、比較例に係るチャージポンプ回路１００は、出力端子の地絡時における短絡電流の遮断機能について、特許文献１と同様の課題を有するものである。
　図１を参照して、比較例に係るチャージポンプ回路１００は、入力端子５と、出力端子１０と、入力端子５及び出力端子１０の間に直列接続された「複数のスイッチ素子」を構成するＰチャネル型（単に、Ｐ型とも称する）のトランジスタＰＭＯＳ５，ＰＭＯＳ６と、スイッチ駆動回路１１，１２と、インバータ２０と、インバータ駆動回路１３，１４と、キャパシタＣ１とを備える。以下では、入力端子５の電圧を入力電圧ＶＩＮ、出力端子１０の電圧を出力電圧ＶＯＵＴと称する。
　図１中に示されたクロック信号ＣＬＫ１～ＣＬＫ４の各々は、チャージポンプ回路１００の動作期間において、論理ハイレベル（以下、「Ｈレベル」と表記）、及び、論理ローレベル（以下、「Ｌレベル」と表記）を一定周期で繰り返す。
　トランジスタＰＭＯＳ５は、入力端子５と接続されたノードＮｐ０と、ノードＮｐ１との間に電気的に接続される。トランジスタＰＭＯＳ５のゲートは、スイッチ駆動回路１１の出力ノードＮ３と接続される。トランジスタＰＭＯＳ５は、バックゲートをノードＮｐ１と接続することにより、図１に示した極性の寄生ダイオードＤ９を有する。
　トランジスタＰＭＯＳ６は、ノードＮｐ１と、出力端子１０と接続されたノードＮｐ２との間に電気的に接続される。トランジスタＰＭＯＳ６のゲートは、スイッチ駆動回路１２の出力ノードＮ４と接続される。トランジスタＰＭＯＳ６は、バックゲートをノードＮｐ２と接続することにより、図１に示した極性の寄生ダイオードＤ１０を有する。
　スイッチ駆動回路１１は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ３を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１及びＮチャネル型（単に、Ｎ型とも称する）のトランジスタＮＭＯＳ１を有する。トランジスタＰＭＯＳ１及びＮＭＯＳ１のゲートには、クロック信号ＣＬＫ１が共通に入力される。接地ノードＮｇは、基準電圧（代表的には、接地電圧ＧＮＤ）を供給する。
　同様に、スイッチ駆動回路１２は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ４を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２及びＮ型のトランジスタＮＭＯＳ２を有する。トランジスタＰＭＯＳ２及びＮＭＯＳ２のゲートには、クロック信号ＣＬＫ２が共通に入力される。
　スイッチ駆動回路１１，１２は、出力電圧ＶＯＵＴ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ１，ＣＬＫ２を入力とするインバータを構成している。トランジスタＰＭＯＳ１及びＮＭＯＳ１は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ１及びＤ２を有する。同様に、トランジスタＰＭＯＳ２及びＮＭＯＳ２は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ３及びＤ４を有する。
　インバータ２０は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間にノードＮ２を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ７及びＮ型のトランジスタＮＭＯＳ５を有する。ノードＮ２は、キャパシタＣ１を経由して、ノードＮｐ１と接続される。
　トランジスタＰＭＯＳ７のゲートは、クロック信号ＣＬＫ３を入力されるインバータ駆動回路１３の出力ノードと接続される。トランジスタＮＭＯＳ５のゲートは、クロック信号ＣＬＫ４を入力されるインバータ駆動回路１４の出力ノードと接続される。トランジスタＰＭＯＳ７及びＮＭＯＳ５は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ１１及びＤ１２を有する。
　インバータ駆動回路１３は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＰＭＯＳ７のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ３及びＮ型のトランジスタＮＭＯＳ３を有する。トランジスタＰＭＯＳ３及びＮＭＯＳ３のゲートには、クロック信号ＣＬＫ３が共通に入力される。
　同様に、インバータ駆動回路１４は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＮＭＯＳ５のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ４及びＮ型のトランジスタＮＭＯＳ４を有する。トランジスタＰＭＯＳ４及びＮＭＯＳ４のゲートには、クロック信号ＣＬＫ４が共通に入力される。
　インバータ駆動回路１３，１４は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ３，ＣＬＫ４を入力とするインバータを構成している。トランジスタＰＭＯＳ３及びＮＭＯＳ３は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ５及びＤ６を有する。同様に、トランジスタＰＭＯＳ４及びＮＭＯＳ４は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１に示した極性の寄生ダイオードＤ７及びＤ８を有する。
　図２は、チャージポンプ回路１００に入力されるクロック信号ＣＬＫ１～ＣＬＫ４の波形図である。
　図２を参照して、クロック信号ＣＬＫ１と、クロック信号ＣＬＫ２～ＣＬＫ４とは、逆相であり、クロック信号ＣＬＫ２～ＣＬＫ４は同相である。但し、クロック信号ＣＬＫ１～ＣＬＫ４のエッジ間には、複数のトランジスタの同時導通による貫通電流を防止するための時間差（いわゆる、デッドタイム相当）が設けられる。
　例えば、互いに逆相の基準クロックＣＬＫａ，ＣＬＫｂに対して上記デッドタイムを不付与することによって、クロック信号ＣＬＫ１～ＣＬＫ４を生成することが可能である。尚、当該デッドタイムは、通常、数（ｎｓ）～数十（ｎｓ）程度であるが、図２中では、クロック周期に対して誇張して表記されている。
　図３には、チャージポンプ回路１００の昇圧動作を説明する図表が示される。チャージポンプ回路１００は、相補である基準クロックＣＬＫａ及びＣＬＫｂに基づくクロック信号ＣＬＫ１～ＣＬＫ４に従って、図３に示される状態１及び状態２を交互に繰り返す。
　図３及び図１を参照して、状態１では、基準クロックＣＬＫａ（クロック信号ＣＬＫ１）がＨレベルである一方で、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２～ＣＬＫ４）はＬレベルである。従って、スイッチ駆動回路１１は、ノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）を出力する。一方で、スイッチ駆動回路１２は、ノードＮ４にＨレベル電圧（出力電圧ＶＯＵＴ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ５がオンする一方で、トランジスタＰＭＯＳ６はオフする。
　又、インバータ駆動回路１３及び１４が入力電圧ＶＩＮを出力するため、トランジスタＰＭＯＳ７がオフする一方で、トランジスタＮＭＯＳ５がオンする。従って、インバータ２０は、ノードＮ２を接地ノードＮｇと接続する。この結果、状態１では、ノードＮｐ１は、入力端子５（入力電圧ＶＩＮ）と接続される一方で、出力端子１０からは切り離される。更に、キャパシタＣ１は、ノードＮｐ１及び接地ノードＮｇの間に接続されることにより、入力電圧ＶＩＮにより充電される。従って、キャパシタ電圧Ｖ（Ｃ１）＝ＶＩＮとなる。
　これに対して、状態２では、クロック信号ＣＬＫ１（基準クロックＣＬＫａ）がＬレベルである一方で、クロック信号ＣＬＫ２～ＣＬＫ４（基準クロックＣＬＫｂ）はＨレベルである。従って、ノードＮ３、即ち、トランジスタＰＭＯＳ５のゲート電圧が出力電圧ＶＯＵＴ、ノードＮ４、即ち、トランジスタＰＭＯＳ６のゲート電圧が接地電圧ＧＮＤとなる。これにより、複数のスイッチ素子では、トランジスタＰＭＯＳ６がオンする一方で、トランジスタＰＭＯＳ５はオフされる。
　又、インバータ駆動回路１３及び１４が接地電圧ＧＮＤを出力するため、トランジスタＰＭＯＳ７がオンする一方で、トランジスタＮＭＯＳ５がオフする。従って、インバータ２０は、ノードＮ２をノードＮｐ０と接続する。この結果、状態２では、ノードＮｐ１は、入力端子５（入力電圧ＶＩＮ）と切り離される一方で、出力端子１０と接続される。更に、キャパシタＣ１は、入力端子５（ノードＮｐ０）及びノードＮｐ１の間に接続される。従って、出力端子１０での出力電圧ＶＯＵＴは、入力電圧ＶＩＮと、キャパシタ電圧Ｖ（Ｃ１）との和、即ち、入力電圧ＶＩＮの２倍となる。
　チャージポンプ回路１００は、クロック信号ＣＬＫ１～ＣＬＫ４に従って上述の状態１及び状態２を交互に繰り返すことによって、入力電圧ＶＩＮの２倍の出力電圧ＶＯＵＴを出力する昇圧動作を実行することができる。
　次に、比較例に係るチャージポンプ回路１００において、出力端子１０が地絡して、出力電圧ＶＯＵＴが接地電圧ＧＮＤ電圧近傍まで低下した場合の動作を説明する。
　ノードＮｐ２の出力電圧ＶＯＵＴが低下すると、スイッチ駆動回路１１及び１２から、トランジスタＰＭＯＳ５及びＰＭＯＳ６のゲートに対して、入力電圧ＶＩＮより低い電圧しか供給できなくなる。このため、トランジスタＰＭＯＳ５とＰＭＯＳ６をオフすることができなくなり、入力端子５及び出力端子１０の間に接続された複数のスイッチ素子であるトランジスタＰＭＯＳ５及びＰＭＯＳ６が両方オン状態となる。
　複数のスイッチ素子を構成するトランジスタＰＭＯＳ５及びＰＭＯＳ６の素子サイズは、チャージポンプ回路１００の電流能力に直結するため、大電流を流せるように大きく設計されることが一般的である。このため、トランジスタＰＭＯＳ５及びＰＭＯＳ６が両方オンしてしまうと、入力端子５から出力端子１０への経路に過電流が生じることが懸念される。
　又、トランジスタＰＭＯＳ５及びＰＭＯＳ６の素子サイズと連動して、寄生ダイオードＤ９及びＤ１０の素子サイズが大きくなるため、寄生ダイオードＤ９及びＤ１０が流せる電流量も大きくなる。従って、出力端子１０に地絡が発生した場合には、寄生ダイオードＤ９及びＤ１０を介する経路によっても、入力端子５から出力端子１０への過電流が生じることが懸念される。
　（実施の形態１の説明）
　図４は、実施の形態１に係るチャージポンプ回路の構成例を説明する回路図である。
　図４を参照して、実施の形態１に係るチャージポンプ回路１０１は、比較例に係るチャージポンプ回路１００と同様の昇圧動作を実行するとともに、出力端子１０での地絡発生等に起因する出力電圧ＶＯＵＴの低下時における過電流防止機能を具備するものである。
　実施の形態１に係るチャージポンプ回路１０１は、比較例のチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ５のバックゲートに接続されたトランジスタＰＭＯＳ１３と、トランジスタＰＭＯＳ１３のオンオフを制御するスイッチ駆動回路３０とをさらに備える。さらに、実施の形態１に係るチャージポンプ回路１０１は、比較例のチャージポンプ回路１００でのスイッチ駆動回路１２に代えて、スイッチ駆動回路２１を備える。スイッチ駆動回路２１は、トランジスタＰＭＯＳ１３が接続されたスイッチ素子であるトランジスタＰＭＯＳ６のオンオフを制御する。
　実施の形態１に係るチャージポンプ回路１０１のその他の部分の構成は、比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図４の構成例において、トランジスタＰＭＯＳ５及びＰＭＯＳ６は「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１３は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。又、スイッチ駆動回路３０は「バックゲート切断スイッチ素子駆動回路」の一実施例に対応する。更に、ノードＮｐ１は、隣接する２個スイッチ素子間の「接続点」に相当し、インバータ駆動回路１３及び１４とインバータ２０とによって、「電圧選択回路」の一実施例が構成される。
　トランジスタＰＭＯＳ１３は、トランジスタＰＭＯＳ６のバックゲートと、トランジスタＰＭＯＳ６の２個の主電極（ソース及びドレイン）のうちの出力端子１０側の主電極（図４ではソース）との間に接続される。
　図５には、チャージポンプ回路１０１の電流遮断構造を説明するためのトランジスタＰＭＯＳ６及びＰＭＯＳ１３の概念的な断面図が示される。
　図５を参照して、Ｐ型基板６０には、Ｎウェル６１及びＮウェル７１が形成される。トランジスタＰＭＯＳ６は、Ｎウェル６１に形成された、Ｐ＋領域６２及び６３と、Ｎ＋領域６５とを有する。Ｐ＋領域６２及び６３は、トランジスタＰＭＯＳ６の第１及び第２の主電極（ソース及びドレインの一方ずつ）に対応する。Ｎ＋領域６５は、トランジスタＰＭＯＳ６のバックゲートに対応する。トランジスタＰＭＯＳ６は、さらに、Ｐ＋領域６２及び６３の間のチャネル領域の直上に絶縁膜を介して形成される、制御電極に相当するゲート６４をさらに有する。
　同様に、トランジスタＰＭＯＳ１３は、Ｎウェル７１に形成された、Ｐ＋領域７２及び７３と、ゲート７４と、Ｎ＋領域７５とを有する。Ｐ＋領域７２及び７３は、トランジスタＰＭＯＳ１３の第１及び第２の主電極（ソース及びドレインの一方ずつ）に対応し、Ｎ＋領域７５は、トランジスタＰＭＯＳ１３のバックゲートに対応する。ゲート６４は、トランジスタＰＭＯＳ１３の制御電極に相当する。
　トランジスタＰＭＯＳ６において、Ｐ＋領域６３はノードＮｐ２（即ち、出力端子１０）と接続され、Ｐ＋領域６２は、キャパシタＣ１と接続されたノードＮｐ１と接続される。ゲート６４は、スイッチ駆動回路２１の出力を受けるノードＮ４と接続される。トランジスタＰＭＯＳ６において、Ｐ＋領域６２及びＰ＋領域６３は「主電極」の一実施例に対応し、特に、Ｐ＋領域６３は、出力端子１０側の「主電極」に対応する。
　トランジスタＰＭＯＳ１３において、Ｐ＋領域７３はノードＮｐ２（即ち、トランジスタＰＭＯＳ６のＰ＋領域６３）と接続され、ゲート７４は、スイッチ駆動回路３０の出力を受けるノードＮ５と接続される。Ｐ＋領域７２は、Ｎ＋領域７５及びトランジスタＰＭＯＳ６のＮ＋領域７５と接続される。この結果、トランジスタＰＭＯＳ１３では、出力端子１０と接続されるＰ＋領域７３と、Ｎウェル７１とのＰＮ接合によって寄生ダイオードが形成される。同様に、トランジスタＰＭＯＳ１３では、ノードＮｐ１と接続されるＰ＋領域６２と、Ｎウェル６１とのＰＮ接合によって寄生ダイオードが形成される。又、ＰＭＯＳ６及びＰＭＯＳ１３のボディ（バックゲート）同士は電気的に接続される。即ち、「第２のＰ型トランジスタ」の一実施例であるトランジスタＰＭＯＳ１３において、Ｐ＋領域７２は「第１の主電極」の一実施例に対応し、Ｐ＋領域７３は「第２の主電極」の一実施例に対応し、Ｎ＋領域７５は「バックゲート」の一実施例に対応する。
　再び図４を参照して、トランジスタＰＭＯＳ６の主電極間には、ＰＭＯＳ６の寄生ダイオードＤ１０、ＰＭＯＳ６及びＰＭＯＳ１３のボディ（バックゲート）、並びに、ＰＭＯＳ１３の寄生ダイオードＤ２３による経路が形成される。当該バックゲートを含む経路上において、図５で説明した接続関係とすることで、寄生ダイオードＤ１０及びＤ２３は逆極性で直列接続されることになる。
　スイッチ駆動回路３０は、ノードＮｐ０及び接地ノードＮｇの間にノードＮ５を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１４及びＮ型のトランジスタＮＭＯＳ１１を有する。トランジスタＰＭＯＳ１４及びＮＭＯＳ１１のゲートは、ノードＮｐ２（出力端子１０）と共通に接続される。
　スイッチ駆動回路３０は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、出力電圧ＶＯＵＴを入力とするインバータを構成している。トランジスタＰＭＯＳ１４及びＮＭＯＳ１１は、バックゲートをノードＮｐ１及び接地ノードＮｇとそれぞれ接続することにより、図４に示した極性の寄生ダイオードＤ２４及びＤ２５を有する。上述のように、スイッチ駆動回路３０の出力ノードＮ５は、トランジスタＰＭＯＳ１３のゲートと接続される。
　スイッチ駆動回路２１は、図１のスイッチ駆動回路１２と同様にインバータ接続されたトランジスタＰＭＯＳ２及びＮＭＯＳ２に加えて、トランジスタＰＭＯＳ１１及びＰＭＯＳ１２をさらに有する。トランジスタＰＭＯＳ１１は、ノードＮｐ０（入力電圧ＶＩＮ）及びトランジスタＰＭＯＳ２のソースに相当するノードＮｓの間に接続される。トランジスタＰＭＯＳ１２は、ノードＮｐ２（出力電圧ＶＯＵＴ）及びノードＮｓ（トランジスタＰＭＯＳ２）の間に接続される。トランジスタＰＭＯＳ１１のゲートは、ノードＮｐ２（出力電圧ＶＯＵＴ）と接続される。トランジスタＰＭＯＳ１２のゲートは、ノードＮｐ０（入力電圧ＶＩＮ）と接続される。トランジスタＰＭＯＳ１１及びＮＭＯＳ１２は、バックゲートをノードＮｓと共通に接続することにより、図４に示した極性の寄生ダイオードＤ２１及びＤ２２を有する。
　従って、スイッチ駆動回路２１は、トランジスタＰＭＯＳ１１のオン時には、入力電圧ＶＩＮを電源電圧とするインバータとして動作する一方で、トランジスタＰＭＯＳ１２のオン時には、出力電圧ＶＯＵＴを電源電圧とするインバータとして動作する。当該インバータの出力ノードＮ４は、トランジスタＰＭＯＳ６のゲートと接続される。
　チャージポンプ回路１０１のスイッチ駆動回路１１及び２１、並びに、インバータ駆動回路１３及び１４には、比較例のチャージポンプ回路１００と同様のクロック信号ＣＬＫ１～ＣＬＫ４（図２）がそれぞれ入力される。
　チャージポンプ回路１０１において、昇圧動作の開始前には、出力電圧ＶＯＵＴは、入力電圧ＶＩＮから寄生ダイオードＤ９及びＤ１０による順方向の電圧降下量だけ低い電圧となっている。このため、トランジスタＰＭＯＳ１１及びＰＭＯＳ１２はオフしており、トランジスタＰＭＯＳ２のソース（ノードＮｓ）の電圧は、トランジスタＰＭＯＳ１１の寄生ダイオードＤ２１を介して供給される。
　昇圧動作時にはトランジスタＰＭＯＳ１３がオンに維持されるので、トランジスタＰＭＯＳ６は、図１と同様に、ボディ（バックゲート）がソース（即ち、出力端子１０側の主電極）と接続された状態となる。更に、スイッチ駆動回路２１では、出力電圧ＶＯＵＴの上昇に応じて、トランジスタＰＭＯＳ１２のゲート・ソース間電圧が大きくなることにより、トランジスタＰＭＯＳ１２がオンする。これにより、トランジスタＰＭＯＳ２のソース（ノードＮｓ）に対して、トランジスタＰＭＯＳ１２を経由して出力電圧ＶＯＵＴが供給されるので、スイッチ駆動回路２１は、図１のスイッチ駆動回路１２と同様に動作する。
　従って、チャージポンプ回路１０１においても、基準クロックＣＬＫａ，ＣＬＫｂに基づくクロック信号ＣＬＫ１～ＣＬＫ４（図２）に応答して、図３に示した状態１及び状態２が繰り返されることによって、出力電圧ＶＯＵＴが入力電圧ＶＩＮの２倍まで上昇する昇圧動作が実行される。即ち、当該基準クロックＣＬＫａ，ＣＬＫｂは、「互いに相補の第１及び第２のクロック」の一実施例に相当する。
　チャージポンプ回路１０１において出力端子１０が地絡した場合は、出力電圧ＶＯＵＴは、接地電圧ＧＮＤ電圧付近まで低下して、入力電圧ＶＩＮより低くなる。これにより、トランジスタＰＭＯＳ１２がオフされる一方で、トランジスタＰＭＯＳ１１がオンされるので、トランジスタＰＭＯＳ２のソース（ノードＮｓ）には、トランジスタＰＭＯＳ１１を経由して入力電圧ＶＩＮが供給される。
　トランジスタＰＭＯＳ１１のソース電圧が出力電圧ＶＯＵＴではなく入力電圧ＶＩＮとなるため、トランジスタＰＭＯＳ２及びＮＭＯＳ２によって構成されるインバータは、クロック信号ＣＬＫ２のＬレベル期間において、ノードＮ４からトランジスタＰＭＯＳ６のゲートに対して、Ｈレベル電圧として、入力電圧ＶＩＮを出力することができる。これにより、ソース電圧が地絡によって接地電圧ＧＮＤ付近まで低下したトランジスタＰＭＯＳ６についても、ゲートに入力電圧ＶＩＮを入力することによってオフすることができる。これにより、トランジスタＰＭＯＳ６のオフ期間を設けることができる。このように、複数のスイッチ駆動回路１１，２１のうち、スイッチ駆動回路２１によって「第１のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路２１において、トランジスタＰＭＯＳ１１及びＰＭＯＳ１２によって「電圧切換回路」の一実施例が構成され、トランジスタＰＭＯＳ２及びＮＭＯＳ２によるインバータによって「信号伝達回路」の一実施例が構成される。
　更に、スイッチ駆動回路２１では、出力端子１０が地絡した場合に、トランジスタＰＭＯＳ１１を経由して入力電圧ＶＩＮが供給されるノードＮｓと、地絡した出力端子１０（ノードＮｐ２）との間の電流経路は、トランジスタＰＭＯＳ１２の寄生ダイオードＤ２２によってブロックされる。又、スイッチ駆動回路１１においても、ノードＮ３に強制的にオフ電圧を供給する構成は存在しない。このため、スイッチ駆動回路１１及び２１の各々では、出力端子１０が地絡しても、出力端子１０へ向かう電流経路が内部に形成されることがない。
　これに対して、特許文献１では、出力端子に地絡が発生すると、駆動トランジスタのゲートに対して、保護トランジスタを経由して駆動トランジスタのオフ電圧が供給される。このため、駆動トランジスタの駆動回路の内部では、駆動回路とも接続される出力端子（地絡発生）へ向けて、駆動トランジスタのゲート（即ち、駆動回路の出力ノード）からの電流経路が形成される虞がある。代表的には、当該駆動回路は、図４中のスイッチ駆動回路１１の様なインバータで構成されるため、図４中のトランジスタＰＭＯＳ１の寄生ダイオードＤ１によって上記電流経路が形成される虞がある。このため、本実施の形態１に係るチャージポンプ回路１０１では、出力端子１０が地絡した場合に、スイッチ駆動回路１１及び２１の各々において、出力端子１０へ至る電流経路が形成されない点でも有利である。
　更に、スイッチ駆動回路３０では、出力端子１０の地絡発生時には、トランジスタＰＭＯＳ１４がオンに維持されるため、ノードＮ５からトランジスタＰＭＯＳ１３のゲートに、入力電圧ＶＩＮが出力される。これにより、トランジスタＰＭＯＳ１３はオフに維持される。このとき、トランジスタＰＭＯＳ６のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１３の寄生ダイオードＤ２３による逆電圧阻止によって遮断されている。
　出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下することにより、スイッチ駆動回路１１からノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）が固定的に出力されて、トランジスタＰＭＯＳ５がオンに維持されることが懸念される。しかしながら、スイッチ駆動回路２１及びトランジスタＰＭＯＳ１３が配置されたトランジスタＰＭＯＳ６によって、入力端子５から出力端子１０への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
　この結果、実施の形態１に係るチャージポンプ回路１０１によれば、通常時（出力端子１０の地絡非発生時）には、比較例のチャージポンプ回路１００と同様の昇圧動作が可能であるとともに、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時における過電流の発生を防止することができる。
　実施の形態１の変形例１．
　図６は、実施の形態１の第１の変形例に係るチャージポンプ回路の構成を説明する回路図である。
　図６を参照して、実施の形態１の第１の変形例に係るチャージポンプ回路１０２は、比較例に係るチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ６のバックゲートに接続されたトランジスタＰＭＯＳ１７と、トランジスタＰＭＯＳ１７のオンオフを制御するスイッチ駆動回路３０とをさらに備える。さらに、チャージポンプ回路１０２は、比較例のチャージポンプ回路１００でのスイッチ駆動回路１１に代えて、スイッチ駆動回路２３を備える。スイッチ駆動回路２３は、トランジスタＰＭＯＳ１７が接続されたスイッチ素子であるトランジスタＰＭＯＳ５のオンオフを制御する。
　トランジスタＰＭＯＳ１７は、トランジスタＰＭＯＳ５のバックゲートと、トランジスタＰＭＯＳ５の２個の主電極のうちの出力端子１０側の主電極（図６ではソース）との間に接続される。トランジスタＰＭＯＳ１７及びＰＭＯＳ５の間の接続関係は、図４及び図５におけるトランジスタＰＭＯＳ１３及びＰＭＯＳ６の間の接続関係と同様である。従って、トランジスタＰＭＯＳ５の寄生ダイオードＤ９と、トランジスタＰＭＯＳ１７の寄生ダイオードＤ２８とは、トランジスタＰＭＯＳ６の主電極間のボディ（バックゲート）を介した経路上において、逆極性で直列接続されることになる。
　スイッチ駆動回路３０の構成及び動作は、図４と同様であるので詳細な説明は繰り返さない。スイッチ駆動回路３０の出力ノードＮ５は、トランジスタＰＭＯＳ１７のゲートと接続される。
　スイッチ駆動回路２３は、図１のスイッチ駆動回路１２と同様にインバータ接続されたトランジスタＰＭＯＳ１及びＮＭＯＳ１に加えて、トランジスタＰＭＯＳ１５及びＰＭＯＳ１６をさらに有する。トランジスタＰＭＯＳ１５は、図４のトランジスタＰＭＯＳ１１と同様に、ノードＮｐ０（入力電圧ＶＩＮ）及びトランジスタＰＭＯＳ１のソースに相当するノードＮｓの間に接続される。トランジスタＰＭＯＳ１６は、ノードＮｐ２（出力電圧ＶＯＵＴ）及びノードＮｓ（トランジスタＰＭＯＳ１）の間に接続される。トランジスタＰＭＯＳ１５のゲートは、ノードＮｐ２（出力電圧ＶＯＵＴ）と接続される。トランジスタＰＭＯＳ１６のゲートは、ノードＮｐ０（入力電圧ＶＩＮ）と接続される。トランジスタＰＭＯＳ１５及びＮＭＯＳ１６は、バックゲートをノードＮｓと共通に接続することにより、図６に示した極性の寄生ダイオードＤ２６及びＤ２７を有する。
　従って、スイッチ駆動回路２３は、図４のスイッチ駆動回路２１と同様に、トランジスタＰＭＯＳ１５のオン時には、入力電圧ＶＩＮを電源電圧とするインバータとして動作する一方で、トランジスタＰＭＯＳ１６のオン時には、出力電圧ＶＯＵＴを電源電圧とするインバータとして動作する。当該インバータの出力ノードＮ３は、トランジスタＰＭＯＳ５のゲートと接続される。即ち、図６の構成では、複数のスイッチ駆動回路２３，１２のうち、スイッチ駆動回路２３によって「第１のスイッチ駆動回路」の機能が実現される。又、スイッチ駆動回路２３において、トランジスタＰＭＯＳ１５及びＰＭＯＳ１６によって「電圧切換回路」の一実施例が構成され、トランジスタＰＭＯＳ１及びＮＭＯＳ１によるインバータによって「信号伝達回路」の一実施例が構成される。即ち、ノードＮｓは「電源ノード」の一実施例に対応し、接地ノードＮｇは「基準電圧ノード」の一実施例に対応する。
　実施の形態１の第１の変形例に係るチャージポンプ回路１０２のその他の部分の構成は、比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図６の構成例においても、複数のスイッチ素子を構成するトランジスタＰＭＯＳ５及びＰＭＯＳ６は「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１７は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。
　図６のチャージポンプ回路１０２において、スイッチ駆動回路２３，３０及びトランジスタＰＭＯＳ１７は、図４（チャージポンプ回路１０１）におけるスイッチ駆動回路２１，３０及びトランジスタＰＭＯＳ１３と同様に動作する。この結果、実施の形態１の第１の変形例に係るチャージポンプ回路１０２は、実施の形態１に係るチャージポンプ回路１０１と同様に、比較例のチャージポンプ回路１００と同様の昇圧動作を実行することができる。
　図６のチャージポンプ回路１０２では、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時には、スイッチ駆動回路１２からノードＮ４にＬレベル電圧（接地電圧ＧＮＤ）が固定的に出力されて、トランジスタＰＭＯＳ６がオンに維持されることが懸念される。
　しかしながら、スイッチ駆動回路２３がトランジスタＰＭＯＳ１５及びＰＭＯＳ１を経由して、ノードＮ４、即ち、トランジスタＰＭＯＳ５のゲートに対して入力電圧ＶＩＮを供給することができるため、クロック信号ＣＬＫ１のＬレベル期間に対応させて、トランジスタＰＭＯＳ５のオフ期間を設けることができる。又、スイッチ駆動回路３０によりトランジスタＰＭＯＳ１７がオフに維持されると、トランジスタＰＭＯＳ５のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１７の寄生ダイオードＤ２８による逆電圧阻止によって遮断される。
　このように、図６のチャージポンプ回路１０２では、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時には、スイッチ駆動回路２３及びトランジスタＰＭＯＳ１７が配置されたトランジスタＰＭＯＳ５によって、入力端子５から出力端子１０への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
　この結果、実施の形態１の変形例では、複数のスイッチ素子のうちのトランジスタＰＭＯＳ５に対して「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１７を接続する構成としたが、実施の形態１と同様に、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時における過電流の発生を防止することができる。
　実施の形態１の変形例２．
　図７は、実施の形態１の第２の変形例に係るチャージポンプ回路の構成を説明する回路図である。
　図７を参照して、実施の形態１の第２の変形例に係るチャージポンプ回路１０３は、比較例に係るチャージポンプ回路１００と比較して、スイッチ素子であるトランジスタＰＭＯＳ５及びＰＭＯＳ６のバックゲートにそれぞれ接続されたトランジスタＰＭＯＳ１３及びＰＭＯＳ１７と、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７のオンオフを制御するスイッチ駆動回路３０とをさらに備える。さらに、チャージポンプ回路１０３は、比較例のチャージポンプ回路１００と比較して、スイッチ駆動回路１１（図１）に代えて、図４のスイッチ駆動回路２３を有するともに、スイッチ駆動回路１２（図１）に代えて、図６のスイッチ駆動回路２１を有する。
　トランジスタＰＭＯＳ１３及びＰＭＯＳ６の間の接続関係は、実施の形態１（図４及び図５）で説明したのと同様であり、トランジスタＰＭＯＳ１７及びＰＭＯＳ５の間の接続関係は、実施の形態１の第１の変形例（図６）と同様である。又、スイッチ駆動回路３０の構成及び動作は、図４及び図６で説明したのと同様であり、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７は、スイッチ駆動回路３０の出力ノードＮ５の電圧に応じて、共通にオンオフされる。
　スイッチ駆動回路２１は、図４と同様の構成及び動作により、トランジスタＰＭＯＳ６のオンオフを制御する。同様に、スイッチ駆動回路２３は、図６と同様の構成及び動作により、トランジスタＰＭＯＳ５のオンオフを制御する。
　実施の形態１の第２の変形例に係るチャージポンプ回路１０３のその他の部分の構成は、比較例に係るチャージポンプ回路１００（図１）と同様であるので、詳細な説明は繰り返さない。尚、図６の構成例においても、トランジスタＰＭＯＳ５及びＰＭＯＳ６は「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に対応し、トランジスタＰＭＯＳ１３及びＰＭＯＳ１７は「バックゲート切断スイッチ素子」を構成する「第２のＰ型トランジスタ」の一実施例に対応する。更に、複数のスイッチ駆動回路２１，２３の各々が「第１のスイッチ駆動回路」の機能を有する。
　図７のチャージポンプ回路１０３において、スイッチ駆動回路２１，２３，３０及びトランジスタＰＭＯＳ１３及びＰＭＯＳ１７は、図４及び図６で説明したのと同様に動作する。この結果、実施の形態１の第２の変形例に係るチャージポンプ回路１０３は、実施の形態１に係るチャージポンプ回路１０１と同様に、比較例のチャージポンプ回路１００と同様の昇圧動作を実行することができる。
　さらに、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時には、スイッチ駆動回路２１及び２３によって、クロック信号ＣＬＫ１，ＣＬＫ２のＬレベル期間に対応させてトランジスタＰＭＯＳ５及びＰＭＯＳ６のオフ期間を確保するとともに、トランジスタＰＭＯＳ１７及びＰＭＯＳ１５の寄生ダイオードＤ２８及びＤ２３による逆電圧阻止によって、入力端子５から出力端子１０への電流経路が継続的に形成されることを回避できるので、過電流の発生を防止できる。
　このように、複数のスイッチ素子のうちのトランジスタＰＭＯＳ５及びＰＭＯＳ６の両方に対して、「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１３及びＰＭＯＳ１７を接続する構成としても、出力電圧ＶＯＵＴの低下時における過電流の発生を防止することが可能である。
　図４、図６及び図７のチャージポンプ回路１０１～１０３より、入力端子５及び出力端子１０の間に接続された複数のスイッチ素子（トランジスタＰＭＯＳ５及びＰＭＯＳ６）の少なくとも一方に対して、「バックゲート切断スイッチ素子」としてトランジスタＰＭＯＳ１３及びＰＭＯＳ１７の少なくとも一方を接続し、かつ、「第１のスイッチ駆動回路」としてスイッチ駆動回路２３及び２１の少なくとも一方を配置することにより、通常の昇圧動作とともに、出力端子１０での地絡発生等に起因する出力電圧ＶＯＵＴの低下時における過電流の防止機能を具備することが可能となることが理解される。
　実施の形態２．
　図８は、実施の形態２に係るチャージポンプ回路の構成例を説明する回路図である。
　図８を参照して、実施の形態２に係るチャージポンプ回路１０４は、実施の形態１に係るチャージポンプ回路１０１（図４）と比較して、論理ゲートによって構成されるクロック制御回路８１～８３をさらに備える点で異なる。
　クロック制御回路８１は、ＡＮＤゲートで構成されて、クロック信号ＣＬＫ２と、出力電圧ＶＯＵＴとの論理積演算結果を出力する。クロック制御回路８２は、ＮＡＮＤゲートで構成されて、クロック信号ＣＬＫ３の反転信号と、出力電圧ＶＯＵＴとの否定論理積演算結果を出力する。同様に、クロック制御回路８４は、ＮＡＮＤゲートで構成されて、クロック信号ＣＬＫ４の反転信号と、出力電圧ＶＯＵＴとの否定論理積演算結果を出力する。
　スイッチ駆動回路２１においてトランジスタＰＭＯＳ２及びＮＭＯＳ２によって構成されるインバータには、クロック制御回路８１によって加工されたクロック信号ＣＬＫ２が入力される。同様に、インバータ駆動回路１３においてトランジスタＰＭＯＳ３及びＮＭＯＳ３によって構成されるインバータには、クロック制御回路８２によって加工されたクロック信号ＣＬＫ３が入力される。又、インバータ駆動回路１４においてトランジスタＰＭＯＳ４及びＮＭＯＳ４によって構成されるインバータには、クロック制御回路８３によって加工されたクロック信号ＣＬＫ４が入力される。即ち、クロック制御回路８１は「第１のクロック制御回路」の一実施例に対応し、クロック制御回路８２及び８３は「第２のクロック制御回路」の一実施例に対応する。
　出力電圧ＶＯＵＴの正常時（出力端子１０の地絡非発生時）には、クロック制御回路８１～８３を構成する論理ゲートの出力電圧ＶＯＵＴが入力される端子は、Ｈレベルに固定される。従って、クロック制御回路８１～８３からは、クロック信号ＣＬＫ２～ＣＬＫ４と同じ論理レベルの信号が出力される。従って、実施の形態２に係るチャージポンプ回路１０４は、実施の形態１に係るチャージポンプ回路１０１と同様の昇圧動作を実行することができる。
　これに対して、出力端子１０の地絡発生等によって出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下すると、クロック制御回路８１（ＡＮＤゲート）の出力は、Ｌレベル電圧（接地電圧ＧＮＤ）に固定される。一方で、クロック制御回路８２，８３（ＮＡＮＤゲート）の出力は、Ｈレベル電圧（入力電圧ＶＩＮ）に固定される。
　これにより、スイッチ駆動回路２１によって、ノードＮ４がＨレベル（入力電圧ＶＩＮ）に維持されるので、トランジスタＰＭＯＳ６はオフに固定される。同様に、インバータ駆動回路１３及び１４によって、トランジスタＰＭＯＳ７及びＮＭＯＳ５の各々のゲート電圧もＬレベル（接地電圧ＧＮＤ）に維持される。この結果、インバータ２０では、トランジスタＰＭＯＳ７が固定的にオンされるとともに、トランジスタＮＭＯＳ５が固定的にオフされるので、ノードＮ２は入力電圧ＶＩＮに固定される。これにより、出力電圧ＶＯＵＴの低下によりトランジスタＰＭＯＳ５がオン状態に維持されても、キャパシタＣ１の端子間に電圧差が生じないので、地絡発生時にキャパシタＣ１が充電されることを回避できる。
　従って、出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下した場合には、スイッチ駆動回路１１からノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）が固定的に出力されたトランジスタＰＭＯＳ５がオンに維持されても、クロック制御回路８１によってトランジスタＰＭＯＳ６がオフに維持される。更に、実施の形態１と同様にトランジスタＰＭＯＳ１３がオフされることにより、入力端子５から出力端子１０への電流経路を、実施の形態１と同様に遮断することができる。更に、ノードＮ２の電圧が固定されることにより、チャージポンプ回路１０４の内部に電流が発生することをさらに確実に防止することができる。
　以上説明したように、実施の形態２に係るチャージポンプ回路１０４では、出力端子１０の地絡発生等によって出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下した場合には、クロック制御回路８１～８３の出力が固定されることにより、昇圧動作を完全に停止させて、過電流の発生を確実に防止することが可能である。
　尚、実施の形態２に係るチャージポンプ回路は、実施の形態１の第１の変形例（図６）及び第２の変形例（図７）と組み合わせることも可能である。具体的には、実施の形態１の第１の変形例と組み合わせる場合には、図６の構成において、図８と同様の論理ゲート（ＡＮＤゲート）をスイッチ駆動回路２３の入力側に配置して、クロック信号ＣＬＫ１と出力電圧ＶＯＵＴとの論理積演算を、トランジスタＰＭＯＳ１及びＮＭＯＳ１のゲートに共通に入力する構成とすることができる。
　同様に、図７の構成において、図８と同様の論理ゲート（ＡＮＤゲート）をスイッチ駆動回路２１及び２３の各々の入力側に配置して、クロック信号ＣＬＫ１，ＣＬＫ２と出力電圧ＶＯＵＴとの論理積演算を、スイッチ駆動回路２１及び２３に入力する構成とすることができる。
　実施の形態３．
　図９は、実施の形態３に係るチャージポンプ回路の構成例を説明する回路図である。
　図９を参照して、実施の形態３に係るチャージポンプ回路１０５は、実施の形態１に係るチャージポンプ回路１０１（図４）と比較して、出力地絡検出回路５０をさらに備える点で異なる。
　図１０は、図９に示された出力地絡検出回路５０の構成例を説明するブロック図である。
　図１０を参照して、出力地絡検出回路５０は、電圧比較器５１及びレベルシフタ５５を有する。
　電圧比較器５１は、出力端子１０の出力電圧ＶＯＵＴと、予め定められた地絡判定電圧ＶＲとを比較する。出力端子１０に地絡が発生していない正常時には、出力電圧ＶＯＵＴの下限値は、入力電圧ＶＩＮから寄生ダイオードＤ９（ＰＭＯＳ５）及び寄生ダイオードＤ１０（ＰＭＯＳ６）による順方向の電圧降下量の和であるＶｆだけ低い電圧（ＶＩＮ－Ｖｆ）である。従って、出力電圧ＶＯＵＴが電圧（ＶＩＮ－Ｖｆ）よりも低下したときに、出力端子１０に地絡が発生したことを検出できる。即ち、地絡判定電圧ＶＲは、電圧（ＶＩＮ－Ｖｆ）に対応させて定めることができる。
　電圧比較器５１は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを受けて動作する。従って、電圧比較器５１の出力電圧は、ＶＯＵＴ＞ＶＲのときは入力電圧ＶＩＮ（Ｈレベル）となり、ＶＯＵＴ＜ＶＲのときは接地電圧ＧＮＤ（Ｌレベル）となる。
　レベルシフタ５５は、電圧比較器５１の出力電圧をレベル変換して、電圧信号Ｖｄｅｔを出力する。レベルシフタ５５は、電圧比較器５１の出力がＨレベルであるときには、電圧信号Ｖｄｅｔを、出力端子１０の出力電圧ＶＯＵＴに設定する。一方で、レベルシフタ５５は、電圧比較器５１の出力がＬレベルであるときには、電圧信号Ｖｄｅｔを接地電圧ＧＮＤに設定する。
　従って、出力地絡検出回路５０は、出力端子１０が地絡していない正常時、即ち、ＶＯＵＴ＞ＶＲのときには、電圧信号Ｖｄｅｔ＝ＶＯＵＴに設定する一方で、出力端子１０の地絡発生時、即ち、ＶＯＵＴ＜ＶＲのときには、電圧信号Ｖｄｅｔ＝ＧＮＤに設定する。
　再び図９を参照して、出力地絡検出回路５０からの電圧信号Ｖｄｅｔは、スイッチ駆動回路３０のトランジスタＰＭＯＳ１４及びＮＭＯＳ１１のゲート、並びに、スイッチ駆動回路２１のトランジスタＰＭＯＳ１１のゲートに入力される。実施の形態３に係るチャージポンプ回路１０５のその他の部分の構成は、実施の形態１に係るチャージポンプ回路１００（図４）と同様であるので詳細な説明は繰り返さない。
　実施の形態１で説明したように、地絡発生により出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下すると、スイッチ駆動回路３０においてトランジスタＰＭＯＳ１４がオンすることで、トランジスタＰＭＯＳ１３がオフされるとともに、スイッチ駆動回路２１においてトランジスタＰＭＯＳ１１がオンされることにより、トランジスタＰＭＯＳ６がオフされることによって、入力端子５から出力端子１０への電流経路を遮断することができる。
　一方で、実施の形態１（図４）の構成では、出力端子１０での地絡による出力電圧ＶＯＵＴの低下量が小さく、出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下しない場合には、トランジスタＰＭＯＳ１４及びＰＭＯＳ１１をオンできないことによって、過電流防止機能が発揮されない虞がある。
　これに対して、実施の形態３に係るチャージポンプ回路１０５では、出力電圧ＶＯＵＴが地絡判定電圧ＶＲよりも低下すると、出力地絡検出回路５０からの電圧信号Ｖｄｅｔが接地電圧ＧＮＤに設定されるので、トランジスタＰＭＯＳ１４及びＰＭＯＳ１１が確実にオンされる.この結果、トランジスタＰＭＯＳ６及びトランジスタＰＭＯＳ１３の確実なオフにより、入力端子５から出力端子１０への電流経路を遮断することができる。すなわち、出力電圧ＶＯＵＴが接地電圧ＧＮＤ付近まで低下しない場合にも、実施の形態１で説明した過電流防止機能が発揮される。
　又、出力端子１０に地絡が発生していない正常時には、電圧信号Ｖｄｅｔ＝ＶＯＵＴとされて、トランジスタＰＭＯＳ１４及びＰＭＯＳ１１には出力電圧ＶＯＵＴが入力されるので、チャージポンプ回路１０５の回路動作は、実施の形態１に係るチャージポンプ回路１００と同様であり、出力電圧ＶＯＵＴを入力電圧ＶＩＮの２倍とする昇圧動作を、実施の形態１と同様に実行することができる。
　尚、実施の形態３に係るチャージポンプ回路は、実施の形態１の第１の変形例（図６）及び第２の変形例（図７）と組み合わせることも可能である。具体的には、実施の形態１の第１の変形例と組み合わせる場合には、図６の構成において、図９と同様の出力地絡検出回路５０を配置するとともに、出力地絡検出回路５０からの電圧信号Ｖｄｅｔを、スイッチ駆動回路３０のトランジスタＰＭＯＳ１４及びＮＭＯＳ１４のゲート、並びに、スイッチ駆動回路２３のトランジスタＰＭＯＳ１５のゲートに共通に入力する構成とすることができる。
　同様に、図７の構成においては、図９と同様の出力地絡検出回路５０を配置するとともに、出力地絡検出回路５０からの電圧信号Ｖｄｅｔを、スイッチ駆動回路３０のトランジスタＰＭＯＳ１４及びＮＭＯＳ１４のゲート、スイッチ駆動回路２３のトランジスタＰＭＯＳ１５のゲート、並びに、スイッチ駆動回路２１のトランジスタＰＭＯＳ１１のゲートに共通に入力する構成とすることができる。
　或いは、図１１に示すように、実施の形態２及び実施の形態３を組み合わせてチャージポンプ回路を構成することも可能である。図１１に示されたチャージポンプ回路１０６では、図８の構成において、図９と同様の出力地絡検出回路５０が追加配置される。更に、スイッチ駆動回路３０への入力、スイッチ駆動回路２１のトランジスタＰＭＯＳ１１のゲートへの入力、及び、クロック制御回路８１～８３への入力について、出力電圧ＶＯＵＴを出力地絡検出回路５０からの電圧信号Ｖｄｅｔに置換することで、実施の形態２及び３による効果の両方を享受することが可能となる。
　実施の形態４．
　実施の形態１～３では、昇圧比（ＶＯＵＴ／ＶＩＮ）が２であるチャージポンプ回路における、出力端子１０での地絡発生時における過電流防止機能について説明したが、昇圧比が異なるチャージポンプ回路に対しても、同様の過電流防止機能を適用することができる。実施の形態４では、一例として、昇圧比（ＶＯＵＴ／ＶＩＮ）が３であるチャージポンプ回路における過電流防止機能の追加について説明する。
　図１２は、実施の形態４に係るチャージポンプ回路の構成例を説明する回路図である。
　図１２を参照して、実施の形態４に係るチャージポンプ回路１０７は、実施の形態１に係るチャージポンプ回路１０１（図４）と比較して、スイッチ素子としてのトランジスタＰＭＯＳ１８と、トランジスタＰＭＯＳ１８のオンオフを制御するスイッチ駆動回路２５と、キャパシタＣ２と、インバータ３２と、インバータ駆動回路２６及び２７をさらに備える。
　トランジスタＰＭＯＳ１８は、入力端子５と接続されたノードＮｐ０と、トランジスタＰＭＯＳ５との間に接続される。即ち、図１２の構成では、入力端子５及び出力端子１０の間に直列接続された、トランジスタＰＭＯＳ５、ＰＭＯＳ６、及び、ＰＭＰＯＳ１８が、「複数のスイッチ素子」を構成する「第１のＰ型トランジスタ」の一実施例に相当する。
　トランジスタＰＭＯＳ５及びＰＭＯＳ１８の接続点に相当するノードＮｐ３と、ノードＮ８との間には、キャパシタＣ２が接続される。ノードＮ８の電圧は、インバータ３２によって制御される。
　スイッチ駆動回路２５は、ノードＮｐ２及び接地ノードＮｇの間にノードＮ６を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ１９及びＮ型のトランジスタＮＭＯＳ１２を有する。トランジスタＰＭＯＳ１９及びＮＭＯＳ１２のゲートには、クロック信号ＣＬＫ５が共通に入力される。スイッチ駆動回路２５は、出力電圧ＶＯＵＴ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ５を入力とするインバータを構成している。トランジスタＰＭＯＳ１９及びＮＭＯＳ１２は、バックゲートをノードＮｐ２及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ２９及びＤ３０を有する。
　インバータ３２は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間にノードＮ８を介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２２及びＮ型のトランジスタＮＭＯＳ１４を有する。ノードＮ８は、キャパシタＣ２を経由して、ノードＮｐ３と接続される。
　トランジスタＰＭＯＳ２２のゲートは、クロック信号ＣＬＫ６を入力されるインバータ駆動回路２６の出力ノードと接続される。トランジスタＮＭＯＳ１４のゲートは、クロック信号ＣＬＫ７を入力されるインバータ駆動回路２７の出力ノードと接続される。トランジスタＰＭＯＳ２２及びＮＭＯＳ１４は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３６及びＤ３７を有する。
　インバータ駆動回路２６は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＰＭＯＳ２２のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２０及びＮ型のトランジスタＮＭＯＳ１５を有する。トランジスタＰＭＯＳ２０及びＮＭＯＳ１５のゲートには、クロック信号ＣＬＫ６が共通に入力される。
　同様に、インバータ駆動回路２７は、ノードＮｐ０（入力電圧ＶＩＮ）及び接地ノードＮｇ（接地電圧ＧＮＤ）の間に、トランジスタＮＭＯＳ１４のゲートと接続される出力ノードを介して直列接続された、Ｐ型のトランジスタＰＭＯＳ２１及びＮ型のトランジスタＮＭＯＳ１３を有する。トランジスタＰＭＯＳ２１及びＮＭＯＳ１３のゲートには、クロック信号ＣＬＫ７が共通に入力される。
　インバータ駆動回路２６，２７は、入力電圧ＶＩＮ及び接地電圧ＧＮＤを電源として、クロック信号ＣＬＫ６，ＣＬＫ７を入力とするインバータを構成している。トランジスタＰＭＯＳ２０及びＮＭＯＳ１５は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３１及びＤ３２を有する。同様に、トランジスタＰＭＯＳ２１及びＮＭＯＳ１３は、バックゲートをノードＮｐ０及び接地ノードＮｇとそれぞれ接続することにより、図１２に示した極性の寄生ダイオードＤ３３及びＤ３４を有する。
　実施の形態４に係るチャージポンプ回路１０７の上記以外の部分の構成は、実施の形態１に係るチャージポンプ回路１０１と同様であるので、詳細な説明は繰り返さない。即ち、図４と同様に、複数のスイッチ素子であるトランジスタＰＭＯＳ５，ＰＭＯＳ６、及び、ＰＭＰＯＳ１８のうちの、トランジスタＰＭＯＳ６に対して、「バックゲート切断スイッチ」を構成する「第２のＰ型トランジスタ」に相当するトランジスタＰＭＯＳ１３が配置されている。実施の形態１と同様に、通常の昇圧動作時には、トランジスタＰＭＯＳ１３がオフされている。又、チャージポンプ回路１０７では、インバータ駆動回路１３及び１４とインバータ２０とによる「電圧選択回路」に加えて、インバータ駆動回路２６及び２７とインバータ３２とによっても「電圧選択回路」の一実施例が構成される。
　図１３は、チャージポンプ回路１０７に入力されるクロック信号ＣＬＫ１～ＣＬＫ７の波形図である。
　図１３を参照して、クロック信号ＣＬＫ１～ＣＬＫ４は図２と同様であり、基準クロックＣＬＫａに基づくクロック信号ＣＬＫ１と、基準クロックＣＬＫｂに基づくクロック信号ＣＬＫ２～ＣＬＫ４とは、互いに逆相である。
　上述のように、実施の形態４では、クロック信号ＣＬＫ５～ＣＬＫ７が追加される。クロック信号ＣＬＫ５は、クロック信号ＣＬＫ２～ＣＬＫ４と同相であり、クロック信号ＣＬＫ６及びＣＬＫ７は、クロック信号ＣＬＫ１と同相である。クロック信号ＣＬＫ５～ＣＬＫ７についても、クロック信号ＣＬＫ１～ＣＬＫ４と同様に、デッドタイムが適宜設けられる。
　図１４には、チャージポンプ回路１０７の昇圧動作を説明する図表が示される。チャージポンプ回路１０７は、相補である基準クロックＣＬＫａ及びＣＬＫｂに基づくクロック信号ＣＬＫ１～ＣＬＫ７に従って、図１４に示される状態Ｘ及び状態Ｙを交互に繰り返す。
　図１４及び図１２を参照して、状態Ｘでは、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２～ＣＬＫ５）がＨレベルである一方で、基準クロックＣＬＫａ（クロック信号ＣＬＫ１，ＣＬＫ６，ＣＬＫ７）はＬレベルである。従って、スイッチ駆動回路２１及び２５は、ノードＮ４及びＮ６に、Ｌレベル電圧（接地電圧ＧＮＤ）を出力する一方で、スイッチ駆動回路１１は、ノードＮ３にＨレベル電圧（出力電圧ＶＯＵＴ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ１８及びＰＭＯＳ６がオンする一方で、トランジスタＰＭＯＳ５がオフする。
　一方、インバータ駆動回路２６及び２７がＨレベル電圧（入力電圧ＶＩＮ）を出力するため、インバータ３２は、トランジスタＮＭＯＳ１４のオンにより、ノードＮ８を接地ノードＮｇ（接地電圧ＧＮＤ）と接続する。これに対して、インバータ駆動回路１３及び１４がＬレベル電圧（入力電圧ＶＩＮ）を出力するため、インバータ２０は、トランジスタＰＭＯＳ７のオンにより、ノードＮ２をノードＮｐ０（入力電圧ＶＩＮ）と接続する。
　従って、状態Ｘでは、ノードＮｐ３は、入力端子５（入力電圧ＶＩＮ）と接続される一方で、出力端子１０及びノードＮｐ１からは切り離される。更に、キャパシタＣ１は、ノードＮｐ３及び接地ノードＮｇの間に接続されることにより、入力電圧ＶＩＮにより充電される。従って、キャパシタ電圧Ｖ（Ｃ１）＝ＶＩＮとなる。又、キャパシタＣ２は、トランジスタＰＭＯＳ６により出力端子１０と接続されたノードＮｐ１と、ノードＮｐ０との間に接続される。従って、当該時点でのキャパシタＣ１の電圧Ｖ（Ｃ２）を用いて、ＶＯＵＴ＝ＶＩＮ＋Ｖ（Ｃ２）と示される。
　これに対して、状態Ｙでは、基準クロックＣＬＫｂ（クロック信号ＣＬＫ２～ＣＬＫ５）がＬレベルである一方で、基準クロックＣＬＫａ（クロック信号ＣＬＫ１，ＣＬＫ６，ＣＬＫ７）はＨレベルである。従って、スイッチ駆動回路２１及び２５は、ノードＮ４及びＮ６に、Ｈレベル（出力電圧ＶＯＵＴ）を出力する一方で、スイッチ駆動回路１１は、ノードＮ３にＬレベル電圧（接地電圧ＧＮＤ）を出力する。この結果、複数のスイッチ素子については、トランジスタＰＭＯＳ１８及びＰＭＯＳ６がオフする一方で、トランジスタＰＭＯＳ５がオンする。
　一方、インバータ駆動回路２６及び２７がＬレベル電圧（接地電圧ＧＮＤ）を出力するため、インバータ３２は、トランジスタＰＭＯＳ２２のオンにより、ノードＮ８をノードＮｐ０（入力電圧ＶＩＮ）と接続する。これに対して、インバータ駆動回路１３及び１４がＨレベル電圧（接地電圧ＧＮＤ）を出力するため、インバータ２０は、トランジスタＮＭＯＳ５のオンにより、ノードＮ２を接地ノードＮｇ（接地電圧ＧＮＤ）と接続する。
　状態Ｙでは、トランジスタＰＭＯＳ５によって接続されたノードＮｐ１及びＮｐ３が、入力端子５（入力電圧ＶＩＮ）及び出力端子１０（出力電圧ＶＯＵＴ）からそれぞれ切り離される。更に、キャパシタＣ１は、ノードＮｐ０（入力端子５）及びノードＮｐ３の間に接続される。従って、ノードＮｐ３の電圧はＶＩＮ＋Ｖ（Ｃ１）となる。直前の状態Ｘにおいて、Ｖ（Ｃ１）＝ＶＩＮに充電されているので、ノードＮｐ３の電圧は、入力電圧ＶＩＮの２倍となる。
　一方で、キャパシタＣ２は、ノードＮｐ１及び接地ノードＮｇの間に接続されることにより、ノードＮｐ３と同等の電圧に充電される。従って、状態Ｙでは、Ｖ（Ｃ２）＝Ｖ（Ｃ１）＝２・ＶＩＮとなる。
　次に、再び状態Ｘとなると、キャパシタＣ１が入力電圧ＶＩＮに充電されるとともに、出力電圧ＶＯＵＴは、入力電圧ＶＩＮと、当該時点でのキャパシタＣ２の電圧Ｖ（Ｃ２）の和となる。直前の状態Ｙで、Ｖ（Ｃ２）＝２・ＶＩＮに充電されているので、ＶＯＵＴ＝ＶＩＮ＋Ｖ（Ｃ２）＝３・ＶＩＮであり、昇圧比（ＶＯＵＴ／ＶＩＮ）は３となることが理解される。
　このように、実施の形態４に係るチャージポンプ回路１０７は、相補の基準クロックＣＬＫａ，ＣＬＫｂに基づくクロック信号ＣＬＫ１～ＣＬＫ７に従って上述の状態Ｘ及び状態Ｙを交互に繰り返すことによって、入力電圧ＶＩＮの３倍の出力電圧ＶＯＵＴを出力する昇圧動作を実行することができる。
　実施の形態４に係るチャージポンプ回路１０７において、出力端子１０が地絡して、出力電圧ＶＯＵＴが接地電圧ＧＮＤ電圧近傍まで低下すると、実施の形態１と同様に、スイッチ駆動回路３０の出力（ノードＮ５）がＬレベル電圧（接地電圧ＧＮＤ）からＨレベル電圧（入力電圧ＶＩＮ）に変化する。これにより、正常時にはオンしていたトランジスタＰＭＯＳ１３が、出力端子１０（低下した出力電圧ＶＯＵＴ）に対するノードＮ５（ＰＭＯＳ１５のゲート）の電圧差によってオフされる。
　一方、スイッチ駆動回路２１では、出力電圧ＶＯＵＴの低下に伴うトランジスタＰＭＯＳ１１のオンにより、スイッチ駆動回路２１は、クロック信号ＣＬＫ２のＬレベル期間において、入力電圧ＶＩＮをノードＮ４に出力できる。これにより、トランジスタＰＭＯＳ６のオフ期間を設けることができる。又、実施の形態１と同様に、トランジスタＰＭＯＳ６のボディ（バックゲート）を経由した電流経路は、「バックゲート切断スイッチ素子」であるトランジスタＰＭＯＳ１３の寄生ダイオードＤ２３による逆電圧阻止によって遮断されている。
　この結果、実施の形態４に係るチャージポンプ回路１０７においても、出力端子１０の地絡発生等による出力電圧ＶＯＵＴの低下時には、スイッチ駆動回路３０及びトランジスタＰＭＯＳ１３が配置されたトランジスタＰＭＯＳ６によって、入力端子５から出力端子１０への継続的な電流経路の形成を回避できる。この結果、昇圧比が３であるチャージポンプ回路１０７においても、出力端子１０の地絡発生時における過電流の発生を防止することができる。
　尚、実施の形態４に係るチャージポンプ回路１０７においても、実施の形態１の第１及び第２の変形例で説明したように、複数のスイッチ素子であるトランジスタＰＭＯＳ１８、ＰＭＯＳ５、及び、ＰＭＯＳ６のうちの少なくとも１つに対して、スイッチ駆動回路２１のように、出力電圧ＶＯＵＴの低下時に入力電圧ＶＩＮをインバータ電源とするように構成されたスイッチ駆動回路（即ち、「第１のスイッチ駆動回路」）、並びに、「バックゲート切断スイッチ素子」となるトランジスタ（図１２でのＰＭＯＳ１３）及びその駆動回路（スイッチ駆動回路３０）を配置することが可能である。
　又、実施の形態４に係るチャージポンプ回路１０７において、図８でのクロック制御回路８１～８３、及び、図９での出力地絡検出回路５０の少なくとも一方を組み合わせて、実施の形態２及び３と同様に制御することも可能である。
　更に、実施の形態４では、昇圧比が３のチャージポンプ回路を説明したが、昇圧比をさらに高くしたチャージポンプ回路に対しても、本実施の形態１～３は同様に適用可能である。このようなチャージポンプ回路に対しても、入力端子５及び出力端子１０の間に直列接続される複数のスイッチ素子のうちの少なくとも１つに対して、上述の「第１のスイッチ駆動回路」並びに「バックゲート切断スイッチ素子」及び「バックゲート切断スイッチ駆動回路」を配置することによって、地絡発生等による出力電圧ＶＯＵＴの低下時における過電流の発生を防止することが可能である。
　上述した実施の形態１～４に係るチャージポンプ回路１０１～１０７は、半導体装置に適用することが可能である。例えば、図１５に示されるように、半導体装置２００は、電源回路２０２と、半導体素子２１５を含む半導体回路２１０と、実施の形態１～４のいずれかに係るチャージポンプ回路とを備える。半導体素子２１５は、代表的には、トランジスタ又はダイオードによって構成される。電源回路２０２は、半導体装置２００に対して外部から供給される電源電圧Ｖｐから安定的な電圧ＶＤＤを発生することができる。チャージポンプ回路１０１～１０７は、電源回路２０２からの電圧ＶＤＤを上記入力電圧ＶＩＮとして昇圧動作を実行することにより、出力電圧ＶＯＵＴとしての昇圧電圧ＶＢＢを出力する。電圧ＶＤＤ及び電圧ＶＢＢの両方が半導体回路２１０に電源電圧として供給されることにより、半導体素子２１５は、チャージポンプ回路１０１～１０７の出力電圧である昇圧電圧ＶＢＢを受けて動作することができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
５　入力端子、１０　出力端子、１１，１２，２１，２３，２５，３０　スイッチ駆動回路、１３，１４，２６，２７　インバータ駆動回路、２０，３２　インバータ、５０　出力地絡検出回路、５１　電圧比較器、５５　レベルシフタ、６０　Ｐ型基板、６１，７１　Ｎウェル、６２，６３，７２，７３　Ｐ＋領域、６４，７４　ゲート、６５，７５　Ｎ＋領域、８１～８４　クロック制御回路、１００，１０１，１０２，１０３，１０４，１０５，１０６，１０７　チャージポンプ回路、２００　半導体装置、２０２　電源回路、２１０　半導体回路、２１５　半導体素子、Ｃ１，Ｃ２　キャパシタ、ＣＬＫ１～ＣＬＫ７　クロック信号、ＣＬＫａ，ＣＬＫｂ　基準クロック、Ｄ１～Ｄ１２，Ｄ２１～Ｄ３７　寄生ダイオード、ＧＮＤ，ＶＩＮ　接地電圧、Ｎ２～Ｎ６，Ｎ８，Ｎｐ０～Ｎｐ３，Ｎｓ　ノード、ＮＭＯＳ１～ＮＭＯＳ５，ＮＭＯＳ１１～ＮＭＯＳ２２　Ｎチャネル型トランジスタ、ＰＭＯＳ１～ＰＭＯＳ７，ＰＭＯＳ１１～ＰＭＯＳ２２　Ｐチャネル型トランジスタ、Ｎｇ　接地ノード、ＶＢＢ，ＶＤＤ　電圧、ＶＢＢ　昇圧電圧、ＶＩＮ　入力電圧、ＶＯＵＴ　出力電圧、ＶＲ　地絡判定電圧、Ｖｄｅｔ　電圧信号（出力地絡検出回路）。

Claims (8)

  1. 　入力電圧を昇圧した出力電圧を発生するチャージポンプ回路であって、
    　前記入力電圧が入力される入力端子と、
    　前記出力電圧を出力する出力端子と、
    　前記入力端子及び前記出力端子の間に直列に接続され、複数のスイッチ素子をそれぞれ構成する複数の第１のＰ型トランジスタと、
    　互いに相補の第１及び第２のクロックの一方のクロックに従って、前記複数の第１のＰ型トランジスタの各々の制御電極に対して基準電圧及び前記出力電圧の一方を選択的に出力して、前記複数のスイッチ素子のオンオフをそれぞれ制御する複数のスイッチ駆動回路と、
    　前記複数のスイッチ素子のうちの隣接する２個のスイッチ素子の接続点に接続された第１の端子を有するキャパシタと、
    　前記第１又は第２のクロックに従って、前記キャパシタの第２の端子に、基準電圧及び前記入力電圧の一方を選択的に出力する電圧選択回路と、
    　前記複数の第１のＰ型トランジスタのうちの少なくとも１つの第１のＰ型トランジスタにおけるバックゲートと、当該第１のＰ型トランジスタの２個の主電極のうちの前記出力端子側の主電極との間に接続されたバックゲート切断スイッチ素子と、
    　前記出力電圧の低下時に前記バックゲート切断スイッチ素子をオンからオフに変化させるバックゲート切断スイッチ駆動回路とを備え、
    　前記バックゲート切断スイッチ素子を構成する第２のＰ型トランジスタは、
    　前記第１のＰ型トランジスタにおける前記バックゲートと接続される第１の主電極と、
    　前記第１のＰ型トランジスタの前記出力端子側の主電極と接続された第２の主電極とを有し、
    　前記第２のＰ型トランジスタにおけるバックゲートは、前記第１の主電極と接続され、
    　前記複数のスイッチ駆動回路のうちの、前記バックゲート切断スイッチ素子が接続された前記少なくとも第１のＰ型トランジスタに対応する、少なくとも１つの第１のスイッチ駆動回路は、前記出力電圧が低下したときに、前記出力電圧に代えて前記入力電圧を当該第１のＰ型トランジスタにおける制御電極に対して選択的に出力する、チャージポンプ回路。
  2. 　前記第１のスイッチ駆動回路は、
    　電源ノードと前記基準電圧を伝達する基準電圧ノードとの間に接続されて、前記第１又は第２のクロックに応じて、対応するスイッチ素子を構成する前記第１のＰ型トランジスタの制御電極と接続される出力ノードに対して、前記電源ノード及び前記基準電圧ノードの一方を選択的に接続する信号伝達回路と、
    　前記電源ノードと、前記入力端子及び前記出力端子との間に接続されて、前記出力電圧の低下時には前記入力端子と前記電源ノードとを接続する一方で、前記出力電圧の非低下時には前記出力端子と前記電源ノードとを接続する電圧切換回路とを含む、請求項１記載のチャージポンプ回路。
  3. 　前記バックゲート切断スイッチ素子は、前記複数のスイッチ素子のうちの２個以上のスイッチ素子の各々に対して接続され、
    　各前記バックゲート切断スイッチ素子は、共通の前記バックゲート切断スイッチ駆動回路からの出力電圧が前記第２のＰ型トランジスタの前記制御電極に供給されることによって、前記出力電圧の低下時にオンからオフに変化する、請求項１又は２に記載のチャージポンプ回路。
  4. 　各前記第１のスイッチ駆動回路に対応して設けられた第１のクロック制御回路と、
    　前記電圧選択回路に対応して設けられた第２のクロック制御回路とをさらに備え、
    　前記第１のクロック制御回路は、前記出力電圧が低下したときに、第１のＰ型トランジスタの制御電極に対して前記入力電圧が固定的に出力されるように、前記一方のクロックを加工して前記第１のスイッチ駆動回路へ入力し、
    　前記第２のクロック制御回路は、前記出力電圧が低下したときに、前記キャパシタの第２の端子に対して前記基準電圧及び前記入力電圧の一方が固定的に出力されるように、前記第１又は第２のクロックを加工して前記電圧選択回路へ入力する、請求項１～３のいずれか１項に記載のチャージポンプ回路。
  5. 　前記出力電圧に基づいて前記出力端子に地絡が発生したことを検出する出力地絡検出回路をさらに備え、
    　前記バックゲート切断スイッチ駆動回路は、前記出力地絡検出回路による前記地絡の検出に応じて、前記バックゲート切断スイッチ素子をオンからオフに変化させ、
    　前記第１のスイッチ駆動回路は、前記出力地絡検出回路による前記地絡の検出に応じて、前記出力電圧に代えて前記入力電圧を前記第１のＰ型トランジスタの制御電極に対して選択的に出力するように構成される、請求項１～３のいずれか１項に記載のチャージポンプ回路。
  6. 　各前記第１のスイッチ駆動回路に対応して設けられた第１のクロック制御回路と、
    　前記電圧選択回路に対応して設けられた第２のクロック制御回路とをさらに備え、
    　前記第１のクロック制御回路は、前記出力地絡検出回路による前記地絡の検出に応じて、前記第１のＰ型トランジスタの制御電極に対して前記入力電圧が固定的に出力されるように、前記一方のクロックを加工して前記第１のスイッチ駆動回路へ入力し、
    　前記第２のクロック制御回路は、前記出力地絡検出回路による前記地絡の検出に応じて、前記キャパシタの前記第２の端子に対して前記基準電圧及び前記入力電圧の一方が固定的に出力されるように、前記第１又は第２のクロックを加工して前記電圧選択回路へ入力する、請求項５記載のチャージポンプ回路。
  7. 　前記出力地絡検出回路は、前記出力電圧が短絡判定電圧よりも低下すると前記出力端子に前記地絡が発生したことを検出する一方で、前記地絡の非検出時には前記出力電圧を出力し、
    　前記短絡判定電圧は、前記入力電圧から、前記複数のスイッチ素子を構成する前記第１のＰ型トランジスタの寄生ダイオードによる順方向電圧降下量の和を減算した電圧に対応させて予め定められる、請求項５又は６に記載のチャージポンプ回路。
  8. 　請求項１～７のいずれか１項に記載されたチャージポンプ回路と、
    　前記チャージポンプ回路の前記出力電圧を受けて動作する半導体素子とを備える、半導体装置。
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