JPWO2020023953A5

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Publication number: JPWO2020023953A5
Application number: JP2021527030A
Authority: JP
Publication date: 2022-08-04
Anticipated expiration: 2039-07-29

Claims

プラチナをパターン化する方法であって、
半導体基板上にプラチナ層を堆積することと、
前記プラチナ層に露出された領域を残してパターン化されたフォトレジスト層を前記プラチナ層の上に形成することと、
前記プラチナ層と前記露出された領域との上にアルミニウム層を堆積することと、
前記プラチナ層の露出された領域にアルミニウムとプラチナとの合金を形成することと、
前記アルミニウム層と、前記プラチナ層の露出された領域における前記アルミニウムとプラチナとの合金とをエッチングすることであって、それにより、前記基板上にパターン化されたプラチナ層を形成するように前記プラチナ層の残っている部分を残す、前記エッチングすることと、
を含む、方法。
請求項１に記載の方法であって、
前記アルミニウム層と前記プラチナ層の露出された領域における前記アルミニウムとプラチナとの合金とをエッチングすることが、希王水３ＨＣｌ：ＨＮＯ_３＋Ｈ_２Ｏエッチャントを用いるウェットエッチ浸漬槽プロセスを含む、方法。
請求項１に記載の方法であって、
前記アルミニウム層と前記プラチナ層の露出された領域における前記アルミニウムとプラチナとの合金とをエッチングすることが、３：１のＨＣｌ：Ｈ_２Ｏ_２の希釈エッチャントを用いるウェットエッチ噴霧ツールプロセスを含む、方法。
請求項１に記載の方法であって、
前記パターン化されたフォトレジスト層が形成される前に、前記半導体基板上のプラチナ層上に薄いハードマスク層を形成することを更に含む、方法。
請求項４に記載の方法であって、
前記薄いハードマスク層が、ＳｉＯ_２の物理電気化学的気相成長ＰＥＣＶＤによって形成され、
前記方法が、前記パターン化されたフォトレジスト層に従って前記薄いハードマスクをパターン化して前記フォトレジスト層を除去するためにウェットエッチングを実施することを更に含む、方法。
請求項１に記載の方法であって、
前記プラチナ層と前記露出された領域との上にアルミニウム層を堆積することが、スパッタ堆積プロセスを実施することを含む、方法。
請求項１に記載の方法であって、
前記プラチナ層の露出された領域にアルミニウムとプラチナとの合金を形成することが、前記プラチナ層の露出された領域に前記合金を形成するために窒素雰囲気中でのアニーリングを含む、方法。
請求項１に記載の方法であって、
前記プラチナ層を堆積する前に前記半導体基板の上に接着層を形成することを更に含む、方法。
請求項８に記載の方法であって、
前記接着材層がアルミニウム酸化物Ａｌ_２Ｏ_３を含む、方法。
請求項１に記載の方法であって、
前記基板上にプラチナ層を堆積することが、スパッタ堆積プロセスを実施することを含む、方法。
請求項１０に記載の方法であって、
前記プラチナ層が０．４μｍの厚みを有する、方法。
請求項６に記載の方法であって、
前記アルミニウム層が０．８μｍ又はそれ以上の厚みを有する、方法。
請求項５に記載の方法であって、
ＨＦ又はＢＨＦ中で短時間浸漬を行うことによって前記薄いハードマスク層を除去することを更に含む、方法。
プラチナをパターン化する方法であって、
半導体基板の上に接着層を堆積することと、
前記半導体基板上にプラチナ層をスパッタ堆積することと、
前記プラチナ層に露出された領域を残してパターン化されたフォトレジスト層を前記プラチナ層上に形成することと、
前記プラチナ層と前記露出された領域との上にアルミニウム層をスパッタ堆積することと、
前記プラチナ層の露出された領域にアルミニウムとプラチナとの合金を形成するために窒素雰囲気中でアニーリングすることにより、前記プラチナ層の露出された領域にＰｔＡｌ_２合金を形成することと、
希王水３ＨＣＬ：ＨＮＯ_３＋Ｈ_２Ｏエッチャントを用いるウェットエッチ浸漬槽プロセスを行うことによって、前記アルミニウム層と前記プラチナ層の露出された領域における前記アルミニウムとプラチナとの合金とをエッチングすることであって、それにより、前記基板上にパターン化されたプラチナ層を形成するように前記プラチナ層の残っている部分を残す、前記エッチングすることと、
を含む、方法。
請求項１４に記載の方法であって、
前記パターン化されたフォトレジスト層に従って薄いハードマスクをパターン化して前記フォトレジスト層を除去するためにウェットエッチを行うことにより、前記パターン化されたフォトレジスト層が形成される前に前記半導体基板上のプラチナ層上に前記薄いハードマスク層を形成することを更に含む、方法。
請求項１４に記載の方法であって、
前記薄いハードマスク層が、ＳｉＯ_２の物理的電気化学的気相成長ＰＥＣＶＤによって形成される、方法。
請求項１５に記載の方法であって、
前記薄いハードマスク層が、ＨＦ又はＢＨＦ中で短時間浸漬を行うことによって除去される、方法。
請求項１４に記載の方法であって、
前記プラチナ層が０．４μｍの厚みを有し、前記アルミニウム層が０．８μｍの厚みを有する、方法。
プラチナをパターン化する方法であって、
半導体基板上にプラチナ層を堆積することと、
前記プラチナ層に露出された領域を残して前記プラチナ層の上にパターン化されたフォトレジスト層を形成することと、
前記プラチナ層と前記露出された領域との上にアルミニウム層を堆積することと、
前記プラチナ層の露出された領域にＰｔＡｌ_２合金を形成するために窒素雰囲気中でアニーリングすることにより、前記プラチナ層の露出された領域にアルミニウムとプラチナとの合金を形成することと、
３：１のＨＣｌ：Ｈ_２Ｏ_２の希薄エッチャントを用いてウェットエッチ噴霧ツールプロセスを行うことにより、前記アルニウム層と前記プラチナ層の露出された領域における前記アルミニウムとプラチナとの合金とをエッチングすることであって、それにより、前記基板上にパターン化されたプラチナ層を形成するように前記プラチナ層の残っている部分を残す、前記エッチングすることと、
を含む、方法。
請求項１９に記載の方法であって、
前記パターン化されたフォトレジスト層に従って薄いハードマスクをパターン化して前記フォトレジスト層を除去するためにウェットエッチングを行うことによって、前記パターン化されたフォトレジスト層が形成される前に前記半導体基板上のプラチナ層上に前記薄いハードマスク層を形成することを更に含む、方法。
請求項２０に記載の方法であって、
前記プラチナ層が、スパッタ堆積プロセスによって堆積され、０．４μｍの厚みを有し、前記アルミニウム層が、スパッタ堆積プロセスによって堆積され、０．８μｍの厚みを有する、方法。
請求項２０に記載の方法であって、
半導体基板上にプラチナ層を堆積することと、
前記プラチナ層の上にアルミニウム層を堆積することと、
前記アルミニウム層に露出された領域を残して前記アルミニウム層の上にパターン化されたフォトレジスト層を形成することと、
ウェットエッチングプロセスを行うことにより前記アルミニウム層の露出された領域をエッチングすることと、
前記フォトレジスト層を除去することと、
酸素雰囲気において、前記アルミニウム層の露出された領域にプラチナとアルミニウムとの合金を形成することと、
希釈プラチナエッチング化学エッチャントを用いてウェットエッチプロセスを行うことによって前記アルミニウムとプラチナとの合金をエッチングすることであって、それによって、前記基板上にパターン化されたプラチナ層を形成するように前記プラチナ層の残っている部分を残す、前記エッチングすることと、
を含む、方法。
請求項２２に記載の方法であって、
前記アルミニウム層の露出された領域をエッチングするための前記ウェットエッチプロセスが、リン酸を含むエッチャント材料を用いる、方法。
請求項２２に記載の方法であって、
前記アルミニウムとプラチナとの合金をエッチングするために希薄プラチナエッチング化学エッチャントを用いる前記ウェットエッチプロセスが、３：１のＨＣｌ：Ｈ_２Ｏ_２の希薄エッチャントを用いるウェットエッチ噴霧ツールプロセスである、方法。
請求項２２に記載の方法であって、
前記アルミニウムとプラチナとの合金をエッチングするための希釈されたプラチナエッチング化学エッチャントを用いる前記ウェットエッチプロセスが、希釈された王水３ＨＣｌ：ＨＮＯ_３＋Ｈ_２Ｏエッチャントを用いるウェットエッチ浸漬槽プロセスである、方法。