JPWO2019202440A1 - 記憶装置および電子機器 - Google Patents

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Abstract

新規な半導体装置を提供する。半導体装置は、複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路と、を有し、第１の駆動回路および第２の駆動回路は、セルアレイに選択信号を供給する機能を有し、第１の増幅回路および第２の増幅回路は、セルアレイから入力された電位を増幅する機能を有し、第３の増幅回路および第４の増幅回路は、第１の増幅回路または第２の増幅回路から入力された電位を増幅する機能を有し、第１の駆動回路と、第２の駆動回路と、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、第４の増幅回路は、セルアレイと重なる領域を有し、メモリセルが有するトランジスタは、チャネル形成領域に金属酸化物を含む。

Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、またはそれらの製造方法、を一例として挙げることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は半導体装置を有している場合がある。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、各種電子機器に内蔵されるメモリとして広く用いられている。ＤＲＡＭは、他の半導体集積回路と同様、スケーリング則に従って微細化が進められている。特許文献１には、ＤＲＡＭの微細化に適したトランジスタの作製方法が開示されている。
また、特許文献２には、酸化物半導体を用いたトランジスタをＤＲＡＭに応用した例が開示されている。酸化物半導体を用いたトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ間隔が長く消費電力の少ないメモリを作製することができる。
特開２０１６−１２７１９３号公報 特開２０１７−２８２３７号公報
本発明の一態様は、新規な半導体装置の提供を課題とする。または、本発明の一態様は、回路面積の小さい半導体装置の提供を課題とする。または、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。または、本発明の一態様は、高速動作が可能な半導体装置の提供を課題とする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１トランジスタを含む第１メモリセルを有する記憶装置であって、第１トランジスタは半導体層に金属酸化物を含み、第１メモリセルのリフレッシュ間隔は１０分以上であり、第１メモリセルは、半導体層にシリコンを含むトランジスタを有する第２メモリセル以上の動作速度を有する記憶装置である。
また、本発明の別の一態様は、第１トランジスタを含む第１メモリセルを有する記憶装置であって、第１トランジスタは半導体層に金属酸化物を含み、第１メモリセルのリフレッシュ間隔は１時間以上であり、第１メモリセルは、半導体層にシリコンを含むトランジスタを有する第２メモリセル以上の動作速度を有する記憶装置である。
また、２０℃以上２００℃以下の動作温度において、第１メモリセルは、第２メモリセル以上の動作速度で動作できる。または、２０℃以上２００℃以下の動作温度において、第１メモリセルは、第２メモリセルの５倍以上の動作速度で動作してもよい。
第１トランジスタのチャネル長は、５ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上３０ｎｍ以下がより好ましい。
また、本発明の別の一態様は、周辺回路と、セルアレイと、を有し、周辺回路とセルアレイは互いに重なる領域を有し、周辺回路は、セルアレイを制御する機能を有し、セルアレイは、メモリセルを有し、メモリセルは、トランジスタと、容量素子と、を有し、トランジスタの半導体層は金属酸化物を含み、２０℃以上８５℃以下の環境下において、リフレッシュ間隔が１０分以上１時間以下で動作する機能を有する記憶装置である。
なお、２０℃以上８５℃以下の環境下において、リフレッシュ間隔を１０分以上１０時間以下とすることも可能である。
周辺回路は、トランジスタがオン状態の時にメモリセルに情報を書き込む機能を有し、メモリセルは、トランジスタがオフ状態の時に情報を保持する機能を有し、周辺回路は、トランジスタがオン状態の時にメモリセルに保持された情報を読み出す機能を有する。
上記の金属酸化物は、Ｉｎ（インジウム）またはＺｎ（亜鉛）の一方または双方を含むことが好ましい。
また、本発明の一態様に係る電子機器は、上記の記憶装置を含む電子機器である。
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、回路面積の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。または、本発明の一態様により、高速動作が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１は半導体装置の構成例を示す。 図２（Ａ）、２（Ｂ−１）、２（Ｂ−２）、２（Ｂ−３）は半導体装置およびメモリセルの構成例を示す。 図３（Ａ）、３（Ｂ）は半導体装置の積層構造の例を示す。 図４は半導体装置の構成例を示す。 図５は半導体装置の構成例を示す。 図６は半導体装置の構成例を示す。 図７は半導体装置の構成例を示す。 図８はセンスアンプの構成例を示す。 図９はタイミングチャートである。 図１０はコンピュータの構成例を示す。 図１１（Ａ）、１１（Ｂ）、１１（Ｃ）は半導体装置の構成例を示す。 図１２は半導体装置の構成例を示す。 図１３は半導体装置の構成例を示す。 図１４（Ａ）、１４（Ｂ）、１４（Ｃ）はトランジスタの構成例を示す。 図１５（Ａ）、１５（Ｂ）、１５（Ｃ）はトランジスタの構成例を示す。 図１６（Ａ）、１６（Ｂ）、１６（Ｃ）はトランジスタの構成例を示す。 図１７（Ａ）、１７（Ｂ）、１７（Ｃ）はトランジスタの構成例を示す。 図１８（Ａ）、１８（Ｂ）、１８（Ｃ）はトランジスタの構成例を示す。 図１９は製品イメージである。 図２０（Ａ）、２０（Ｂ）は電子機器の構成例を示す。 図２１は電子機器の構成例を示す。 図２２（Ａ）、２２（Ｂ）、２２（Ｃ）は電子機器の構成例を示す。 図２３（Ａ）、２３（Ｂ）、２３（Ｃ）は電子機器の構成例を示す。 図２４（Ａ）、２４（Ｂ）はトランジスタのＩｄ−Ｖｇ特性を示す。 図２５はメモリセルの温度と保持時間の関係を示す。 図２６はＣＡＡＣ−ＩＧＺＯ膜のＨａｌｌ移動度とキャリア濃度を示す。 図２７（Ａ）２７、（Ｂ）はトランジスタの断面ＴＥＭ写真である。 図２８（Ａ）、２８（Ｂ）はトランジスタのＩｄ−Ｖｇ特性と電界効果移動度を示す。 図２９（Ａ）、２９（Ｂ）はトランジスタのＩｃｕｔとオンオフ比を示す。 図３０はメモリセルの保持時間と書き込み時間を示す。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（「Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」または「ＯＳ」ともいう。）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶこともできる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、または、オフ状態になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
また、本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）と表記し、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース−ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置＞
図１に、本発明の一態様に係る半導体装置１０の構成例を示す。半導体装置１０は、記憶装置としての機能を有する。そのため、半導体装置１０は記憶装置と呼ぶこともできる。
半導体装置１０は、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、グローバルセンスアンプＧＳＡ、制御回路ＣＴＲＬ、および入出力回路Ｉ／Ｏを有する。図１において、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、および２つのグローバルセンスアンプＧＳＡによって構成される領域を、ブロック１１とする。半導体装置１０は、複数のブロック１１を有する。
セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されている。メモリセルＭＣは、データを記憶する機能を有する記憶回路である。メモリセルＭＣに記憶されるデータは、１ビットのデータ（２値データ）であってもよいし、２ビット以上のデータ（多値データ）であってもよい。また、アナログデータであってもよい。
駆動回路ＲＤは、所定の行のメモリセルＭＣを選択する機能を有するローデコーダである。具体的には、駆動回路ＲＤは、データの書き込みまたは読み出しを行うメモリセルＭＣを選択するための信号（以下、選択信号ともいう）を供給する機能を有する。
センスアンプアレイＳＡＡは、入力された信号を増幅して、セルアレイＣＡまたはグローバルセンスアンプＧＳＡに出力する機能を有する増幅回路である。具体的には、センスアンプアレイＳＡＡは、セルアレイＣＡに書き込まれるデータに対応する電位（以下、書き込み電位ともいう）を増幅してセルアレイＣＡに出力する機能と、セルアレイＣＡから読み出されたデータに対応する電位（以下、読み出し電位ともいう）を増幅してグローバルセンスアンプＧＳＡに出力する機能と、を有する。また、センスアンプアレイＳＡＡは、グローバルセンスアンプＧＳＡに出力されるデータを選択する機能を有する。
センスアンプアレイＳＡＡは、複数のセンスアンプＳＡによって構成することができる。センスアンプＳＡの具体的な構成例については後述する。
グローバルセンスアンプＧＳＡは、入力された信号を増幅して、センスアンプアレイＳＡＡまたは制御回路ＣＴＲＬに出力する機能を有する増幅回路である。具体的には、グローバルセンスアンプＧＳＡは、制御回路ＣＴＲＬから配線ＧＢＬを介して入力された書き込み電位を増幅して、センスアンプアレイＳＡＡに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、センスアンプアレイＳＡＡから入力された読み出し電位を増幅し、配線ＧＢＬを介して制御回路ＣＴＲＬに出力する機能を有する。また、グローバルセンスアンプＧＳＡは、配線ＧＢＬに出力されるデータを選択する機能を有する。
グローバルセンスアンプＧＳＡは、例えばセンスアンプアレイＳＡＡと同様、複数のセンスアンプＳＡによって構成することができる。
図２（Ａ）に、セルアレイＣＡ、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡの接続関係の具体例を示す。メモリセルＭＣはそれぞれ、配線ＷＬおよび配線ＢＬと接続されている。駆動回路ＲＤから配線ＷＬを介してメモリセルＭＣに、選択信号が供給される。また、センスアンプアレイＳＡＡから配線ＢＬを介してメモリセルＭＣに、書き込み電位が供給される。また、メモリセルＭＣから配線ＢＬを介してセンスアンプアレイＳＡＡに、読み出し電位が供給される。
センスアンプアレイＳＡＡに含まれる複数のセンスアンプＳＡはそれぞれ、一対の配線ＢＬと接続されている。図２（Ａ）には、一のセルアレイＣＡが有する奇数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬａ）と、他のセルアレイＣＡが有する偶数列のメモリセルＭＣと接続された配線ＢＬ（配線ＢＬｂ）が、同一のセンスアンプＳＡに接続された構成例を示している。センスアンプＳＡによって、配線ＢＬａと配線ＢＬｂの電位差が増幅される。そして、増幅された読み出し電位は配線ＳＡＬａ、ＳＡＬｂを介してグローバルセンスアンプＧＳＡに出力される。また、データの書き込み時は、センスアンプＳＡによって配線ＳＡＬａと配線ＳＡＬｂの電位差が増幅され、増幅された電位が書き込み電位として配線ＢＬａ、ＢＬｂに出力される。
なお、図２（Ａ）においては、センスアンプアレイＳＡＡが２つのグローバルセンスアンプＧＳＡと接続されている例を示している。この場合、センスアンプアレイＳＳＡが有するセンスアンプＳＡの半数は一方のグローバルセンスアンプＧＳＡと接続され、残りのセンスアンプＳＡは他方のグローバルセンスアンプＧＳＡと接続される。
また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、ＳＡＬｂに電位を出力するか否かを選択する機能を有する。これにより、センスアンプアレイＳＡＡからグローバルセンスアンプＧＳＡに出力される電位を選択することができる。
図２（Ｂ−１）乃至図２（Ｂ−３）に、メモリセルＭＣの具体的な構成例を示す。図２（Ｂ−１）に示すメモリセルＭＣは、トランジスタＴｒ１、容量素子Ｃ１を有する。トランジスタＴｒ１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量素子Ｃ１の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子Ｃ１の他方の電極は、端子Ｐ１と接続されている。ここで、トランジスタＴｒ１のソースまたはドレインの一方および容量素子Ｃ１の一方の電極と接続されたノードを、ノードＮとする。
ノードＮには、トランジスタＴｒ１を介して配線ＢＬから所定の電位が供給される。そして、トランジスタＴｒ１がオフ状態となると、ノードＮが浮遊状態となり、ノードＮの電位が保持される。これにより、メモリセルＭＣにデータを記憶することができる。なお、トランジスタＴｒ１の導通状態は、配線ＷＬに供給する電位（選択信号）によって制御することができる。
また、トランジスタＴｒ１は、端子Ｐ２と接続されたバックゲートを有する。端子Ｐ２の電位を制御することにより、トランジスタＴｒ１の閾値電圧を制御することができる。端子Ｐ２に供給される電位としては例えば、固定電位（例えば、負の定電位）を用いてもよいし、メモリセルＭＣの動作に応じて変化する電位を用いてもよい。
ここで、トランジスタＴｒ１にはＯＳトランジスタを用いることが好ましい。金属酸化物は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、ＯＳトランジスタのオフ電流は極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。そのため、トランジスタＴｒ１にＯＳトランジスタを用いることにより、ノードＮに保持された電位を長期間にわたって保持することができ、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。よって、半導体装置１０の消費電力を低減することができる。
また、ＯＳトランジスタは、チャネル形成領域にシリコン（単結晶シリコンなど）を有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、トランジスタＴｒ１をＯＳトランジスタとすることにより、ノードＮに保持される電位の範囲を広げることができる。
金属酸化物としては、例えばＺｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などを用いることができる。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。ここでは特に、トランジスタＴｒ１としてｎチャネル型のＯＳトランジスタを用いた場合について説明する。
なお、図２（Ｂ−２）に示すように、トランジスタＴｒ１のバックゲートは、フロントゲートと接続されていてもよい。これにより、トランジスタＴｒ１のオン電流を増加させることができる。また、図２（Ｂ−３）に示すように、トランジスタＴｒ１はバックゲートを有していなくてもよい。
図１に示す制御回路ＣＴＲＬは半導体装置１０の全体の動作を統括し、データの読み出しおよび書き込みを制御する機能を有する。具体的には、制御回路ＣＴＲＬは、外部から入力される信号を処理することにより、データの読み出しおよび書き込みを制御するための各種制御信号を生成する機能を有する。例えば、制御回路ＣＴＲＬによって、駆動回路ＲＤの動作を制御する信号が生成され、当該信号は配線ＣＬを介して駆動回路ＲＤに供給される。
入出力回路Ｉ／Ｏは、外部からのデータの受信、および外部へのデータの送信を行う機能を有する。入出力回路Ｉ／Ｏは制御回路ＣＴＲＬと接続されている。
半導体装置１０の動作速度を向上させるため、配線ＢＬに付加される寄生容量を低減することが好ましい。そして、寄生容量を低減するためには、１本の配線ＢＬに接続されたメモリセルＭＣの数を少なくすること、および、配線ＢＬと配線ＷＬの交差部の数を少なくすることが好ましい。よって、図１に示すように、セルアレイＣＡを複数設けることにより、一のセルアレイＣＡに含まれるメモリセルＭＣの数を減らすことが好ましい。しかしながら、セルアレイＣＡの数の増加に伴い、センスアンプアレイＳＡＡの数も増加する。そのため、セルアレイＣＡの分割によって動作の高速化を図ると、センスアンプアレイＳＡＡの数の増加による回路面積の増加を招く場合がある。
ここで、ＯＳトランジスタは、他の素子（トランジスタなど）の上方に積層することが可能である。そのため、メモリセルＭＣにＯＳトランジスタを用いることにより、図３（Ａ）に示すように、センスアンプアレイＳＡＡの上方に、セルアレイＣＡを積層することができる。これにより、センスアンプアレイＳＡＡの数が増加しても、回路面積の増加を低減、またはなくすことができる。したがって、面積の増加を抑えつつ配線ＢＬの寄生容量を低減することができ、半導体装置１０の動作速度を向上させることができる。
さらに、センスアンプアレイＳＡＡ以外の回路をセルアレイＣＡと重なる位置に設けることもできる。例えば、図３（Ｂ）に示すように、センスアンプアレイＳＡＡに加え、駆動回路ＲＤ、およびグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なるように配置してもよい。これにより、半導体装置１０の回路面積をさらに削減することができる。
セルアレイＣＡと重なる位置にセンスアンプアレイＳＡＡ以外の回路を配置する場合は、センスアンプアレイＳＡＡの回路面積を可能な限り小さくすることが好ましい。例えば、一のセンスアンプＳＡと接続されたメモリセルＭＣの数を２倍にし、センスアンプＳＡの数を１／２とすることにより、センスアンプアレイＳＡＡの面積を１／２にすることができる。
図３（Ｂ）に示す積層構造の具体例を、図４に示す。図４において、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡが、セルアレイＣＡと重なる位置に配置されている。なお、周辺回路ＰＣは、セルアレイＣＡ以外の回路、具体的には、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡによって構成される回路に相当する。図４には代表例として、４つのセルアレイＣＡ（ＣＡ＿１乃至ＣＡ＿４）と、セルアレイＣＡ＿１乃至ＣＡ＿４と重なる領域に配置された４つの周辺回路ＰＣ（ＰＣ＿１乃至ＰＣ＿４）を示している。
周辺回路ＰＣにおいて、駆動回路ＲＤは駆動回路ＲＤａ、ＲＤｂに分割され、センスアンプアレイＳＡＡはセンスアンプアレイＳＡＡａ、ＳＡＡｂに分割されている。すなわち、駆動回路ＲＤａ、ＲＤｂによって構成される回路が、図１における駆動回路ＲＤに相当する。また、センスアンプアレイＳＡＡａ、ＳＡＡｂによって構成される回路が、図１におけるセンスアンプアレイＳＡＡに相当する。
駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、およびグローバルセンスアンプＧＳＡは、図４に示すように配置される。具体的には、駆動回路ＲＤａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、およびグローバルセンスアンプＧＳＡと隣接する。駆動回路ＲＤｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、およびグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡａは、駆動回路ＲＤｂ、センスアンプアレイＳＡＡｂ、および２つのグローバルセンスアンプＧＳＡと隣接する。センスアンプアレイＳＡＡｂは、駆動回路ＲＤａ、センスアンプアレイＳＡＡａ、および２つのグローバルセンスアンプＧＳＡと隣接する。グローバルセンスアンプＧＳＡは、駆動回路ＲＤａまたは駆動回路ＲＤｂ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂ、および他のグローバルセンスアンプＧＳＡと隣接する。
また、図４に示すように、駆動回路ＲＤａ、ＲＤｂ、センスアンプアレイＳＡＡａ、ＳＡＡｂ、２つのグローバルセンスアンプＧＳＡはそれぞれ、セルアレイＣＡと重なる領域を有するように配置される。具体的には、セルアレイＣＡを４つのサブアレイＣＡａ乃至ＣＡｄに分割したとき、駆動回路ＲＤａとグローバルセンスアンプＧＳＡ、駆動回路ＲＤｂとグローバルセンスアンプＧＳＡ、センスアンプアレイＳＡＡａ、センスアンプアレイＳＡＡｂは、それぞれ、サブアレイＣＡａ乃至ＣＡｄのいずれかと重なる領域を有する。例えば、セルアレイＣＡ＿１および周辺回路ＰＣ＿１に着目すると、サブアレイＣＡａは駆動回路ＲＤａおよびグローバルセンスアンプＧＳＡと重なる領域を有し、サブアレイＣＡｂはセンスアンプアレイＳＡＡａと重なる領域を有し、サブアレイＣＡｃはセンスアンプアレイＳＡＡｂと重なる領域を有し、サブアレイＣＡｄは駆動回路ＲＤｂおよびグローバルセンスアンプＧＳＡと重なる領域を有する。
周辺回路ＰＣを上記のように配置することにより、センスアンプアレイＳＡＡに加えて駆動回路ＲＤおよびグローバルセンスアンプＧＳＡもセルアレイＣＡと重なる位置に設けることが可能となる。これにより、半導体装置１０の回路面積を縮小することができる。
図５に、セルアレイＣＡと周辺回路ＰＣの接続構成の例を示す。ここでは代表例として、図４におけるセルアレイＣＡ＿２、ＣＡ＿３と、周辺回路ＰＣ＿２、ＰＣ＿３を示している。駆動回路ＲＤａ、ＲＤｂは、配線ＷＬを介してセルアレイＣＡと接続されている。センスアンプアレイＳＡＡａ、ＳＡＡｂは、配線ＢＬを介してセルアレイＣＡと接続されている。また、グローバルセンスアンプＧＳＡは、周辺回路ＰＣとセルアレイＣＡの間の層に設けられた配線ＧＢＬと接続されている。なお、図５では図示していないが、セルアレイＣＡにおける配線ＷＬと配線ＢＬの交差部には、メモリセルＭＣが設けられている（図２参照）。
駆動回路ＲＤａは、配線ＷＬを介して、サブアレイＣＡａ、ＣＡｂが有するメモリセルＭＣと接続されている。また、駆動回路ＲＤｂは、配線ＷＬを介して、サブアレイＣＡｃ、ＣＡｄが有するメモリセルＭＣと接続されている。駆動回路ＲＤａは、サブアレイＣＡａ、ＣＡｂに選択信号を供給する機能を有し、駆動回路ＲＤｂは、サブアレイＣＡｃ、ＣＡｄに選択信号を供給する機能を有する。このように、一のセルアレイＣＡにおけるメモリセルＭＣの選択には、駆動回路ＲＤａおよび駆動回路ＲＤｂが用いられる。
また、センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、配線ＢＬを介して、隣接する２つのセルアレイＣＡと接続されている。例えば、図５において隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂ（周辺回路ＰＣ＿２のセンスアンプアレイＳＡＡｂと、周辺回路ＰＣ＿３のセンスアンプアレイＳＡＡａ）はそれぞれ、２つのセルアレイＣＡ（ＣＡ＿２、ＣＡ＿３）と接続されている。そして、このセンスアンプアレイＳＡＡａおよびセンスアンプアレイＳＡＡｂは、セルアレイＣＡ＿２と接続された配線ＢＬと、セルアレイＣＡ＿３と接続された配線ＢＬの電位差を増幅する機能を有する。
隣接して設けられたセンスアンプアレイＳＡＡａ、ＳＡＡｂと、セルアレイＣＡ＿２、ＣＡ＿３との接続関係の例を、図６に示す。図６において、セルアレイＣＡ＿２と接続された配線ＢＬを配線ＢＬａとし、セルアレイＣＡ＿３と接続された配線ＢＬを配線ＢＬｂとする。
センスアンプアレイＳＡＡａ、ＳＡＡｂはそれぞれ、複数のセンスアンプＳＡを有する。また、センスアンプＳＡはそれぞれ、配線ＳＡＬａ、ＳＡＬｂを介して、グローバルセンスアンプＧＳＡと接続されている。
センスアンプアレイＳＡＡｂが有するセンスアンプＳＡは、奇数列の配線ＢＬａ、および奇数列の配線ＢＬｂと接続されている。また、センスアンプアレイＳＡＡａが有するセンスアンプＳＡは、偶数列の配線ＢＬａ、および偶数列の配線ＢＬｂと接続されている。そして、センスアンプＳＡはそれぞれ、配線ＢＬａと配線ＢＬｂの電位差を増幅して、配線ＳＡＬａと配線ＳＡＬｂに出力する機能を有する。このようにして、センスアンプアレイＳＡＡａ、ＳＡＡｂは、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することができる。
なお、センスアンプＳＡと配線ＢＬの接続関係は上記に限られない。すなわち、センスアンプアレイＳＡＡａ、ＳＡＡｂによって、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータと、を増幅することが可能であれば、どのような接続関係を用いてもよい。例えば、セルアレイＣＡ＿２のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡｂによって行い、セルアレイＣＡ＿３のサブアレイＣＡｂ、ＣＡｄから読み出されたデータの増幅をセンスアンプアレイＳＡＡａによって行ってもよい。
センスアンプアレイＳＡＡａ、ＳＡＡｂによって増幅されたデータは、隣接するグローバルセンスアンプＧＳＡに選択的に入力される。なお、図４、図５において、センスアンプアレイＳＡＡａ、ＳＡＡｂに隣接するグローバルセンスアンプＧＳＡはそれぞれ２つ存在するが、センスアンプアレイＳＡＡａ、ＳＡＡｂの出力はどちらのグローバルセンスアンプＧＳＡに入力されてもよい。そして、グローバルセンスアンプＧＳＡによって増幅されたデータは、配線ＧＢＬに出力される。
配線ＧＢＬをセルアレイＣＡおよび周辺回路ＰＣと重なる位置に設けることにより、回路面積を縮小することができる。しかしながら、図５に示すように、セルアレイＣＡと周辺回路ＰＣの間には多数の配線（配線ＷＬ、配線ＢＬなど）が存在する。そのため、配線ＧＢＬはこれらの配線との接触を避けて配置する必要がある。ここで、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＷＬの配線群および配線ＢＬの配線群との接触を避けつつ、複数の周辺回路ＰＣを横断することが可能な、配線ＧＢＬのパスを形成することができる。
図７に、周辺回路ＰＣ＿１乃至ＰＣ＿４の上面図を示す。周辺回路ＰＣ＿１乃至ＰＣ＿４に含まれる回路を上記のように配置すると、図７に示すように、複数のグローバルセンスアンプＧＳＡと接続された配線ＧＢＬを、配線ＷＬおよび配線ＢＬとの接触を避けつつ、複数の周辺回路ＰＣを横断するように形成することができる。
また、配線ＧＢＬ以外の配線、例えば、制御回路ＣＴＲＬと駆動回路ＲＤを接続するための配線ＣＬ（図１参照）も、配線ＧＢＬと同じパスに配置することができる。図７には、配線ＣＬも周辺回路ＰＣを横断するように設けられた構成を示している。これにより、配線ＣＬを周辺回路ＰＣおよびセルアレイＣＡと重なる領域に配置することができ、回路面積をさらに縮小することができる。
以上のように、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、セルアレイＣＡを、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡと重なる位置に配置することができる。また、配線ＧＢＬおよび配線ＣＬを、セルアレイＣＡおよび周辺回路ＰＣと重なる位置に配置することができる。これにより、半導体装置１０の回路面積を縮小することができる。
＜センスアンプ＞
次に、センスアンプＳＡの構成例および動作例について説明する。ここでは一例として、メモリセルＭＣと接続されたセンスアンプＳＡ、すなわち、センスアンプアレイＳＡＡに用いられるセンスアンプＳＡについて説明する。ただし、以下に説明するセンスアンプＳＡは、グローバルセンスアンプＧＳＡに用いることもできる。
［構成例］
図８に、センスアンプＳＡの回路構成の一例を示す。ここでは、配線ＷＬａおよび配線ＢＬａと接続されたメモリセルＭＣａ、配線ＷＬｂおよび配線ＢＬｂと接続されたメモリセルＭＣｂ、メモリセルＭＣａ、ＭＣｂと接続されたセンスアンプＳＡを例示している。メモリセルＭＣａ、ＭＣｂには、図２（Ｂ−１）に示す構成を用いている。センスアンプＳＡは、増幅回路ＡＣ、スイッチ回路ＳＣ、プリチャージ回路ＰＲＣを有する。
増幅回路ＡＣは、ｐチャネル型のトランジスタＴｒ１１およびトランジスタＴｒ１２と、ｎチャネル型のトランジスタＴｒ１３およびトランジスタＴｒ１４を有する。トランジスタＴｒ１１のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、および配線ＢＬａと接続されている。トランジスタＴｒ１３のソースまたはドレインの一方はトランジスタＴｒ１２のゲート、トランジスタＴｒ１４のゲート、および配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。トランジスタＴｒ１２のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、および配線ＢＬｂと接続されている。トランジスタＴｒ１４のソースまたはドレインの一方はトランジスタＴｒ１１のゲート、トランジスタＴｒ１３のゲート、および配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＳＮと接続されている。増幅回路ＡＣは、配線ＢＬａ、ＢＬｂの電位を増幅する機能を有する。なお、増幅回路ＡＣを有するセンスアンプＳＡは、ラッチ型のセンスアンプとして機能する。
スイッチ回路ＳＣは、ｎチャネル型のトランジスタＴｒ２１およびトランジスタＴｒ２２を有する。なお、トランジスタＴｒ２１およびトランジスタＴｒ２２は、ｐチャネル型トランジスタであってもよい。トランジスタＴｒ２１のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＳＡＬａと接続されている。トランジスタＴｒ２２のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＳＡＬｂと接続されている。トランジスタＴｒ２１のゲートおよびトランジスタＴｒ２２のゲートは、配線ＣＳＥＬと接続されている。
スイッチ回路ＳＣは、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬａと配線ＳＡＬａの導通状態、および配線ＢＬｂと配線ＳＡＬｂの導通状態を制御する機能を有する。すなわち、スイッチ回路ＳＣによって、配線ＳＡＬａ、ＳＡＬｂに電位を出力するか否かを選択することができる。
プリチャージ回路ＰＲＣは、ｎチャネル型のトランジスタＴｒ３１乃至Ｔｒ３３を有する。なお、トランジスタＴｒ３１乃至Ｔｒ３３は、ｐチャネル型トランジスタであってもよい。トランジスタＴｒ３１のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３２のソースまたはドレインの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＰＲＥと接続されている。トランジスタＴｒ３３のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの他方は配線ＢＬｂと接続されている。トランジスタＴｒ３１のゲート、トランジスタＴｒ３２のゲート、およびトランジスタＴｒ３３のゲートは、配線ＰＬと接続されている。プリチャージ回路ＰＲＣは、配線ＢＬａおよび配線ＢＬｂの電位を初期化する機能を有する。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、センスアンプＳＡの動作を制御するための信号を伝える機能を有する。これらの配線は、図１に示す駆動回路ＲＤと接続されており、センスアンプＳＡは駆動回路ＲＤから入力される制御信号に応じて動作する。
［動作例］
次に、メモリセルＭＣａからデータを読み出す際のセンスアンプＳＡの動作の一例について、図９に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１において、プリチャージ回路ＰＲＣを動作させ、配線ＢＬａおよび配線ＢＬｂの電位を初期化する。具体的には、配線ＰＬの電位をハイレベル（ＶＨ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオン状態にする。これにより、配線ＢＬａおよび配線ＢＬｂに、配線ＰＲＥの電位Ｖｐｒｅが供給される。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿ＳＰ＋ＶＬ＿ＳＮ）／２とすることができる。その後、配線ＰＬの電位をローレベル（ＶＬ＿ＰＬ）とし、トランジスタＴｒ３１乃至Ｔｒ３３をオフ状態にする。
なお、期間Ｔ１において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオフ状態である。同様に、図９には図示していないが、配線ＷＬｂの電位はローレベル（ＶＬ＿ＷＬ）であり、メモリセルＭＣｂが有するトランジスタＴｒ１はオフ状態である。また、配線ＳＰおよび配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態となっている。
次に、期間Ｔ２において、配線ＷＬａを選択する。具体的には、配線ＷＬａの電位をハイレベル（ＶＨ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態となり、容量素子Ｃ１に保持されている電荷の量に応じて配線ＢＬａの電位が変動する。
図９では、メモリセルＭＣａにデータ“１”が格納され、容量素子Ｃ１に蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子Ｃ１に蓄積されている電荷の量が多い場合、容量素子Ｃ１から配線ＢＬａへ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの電位が上昇する。一方、メモリセルＭＣａにデータ“０”が格納され、容量素子Ｃ１に蓄積されている電荷の量が少ない場合は、配線ＢＬａから容量素子Ｃ１へ電荷が流入することにより、配線ＢＬａの電位はΔＶ２だけ下降する。
なお、期間Ｔ２において、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＳＰおよび配線ＳＮの電位は電位Ｖｐｒｅであり、センスアンプＳＡは停止状態を維持する。
次に、期間Ｔ３において、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。増幅回路ＡＣは、配線ＢＬａと配線ＢＬｂの電位差（図９においてはΔＶ１）を増幅させる機能を有する。よって、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。また、配線ＢＬｂの電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。
なお、期間Ｔ３の初期において、配線ＢＬａの電位がＶｐｒｅ−ΔＶ２である場合は、増幅回路ＡＣが動作状態になることにより、配線ＢＬａの電位は、Ｖｐｒｅ−ΔＶ２から配線ＳＮの電位（ＶＬ＿ＳＮ）に近づく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから配線ＳＰの電位（ＶＨ＿ＳＰ）に近づく。
また、期間Ｔ３において配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＣＳＥＬの電位はローレベル（ＶＬ＿ＣＳＥＬ）であり、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積される。
次に、期間Ｔ４において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。具体的には、配線ＣＳＥＬの電位をハイレベル（ＶＨ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオン状態にする。これにより、配線ＢＬａの電位が配線ＳＡＬａに供給され、配線ＢＬｂの電位が配線ＳＡＬｂに供給される。
なお、期間Ｔ４において、配線ＰＬの電位はローレベル（ＶＬ＿ＰＬ）であり、プリチャージ回路ＰＲＣにおいてトランジスタＴｒ３１乃至Ｔｒ３３はオフ状態である。また、配線ＷＬａの電位はハイレベル（ＶＨ＿ＷＬ）であり、メモリセルＭＣａが有するトランジスタＴｒ１はオン状態である。また、配線ＳＰの電位はハイレベル（ＶＨ＿ＳＰ）であり、配線ＳＮの電位はローレベル（ＶＬ＿ＳＮ）であり、増幅回路ＡＣは動作状態である。よって、メモリセルＭＣａでは、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、容量素子Ｃ１に蓄積されている。
次に、期間Ｔ５において、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオフ状態にする。具体的には、配線ＣＳＥＬの電位をローレベル（ＶＬ＿ＣＳＥＬ）とすることにより、トランジスタＴｒ２１、Ｔｒ２２をオフ状態にする。
また、期間Ｔ５において、配線ＷＬａを非選択の状態とする。具体的には、配線ＷＬａの電位をローレベル（ＶＬ＿ＷＬ）とすることにより、メモリセルＭＣａが有するトランジスタＴｒ１をオフ状態にする。これにより、配線ＢＬａの電位（ＶＨ＿ＳＰ）に応じた電荷が、メモリセルＭＣａが有する容量素子Ｃ１に保持される。よって、データの読み出しが行われた後も、データがメモリセルＭＣａに保持される。
なお、期間Ｔ５においてスイッチ回路ＳＣをオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。そのため、センスアンプＳＡはメモリセルＭＣａから読み出したデータを一時的に保持する機能を有する。
上記の動作により、メモリセルＭＣａからのデータの読み出しが行われる。なお、メモリセルＭＣｂからのデータの読み出しも、同様に行うことができる。
メモリセルＭＣａへのデータの書き込みは、上記と同様の原理で行うことができる。具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路ＰＲＣが有するトランジスタＴｒ３１乃至Ｔｒ３３を一時的にオン状態にして、配線ＢＬａおよび配線ＢＬｂの電位を初期化する。
次に、データの書き込みを行うメモリセルＭＣａと接続された配線ＷＬａを選択し、メモリセルＭＣａが有するトランジスタＴｒ１をオン状態にする。これにより、メモリセルＭＣａにおいて配線ＢＬａと容量素子Ｃ１とがトランジスタＴｒ１を介して導通状態になる。
次に、配線ＳＰの電位をハイレベル（ＶＨ＿ＳＰ）とし、配線ＳＮの電位をローレベル（ＶＬ＿ＳＮ）とし、増幅回路ＡＣを動作状態にする。
次に、配線ＣＳＥＬの電位を制御することにより、スイッチ回路ＳＣをオン状態にする。これにより、配線ＢＬａと配線ＳＡＬａとが導通状態となり、配線ＢＬｂと配線ＳＡＬｂとが導通状態となる。そして、配線ＳＡＬａに書き込み電位を供給することにより、スイッチ回路ＳＣを介して配線ＢＬａに書き込み電位が与えられる。このような動作により、配線ＢＬａの電位に応じてメモリセルＭＣａが有する容量素子Ｃ１に電荷が蓄積され、メモリセルＭＣａにデータが書き込まれる。
なお、配線ＢＬａに配線ＳＡＬａの電位が供給された後は、スイッチ回路ＳＣにおいてトランジスタＴｒ２１、Ｔｒ２２をオフ状態にしても、センスアンプＳＡが動作状態であれば、配線ＢＬａと配線ＢＬｂの電位差は増幅回路ＡＣにより保持される。よって、トランジスタＴｒ２１、Ｔｒ２２をオン状態からオフ状態に変更するタイミングは、配線ＷＬａを選択する前であっても後であってもよい。
上記で説明したセンスアンプＳＡを複数用いることにより、センスアンプアレイＳＡＡまたはグローバルセンスアンプＧＳＡを構成することができる。
本実施の形態で説明した通り、本発明の一態様においては、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡを、セルアレイＣＡと重なる位置に設けることができ、半導体装置１０の回路面積を縮小することができる。また、本発明の一態様に係る周辺回路ＰＣの配置を用いることにより、配線ＧＢＬ、配線ＣＬなど、複数の周辺回路ＰＣを横断する配線を、セルアレイＣＡと周辺回路ＰＣの間の層に重ねて設けることができ、半導体装置１０の回路面積をさらに縮小することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を用いたコンピュータの構成例について説明する。
上記の半導体装置１０は、コンピュータに用いることができる。図１０に、コンピュータ５０の構成例を示す。コンピュータ５０は、処理部５１、記憶部５３、入力部５４、および出力部５５を有する。処理部５１、記憶部５３、入力部５４、および出力部５５は、伝送路５６と接続されており、これらの間の情報の送受信は、伝送路５６を介して行うことができる。
処理部５１は、記憶部５３、または入力部５４などから供給された情報を用いて演算を行う機能を有する。処理部５１による演算の結果は、記憶部５３、または出力部５５などに供給される。処理部５１は、記憶部５３に格納されたプログラムを実行することで、各種のデータ処理およびプログラム制御を行うことができる。
処理部５１は、例えば、中央演算装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって構成することができる。また、処理部５１は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のマイクロプロセッサを用いて構成することもできる。マイクロプロセッサは、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）等のＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって構成されていてもよい。
また、処理部５１には、記憶部５２が内蔵されていてもよい。記憶部５２は、キャッシュメモリとしての機能を有する。記憶部５２には、記憶部５３に記憶されているデータの一部が記憶される。
記憶部５３は、処理部５１による演算に用いられるデータや、処理部５１によって実行されるプログラムなどを記憶する機能を有する。すなわち、記憶部５３は、コンピュータ５０の主記憶装置としての機能を有する。
入力部５４は、コンピュータ５０の外部から入力された情報を、処理部５１、記憶部５３などに供給する機能を有する。出力部５５は、処理部５１による処理の結果、記憶部５３に格納された情報などを、コンピュータ５０の外部に出力する機能を有する。
上記実施の形態で説明した半導体装置１０は、記憶部５２、または記憶部５３に用いることができる。すなわち、半導体装置１０は、コンピュータ５０のキャッシュメモリ、または主記憶装置に用いることができる。これにより、低消費電力で回路面積が小さいコンピュータ５０を構成することができる。
なお、ここでは半導体装置１０をコンピュータに内蔵する例について説明したが、半導体装置１０の応用例はこれに限られない。例えば、半導体装置１０を表示装置の画像処理回路に用いることにより、フレームメモリなどを構成することができる。
本実施の形態は、他の実施の形態および実施例の記載と適宜組み合わせることができる。
（実施の形態３）
次いで、本発明の一態様に係る半導体装置の、メモリセルが有するトランジスタおよび容量素子の構成について説明する。
図１１（Ａ）に、２つのメモリセルが一のビット線（配線ＢＬ）を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂの上面図を示す。トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。
また、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ１−Ａ２における断面図に相当し、図１１（Ｃ）は、図１１（Ａ）の一点鎖線Ａ３−Ａ４における断面図に相当する。なお、図１１（Ａ）に示す上面図では、図を明瞭化するために一部の要素を省いて図示している。
図１１に示すように、トランジスタ４００ａは、絶縁表面上において、絶縁体４１４および絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａおよび導電体４０５＿１ｂ）と、導電体４０５＿１の上および絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａおよび酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃの上に配置された絶縁体４５０ａと、絶縁体４５０ａの上に配置された導電体４６０ａと、導電体４６０ａの上に配置された絶縁体４７０ａと、絶縁体４７０ａの上に配置された絶縁体４７１ａと、少なくとも導電体４６０ａの側面に接して配置された絶縁体４７５ａと、を有する。
また、図１１に示すように、トランジスタ４００ｂは、絶縁表面上において、絶縁体４１４および絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａおよび導電体４０５＿２ｂ）と、導電体４０５＿２の上および絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａおよび酸化物４３０ｂ）と、酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃの上に配置された絶縁体４５０ｂと、絶縁体４５０ｂの上に配置された導電体４６０ｂと、導電体４６０ｂの上に配置された絶縁体４７０ｂと、絶縁体４７０ｂの上に配置された絶縁体４７１ｂと、少なくとも導電体４６０ｂの側面に接して配置された絶縁体４７５ｂと、を有する。
なお、図１１では、トランジスタ４００ａおよびトランジスタ４００ｂが、積層された酸化物４３０ａおよび酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａおよびトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａおよびトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。
また、図１１では、導電体４６０ａが単層であり、導電体４６０ｂが単層である構成を示しているが、例えば、導電体４６０ａは２層以上の導電体が積層された構成を有していても良いし、導電体４６０ｂは２層以上の導電体が積層された構成を有していてもよい。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構成要素と、それぞれ対応する構成要素を有する。従って、図中では、トランジスタ４００ａおよびトランジスタ４００ｂにおいて、対応する構成要素には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。
また、トランジスタ４００ａの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構成要素と、それぞれ対応する構成要素を有する。従って、図中では、容量素子５００ａおよび容量素子５００ｂにおいて、対応する構成要素には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。
例として、トランジスタ４００ａの導電体４０５＿１、酸化物４３０＿１ｃ、絶縁体４５０ａ、導電体４６０ａ、絶縁体４７０ａ、絶縁体４７１ａ、絶縁体４７５ａは、それぞれトランジスタ４００ｂの導電体４０５＿２、酸化物４３０＿２ｃ、絶縁体４５０ｂ、導電体４６０ｂ、絶縁体４７０ｂ、絶縁体４７１ｂ、および絶縁体４７５ｂに対応する。
図１１で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０ａと、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０ｂとの間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。
また、導電体４４０はプラグとしての機能を有し、また、トランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。
また、図１１では、トランジスタ４００ａおよびトランジスタ４００ｂを覆う様に絶縁体４８０を設けることが好ましい。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体４８０の開口部は、トランジスタ４００ａの絶縁体４７５ａの一部と、トランジスタ４００ｂの絶縁体４７５ｂの一部とが、絶縁体４８０の開口部の一部と重なるように形成される。よって、絶縁体４８０の開口部を形成した時点において、絶縁体４８０の開口部となる領域では、トランジスタ４００ａの絶縁体４７５ａの側面と、トランジスタ４００ｂの絶縁体４７５ｂの側面とが、一部露出した状態となる。上記構成により、開口部の位置および形状が、絶縁体４８０の形状と、絶縁体４７５ａの形状または絶縁体４７５ｂの形状とによって自己整合的に定まる。それにより、開口部とゲート電極との間隔を小さく設計することができ、半導体装置の高集積化が可能となる。
また、絶縁体４８０の開口部のうち、絶縁体４７５ａと重なる領域を有し、絶縁体４７５ｂと重なる領域を有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には酸化物４３０が位置しており、導電体４４０は当該開口部において酸化物４３０と電気的に接続される。
なお、導電体４４０は、絶縁体４８０の開口部における内壁に重なるように酸化アルミニウムを形成した後に、当該酸化アルミニウムと重なるように形成されていてもよい。酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体４４０の酸化を防止することができる。また、導電体４４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、絶縁体４８０の開口部における内壁に重なるようにＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａおよび容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう）であることが好ましい。従って、容量素子５００ａまたは容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と接して、容量素子５００ａの一方の電極を設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と接して、容量素子５００ｂの一方の電極を設ける。当該構成により、容量素子５００ａとトランジスタ４００ａとの間のコンタクト形成工程、および容量素子５００ｂとトランジスタ４００ｂとの間のコンタクト形成工程を削減することができる。従って、工程数の低減、および生産コストを削減することができる。
また、絶縁体４７５ａおよび絶縁体４７５ｂは、異方性エッチング処理により、自己整合的に形成される。トランジスタ４０ｐａに絶縁体４７５ａを設けることで、導電体４６０ａと、容量素子５００ａまたは導電体４４０との間に形成される寄生容量を低減することができる。同様に、トランジスタ４００ｂに絶縁体４７５ｂを設けることで、導電体４６０ｂと、容量素子５００ｂまたは導電体４４０との間に形成される寄生容量を低減することができる。絶縁体４７５ａおよび絶縁体４７５ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンおよび窒化シリコンを用いることができる。寄生容量を低減することで、トランジスタ４００ａおよびトランジスタ４００ｂを高速に動作することができる。
例えば、酸化物４３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物に代表される酸化物半導体を用いるとよい。また、酸化物４３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａおよびトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａおよびトランジスタ４００ｂに用いることができる。
なお、酸化物４３０のうち、導電体４６０ａとは重ならず、かつ、導電体４６０ｂとも重ならない領域は、導電体４６０ａまたは導電体４６０ｂと重なる領域に比べて抵抗率が低くても良い。上記構成により、抵抗率が低い領域と導電体４４０との間の接触抵抗を低減させることができ、トランジスタ４００ａおよびトランジスタ４００ｂのオン電流を高めることができる。また、抵抗率が低い領域と容量素子５００ａの一方の電極または容量素子５００ｂの一方の電極との間の接触抵抗を低減させることができ、トランジスタ４００ａおよびトランジスタ４００ｂのオン電流を高めることができる。
また、酸化物４３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
また、トランジスタ４００ａおよびトランジスタ４００ｂのチャネル長は、導電体４６０ａおよび絶縁体４７５ａ、並びに導電体４６０ｂおよび絶縁体４７５ｂの幅により決定される。つまり、導電体４６０ａまたは導電体４６０ｂの幅を最小加工寸法とすることで、トランジスタ４００ａおよびトランジスタ４００ｂの微細化が可能となる。
なお、第２のゲート電極としての機能を有する導電体４０５＿１に印加する電位は、第１のゲート電極としての機能を有する導電体４６０ａに印加する電位と同電位としてもよい。導電体４０５＿１に印加する電位を導電体４６０ａに印加する電位と同電位とする場合、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体４０５＿１は、酸化物４３０のうち導電体４６０ａと重なる領域がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物４３０のチャネル幅方向における側面の外側において、導電体４０５＿１と、導電体４６０ａとは、絶縁体を介して重なっていることが好ましい。
上記構成を有することで、導電体４６０ａおよび導電体４０５＿１に電位を印加した場合、導電体４６０ａから生じる電界と、導電体４０５＿１から生じる電界とによって、酸化物４３０のうち導電体４６０ａと重なる領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
導電体４０５＿１は、絶縁体４１４および絶縁体４１６の開口部の内壁に接して導電体４０５＿１ａが形成され、さらに内側に導電体４０５＿１ｂが形成されている。ここで、導電体４０５＿１ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。また、導電体４０５＿２ａの上面の高さと、絶縁体４１６の上面の高さは同程度にできる。なお、トランジスタ４００ａでは、導電体４０５＿１ａおよび導電体４０５＿１ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０５＿１ａまたは導電体４０５＿１ｂのどちらか一方のみを設ける構成にしてもよい。
ここで、導電体４０５＿１ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体４１４より下層から水素、水などの不純物が導電体４０５＿１および導電体４０５＿２を通じて上層に拡散するのを抑制することができる。なお、導電体４０５＿１ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体４０５＿１ａが酸素の透過を抑制する機能を持つことにより、導電体４０５＿１ｂが酸化して導電率が低下することを防ぐことができる。
また、導電体４０５＿１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４０５＿１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体４１４および絶縁体４２２は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４１４および絶縁体４２２は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４１４として窒化シリコンなどを用い、絶縁体４２２として酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４１４および絶縁体４２２より上層に拡散するのを抑制することができる。なお、絶縁体４１４および絶縁体４２２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４１４および絶縁体４２２は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体４２２中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体４２２の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、絶縁体４２２の表面温度が５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体４２２の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体４２２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４５０ａは、トランジスタ４００ａの第１のゲート絶縁膜として機能でき、絶縁体４２０、絶縁体４２２、および絶縁体４２４は、トランジスタ４００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ４００ａでは、絶縁体４２０、絶縁体４２２、および絶縁体４２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体４２０、絶縁体４２２、および絶縁体４２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
酸化物４３０は、酸化物半導体として機能する金属酸化物（以下、「酸化物半導体」ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。
上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、および希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れが生じた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、および希ガスの周辺が低抵抗化する場合がある。
また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れが生じた領域では、結晶性が崩れ、非晶質のように観察される場合がある。
また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加することができる。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、および窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物４３０を選択的に低抵抗化することで、島状に加工した酸化物４３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。
なお、酸化物４３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物４３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物４３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４３０ａとして用いて、酸化物４３０ａの伝導帯下端のエネルギーが、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４３０ａの電子親和力が、酸化物４３０ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物４３０ａおよび酸化物４３０ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物４３０ａと酸化物４３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４３０ａと酸化物４３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４３０ｂに形成されるナローギャップ部分となる。酸化物４３０ａと酸化物４３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、図１１（Ｂ）に示すように、導電体４６０ａ、絶縁体４７０ａおよび絶縁体４７１ａからなる構造体は、その側面が絶縁体４２２に対し、略垂直であることが好ましい。ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体４６０ａ、絶縁体４７０ａおよび絶縁体４７１ａからなる構造体の側面と上面のなす角が鋭角になる構成にしてもよい。その場合、当該構造体の側面と絶縁体４２２の上面のなす角は大きいほど好ましい。
絶縁体４７５ａは、少なくとも、導電体４６０ａおよび絶縁体４７０ａの側面に接して設けられる。絶縁体４７５ａは、絶縁体４７５ａとなる絶縁体を成膜してから、異方性エッチングを行って形成する。該エッチングによって、絶縁体４７５ａは、導電体４６０ａおよび絶縁体４７０ａの側面に接して形成される。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。導電体５２０ａ及び導電体５２０ｂ上には絶縁体４８４が形成されており、導電体４４０は、絶縁体４８０、絶縁体５３０、及び絶縁体４８４の開口部に形成されている。
容量素子５００ａは、絶縁体４８０が有する開口部の底面および側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）容量素子とすることが好ましい。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａとすることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどからなる半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよく、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとして、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂとしては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体４１４、絶縁体４２２、絶縁体４７０ａ、絶縁体４７０ｂは、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ましい。
絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａおよび絶縁体４７５ｂとしては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４７１ａ、絶縁体４７１ｂ、絶縁体４７５ａおよび絶縁体４７５ｂとしては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体４２０、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体４２０、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。
または、絶縁体４２０、絶縁体４２４、絶縁体４５０ａ、絶縁体４５０ｂ、絶縁体５３０は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体４５０ａおよび絶縁体４５０ｂにおいて、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物４３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物４３０に混入することを抑制することができる。また、例えば、絶縁体４５０ａおよび絶縁体４５０ｂにおいて、酸化シリコンまたは酸化窒化シリコンを酸化物４３０と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａおよび絶縁体４７５ｂは、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａおよび絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１６、絶縁体４８０、絶縁体４８４、絶縁体４７５ａおよび絶縁体４７５ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
＜導電体＞
導電体４０５＿１、導電体４０５＿２、導電体４６０ａ、導電体４６０ｂ、導電体４４０、導電体５１０ａ、導電体５１０ｂ、導電体５２０ａおよび導電体５２０ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、特に、導電体４６０ａおよび導電体４６０ｂとして、酸化物４３０に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物４３０に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（「グレインバウンダリー」ともいう。）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（「層状構造」ともいう。）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態４）
２つのメモリセルが一のビット線を共有する場合における、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂの別の構成例を、図１２に示す。図１２に示す断面図では、トランジスタ４００ａと容量素子５００ａとは第１のメモリセルに含まれており、トランジスタ４００ｂと容量素子５００ｂとは第２のメモリセルに含まれている。
図１２に示すように、トランジスタ４００ａは、絶縁表面上において、絶縁体４１４および絶縁体４１６に埋め込まれるように配置された導電体４０５＿１（導電体４０５＿１ａおよび導電体４０５＿１ｂ）と、導電体４０５＿１の上および絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａおよび酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ａおよび導電体４４２ｂと、導電体４４２ａと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿１ｃと、酸化物４３０＿１ｃ上に配置された絶縁体４５０＿１と、絶縁体４５０＿１の上に配置された導電体４６０＿１（導電体４６０＿１ａおよび導電体４６０＿１ｂ）と、を有する。
また、図１２に示すように、トランジスタ４００ｂは、絶縁表面上において、絶縁体４１４および絶縁体４１６に埋め込まれるように配置された導電体４０５＿２（導電体４０５＿２ａおよび導電体４０５＿２ｂ）と、導電体４０５＿２の上および絶縁体４１６の上に配置された絶縁体４２０と、絶縁体４２０の上に配置された絶縁体４２２と、絶縁体４２２の上に配置された絶縁体４２４と、絶縁体４２４の上に配置された酸化物４３０（酸化物４３０ａおよび酸化物４３０ｂ）と、酸化物４３０の上に配置された導電体４４２ｃおよび導電体４４２ｂと、導電体４４２ｃと導電体４４２ｂの間において酸化物４３０の上に配置された酸化物４３０＿２ｃと、酸化物４３０＿２ｃ上に配置された絶縁体４５０＿２と、絶縁体４５０＿２の上に配置された導電体４６０＿２（導電体４６０＿２ａおよび導電体４６０＿２ｂ）と、を有する。
なお、図１２では、トランジスタ４００ａおよびトランジスタ４００ｂが、積層された酸化物４３０ａおよび酸化物４３０ｂを有する構成について示しているが、例えば、トランジスタ４００ａおよびトランジスタ４００ｂは、酸化物４３０ｂのみを単層で有する構成であってもよい。或いは、トランジスタ４００ａおよびトランジスタ４００ｂは、積層された３層以上の酸化物を有する構成であっても良い。
また、図１２では、導電体４６０＿１ａと導電体４６０＿１ｂとが単層であり、導電体４６０＿２ａと導電体４６０＿２ｂとが単層である構成を示しているが、例えば、これらの導電体は、それぞれが２層以上の導電体が積層された構成を有していても良い。
なお、トランジスタ４００ｂは、トランジスタ４００ａが有する構成要素と、それぞれ対応する構成要素を有する。従って、図中では、トランジスタ４００ａおよびトランジスタ４００ｂにおいて、対応する構成要素には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ４００ｂについては、トランジスタ４００ａの説明を参酌することができる。
また、トランジスタ４００ａの説明と同様に、容量素子５００ｂは、容量素子５００ａが有する構成要素と、それぞれ対応する構成要素を有する。従って、図中では、容量素子５００ａおよび容量素子５００ｂにおいて、対応する構成要素には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子５００ｂについては、容量素子５００ａの説明を参酌することができる。
図１２で示すように、トランジスタ４００ａとトランジスタ４００ｂとが、酸化物４３０を共有することで、トランジスタ４００ａの第１のゲート電極として機能する導電体４６０＿１と、トランジスタ４００ｂの第１のゲート電極として機能する導電体４６０＿２との間の距離を、最小加工寸法と同程度とすることができ、各メモリセルにおけるトランジスタの占有面積を縮小することができる。なお、導電体４０５＿１はトランジスタ４００ａの第２のゲート電極として機能する。導電体４０５＿２はトランジスタ４００ｂの第２のゲート電極として機能する。
また、導電体４４２ｂはトランジスタ４００ａのソース電極またはドレイン電極の一方としての機能を有し、並びにトランジスタ４００ｂのソース電極またはドレイン電極の一方としての機能も有する。そして、導電体４４０はプラグとしての機能を有し、導電体４４２ｂに電気的に接続されている。上記構成により、本発明の一態様では、隣接するトランジスタ４００ａと、トランジスタ４００ｂとの間隔を小さくすることができる。よって、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂを有する半導体装置の高集積化が可能となる。導電体４４６は、導電体４４０と電気的に接続し、配線としての機能を有する。
また、図１２では、トランジスタ４００ａおよびトランジスタ４００ｂの酸化物４３０、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けているが、本発明の一態様では、絶縁体４４４を設けない構成を有していても良い。ただし、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃを覆う様に絶縁体４４４を設けることにより、導電体４４２ａ、導電体４４２ｂ、導電体４４２ｃの表面が酸化されるのを防ぐことができる。
また、絶縁体４４４上には絶縁体４８０が配置されている。絶縁体４８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。そして、絶縁体４８０と、絶縁体４４４と、導電体４４２ａと、導電体４４２ｂと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿１ｃが配置され、酸化物４３０＿１ｃ上に重なるように絶縁体４５０＿１が配置され、絶縁体４５０＿１上に重なるように導電体４６０＿１ａが配置され、導電体４６０＿１ａ上に重なるように導電体４６０＿１ｂが配置されている。同様に、絶縁体４８０と、導電体４４２ｂと、導電体４４２ｃと、酸化物４３０とで形成される凹部には、その凹部の内壁に沿うように酸化物４３０＿２ｃが配置され、酸化物４３０＿２ｃ上に重なるように絶縁体４５０＿２が配置され、絶縁体４５０＿２上に重なるように導電体４６０＿２ａが配置され、導電体４６０＿２ａ上に重なるように導電体４６０＿２ｂが配置されている。
また、本発明の一態様では、絶縁体４８０上、酸化物４３０＿１ｃ上、酸化物４３０＿２ｃ上、絶縁体４５０＿１上、絶縁体４５０＿２上、導電体４６０＿１上、導電体４６０＿２上に、絶縁体４７４が配置され、絶縁体４７４上に絶縁体４８１が配置されている。
絶縁体４７４および絶縁体４８１は、上層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体４７４および絶縁体４８１は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４７４として酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用い、絶縁体４８１として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体４７４および絶縁体４８１より下層に拡散するのを抑制することができる。なお、絶縁体４７４および絶縁体４８１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体４７４および絶縁体４８１は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体４８１などに含まれる酸素が上方拡散するのを抑制することができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と、容量素子５００ａとを、重なるように設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と、容量素子５００ｂとを、重なるように設ける。特に、容量素子５００ａおよび容量素子５００ｂは、底面積よりも、側面積が大きい構造（なお、以下では、シリンダ型容量素子ともいう。）であることが好ましい。従って、容量素子５００ａまたは容量素子５００ｂは、投影面積当たりの容量値を大きくすることができる。
また、本発明の一態様では、トランジスタ４００ａのソース領域またはドレイン領域の他方と接して、容量素子５００ａの一方の電極を設ける。同様に、トランジスタ４００ｂのソース領域またはドレイン領域の他方と接して、容量素子５００ｂの一方の電極を設ける。当該構成により、容量素子５００ａとトランジスタ４００ａとの間のコンタクト形成工程、および容量素子５００ｂとトランジスタ４００ｂとの間のコンタクト形成工程を削減することができる。従って、工程数の低減、および生産コストを削減することができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ４００ａおよびトランジスタ４００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ４００ａおよびトランジスタ４００ｂに用いることができる。
なお、酸化物４３０のうち、導電体４４２ａと重なる領域、より具体的には導電体４４２ａと接する酸化物４３０の表面近傍の領域４４３ａには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。同様に、酸化物４３０のうち、導電体４４２ｂと重なる領域、より具体的には導電体４４２ｂと接する酸化物４３０の表面近傍の領域４４３ｂには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。同様に、酸化物４３０のうち、導電体４４２ｃと重なる領域、より具体的には導電体４４２ｃと接する酸化物４３０の表面近傍の領域４４３ｃには、チャネル形成領域よりも抵抗の低い低抵抗領域が形成される場合がある。上記領域を有することにより、酸化物４３０と導電体４４２ａ、導電体４４２ｂ、または導電体４４２ｃとの間の接触抵抗を低減させることができ、トランジスタ４００ａおよびトランジスタ４００ｂのオン電流を高めることができる。
また、容量素子５００ａは、導電体５１０ａ、絶縁体５３０、絶縁体５３０上の導電体５２０ａを有する。また、容量素子５００ｂは、導電体５１０ｂ、絶縁体５３０、絶縁体５３０上の導電体５２０ｂを有する。容量素子５００ａは、絶縁体４４４、絶縁体４８０、絶縁体４７４、および絶縁体４８１が有する開口部の底面および側面に沿うように、下部電極として機能する導電体５１０ａと、上部電極として機能する導電体５２０ａとが、誘電体として機能する絶縁体５３０を挟んで対向する構成である。上記構成により、単位面積当たりの静電容量を大きくすることができ、半導体装置の微細化または高集積化を推し進めることができる。また、絶縁体４８０の膜厚により、容量素子５００ａの静電容量の値を、適宜設定することができる。従って、設計自由度が高い半導体装置を提供することができる。
特に、絶縁体４８０が有する開口部の深さを深くすることで、投影面積は変わらず、容量素子５００ａの静電容量を大きくすることができる。従って、容量素子５００ａは、シリンダ型（底面積よりも、側面積の方が大きい）容量素子とすることが好ましい。
また、図１２では、導電体５２０ａおよび導電体５２０ｂが凹部を有し、容量素子５００ａおよび容量素子５００ｂ上の絶縁体５４０が当該凹部の内側に配置されている場合を例示している。
また、絶縁体５３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
また、絶縁体５３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子５００ａおよび容量素子５００ｂとすることができる。
なお、導電体５１０ａまたは導電体５２０ａは、積層構造であってもよい。例えば、導電体５１０ａまたは導電体５２０ａは、チタン、窒化チタン、タンタル、または窒化タンタルを主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電性材料と、の積層構造としてもよい。また、導電体５１０ａまたは導電体５２０ａは、単層構造としてもよいし、３層以上の積層構造としてもよい。
そして、絶縁体４４４、絶縁体４８０、絶縁体４７４、絶縁体４８１、および絶縁体５４０が有する開口部には、導電体４４０が形成される。当該開口部の底部の少なくとも一部には導電体４４２ｂが位置しており、導電体４４０は当該開口部において導電体４４２ｂと電気的に接続される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、半導体装置の一形態を、図１３を用いて説明する。図１３に示す半導体装置は、トランジスタ６００の上方に、図１１に示したトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、および容量素子５００ｂを有している。図１３は、トランジスタ４００ａ、トランジスタ４００ｂ、およびトランジスタ６００のチャネル長方向の断面図である。図１３に示すトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、容量素子５００ｂの構成については、実施の形態４におけるトランジスタ４００ａ、容量素子５００ａ、トランジスタ４００ｂ、容量素子５００ｂについての説明を参酌することができる。
配線３００１はトランジスタ６００のソースおよびドレインの一方と電気的に接続され、配線３００２はトランジスタ６００のソースおよびドレインの他方と電気的に接続され、配線３００７はトランジスタ６００のゲートと電気的に接続されている。また、配線３００３はトランジスタ４００ａのソースおよびドレインの一方、およびトランジスタ４００ｂのソースおよびドレインの一方と電気的に接続されている。また、配線３００５ａは容量素子５００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子５００ｂの電極の一方と電気的に接続されている。
また、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂは、トランジスタ６００の上方に設けられる。トランジスタ６００は、基板６１１上に設けられ、導電体６１６、絶縁体６１５、基板６１１の一部からなる半導体領域６１３、およびソース領域またはドレイン領域として機能する低抵抗領域６１４ａおよび低抵抗領域６１４ｂを有する。トランジスタ６００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域６１３のチャネル形成領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域６１４ａおよび低抵抗領域６１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ６００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
なお、図１３に示すトランジスタ６００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ６００を覆って、絶縁体６２０、絶縁体６２２、絶縁体６２４、および絶縁体６２６が順に積層して設けられている。
絶縁体６２０、絶縁体６２２、絶縁体６２４、および絶縁体６２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体６２２は、その下方に設けられるトランジスタ６００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体６２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体６２４には、基板６１１、またはトランジスタ６００などから、トランジスタ４００ａおよびトランジスタ４００ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４００ａおよびトランジスタ４００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４００ａおよびトランジスタ４００ｂと、トランジスタ６００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体６２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体６２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体６２６は、絶縁体６２４よりも誘電率が低いことが好ましい。例えば、絶縁体６２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体６２６の比誘電率は、絶縁体６２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体６２０、絶縁体６２２、絶縁体６２４、および絶縁体６２６にはトランジスタ６００と電気的に接続する導電体６２８、および導電体６３０等が埋め込まれている。なお、導電体６２８、および導電体６３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体６２８、および導電体６３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが特に好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体６２６、および導電体６３０上に、配線層を設けてもよい。例えば、図１３において、絶縁体６５０、絶縁体６５２、および絶縁体６５４が順に積層して設けられている。また、絶縁体６５０、絶縁体６５２、および絶縁体６５４には、導電体６５６が形成されている。導電体６５６は、プラグ、または配線としての機能を有する。なお導電体６５６は、導電体６２８、および導電体６３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体６５０は、絶縁体６２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体６５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体６５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ６００とトランジスタ４００ａおよびトランジスタ４００ｂとは、バリア層により分離することができ、トランジスタ６００からトランジスタ４００ａおよびトランジスタ４００ｂへの水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ６００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタルが、水素に対するバリア性を有する絶縁体６５０と接する構造であることが好ましい。
上記において、導電体６５６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体６５６を含む配線層は単層でもよいし、複数層の積層にしてもよい。
また、絶縁体６５４、および導電体６５６上に、配線層を設けてもよい。例えば、図１３において、絶縁体６６０、絶縁体６６２、および導電体６６６を含む配線層、絶縁体６７２、絶縁体６７４、および導電体６７６を含む配線層が順に積層して設けられている。また、絶縁体６６０、絶縁体６６２、および導電体６６６を含む配線層と、絶縁体６７２、絶縁体６７４、および導電体６７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体６６６、および導電体６７６は、プラグ、または配線としての機能を有する。また、絶縁体６６０、絶縁体６６２、絶縁体６７２、および絶縁体６７４は、上述した絶縁体と同様の材料を用いて設けることができる。
絶縁体６７４上には絶縁体４１０、および絶縁体４１２が、順に積層して設けられている。絶縁体４１０、および絶縁体４１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体４１０には、例えば、基板６１１、またはトランジスタ６００を設ける領域などから、トランジスタ４００ａおよびトランジスタ４００ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体６２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ４００ａおよびトランジスタ４００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ４００ａおよびトランジスタ４００ｂと、トランジスタ６００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体４１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ４００ａおよびトランジスタ４００ｂへの混入を防止することができる。また、トランジスタ４００ａおよびトランジスタ４００ｂを構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ４００ａおよびトランジスタ４００ｂに対する保護膜として用いることに適している。
また、例えば、絶縁体４１２には、絶縁体６２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体４１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体４１０、絶縁体４１２、絶縁体４１４、および絶縁体４１６には、導電体４１８、およびトランジスタ４００ａやトランジスタ４００ｂを構成する導電体等が埋め込まれている。なお、導電体４１８は、トランジスタ４００ａおよびトランジスタ４００ｂ、またはトランジスタ６００と電気的に接続するプラグ、または配線としての機能を有する。導電体４１８は、導電体６２８、および導電体６３０と同様の材料を用いて設けることができる。
特に、絶縁体４１０、および絶縁体４１４と接する領域の導電体４１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ６００とトランジスタ４００ａおよびトランジスタ４００ｂとは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ６００からトランジスタ４００ａおよびトランジスタ４００ｂへの水素の拡散を抑制することができる。
絶縁体４１２の上方には、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂが設けられている。なお、トランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂの構造は、先の実施の形態で説明したトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂを用いればよい。また、図１３に示すトランジスタ４００ａ、トランジスタ４００ｂ、容量素子５００ａおよび容量素子５００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタおよび容量素子を用いればよい。
また、導電体４４８を導電体４１８と接するように設けることで、トランジスタ６００と接続される導電体４５３をトランジスタ４００ａおよびトランジスタ４００ｂの上方に取り出すことができる。図１３においては、配線３００２をトランジスタ４００ａおよびトランジスタ４００ｂの上方に取り出したが、これに限られることなく、配線３００１または配線３００７などをトランジスタ４００ａおよびトランジスタ４００ｂの上方に取り出す構成にしてもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、上記実施の形態に示した記憶装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１４（Ａ）、図１４（Ｂ）および図１４（Ｃ）を用いてトランジスタ７１０Ａの構造例を説明する。図１４（Ａ）はトランジスタ７１０Ａの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１４（Ａ）、図１４（Ｂ）および図１４（Ｃ）では、トランジスタ７１０Ａと、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ７１０Ａと電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ７１０Ａは、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁層５５０と、第２のゲート絶縁層として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３５（酸化物５３５ａ、酸化物５３５ｂ、および酸化物５３５ｃ）と、ソースまたはドレインの一方として機能する導電層５４２ａと、ソースまたはドレインの他方として機能する導電層５４２ｂと、絶縁層５７４とを有する。
また、図１４に示すトランジスタ７１０Ａでは、酸化物５３５ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３５ｃ、絶縁層５５０、および導電層５６０は、導電層５４２ａ、および導電層５４２ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁層を単層または積層で用いることができる。またはこれらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ７１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１よりも基板側からトランジスタ７１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の多層膜構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ７１０Ａにおいて、導電層５６０は、第１のゲート（「トップゲート」ともいう。）電極として機能する。また、導電層５０５は、第２のゲート（「ボトムゲート」ともいう。）電極として機能する。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ７１０Ａの閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ７１０Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３５に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１または絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ７１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４よりも基板側からトランジスタ７１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ７１０Ａでは、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁層としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ７１０Ａの周辺部からトランジスタ７１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁層を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁層を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層を得ることができる。
なお、図１４には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３５は、酸化物５３５ａと、酸化物５３５ａ上の酸化物５３５ｂと、酸化物５３５ｂ上の酸化物５３５ｃと、を有する。酸化物５３５ｂ下に酸化物５３５ａを有することで、酸化物５３５ａよりも下方に形成された構造物から、酸化物５３５ｂへの不純物の拡散を抑制することができる。また、酸化物５３５ｂ上に酸化物５３５ｃを有することで、酸化物５３５ｃよりも上方に形成された構造物から、酸化物５３５ｂへの不純物の拡散を抑制することができる。酸化物５３５として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３５ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３５へと拡散することを抑制することができる。
導電層５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４２ａと、導電層５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１４では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等としてもよい。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４２の材料選択の幅を広げることができる。例えば、導電層５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁層として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３５ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁層を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３５として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ７１０Ａとの間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３５ｃ、絶縁層５５０を介して、酸化物５３５ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ７１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８２に抵抗率が１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下の絶縁材料を用いることで、成膜時またはエッチング時などで生じるプラズマダメージを低減することができる。例えば、絶縁層５８２として抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いればよい。なお、絶縁層５８２に限らず、他の絶縁層に抵抗率が１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下の絶縁材料を用いてもよい。例えば、絶縁層５８４、絶縁層５８０、絶縁層５２４、および／または絶縁層５１６に抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いてもよい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ７１０Ａは、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１５（Ａ）、図１５（Ｂ）および図１５（Ｃ）を用いてトランジスタ７１０Ｂの構造例を説明する。図１５（Ａ）はトランジスタ７１０Ｂの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ７１０Ｂは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１５（Ａ）乃至図１５（Ｃ）では、導電層５４２（導電層５４２ａ、および導電層５４２ｂ）を設けずに、露出した酸化物５３５ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３５ｂと、絶縁層５７４の間に、絶縁層５７３を有する。
図１５に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３５ｂに酸化物５３５ｂを低抵抗化する元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３５ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３５ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３５が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３５を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、およびリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３５ｂ、およびダミーゲート上に、絶縁層５７３となる絶縁膜、および絶縁層５７４となる絶縁膜を成膜してもよい。絶縁層５７３となる絶縁膜、および絶縁層５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３５ｃおよび絶縁層５５０とが重畳する領域を設けることができる。
具体的には、絶縁層５７４となる絶縁膜上に絶縁層５８０となる絶縁膜を設けた後、絶縁層５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁層５７３の一部も除去するとよい。従って、絶縁層５８０に設けられた開口部の側面には、絶縁層５７４、および絶縁層５７３が露出し、当該開口部の底面には、酸化物５３５ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３５ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜を順に成膜した後、絶縁層５８０が露出するまでＣＭＰ処理などにより、酸化物５３５ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜の一部を除去することで、図１５に示すトランジスタを形成することができる。
なお、絶縁層５７３、および絶縁層５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１５に示すトランジスタは、既存の装置を転用することができ、さらに、導電層５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例３＞
図１６（Ａ）、図１６（Ｂ）および図１６（Ｃ）を用いてトランジスタ７１０Ｃの構造例を説明する。図１６（Ａ）はトランジスタ７１０Ｃの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ７１０Ｃは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ７１０Ａと異なる点について説明する。
トランジスタ７１０Ｃは、導電層５４２（導電層５４２ａ、および導電層５４２ｂ）と、酸化物５３５ｃ、絶縁層５５０、酸化物５５１および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、トランジスタのＶｔｈを調整するために、導電層５６０ａに用いる材料を、仕事関数を考慮して決定してもよい。例えば、導電層５６０ａを窒化チタン、導電層５６０ｂをタングステンで形成してもよい。導電層５６０ａおよび導電層５６０ｂは、スパッタリング法、ＣＶＤ法、またはＡＦＭ法などの既知の成膜方法で形成すればよい。なお、窒化チタンをＣＶＤ法で成膜する場合の成膜温度は３８０℃以上５００℃以下が好ましく、４００℃以上４５０℃以下がより好ましい。
酸化物５５１は、他の絶縁層と同様の材料を用いて形成してもよい。また、酸化物５５１として、過剰酸素を含むＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いてもよい。例えば、酸化物５５１として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法で成膜する。具体的には、例えば原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて、酸素を含むスパッタリングガスを用いて成膜する。酸化物５５１をスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の流量比は７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。
スパッタリングガスに酸素を含むガスを用いることで、酸化物５５１だけでなく、酸化物５５１の被形成面である絶縁層５５０に酸素を供給することができる。また、スパッタリングガスに含まれる酸素の流量比を大きくすることで、絶縁層５５０への酸素供給量を増やすことができる。
また、絶縁層５５０上に酸化物５５１を設けることで、絶縁層５５０に含まれる過剰酸素が導電層５６０へ拡散しにくくなる。よって、トランジスタの信頼性を高めることができる。なお、酸化物５５１は、目的などによっては省略される場合がある。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３５ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ７１０Ｃへ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることができる。
＜トランジスタの構造例４＞
図１７（Ａ）、図１７（Ｂ）および図１７（Ｃ）を用いてトランジスタ７１０Ｄの構造例を説明する。図１７（Ａ）はトランジスタ７１０Ｄの上面図である。図１７（Ｂ）は、図１７（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１７（Ｃ）は、図１７（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ７１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ７１０Ａと異なる点について説明する。
図１７に示すトランジスタ７１０Ｄは、導電層５４２ａと酸化物５３５ｂの間に導電層５４７ａが配置され、導電層５４２ｂと酸化物５３５ｂの間に導電層５４７ｂが配置されている。ここで、導電層５４２ａ（導電層５４２ｂ）は、導電層５４７ａ（導電層５４７ｂ）の上面および導電層５６０側の側面を越えて延在し、酸化物５３５ｂの上面に接する領域を有する。ここで、導電層５４７（導電層５４７ａ、および導電層５４７ｂ）は、導電層５４２に用いることができる導電体を用いればよい。さらに、導電層５４７の膜厚は、少なくとも導電層５４２より厚いことが好ましい。
図１７に示すトランジスタ７１０Ｄは、上記のような構成を有することにより、トランジスタ７１０Ａよりも、導電層５４２を導電層５６０に近づけることができる。または、導電層５４２ａの端部および導電層５４２ｂの端部と、導電層５６０を重ねることができる。これにより、トランジスタ７１０Ｄの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電層５４７ａ（導電層５４７ｂ）は、導電層５４２ａ（導電層５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層５４６ａ（導電層５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電層５４７ａ（導電層５４７ｂ）がストッパとして機能し、酸化物５３５ｂがオーバーエッチングされるのを防ぐことができる。
また、図１７に示すトランジスタ７１０Ｄは、導電層５４２ａおよび導電層５４２ｂを超えて延在する、絶縁層５４４を有する。絶縁層５４４の上に接して絶縁層５６５を配置してもよい。絶縁層５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁層５８０側からトランジスタ７１０Ｄに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層５６５としては、絶縁層５４４に用いることができる絶縁層を用いることができる。また、絶縁層５４４を、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁材料を用いて形成してもよい。
また、図１７に示すトランジスタ７１０Ｄは、図１４に示すトランジスタ７１０Ａと異なり、導電層５０５を単層構造で設けてもよい。この場合、パターン形成された導電層５０５の上に絶縁層５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電層５０５の上面の平坦性を良好にすることが好ましい。例えば、導電層５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３５ｂおよび酸化物５３５ｃの結晶性の向上を図ることができる。
＜トランジスタの構造例５＞
図１８（Ａ）、図１８（Ｂ）および図１８（Ｃ）を用いてトランジスタ７１０Ｅの構造例を説明する。図１８（Ａ）はトランジスタ７１０Ｅの上面図である。図１８（Ｂ）は、図１８（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１８（Ｃ）は、図１８（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ７１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１８（Ａ）乃至図１８（Ｃ）では、導電層５０３を設けずに、第２のゲートとしての機能を有する導電層５０５を配線としても機能させている。また、酸化物５３５ｃ上に絶縁層５５０を有し、絶縁層５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電層５６０を有し、導電層５６０上に絶縁層５７０を有する。また、絶縁層５７０上に絶縁層５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁層５５０と、導電層５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電層５６０への酸素の拡散が抑制される。つまり、酸化物５３５へ供給する酸素量の減少を抑制することができる。また、酸素による導電層５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３５として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電層５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁層５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の低減が可能となる。
トランジスタ７１０Ｅにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電層５６０からの電界の影響を弱めることなく、トランジスタ７１０Ｅのオン電流の向上を図ることができる。または、ゲート絶縁層として機能する場合は、絶縁層５５０と、金属酸化物５５２との物理的な厚みにより、導電層５６０と、酸化物５３５との間の距離を保つことで、導電層５６０と酸化物５３５との間のリーク電流を抑制することができる。従って、絶縁層５５０、および金属酸化物５５２との積層構造を設けることで、導電層５６０と酸化物５３５との間の物理的な距離、および導電層５６０から酸化物５３５へかかる電界強度を、容易に適宜調整することができる。
具体的には、酸化物５３５に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁層５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層５７０よりも上方からの酸素で導電層５６０が酸化するのを抑制することができる。また、絶縁層５７０よりも上方からの水または水素などの不純物が、導電層５６０および絶縁層５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁層５７１はハードマスクとして機能する。絶縁層５７１を設けることで、導電層５６０の加工の際、導電層５６０の側面が概略垂直、具体的には、導電層５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁層５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層５７０は設けなくともよい。
絶縁層５７１をハードマスクとして用いて、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３５ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３５ｂ表面の一部を露出させることができる。
また、トランジスタ７１０Ｅは、露出した酸化物５３５ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３５ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３５ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３５ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３５ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁層５７１および／または導電層５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電層５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層５７５も絶縁層５７１などと同様にマスクとして機能する。よって、酸化物５３５ｂの絶縁層５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ７１０Ｅは、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３５ｃの側面に絶縁層５７５を有する。絶縁層５７５は、比誘電率の低い絶縁層であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層５７５に用いると、後の工程で絶縁層５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ７１０Ｅは、絶縁層５７５、酸化物５３５上に絶縁層５７４を有する。絶縁層５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁層を成膜することができる。例えば、絶縁層５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層５７４が酸化物５３０および絶縁層５７５から水素および水を吸収することで、酸化物２３０および絶縁層５７５の水素濃度を低減することができる。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、上記実施の形態に示す半導体装置を用いることができる製品イメージ、上記実施の形態で説明した半導体装置を適用することができる電子部品および電子機器について説明する。
＜製品イメージ＞
まず、本発明の一形態に係る半導体装置を用いることができる製品イメージを図１９に示す。図１９に示す領域８０１は高い温度特性（Ｈｉｇｈ Ｔ ｏｐｅｒａｔｅ）を表し、領域８０２は高い周波数特性（Ｈｉｇｈ ｆ ｏｐｅｒａｔｅ）を表し、領域８０３は低いオフ特性（Ｉｏｆｆ）を表し、領域８０４は、領域８０１、領域８０２、および領域８０３が重なった領域を表す。
なお、領域８０１は、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域８０２は、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域８０３は、トランジスタのチャネル形成領域として、金属酸化物の一種であるＯＳを用いることで、概略満たすことができる。
本発明の一形態に係る半導体装置は、例えば、領域８０４に示す範囲の製品に好適に用いることができる。
従来までの製品においては、領域８０１、領域８０２、および領域８０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係る半導体装置が有するトランジスタのチャネル形成領域にＯＳを用いる場合、特に、結晶性ＯＳを用いる場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす半導体装置を提供することができる。
なお、領域８０４に示す範囲の、本発明の一形態に係る半導体装置を用いた製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子部品および電子機器などが挙げられる。次に、本発明の一形態に係る半導体装置が組み込まれた電子部品および電子機器の一例を示す。
本発明の一態様に係る半導体装置は、様々な電子機器に搭載することができる。特に、本発明の一態様に係る半導体装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
＜電子部品＞
半導体装置１０が組み込まれた電子部品の例を、図２０（Ａ）、図２０（Ｂ）に示す。
図２０（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２０（Ａ）に示す電子部品７００はＩＣ半導体装置であり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣ半導体装置が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した半導体装置１０が設けられている。図２０（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図２０（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置１０が設けられている。
電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を用いる必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２０（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図２１乃至図２３を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力された音響信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲の画像を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口などが備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
移動体の一例として自動車７１６０を示す。自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、ＰＣ７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。
ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は家庭用の据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本発明の一態様の半導体装置を適用するゲーム機はこれらに限定されない。本発明の一態様の半導体装置を用いるゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
図２２（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、検出部と、半導体装置８１０１を有している。半導体装置８１０１に上述した電子部品７００および／または電子部品７３０を用いることで、警報装置８１００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、警報装置８１００の信頼性を高めることができる。
図２２（Ａ）に示すエアコンディショナーは、室内機８２００および室外機８２０４を有する。室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３などを有する。図２２（Ａ）では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていてもよい。半導体装置８２０３に上述した電子部品７００および／または電子部品７３０を用いることで、エアコンディショナーを省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、エアコンディショナーの信頼性を高めることができる。
図２２（Ａ）に示す電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４などを有する。図２２（Ａ）では、半導体装置８３０４が、筐体８３０１の内部に設けられている。半導体装置８３０４に電子部品７００および／または電子部品７３０を用いることで、電気冷凍冷蔵庫８３００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、電気冷凍冷蔵庫８３００の信頼性を高めることができる。
なお、本実施の形態では、電化製品の一例として電気冷凍冷蔵庫およびエアコンディショナーについて説明した。本発明の一態様の半導体装置は、その他の電化製品に用いることもできる。その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、冷暖房器具（エアーコンディショナーを含む）、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
図２２（Ｂ）、図２２（Ｃ）に電気自動車の一例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しない半導体装置などを有する処理装置９７０４によって制御される。制御回路９７０２や処理装置９７０４に、上述した電子部品７００および／または電子部品７３０を用いることで、電気自動車９７００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、電気自動車９７００の信頼性を高めることができる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）などの入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
図２３（Ａ）に示す計算機５４００は、大型の計算機の例である。計算機５４００には、ラック５４１０にラックマウント型の計算機５４２０が複数格納されている。
計算機５４２０は、例えば、図２３（Ｂ）に示す斜視図の構成とすることができる。図２３（Ｂ）において、計算機５４２０は、マザーボード５４３０を有し、マザーボードは、複数のスロット５４３１、複数の接続端子などを有する。スロット５４３１には、ＰＣカード５４２１が挿されている。加えて、ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。
図２３（Ｃ）に示すＰＣカード５４２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５４２１は、ボード５４２２を有する。また、ボード５４２２は、接続端子５４２３、接続端子５４２４、接続端子５４２５と、半導体装置５４２６と、半導体装置５４２７と、半導体装置５４２８と、接続端子５４２９と、を有する。なお、図２３（Ｃ）には、半導体装置５４２６、半導体装置５４２７、および半導体装置５４２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５４２６、半導体装置５４２７、および半導体装置５４２８の説明を参酌すればよい。
接続端子５４２９は、マザーボード５４３０のスロット５４３１に挿すことができる形状を有しており、接続端子５４２９は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５４２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５４２３、接続端子５４２４、接続端子５４２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５４２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５４２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５４２６とボード５４２２を電気的に接続することができる。
半導体装置５４２７は、複数の端子を有しており、当該端子をボード５４２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５４２７とボード５４２２を電気的に接続することができる。半導体装置５４２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５４２７として、電子部品７３０を用いることができる。
半導体装置５４２８は、複数の端子を有しており、当該端子をボード５４２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５４２８とボード５４２２を電気的に接続することができる。半導体装置５４２８としては、例えば、記憶装置などが挙げられる。半導体装置５４２８として、電子部品７００を用いることができる。
計算機５４００は並列計算機としても機能できる。計算機５４００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器に、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。また、高温環境下においても安定した動作を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
本実施例では、セルアレイＣＡをセンスアンプアレイＳＡＡ等の上方に積層した構造による効果について説明する。ここでは特に、積層構造が動作速度、回路面積などに与える影響についての評価結果について説明する。なお、本実施例では、図２（Ｂ−１）乃至図２（Ｂ−３）に示すようにＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ともいう。
評価には、４種類の記憶回路（記憶回路Ａ乃至Ｄ）を用いた。記憶回路ＡはメモリセルにＳｉトランジスタを用いたＤＲＡＭであり、記憶回路Ｂ、Ｃ、ＤはＤＯＳＲＡＭである。記憶回路Ｂは、セルアレイＣＡとセンスアンプアレイＳＡＡを積層せずに同一層に設けた構造を有する記憶回路である。記憶回路Ｃは、図３（Ａ）に示すように、センスアンプアレイＳＡＡの上方にセルアレイＣＡを積層した構造（積層Ａ）を有する記憶回路である。記憶回路Ｄは、図３（Ｂ）に示すように、駆動回路ＲＤ、センスアンプアレイＳＡＡ、およびグローバルセンスアンプＧＳＡの上方にセルアレイＣＡを積層した構造（積層Ｂ）を有する記憶回路である。
まず、記憶回路Ａ乃至Ｄの動作速度の比較を行った。記憶回路Ａ乃至Ｄの動作速度は、テクノロジーノードを２５ｎｍとした場合を想定して算出した。記憶回路Ａ乃至Ｄのそれぞれについて、使用するトランジスタの電界効果移動度（移動度）、実効チャネル幅Ｗと実効チャネル長Ｌの比（実効Ｗ／Ｌ比）、実効Ｗ／Ｌ比で規格化した移動度、使用するトランジスタのチャネル抵抗、使用するトランジスタの半導体層とソース電極およびドレイン電極の接触抵抗（コンタクト抵抗）、メモリセルＭＣの抵抗（セル抵抗）、配線ＢＬの容量値ＣＢＬ、メモリセルＭＣに設けられた容量素子の容量値Ｃｓ、メモリセルＭＣの動作速度（セル動作速度）を見積もった結果を、表１に示す。なお、メモリセルＭＣの動作速度は、記憶回路Ａ（ＤＲＡＭ）の速度を１として算出した。
Figure 2019202440
表１に示すように、積層構造を用いることにより、配線ＢＬの容量を低減し、メモリセルＭＣの容量素子を小さくできることが分かる。また、これにより、積層構造を用いた記憶回路（記憶回路Ｃ、Ｄ）は高速動作が可能となる。表１に示すように、ＤＯＳＲＡＭを積層構造にすることで、ＤＲＡＭの５倍のセル動作速度を実現できる。
また、記憶回路Ａ乃至Ｄについて、メモリセルＭＣのデータの保持時間、一の配線ＢＬに接続されたメモリセルＭＣの数、面積削減率を見積もった結果を、表２に示す。なお、面積削減率は、記憶回路Ａ（ＤＲＡＭ）を基準として算出した。
Figure 2019202440
表２に示すように、積層構造は面積の削減に有効であることが分かる（記憶回路Ｃ、Ｄ）。また、積層Ｂの構造を用いることにより、積層Ａの構造よりもさらに面積の削減が可能であることが分かる。
以上のように、ＯＳトランジスタを用いてメモリセルＭＣを形成し、センスアンプアレイＳＡＡ等の上方にセルアレイＣＡを積層する構造が、記憶回路の高速化および面積削減に有効であることが分かる。
本実施例は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
図１２に示したトランジスタ４００ａに相当するＯＳトランジスタを作製して、当該トランジスタのＩｄ−Ｖｇ特性の温度依存性を評価した。具体的には、測定するＯＳトランジスタの温度を、室温（２０℃以上３０℃以下。本実施例では２７℃。）、設定温度８５℃（実温８３℃）、設定温度１２５℃（実温１２１℃）、設定温度１５０℃（実温１４４℃）、および設定温度２００℃（実温１９２℃）に変化させ、それぞれの温度下でのＩｄ−Ｖｇ特性を測定した。
測定は、ＯＳＦＥＴ−ＡとＯＳＦＥＴ−Ｂの２種類のトランジスタについて行なった。ＯＳＦＥＴ−ＡとＯＳＦＥＴ−Ｂは、両者のチャネル長Ｌとチャネル幅Ｗが異なる。ＯＳＦＥＴ−ＡはＬ／Ｗが３７０ｎｍ／２４０ｎｍであり、ＯＳＦＥＴ−ＢはＬ／Ｗが８２ｎｍ／５５ｎｍである。
Ｉｄ−Ｖｇ特性の測定は、ドレイン電圧（Ｖｄ）を３．３Ｖにして、フロントゲート電圧（Ｖｇ）を−１Ｖから３．３Ｖまで変化させて行なった。また、測定中、ＯＳＦＥＴ−Ａのバックゲート電圧を−７．１Ｖ、ＯＳＦＥＴ−Ｂのバックゲート電圧を−１１Ｖとした。
図２４（Ａ）にＯＳＦＥＴ−ＡのＩｄ−Ｖｇ特性測定結果を示す。図２４（Ｂ）にＯＳＦＥＴ−ＢのＩｄ−Ｖｇ特性測定結果を示す。図２４（Ａ）および図２４（Ｂ）ともに、横軸はＶｇを示し、縦軸はドレイン電流（Ｉｄ）を示している。図２４（Ａ）および図２４（Ｂ）は、縦軸が対数軸の片対数グラフである。
図２４（Ａ）および図２４（Ｂ）より、ＯＳＦＥＴ−ＡおよびＯＳＦＥＴ−Ｂともに測定温度が上昇するにつれてしきい値電圧が小さくなっていることがわかる。一方、ＯＳＦＥＴ−ＡおよびＯＳＦＥＴ−Ｂともに、Ｖｇが０Ｖの時のＩｄ（「Ｉｃｕｔ」ともいう。）は、全ての測定温度で測定限界以下である。ＯＳＦＥＴ−ＡおよびＯＳＦＥＴ−Ｂともに、温度が上昇してもＩｄが増加しにくく、良好なオフ特性を有していることがわかる。
次に、ＯＳＦＥＴ−ＡまたはＯＳＦＥＴ−Ｂを図２（Ｂ−１）に示したメモリセルＭＣのトランジスタＴｒ１に用いた場合の、保持時間の温度依存性を算出した。
図２５は、保持時間の温度依存性を示すグラフである。図２５の横軸は温度を示し、縦軸は保持時間を示している。なお、図２５の横軸は温度として、絶対温度の逆数を１０００倍して示している。なお、図２５では、保持時間１時間を示す位置に破線を付記している。保持時間の算出において、容量素子Ｃ１の容量値を３．５ｆＦ、許容変動電圧を０．２Ｖとした。また、ＯＳＦＥＴ−ＡおよびＯＳＦＥＴ−ＢのＩｃｕｔは、それぞれＩｄ−Ｖｇ特性を外挿して求めた。
図２５に、複数のＯＳＦＥＴ−ＡのＩｄ−Ｖｇ特性から求めた保持時間と、複数のＯＳＦＥＴ−ＢのＩｄ−Ｖｇ特性から求めた保持時間を示す。図２５より、ＯＳＦＥＴ−ＡおよびＯＳＦＥＴ−Ｂともに、同程度の保持時間を示していることがわかる。また、温度の上昇とともに保持時間が短くなっている。このことから、保持時間は、ＯＳトランジスタのＬ／Ｗの大きさよりも、温度による影響が強いことがわかる。
また、図２５より、室温（２７℃）で７．８×１０８秒以上、設定温度８５℃（実温８３℃）で３．８×１０４秒以上、設定温度１２５℃（実温１２１℃）で１．６×１０３秒以上、設定温度１５０℃（実温１４４℃）で６．９×１０２秒以上、設定温度２００℃（実温１９２℃）で８０秒以上の保持時間が得られることがわかる。
メモリセルＭＣのトランジスタＴｒ１にＯＳトランジスタを用いることにより、８５℃で数時間以上の保持時間を実現できることがわかった。よって、動作温度が８５℃になる環境下においても、リフレッシュ動作終了から次のリフレッシュ動作開始までの時間（リフレッシュ間隔）を１０分以上、さらには１時間以上、もしくは１０時間以上にすることができる。
本実施例は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
トランジスタ４００ａに相当し、かつ、実施例２に示したＯＳトランジスタとは異なるＯＳトランジスタを作製して、当該トランジスタのＩｄ−Ｖｇ特性の温度依存性を評価した。具体的には、測定するＯＳトランジスタの温度が、室温（２０℃以上３０℃以下。本実施例では２７℃。）、設定温度８５℃（実温８３℃）、設定温度１５０℃（実温１４４℃）、および設定温度２００℃（実温１９２℃）の時のＩｄ−Ｖｇ特性を測定した。また、当該ＯＳトランジスタを図２（Ｂ−１）に示したメモリセルＭＣのトランジスタＴｒ１に用いた場合の、動作温度毎の保持時間と動作周波数を算出した。
当該ＯＳトランジスタの半導体層として、Ｉｎ、Ｇａ、およびＺｎを含むＣＡＡＣ−ＯＳ（「ＣＡＡＣ−ＩＧＺＯ」ともいう。）を用いた。そこで、当該ＯＳトランジスタに用いた半導体層と同等のＣＡＡＣ−ＩＧＺＯ膜を別に形成し、温度を２５℃から２０５℃まで変えながら当該ＣＡＡＣ−ＩＧＺＯ膜のＨａｌｌ移動度を測定した。図２６に測定結果を示す。
図２６の横軸は温度を示し、縦軸はＨａｌｌ移動度とキャリア濃度を示している。なお、図２６の横軸は、絶対温度の逆数を１０００倍して示している。図２６から、ＣＡＡＣ−ＩＧＺＯ膜は温度の上昇と共にホール移動度が上昇していることがわかる。すなわち、ＣＡＡＣ−ＩＧＺＯ膜は温度の上昇と共にキャリア濃度が高くなる。ＯＳトランジスタは、温度上昇と共にオン電流の増加が期待される。
図２７（Ａ）、図２７（Ｂ）に作製したＯＳトランジスタの断面ＴＥＭ写真を示す。当該ＯＳトランジスタは、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。図２７（Ａ）は当該ＯＳトランジスタのチャネル長方向の断面（図１４（Ｂ）参照。）の一部であり、図２７（Ｂ）は当該ＯＳトランジスタのチャネル幅方向の断面（図１４（Ｃ）参照。）の一部である。
図２８（Ａ）に当該ＯＳトランジスタのＩｄ−Ｖｇ特性と、電界効果移動度（飽和移動度。「μＦＥ」ともいう。）の測定結果を示す。図２８（Ａ）の横軸はＶｇを示し、一方の縦軸はドレイン電流（Ｉｄ）を示し、他方の縦軸はμＦＥを示している。なお、図２８（Ａ）では、Ｉｄを示す縦軸を１×１０−２Ａから１×１０−１４Ａに設定している。ただし、測定装置の測定下限値は１×１０−１３Ａであるため、１×１０−１３Ａより小さい領域はノイズ成分が支配的であり、実際のＩｄが測定できているわけではない。
Ｉｄ−Ｖｇ特性の測定は、ドレイン電圧（Ｖｄ）を３．３Ｖにして、フロントゲート電圧（Ｖｇ）を−１Ｖから３．３Ｖまで変化させて行なった。また、測定中のバックゲート電圧を−１０．６Ｖとした。
図２８（Ａ）より、ＯＳトランジスタの温度が上昇するにつれて、ＯＳトランジスタのしきい値電圧が小さくなっていることがわかる。また、Ｖｇが０Ｖの時のＩｄ（Ｉｃｕｔ）は、全ての測定温度で測定限界以下である。ＯＳトランジスタは、温度が上昇してもＩｄが増加しにくく、良好なオフ特性を有していることがわかる。
図２８（Ｂ）に、測定温度毎の、μＦＥの最大値を示す。一般に、Ｓｉトランジスタは温度が上昇するとμＦＥが低下する。一方で、図２８（Ｂ）よりＯＳトランジスタはμＦＥが低下しにくいことがわかる。さらには、測定温度が２７℃の時よりも１９２℃の時の方が、μＦＥが向上している。
図２９（Ａ）に測定温度毎のＩｃｕｔを示す。Ｉｃｕｔは、図２８（Ａ）に示したＩｄ−Ｖｇ特性を外挿して求めた値を示している。測定温度が上昇するにつれてＩｃｕｔも上昇しているが、高温下においても極めて小さいオフ電流を実現していることがわかる。
図２９（Ｂ）にＶｇ＝３．３Ｖの時のＩｄ（「Ｉｏｎ」ともいう。）とＩｃｕｔの比（「オンオフ比」ともいう。）を示す。図２９（Ｂ）は、測定温度毎のオンオフ比を示している。ＯＳトランジスタは非常に大きなオンオフ比を持ち、１９２℃の場合であっても１×１０１１以上のオンオフ比を有していることがわかる。
続いて、作製したＯＳトランジスタを図２（Ｂ−１）に示したメモリセルＭＣのトランジスタＴｒ１に用いた場合の、保持時間と書き込み時間を測定温度毎に計算した。図３０に保持時間および書き込み時間の計算結果を示す。図３０の横軸は保持時間を示し、縦軸は書き込み時間を示している。
保持時間および書き込み時間の計算は、容量素子Ｃ１の容量値を３．５ｆＦ、書き込み判定電圧を０．５２Ｖ、ドレイン電圧（Ｖｄ）を１．２Ｖ、ＯＳトランジスタをオン状態にするためのＶｇを３．３Ｖとして行なった。
書き込み時間は、トランジスタＴｒ１（ＯＳトランジスタ）と容量素子Ｃ１の節点（ノードＮ）の電圧が、０Ｖから０．５２Ｖになるまでの時間である。また、保持時間は、ＯＳトランジスタがオフ状態（Ｖｇ＝０Ｖ）の時に、ノードＮの電圧が、０．５２Ｖから０．３２Ｖになるまでの時間である。
計算の結果、温度１９２℃の環境下において、書き込み時間０．４９ｎｓ（ナノ秒）、保持時間１０秒を実現可能であることがわかった。また、室温であれば、書き込み時間０．６７ｎｓ（ナノ秒）、保持時間１年以上を実現可能であることがわかった。ＯＳトランジスタを用いることで、高温環境下においても安定して動作する記憶装置を実現できる。
本実施例は、他の実施の形態および実施例と適宜組み合わせて実施することができる。
１０：半導体装置、１１：ブロック、５０：コンピュータ、５１：処理部、５２：記憶部、５３：記憶部、５４：入力部、５５：出力部、５６：伝送路、４００ａ：トランジスタ、４００ｂ：トランジスタ

Claims (12)

  1. 第１トランジスタを含む第１メモリセルを有する記憶装置であって、
    前記第１トランジスタは半導体層に金属酸化物を含み、
    前記第１メモリセルのリフレッシュ間隔は１０分以上であり、
    前記第１メモリセルは、
    半導体層にシリコンを含むトランジスタを有する第２メモリセル以上の動作速度を有する記憶装置。
  2. 第１トランジスタを含む第１メモリセルを有する記憶装置であって、
    前記第１トランジスタは半導体層に金属酸化物を含み、
    前記第１メモリセルのリフレッシュ間隔は１時間以上であり、
    前記第１メモリセルは、
    半導体層にシリコンを含むトランジスタを有する第２メモリセル以上の動作速度を有する記憶装置。
  3. 請求項１または請求項２において、
    ２０℃以上２００℃以下の動作温度において、
    前記第１メモリセルは、
    前記第２メモリセル以上の動作速度で動作する記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    ２０℃以上２００℃以下の動作温度において、
    前記第１メモリセルは、
    前記第２メモリセルの５倍以上の動作速度で動作する記憶装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１トランジスタのチャネル長は、５ｎｍ以上１００ｎｍ以下である記憶装置。
  6. 請求項１乃至請求項５のいずれか一項において、
    前記第１トランジスタのチャネル長は、５ｎｍ以上３０ｎｍ以下である記憶装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記金属酸化物は、Ｉｎ（インジウム）およびＺｎ（亜鉛）の少なくとも一方を含む記憶装置。
  8. 請求項１乃至請求項７のいずれか一項に記載の記憶装置と、
    アンテナ、センサ、スピーカ、またはマイクの少なくとも一つと、
    を含む電子機器。
  9. 周辺回路と、セルアレイと、を有し、
    前記周辺回路と前記セルアレイは互いに重なる領域を有し、
    前記周辺回路は、前記セルアレイを制御する機能を有し、
    前記セルアレイは、メモリセルを有し、
    前記メモリセルは、トランジスタと、容量素子と、を有し、
    前記トランジスタの半導体層は金属酸化物を含み、
    ２０℃以上８５℃以下の環境下において、
    リフレッシュ間隔が１０分以上１時間以下で動作する機能を有する記憶装置。
  10. 請求項９において、
    前記リフレッシュ間隔が１０分以上１０時間以下で動作する機能を有する記憶装置。
  11. 請求項９または請求項１０において、
    前記周辺回路は、前記トランジスタがオン状態の時に前記メモリセルに情報を書き込む機能を有し、
    前記メモリセルは、前記トランジスタがオフ状態の時に前記情報を保持する機能を有し、
    前記周辺回路は、前記トランジスタがオン状態の時に前記メモリセルに保持された前記情報を読み出す機能を有する記憶装置。
  12. 請求項９乃至請求項１１のいずれか一項において、
    前記金属酸化物は、Ｉｎ（インジウム）およびＺｎ（亜鉛）の少なくとも一方を含む記憶装置。
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