JPWO2019049718A1 - アバランシェフォトダイオードおよびその製造方法 - Google Patents
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Abstract
ｎ型半導体層（１０２）、増倍層（１０３）、電界制御層（１０４）、光吸収層（１０５）、ｐ型半導体層（１０６）を成長基板（１０１）の上に形成した後で、ｐ型半導体層（１０６）を転写基板（１０７）に貼り付ける。この後、成長基板（１０１）を除去し、ｎ型半導体層（１０２）を、増倍層（１０３）より小さい面積に加工する。
Description
本発明は、アバランシェフォトダイオードおよびその製造方法に関する。
光通信における一般的な光レシーバは、フォトダイオード（ＰＤ）、またはアバランシェフォトダイオード（ＡＰＤ）などの受光素子、ならびに受光素子により生じる光電流を増幅するトランスインピーダンスアンプにより構成される。受光素子は、入射した光を電流に変換する。フォトダイオードは、光電変換効率は量子効率として１００％が上限となる。
これに対し、よく知られているように、アバランシェフォトダイオードは、量子効率が１００％を上回り、高感度の光レシーバに適用されている（非特許文献１参照）。アバランシェフォトダイオードでは、素子内において生じた光電子を高電界下で加速することにより格子原子と衝突させ、格子原子をイオン化させることによりキャリアを増幅させる。これにより、アバランシェフォトダイオードでは、１光子に対して複数のキャリアが出力されるようになる。この結果、アバランシェフォトダイオードは、量子変換効率として１００％を上回る感度を得ることが可能となる。
光通信用途のアバランシェフォトダイオードは、主に、ＩＩＩ−Ｖ族化合物半導体から構成されていた。例えば、光吸収層には、ＩｎＰに格子整合するＩｎＧａＡｓが用いられていた。また、増倍層には、ＩｎＰないしはＩｎＡｌＡｓが用いられていた。これは、光吸収層材料として、通信波長に吸収帯を有し、かつキャリア輸送速度が優れるＩｎＧａＡｓを適用することが前提にあったことによる。
ところが近年、Ｓｉ上にＧｅを直接成長する結晶成長技術が確立し、光吸収層をＧｅから構成し、増倍層をＳｉから構成する「Ｓｉ系アバランシェフォトダイオード」が注目されている。Ｇｅは、通信波長帯における光吸収係数、および電子、正孔の飽和速度においてＩｎＧａＡｓには及ばないが、一定の高速動作が実験的に示されており、２５Ｇｂｉｔ／ｓまでの動作が確認されている（非特許文献２）。
Ｓｉ基板上にアバランシェフォトダイオードを作製することは、まず、ＩＩＩ−Ｖ族半導体系のアバランシェフォトダイオードでは困難であった大口径ウエハでの作製が可能である。加えて、Ｓｉ基板上にアバランシェフォトダイオードを作製することは、ＣＭＯＳやバイポーラトランジスタなどで用いられてきた、電子デバイスのプロセスラインを流用できる。これらのことから、Ｓｉ系アバランシェフォトダイオードは、量産化および低コスト化が見込める点で優位性がある。
ところで、アバランシェフォトダイオードを光通信に応用する場合、最も重要な技術事項の１つが暗電流の低減である。アバランシェフォトダイオードの暗電流が高い場合、長期動作の信頼性の低下をもたらすばかりでなく、受信信号のＳＮ比の劣化を招く可能性があるためである。アバランシェフォトダイオードの暗電流が、光レシーバ内における回路雑音やトランスインピーダンスアンプなどによる他の雑音電流よりも大きくなった場合、アバランシェフォトダイオードの利得に応じた受信感度の改善はできない。
アバランシェフォトダイオードの暗電流の主要な要素として、側面暗電流が挙げられる。側面暗電流の発生原因は、アバランシェフォトダイオードの素子側面における電荷状態に関係している。ＩＩＩ−Ｖ族やＳｉの半導体材料の表面近傍においては、一般的にフェルミレベルは伝導帯側にピニングされる。従って、アバランシェフォトダイオード素子内における電子は、素子表面（側面）に向かって移動する。この、電子の側面への移動の程度が深刻な場合には、素子の側面に電子チャネル層が形成されるようになる。
上述したアバランシェフォトダイオードの側面暗電流を抑制するために、しばしばイオン注入や選択拡散などの選択ドーピング技術を適用した、電界狭窄構造が用いられる。図５Ａに、電界狭窄構造のアバランシェフォトダイオードを示す。このアバランシェフォトダイオードは、基板２０１の上に、ｎ型半導体層２０２，Ｓｉ増倍層２０３，ｐ型Ｓｉ電界制御層２０４，Ｇｅ光吸収層２０５が積層されている。また、Ｇｅ光吸収層２０５の表面側には、ｐ型不純物領域２０６が形成されている。なお、図５Ｂに、このアバランシェフォトダイオードの平面方向における、素子表面近傍のバンド概略図を示す。
ｐ型不純物領域２０６は、アバランシェフォトダイオード素子（Ｇｅ光吸収層２０５）よりも小さい面積の領域に、ｐ型となるよう選択ドーピングを施した領域である。このようにｐ型不純物領域２０６を設けることで、アバランシェフォトダイオードの動作時では、素子内部の発生電界は、ｐ型不純物領域２０６に限定することができる。
J. C. Campbel, "Recent Advances in Telecommunications Avalanche Photodiodes", Journal of Lightwave Technology, vol. 25, no. 1, pp. 109-121, 2007.
Mengyuan Huang et al., "25Gb/s Normal Incident Ge/Si Avalanche Photodiode", European Conference on Optical Communication (ECOC), We.2.4.4, 2014.
Y. Muramoto and T. Ishibashi, "InP/InGaAs pin photodiode structure maximising bandwidth and efficiency", Electronics Letters, vol. 39, no. 24, pp. 2003.
しかしながら、上述した電界狭窄構造をもってしても、側面暗電流の発生の懸念は残る。電界狭窄構造とすることで、外部電圧による素子側面における電界の発生が抑制されるようになる。しかしながら、電界狭窄構造としても、フェルミレベルピニングに起因した素子側面へのバンドベンディング（図５Ｂ参照）によって、電子は素子側面へと容易に移動するためである。このように、従来、Ｓｉ系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することが容易ではないという問題があった。
本発明は、以上のような問題点を解消するためになされたものであり、Ｓｉ系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるようにすることを目的とする。
本発明に係るアバランシェフォトダイオードの製造方法は、転写基板の上に形成されたｐ型の半導体からなるｐ型半導体層と、ｐ型半導体層の上に形成されたゲルマニウムからなる光吸収層と、光吸収層の上に形成されたｐ型の半導体からなる電界制御層と、電界制御層の上に形成されたシリコンからなる増倍層と、増倍層の上に形成されたｎ型のシリコンからなるｎ型半導体層とを備えるアバランシェフォトダイオードの製造方法であって、ｎ型半導体層、増倍層、電界制御層、光吸収層を成長基板の上に形成する第１工程と、成長基板の上に形成したｎ型半導体層、増倍層、電界制御層、光吸収層を転写基板に転写する第２工程と、ｎ型半導体層、増倍層、電界制御層、光吸収層を転写基板に転写した後で、ｎ型半導体層を増倍層より小さい面積に加工する第３工程とを備える。
本発明に係るアバランシェフォトダイオードは、基板の上に形成されたｐ型の半導体からなるｐ型半導体層と、ｐ型半導体層の上に形成されたゲルマニウムからなる光吸収層と、光吸収層の上に形成されたｐ型の半導体からなる電界制御層と、電界制御層の上に形成されたシリコンからなる増倍層と、増倍層の上に形成され、ｎ型のシリコンからなり、増倍層より面積が小さいｎ型半導体層とを備える。
以上説明したように、本発明によれば、第１基板の側にｐ型半導体層を配置して素子上部にｎ型半導体層を配置し、このｎ型半導体層を増倍層より小さい面積にしたので、Ｓｉ系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるという優れた効果が得られる。
以下、本発明の実施の形態について図を参照して説明する。
［実施の形態１］
はじめに、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法ついて図１Ａ〜図１Ｈを参照して説明する。
はじめに、本発明の実施の形態１におけるアバランシェフォトダイオードの製造方法ついて図１Ａ〜図１Ｈを参照して説明する。
まず、図１Ａに示すように、成長基板１０１の上にｎ型のシリコン（Ｓｉ）からなるｎ型半導体層１０２を形成する。成長基板１０１は、例えば、単結晶Ｓｉから構成されている。なお、後述するように、成長基板１０１は、ｎ型のシリコンから構成されているとよい。次に、図１Ｂに示すように、ｎ型半導体層１０２の上にＳｉからなる増倍層１０３を形成する。引き続き、増倍層１０３の上にｐ型の半導体（例えばＳｉ）からなる電界制御層１０４を形成する。
例えば、よく知られたＣＶＤ（Chemical Vapor Deposition）法などにより、成長基板１０１の上にＳｉを成長させることで、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４を形成すればよい。また、ｎ型ドーパントとしては、例えばヒ素（Ａｓ）を用いればよい。また、ｐ型ドーパントとしては、例えばボロン（Ｂ）を用いればよい。
次に、図１Ｃに示すように、電界制御層１０４の上にゲルマニウム（Ｇｅ）からなる光吸収層１０５を形成する。次に、図１Ｄに示すように、光吸収層１０５の上にｐ型の半導体からなるｐ型半導体層１０６を形成する（第１工程）。ｐ型半導体層１０６は、例えばＧｅから構成すればよい。例えば、ＧｅＨ4をソースガスとした熱ＣＶＤ法により、成長温度条件６００℃でゲルマニウムを堆積することで、光吸収層１０５、ｐ型半導体層１０６を形成すればよい。この成長温度条件であれば、Ｓｉの成長温度条件より十分に低いので、Ｓｉから構成されている下層のｎ型半導体層１０２、増倍層１０３、電界制御層１０４は、損傷を受けることがない。
次に、図１Ｅに示すように、ｐ型半導体層１０６を転写基板１０７に貼り付ける。転写基板１０７は、例えば、素子の寄生容量削減の観点から、高抵抗材料から構成することが好ましく、例えば、高抵抗Ｓｉ、ＳｉＣなどから構成すればよい。転写基板１０７を、熱伝導率がより高いＳｉＣから構成することで、素子の放熱性を向上させることが可能である。
転写基板１０７へのｐ型半導体層１０６の貼り合わせは、例えば、表面活性化法や原子拡散法などの接合方法を用いればよい。例えば、各接合面にＡｒビームを照射して活性化して接合することができる。また、厚さ数１００ｎｍの金属層を用いた金属接合により、上述した貼り合わせを実施してもよい。
以上のように、ｐ型半導体層１０６を転写基板１０７に貼り付けた後で、成長基板１０１を除去する。この除去した状態を図１Ｆに示す。例えば、よく知られたエッチング技術により、成長基板１０１を除去すればよい。ここで、成長基板１０１をｎ型のＳｉから構成していれば、成長基板１０１を除去する時に若干残っていても、電気特性に影響がない。また、この場合、エッチングストップ層を設ける必要が無いので、工程の簡略化が可能となる。
本発明では、上述したように、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５を成長基板の上に形成した後で、貼り合わせにより、これらを転写基板１０７に転写する（第２工程）。実施の形態１では、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６を、成長基板１０１の上に形成し、この後で、これらを転写基板１０７に転写する。
実施の形態１では、第１工程は、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６をこれらの順に成長基板１０１の上に形成する。また、第２工程は、ｐ型半導体層１０６を転写基板１０７に貼り合わせることで、成長基板１０１の上に形成したｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５を転写基板１０７に転写する工程と、ｐ型半導体層１０６を転写基板１０７に貼り合わせた後で成長基板１０１を除去する工程とを含む。
以上のように転写基板１０７に転写し、成長基板１０１を除去した後、図１Ｇに示すように、ｎ型半導体層１０２を、増倍層１０３より小さい面積に加工する（第３工程）。また、図１Ｈに示すように、光吸収層１０５、電界制御層１０４、増倍層１０３を所定の形状のメサ１２１に加工する。例えば、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術によるパターニングで、上述した加工を実施すればよい。
例えば、フォトリソグラフィ技術で形成したマスクパタンを用い、ｎ型半導体層１０２を、一般に用いられている反応性イオンエッチング（ＲＩＥ）によって、平面視円形のメサ１２１の形状に加工する。メサ１２１は、平面視矩形に形成してもよい。次に、加工したｎ型半導体層１０２より大きな面積のマスクパタンを新たに形成し、新たなマスクパタンを用い、光吸収層１０５、電界制御層１０４、増倍層１０３を、例えばＣＦ4とＯ2の混合ガスを用いたＲＩＥによって、平面視円形のメサ１２１を形成する。メサ１２１も、平面視矩形に形成してもよい。
また、上述した素子構造を形成した後、図１Ｈに示すように、ｎ型半導体層１０２の上に、第１電極１０８を形成する。また、増倍層１０３を含むメサ１２１の周囲のｐ型半導体層１０６の上に、第２電極１０９を形成する。例えば、電子ビーム蒸着を用いてチタン（Ｔｉ）／アルミニウム（Ａｌ）を堆積することで、第１電極１０８，第２電極１０９を形成すればよい。なお、この後、素子を保護するための保護層を形成し、また、保護層を貫通して各電極に接続する配線構造を形成する。保護層は、例えば、ＳｉＯ2やＳｉＮから構成すればよい。また、配線構造は、例えば、Ａｕなどの金属から構成すればよい。
上述したことにより得られる実施の形態１おけるアバランシェフォトダイオードは、次に示す構成となる。まず、転写基板１０７の上に形成されたｐ型の半導体からなるｐ型半導体層１０６を備える。また、ｐ型半導体層１０６の上に形成されたゲルマニウムからなる光吸収層１０５を備える。また、光吸収層１０５の上に形成されたｐ型の半導体からなる電界制御層１０４を備える。また、電界制御層１０４の上に形成されたＳｉからなる増倍層１０３を備える。また、増倍層１０３の上に形成されたｎ型のＳｉからなるｎ型半導体層１０２を備える。また、ｎ型半導体層１０２は、増倍層１０３より小さい面積とされている。なお、実施の形態１では、電界制御層１０４は、ｐ型のＳｉから構成されている。
上述した実施の形態１におけるアバランシェフォトダイオードは、転写基板１０７の上に、ｐ型半導体層１０６，Ｇｅからなる光吸収層１０５，ｐ型の電界制御層１０４，増倍層１０３，ｎ型半導体層１０２がこれらの順に積層されている。この構造は、図５Ａを用いて説明した関連する技術のアバランシェフォトダイオードに対し、基板の側から見てｐ型とｎ型とが反転している。また、実施の形態１では、ｎ型半導体層１０２が、増倍層１０３より小さい面積とされている。これらのことより、実施の形態１によれば、図５Ａを用いて説明した関連する技術に対し、側面暗電流の発生が抑制できるようになる。
アバランシェフォトダイオードでは、第１電極１０８と第２電極１０９との間に印加する電圧を、０Ｖから逆電圧となるように大きくしていくことで動作させる。この電圧印加において、電界制御層１０４の空乏化を伴いながら、増倍層１０３の電界強度が上昇していく。電界制御層１０４が完全空乏化する電圧よりも印加電圧が大きくなると、光吸収層１０５に電界が生じ始め、光吸収層１０５において生成されたフォトキャリアはドリフト移動を始める。このドリフトにおいて、光吸収層１０５で生じた電子は、ｎ型半導体層１０２に向かって移動し、光吸収層１０５で生じた正孔は、ｐ型半導体層１０６に向かって移動する。
実施の形態１によれば、ｎ型半導体層１０２は増倍層１０３（電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６）より小さい面積としている。ここで、アバランシェフォトダイオードの動作電圧領域において、増倍層１０３が空乏化する場合、素子内における電界強度は、ｎ型半導体層１０２の形状（形成されている領域）によって規定される。
先述したように、基本的には、伝導帯に寄ったフェルミレベルの表面ピニングに起因した素子側面へのバンドベンディングによって、光吸収によって生成した電子の一部が、素子の側面側の表面に移動しようとする。しかしながら、実施の形態１のように、ｎ型半導体層１０２によって内部電界が規定された場合には、より大きい内部電界によって、電子はｎ型半導体層１０２に向かって移動することになる。この結果、実施の形態１によれば、側面暗電流を抑制することが可能となる。
また、実施の形態１によれば、Ｇｅの層が形成されている状態で、Ｓｉの層を形成することがない。実施の形態１では、Ｓｉの層が先に形成され、Ｓｉの層が形成された後でＧｅの層が形成される。ＧｅとＳｉとは、成長温度が著しく異なり、Ｓｉの方が成長温度が高い。Ｇｅの層が形成されている状態で、Ｓｉの層を形成すると、Ｓｉの操の成長時の熱によりＧｅの層が損傷を受けることになる。これに対し、実施の形態１によれば、成長温度がより高いＳｉの層を先に成長し、この後で成長温度がより低いＧｅの層を成長している。これにより、いずれの層も熱による損傷が抑制された状態で形成できる。
［実施の形態２］
次に、本発明の実施の形態２について図２を参照して説明する。実施の形態２では、前述した実施の形態１のアバランシェフォトダイオードの製造方法において、更に、図２に示すように、ｎ型半導体層１０２の周囲の増倍層１０３の上に、絶縁層１１０を形成する（第４工程）。例えば、第２工程の後で、ｎ型半導体層１０２の領域を覆うマスクパタンを形成し、この状態で、垂直異方性の高い状態としたスパッタ法により、例えば、ＳｉＯ2を堆積する。この後、上記マスクパタンを剥離（リフトオフ）することで、ｎ型半導体層１０２の周囲の増倍層１０３の上に、ＳｉＯ2からなる絶縁層１１０を形成すればよい。
次に、本発明の実施の形態２について図２を参照して説明する。実施の形態２では、前述した実施の形態１のアバランシェフォトダイオードの製造方法において、更に、図２に示すように、ｎ型半導体層１０２の周囲の増倍層１０３の上に、絶縁層１１０を形成する（第４工程）。例えば、第２工程の後で、ｎ型半導体層１０２の領域を覆うマスクパタンを形成し、この状態で、垂直異方性の高い状態としたスパッタ法により、例えば、ＳｉＯ2を堆積する。この後、上記マスクパタンを剥離（リフトオフ）することで、ｎ型半導体層１０２の周囲の増倍層１０３の上に、ＳｉＯ2からなる絶縁層１１０を形成すればよい。
実施の形態２によれば、絶縁層１１０を備えるので、動作温度における熱励起に伴う素子側面への電子チャネルの形成が、抑制できるようになる。
前述したように、アバランシェフォトダイオードでは、第１電極１０８と第２電極１０９との間に印加する電圧を、０Ｖから逆電圧となるように大きくしていくことで動作させる。動作状態において、光吸収層１０５において生成されたフォトキャリアがドリフト移動を始めると、光吸収層１０５で生じた電子は、ｎ型半導体層１０２に向かって移動し、光吸収層１０５で生じた正孔は、ｐ型半導体層１０６に向かって移動する。
実施の形態２においても、ｎ型半導体層１０２は増倍層１０３（電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６）より小さい面積としている。従って、実施の形態２においても、前述した実施の形態１と同様に、電子はｎ型半導体層１０２に向かって移動することになり、側面暗電流を抑制することが可能となる。ただし、実施の形態１の構成では、動作温度における熱励起に伴う素子側面への電子チャネルの形成は抑制できない。
これに対し、実施の形態２では、ｎ型半導体層１０２の周囲の増倍層１０３の上（テラス）の部分に、誘電体（例えばＳｉＯ2）からなる絶縁層１１０を形成している。例えば、ＳｉＯ2は、Ｓｉに対して非常に小さい界面準位しか形成しないことが知られており、ＳｉＯ2との界面において、Ｓｉのフェルミレベルはほぼミッドギャップにピニングされる。この結果、ＳｉＯ2とＳｉとの界面では、キャリアの蓄積は生じにくい。これは、同箇所を電気的に他の箇所と分離することで、光吸収層１０５の側面に生じた電子が、ｎ型半導体層１０２へ流入することを抑制するばかりでなく、長期動作においても界面の電気特性が劣化しにくいという特徴につながる。すなわち、実施の形態２の構成とすることで、暗電流を抑制するばかりでなく、素子動作の長期信頼性に寄与するものとなる。
［実施の形態３］
次に、本発明の実施の形態３について図３Ａ，図３Ｂを参照して説明する。実施の形態３では、前述した実施の形態２のアバランシェフォトダイオードにおいて、厚さ方向に、光吸収層１０５のｐ型半導体層１０６ａの側に、ｐ型の領域を形成する。このように、実施の形態３では、光吸収層１０５のｐ型半導体層１０６ａの側に、ｐ型の領域を形成する工程を更に備える。実施の形態３では、図３Ａに示すように、光吸収層１０５は、ｐ型半導体層１０６ａの側の領域のｐ型光吸収層１０５ａと、アンドープの光吸収層１０５ｂとから構成されたものとなる。光吸収層１０５は、ｐ型光吸収層１０５ａと光吸収層１０５ｂとの積層構造から構成されたものとなる。
次に、本発明の実施の形態３について図３Ａ，図３Ｂを参照して説明する。実施の形態３では、前述した実施の形態２のアバランシェフォトダイオードにおいて、厚さ方向に、光吸収層１０５のｐ型半導体層１０６ａの側に、ｐ型の領域を形成する。このように、実施の形態３では、光吸収層１０５のｐ型半導体層１０６ａの側に、ｐ型の領域を形成する工程を更に備える。実施の形態３では、図３Ａに示すように、光吸収層１０５は、ｐ型半導体層１０６ａの側の領域のｐ型光吸収層１０５ａと、アンドープの光吸収層１０５ｂとから構成されたものとなる。光吸収層１０５は、ｐ型光吸収層１０５ａと光吸収層１０５ｂとの積層構造から構成されたものとなる。
また、実施の形態３では、転写基板１０７ａを、ＧａＡｓから構成し、ｐ型半導体層１０６ａを、ｐ型のＧａＡｓから構成する。この場合、まず、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５を成長基板（不図示）の上に形成する。なお、電界制御層１０４の上にＧｅを堆積して光吸収層１０５を形成した後、この表面側より所定深さまでｐ型不純物を導入することで、ｐ型光吸収層１０５ａを形成する。一方、ｐ型半導体層１０６ａを転写基板１０７ａの上に形成する。この後、光吸収層１０５（ｐ型光吸収層１０５ａ）にｐ型半導体層１０６ａを貼り合わせ、成長基板を除去する。
実施の形態３では、第１工程は、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５をこれらの順に成長基板の上に形成する工程と、ｐ型半導体層１０６ａを転写基板１０７ａの上に形成する工程とを含む。また、第２工程は、ｐ型半導体層１０６ａを光吸収層１０５（ｐ型光吸収層１０５ａ）に貼り合わせることで、成長基板の上に形成したｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５を転写基板１０７ａに転写する工程と、 ｐ型半導体層１０６ａを光吸収層１０５（ｐ型光吸収層１０５ａ）に貼り合わせた後で成長基板を除去する工程とを含む。
このようにして、転写基板１０７ａの上に、ｐ型半導体層１０６ａ、光吸収層１０５、電界制御層１０４、増倍層１０３、ｎ型半導体層１０２が積層された後、ｎ型半導体層１０２を、増倍層１０３より小さい面積に加工する。また、光吸収層１０５、電界制御層１０４、増倍層１０３を所定の形状のメサ１２１に加工する。このようにして素子構造を形成した後、図３Ａに示すように、ｎ型半導体層１０２の上に、まず、第１電極１０８を形成する。また、増倍層１０３を含むメサ１２１の周囲のｐ型半導体層１０６ａの上に、第２電極１０９を形成する。また、ｎ型半導体層１０２の周囲の増倍層１０３の上に、絶縁層１１０を形成する。
上述した構成の実施の形態３では、第１電極１０８と第２電極１０９との間に印加する電圧を、０Ｖから逆電圧となるように大きくしていくことで動作させると、まず、電界制御層１０４の空乏化を伴いながら、増倍層１０３の電界強度が上昇していく。電界制御層１０４が完全空乏化する電圧よりも印加電圧が大きくなると、アンドープの光吸収層１０５ｂに電界が生じ始め、光吸収層１０５ｂにおいて生成されたフォトキャリアは、ドリフト移動を始める。また、ｐ型光吸収層１０５ａで生じたフォトキャリアのうち、電子は拡散移動し、正孔は誘電緩和時間をもってｐ型半導体層１０６ａへと移動する。
ところで、Ｓｉ／Ｇｅ系のアバランシェフォトダイオードにおいては、その層構成の自由度は必ずしも高くない。例えばＩＩＩ−Ｖ族半導体においては、ＭＩＣ（Maximum induced current）構造と呼ばれる、光吸収層における高速性と高感度性を両立する構造が知られている（非特許文献３）。これは、ｐ型半導体層側から見て、比較的ワイドギャップの材料からなる拡散防止層、ｐ型光吸収層、アンドープ光吸収層をこの順に組み合わせたものである。ｐ型光吸収層におけるフォトキャリアは、基本的には電子のみが有効キャリアとなり、拡散機構によって電荷輸送されるが、ワイドギャップ材料からなる拡散防止層によって電子がｐ型半導体層方向へ逆流することを防いでいる。
しかしＳｉ／Ｇｅ系で光吸収層を形成する場合、Ｓｉ，Ｇｅ、およびＳｉＧｅ混晶のいずれの材料形態であっても、伝導帯のエネルギー位置はほとんど変化しないことが知られている。これはすなわち、Ｓｉ／Ｇｅ系の材料では、上記のＭＩＣ光吸収層構造を形成しようとしても、拡散防止層を形成することができないことを意味している。拡散防止層が無い場合、ｐ型光吸収層で発生した電子は、ｐ型半導体層側にも拡散移動し、有効キャリアとして取り出すことができないため、感度の低下につながる。
これに対し、実施の形態３では、比較的ワイドギャップなＩＩＩ−Ｖ族化合物半導体からｐ型半導体層１０６ａを構成することで、ＳｉＧｅ系のアバランシェフォトダイオードであってもＭＩＣ構造の光吸収層１０５を実現し、高速高感度化を可能としている。
実施の形態３におけるアバランシェフォトダイオードのバンド構造を図３Ｂに示す。実施の形態３においては、ｐ型半導体層１０６ａが拡散防止層を兼ねている。Ｇｅと比べて、ＧａＡｓはより高エネルギー側に伝導帯端が位置するため、ｐ型光吸収層１０５ａで生じた電子は、ｐ型半導体層１０６ａ側には拡散せず、選択的に増倍層１０３方向へと拡散移動する。
更に、ＧａＡｓは、Ｓｉと比較してより高濃度のドーピングが可能である。このため、一般的なＳｉ系のアバランシェフォトダイオードと比較して、実施の形態３のアバランシェフォトダイオードは、素子抵抗を低減することができる。このように、実施の形態３によれば、アバランシェフォトダイオードの暗電流を低減し、素子動作の長期信頼性を確保することが可能となり、更に高速高感度性が得られるようになる。
［実施の形態４］
次に、本発明の実施の形態４について図４を参照して説明する。実施の形態４では、前述した実施の形態１において、転写基板１０７の上に、金属層１１１を形成し、この上に、ｐ型半導体層１０６を設ける。まず、前述した実施の形態１と同様に、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６を、成長基板（不図示）の上に形成する。一方で、転写基板１０７の上に、厚さ２０ｎｍのＴｉ層と厚さ４００ｎｍのＡｕ層からなる金属層１１１を形成する。例えば、スパッタ法や真空蒸着法などにより、所定の金属を堆積すればよい。
次に、本発明の実施の形態４について図４を参照して説明する。実施の形態４では、前述した実施の形態１において、転写基板１０７の上に、金属層１１１を形成し、この上に、ｐ型半導体層１０６を設ける。まず、前述した実施の形態１と同様に、ｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６を、成長基板（不図示）の上に形成する。一方で、転写基板１０７の上に、厚さ２０ｎｍのＴｉ層と厚さ４００ｎｍのＡｕ層からなる金属層１１１を形成する。例えば、スパッタ法や真空蒸着法などにより、所定の金属を堆積すればよい。
次いで、成長基板の上に形成したｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５、ｐ型半導体層１０６を、金属層１１１が形成されている転写基板１０７に転写する。例えば、ｐ型半導体層１０６を金属層１１１に貼り合わせ、この後、成長基板を除去する。
このようにして、転写基板１０７の上に、金属層１１１を介してｐ型半導体層１０６、光吸収層１０５、電界制御層１０４、増倍層１０３、ｎ型半導体層１０２が積層された後、ｎ型半導体層１０２を、増倍層１０３より小さい面積に加工する。また、実施の形態４では、ｐ型半導体層１０６、光吸収層１０５、電界制御層１０４、増倍層１０３を所定の形状のメサ１２１に加工する。このようにして素子構造を形成した後、図４に示すように、ｎ型半導体層１０２の上に、第１電極１０８を形成し、増倍層１０３を含むメサ１２１の周囲の金属層１１１の上に、第２電極１０９を形成する。また、ｎ型半導体層１０２の周囲の増倍層１０３の上に、絶縁層１１０を形成する。
実施の形態４では、第２工程が、転写基板１０７の上に金属層１１１を形成する工程と、成長基板の上に形成したｎ型半導体層１０２、増倍層１０３、電界制御層１０４、光吸収層１０５を、金属層１１１を形成した転写基板１０７に転写する工程とを含む。実施の形態４のアバランシェフォトダイオードは、転写基板１０７とｐ型半導体層１０６との間に形成された金属層１１１を更に備えるものとなる。
上述した構成の実施の形態４でも、第１電極１０８と第２電極１０９との間に印加する電圧を、０Ｖから逆電圧となるように大きくしていくことで動作させると、まず、電界制御層１０４の空乏化を伴いながら、増倍層１０３の電界強度が上昇していく。電界制御層１０４が完全空乏化する電圧よりも印加電圧が大きくなると、光吸収層１０５に電界が生じ始め、光吸収層１０５において生成されたフォトキャリアは、ドリフト移動を始める。
上述したようにアバランシェフォトダイオード内で生じた電子は、ｎ型半導体層１０２を介して第１電極１０８で取り出され、正孔はｐ型半導体層１０６を介して第２電極１０９より取り出される。
ここで、一般的にＳｉやＧｅなどの半導体材料において、ｐ型とした場合のシート抵抗は、ｎ型とした場合のシート抵抗よりも大きくなる。これは、ｐ型の高濃度ドーピングが困難であること、および正孔の移動度が電子に比べて小さいことに起因する。ここで、実施の形態１〜３の場合では、正孔は、ｐ型半導体層１０６の層厚方向に垂直な方向（転写基板１０７の平面に平行な方向）に移動して第１電極１０８に到達する。この場合、ｐ型半導体層１０６における正孔の抵抗が増大し、ひいては素子抵抗の増大を招く恐れがある。
これに対し、実施の形態４では、正孔電流は、ｐ型半導体層１０６内を、層厚方向に移動し、抵抗の小さい金属層１１１を経由して第２電極１０９より取り出される。このため、実施の形態４では、本質的にｐ型半導体層１０６における抵抗を低減することができ、結果アバランシェフォトダイオードのＣＲ帯域を拡大することができる。
また、金属層１１１の材料を適宜に設定することで、金属層１１１を反射ミラーとして用いることが可能となる。これにより、製造プロセスにおいて、別途に反射ミラーを形成する必要が無く、製造プロセスを増やすことなく、反射ミラーを組み込むことが可能となる。更に、例えば、転写基板１０７に予めレンズの構造を設けておけば、アバランシェフォトダイオードにレンズを集積することが可能となる。このことは、光レシーバを作製する上で、レンズを省略することで部品点数を削減することが可能となり、より容易な光レシーバ実装が可能になる。
以上に説明したように、本発明では、転写基板の側にｐ型半導体層を配置して素子上部にｎ型半導体層を配置し、このｎ型半導体層を増倍層より小さい面積にした。この結果、本発明によれば、Ｓｉ系のアバランシェフォトダイオードにおいて、側面暗電流の発生を抑制することができるようになる。また、本発明によれば、素子動作の長期信頼性が確保可能となり、更に素子抵抗を低減することでＣＲ帯域を拡大することができ、アバランシェフォトダイオードの高速化が実現できる。
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、増倍層や光吸収層、電界制御層は、ＳｉとＧｅの混晶から構成してもよいことは言うまでもない。
また、転写基板は、例えば光導波路を形成する目的で、よく知られたＳＯＩ（Silicon on insulator）基板を利用してもよい。また、転写基板は、放熱効率を極限まで高める目的でダイアモンドから構成してもよい。このようにすることで、アバランシェフォトダイオードの内部の温度上昇を抑えることが可能となり、素子性能を向上することができる。また、転写基板をＳｉＣから構成すれば、一定の放熱性の向上と低コスト化を両立できることは言うまでもない。また、転写基板に対する転写における接合方法についても、フュージョン接合や表面活性化法、原子拡散法、金属接合など様々な接合方法が適用可能であり、これら接合方法によって本発明の一般性が失われることは無い。
１０１…成長基板、１０２…ｎ型半導体層、１０３…増倍層、１０４…電界制御層、１０５…光吸収層、１０６…ｐ型半導体層、１０７…転写基板、１０８…第１電極、１０９…第２電極、１２１…メサ。
Claims (10)
- 転写基板の上に形成されたｐ型の半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上に形成されたゲルマニウムからなる光吸収層と、
前記光吸収層の上に形成されたｐ型の半導体からなる電界制御層と、
前記電界制御層の上に形成されたシリコンからなる増倍層と、
前記増倍層の上に形成されたｎ型のシリコンからなるｎ型半導体層と
を備えるアバランシェフォトダイオードの製造方法であって、
前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を成長基板の上に形成する第１工程と、
前記成長基板の上に形成した前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する第２工程と、
前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写した後で、前記ｎ型半導体層を前記増倍層より小さい面積に加工する第３工程と
を備えることを特徴とするアバランシェフォトダイオードの製造方法。 - 請求項１記載のアバランシェフォトダイオードの製造方法において、
前記第１工程は、前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層、前記ｐ型半導体層をこれらの順に前記成長基板の上に形成し、
前記第２工程は、
前記ｐ型半導体層を前記転写基板に貼り合わせることで、前記成長基板の上に形成した前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する工程と、
前記ｐ型半導体層を前記転写基板に貼り合わせた後で前記成長基板を除去する工程とを含む
ことを特徴とするアバランシェフォトダイオードの製造方法。 - 請求項１記載のアバランシェフォトダイオードの製造方法において、
前記第１工程は、
前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層をこれらの順に前記成長基板の上に形成する工程と、
前記ｐ型半導体層を前記転写基板の上に形成する工程とを含み、
前記第２工程は、
前記ｐ型半導体層を前記光吸収層に貼り合わせることで、前記成長基板の上に形成した前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を前記転写基板に転写する工程と、
前記ｐ型半導体層を前記光吸収層に貼り合わせた後で前記成長基板を除去する工程とを含む
ことを特徴とするアバランシェフォトダイオードの製造方法。 - 請求項１〜３のいずれか１項に記載のアバランシェフォトダイオードの製造方法において、
前記ｎ型半導体層を前記増倍層より小さい面積に加工した後で、前記ｎ型半導体層の周囲の前記増倍層の上に絶縁層を形成する第４工程を更に備えることを特徴とするアバランシェフォトダイオードの製造方法。 - 請求項１〜４のいずれか１項に記載のアバランシェフォトダイオードの製造方法において、
前記光吸収層の前記ｐ型半導体層の側にｐ型の領域を形成する工程を更に備えることを特徴とするアバランシェフォトダイオードの製造方法。 - 請求項１〜５のいずれか１項に記載のアバランシェフォトダイオードの製造方法において、
前記第２工程は、
前記転写基板の上に金属層を形成する工程と、
前記成長基板の上に形成した前記ｎ型半導体層、前記増倍層、前記電界制御層、前記光吸収層を、前記金属層を形成した前記転写基板に転写する工程と
を含むことを特徴とするアバランシェフォトダイオードの製造方法。 - 基板の上に形成されたｐ型の半導体からなるｐ型半導体層と、
前記ｐ型半導体層の上に形成されたゲルマニウムからなる光吸収層と、
前記光吸収層の上に形成されたｐ型の半導体からなる電界制御層と、
前記電界制御層の上に形成されたシリコンからなる増倍層と、
前記増倍層の上に形成され、ｎ型のシリコンからなり、前記増倍層より面積が小さいｎ型半導体層と
を備えることを特徴とするアバランシェフォトダイオード。 - 請求項７記載のアバランシェフォトダイオードにおいて、
前記ｎ型半導体層の周囲の前記増倍層の上に形成された絶縁層を更に備えることを特徴とするアバランシェフォトダイオード。 - 請求項７または８記載のアバランシェフォトダイオードにおいて、
前記光吸収層は、前記ｐ型半導体層の側にｐ型の領域を含むことを特徴とするアバランシェフォトダイオード。 - 請求項７〜９のいずれか１項に記載のアバランシェフォトダイオードにおいて、
前記基板と前記ｐ型半導体層との間に形成された金属層を更に備えることを特徴とするアバランシェフォトダイオード。
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