JPWO2018216440A1 - Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板 - Google Patents

Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板 Download PDF

Info

Publication number
JPWO2018216440A1
JPWO2018216440A1 JP2018548010A JP2018548010A JPWO2018216440A1 JP WO2018216440 A1 JPWO2018216440 A1 JP WO2018216440A1 JP 2018548010 A JP2018548010 A JP 2018548010A JP 2018548010 A JP2018548010 A JP 2018548010A JP WO2018216440 A1 JPWO2018216440 A1 JP WO2018216440A1
Authority
JP
Japan
Prior art keywords
main surface
substrate
particles
compound semiconductor
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018548010A
Other languages
English (en)
Other versions
JP6477990B1 (ja
Inventor
新也 藤原
新也 藤原
知顕 三好
知顕 三好
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Application granted granted Critical
Publication of JP6477990B1 publication Critical patent/JP6477990B1/ja
Publication of JPWO2018216440A1 publication Critical patent/JPWO2018216440A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/42—Gallium arsenide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

ＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下または粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。エピ層付ＩＩＩ−Ｖ族化合物半導体基板であるエピ層付ＩｎＰ基板は、上記ＩｎＰ基板と、ＩｎＰ基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さ０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下または等面積円径が０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下で含む。これにより、主表面上に成長されるエピタキシャル層の欠陥を低減できるＩＩＩ−Ｖ族化合物半導体基板およびエピ層付ＩＩＩ−Ｖ族化合物半導体基板が提供される。

Description

本発明は、ＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板に関する。本出願は、２０１７年５月２６日出願の国際出願ＰＣＴ／ＪＰ２０１７／０１９７２２号に基づく優先権を主張し、上記国際出願に記載された全ての記載内容を援用するものとする。
リン化インジウム基板、ヒ化ガリウム基板などのＩＩＩ−Ｖ族化合物半導体基板は、半導体デバイスの基板と好適に用いられており、その主表面上に高品質のエピタキシャル層を成長させて高特性の半導体デバイスを得るために、主表面の清浄が求められている。
特開２０１０−２４８０５０号公報（特許文献１）は、インジウムリン基板（ＩｎＰ基板）を準備する工程と、インジウムリン基板を硫酸過水で洗浄する工程と、硫酸過水で洗浄する工程後に、インジウムリン基板をリン酸で洗浄する工程と、を備えたインジウムリン基板の製造方法を開示する。さらに、表面を有するインジウムリン基板であって、上記表面において、硫酸イオンの濃度が０．６ｎｇ／ｃｍ2以下であり、かつ硫黄以外と結合している酸素の濃度および炭素の濃度が４０ａｔｏｍｉｃ％以下であるインジウムリン基板を開示する。
国際公開第２０１２／１５７４７６号（特許文献２）は、少なくとも１主面が鏡面研磨されたＧａＡｓ、ＩｎＰ、ＧａＰなどの化合物半導体基板であって、該鏡面研磨面が水素（Ｈ）、炭素（Ｃ）及び酸素（Ｏ）を含む有機物で被覆された化合物半導体基板を開示する。
特開２０１０−２４８０５０号公報 国際公開第２０１２／１５７４７６号
本開示の第１の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、リン化インジウム基板（ＩｎＰ基板）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含む。
本開示の第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、リン化インジウム基板（ＩｎＰ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。
本開示の第３の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ−Ｖ族化合物半導体基板は、第１の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、上記ＩＩＩ−Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のライトポイントディフェクト（ＬＰＤ）を１０個／ｃｍ2以下で含む。
本開示の第４の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ−Ｖ族化合物半導体基板は、第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、上記ＩＩＩ−Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のライトポイントディフェクト（ＬＰＤ）を３０個／ｃｍ2以下で含む。
本開示の第５の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、導電性ヒ化ガリウム基板（導電性ＧａＡｓ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含む。
本開示の第６の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ−Ｖ族化合物半導体基板は、第５の態様のＩＩＩ−Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、上記ＩＩＩ−Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクト（ＬＰＤ）を５個／ｃｍ2以下で含む。
本開示の第７の態様にかかるエピタキシャル層（エピ層）付ＩＩＩ−Ｖ族化合物半導体基板は、ＩＩＩ−Ｖ族化合物半導体基板と、上記ＩＩＩ−Ｖ族化合物半導体基板の上記主表面上に配置されたエピタキシャル層と、を含み、上記ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性ヒ化ガリウム基板（半絶縁性ＧａＡｓ基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、上記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクト（ＬＰＤ）を１０個／ｃｍ2以下で含む。
図１は、半絶縁性ＩｎＰ基板（Ｆｅドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付半絶縁性ＩｎＰ基板（Ｆｅドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図２は、導電性ＩｎＰ基板（Ｓドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図３は、導電性ＩｎＰ基板（Ｓｎドープ）の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓｎドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．２４μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図４は、半絶縁性ＩｎＰ基板（Ｆｅドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付半絶縁性ＩｎＰ基板（Ｆｅドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図５は、導電性ＩｎＰ基板（Ｓドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係をの一例示すグラフである。 図６は、導電性ＩｎＰ基板（Ｓｎドープ）の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＩｎＰ基板（Ｓｎドープ）のエピ層の主表面における１ｃｍ2当たりの等面積円径０．１３６μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図７は、ＩＩＩ−Ｖ族化合物半導体基板の主表面における内周部と外周部の一例を示す概略平面図である。 図８は、ＩｎＰ基板の製造方法の一例を示すフローチャートである。 図９は、ＩＩＩ−Ｖ族化合物半導体基板の洗浄方法の一例を示す模式図である。 図１０は、導電性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付導電性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径１８μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１１は、導電性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付導電性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径３．０μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１２は、半絶縁性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．１９μｍ以上のパーティクル個数とエピ層付半絶縁性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径１８μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１３は、半絶縁性ＧａＡｓ基板の主表面における１ｃｍ2当たりの等面積円径０．０７９μｍ以上のパーティクル個数とエピ層付半絶縁性ＧａＡｓ基板のエピ層の主表面における１ｃｍ2当たりの等面積円径３．０μｍ以上のＬＰＤ個数との関係の一例を示すグラフである。 図１４は、導電性ＧａＡｓ基板および半絶縁性ＧａＡｓ基板の製造方法の一例を示すフローチャートである。
［本開示が解決しようとする課題］
特開２０１０−２４８０５０号公報（特許文献１）に開示されたインジウムリン基板は、その表面における硫酸イオンの濃度が０．６ｎｇ／ｃｍ2以下かつ硫黄以外と結合している酸素の濃度および炭素の濃度が４０ａｔｏｍｉｃ％以下と不純物の濃度が低減されているものの、その上に成長されるエピタキシャル層の欠陥が多くなる場合があるという問題点があった。
国際公開第２０１２／１５７４７６号に開示された化合物半導体基板は、鏡面研磨面における不純物を低く維持できるものの、その上に成長されるエピタキシャル層の欠陥が多くなる場合があるという問題点があった。
そこで、上記の問題点を解決して、主表面上に成長されるエピタキシャル層の欠陥を低減できる主表面上の不純物が少ないすなわち主表面が清浄なＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板を提供することを目的とする。
［本開示の効果］
本開示によれば、主表面上に成長されるエピタキシャル層の欠陥を低減できる主表面上の不純物が少ないすなわち主表面が清浄なＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板を提供することができる。
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。
［１］本発明の第１の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板、以下同じ）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含む。これにより、ＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
［２］本発明の第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、ＩｎＰ基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含む。これにより、ＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
［３］第１の態様または第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板（半絶縁性リン化インジウム基板、以下同じ）であって、主表面は保護膜で被覆され得る。これにより、半絶縁性ＩｎＰ基板の主表面が清浄に維持される。すなわち、主表面が保護膜により被覆された半絶縁性ＩｎＰ基板は、１年間保管後であっても、保管後のＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
［４］第１の態様または第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板であって、保護膜は界面活性剤を含むことができる。これにより、半絶縁性ＩｎＰ基板の主表面がより清浄に維持される。
［５］第１の態様または第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）は、半絶縁性ＩｎＰ基板であって、保護膜は０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主表面がより清浄に維持される。
［６］第１の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、半絶縁性ＩｎＰ基板であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
［７］第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、半絶縁性ＩｎＰ基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することができる。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
［８］本発明の第３の態様にかかるエピ層付ＩＩＩ−Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板、以下同じ）は、第１の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）を１０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板が得られる。
［９］本発明の第４の態様にかかるエピ層付ＩＩＩ−Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板）は、第２の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）を３０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板が得られる。
［１０］本発明の第５の態様にかかるＩＩＩ−Ｖ族化合物半導体基板は、導電性ＧａＡｓ基板（導電性ヒ化ガリウム基板、以下同じ）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含む。これにより、ＩＩＩ−Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
［１１］本発明の第６の態様にかかるエピ層付ＩＩＩ−Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板）は、第５の態様にかかるＩＩＩ−Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）を５個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付導電性ＧａＡｓ基板が得られる。
［１２］本発明の第６の態様にかかるエピ層付ＩＩＩ−Ｖ族化合物半導体基板（エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板）は、ＩＩＩ−Ｖ族化合物半導体基板と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性ＧａＡｓ基板（半絶縁性ヒ化ガリウム基板、以下同じ）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩＩＩ族化合物半導体基板（すなわちエピ層付ｉ−ＧａＡｓ基板）が得られる。
［本発明の実施形態の詳細］
≪実施形態１≫
＜ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のＩＩＩ−Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板）であって、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下好ましくは０．１１個／ｃｍ2以下で含む。本実施形態のＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数が０．２２個／ｃｍ2以下と少ないため、ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。
ここで、パーティクルとは、ウエハ（基板および／またはエピタキシャル層を含む板状のもの）の主表面上に付着している微粒子をいう。主表面における１ｃｍ2当たりのパーティクルの個数は、暗室内の集光灯下でウエハの主表面上に観察される光散乱輝点、すなわちＬＰＤ（ライトポイントディフェクト）で評価する。また、欠陥とは、ウエハの主表面上におけるＬＰＤをいい、暗室内の集光灯下でウエハの主表面上に観察される光散乱輝点で評価する。また、エピタキシャル層とは、基板の主表面上にエピタキシャル成長させることにより形成される層をいう。
本発明者らは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要なＩｎＰ基板の主表面の種々の特性を検討した。図１〜図３に示すように、ＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルの単位面積当たりの個数と、そのＩｎＰ基板の主表面上に配置されるピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径が０．２４μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、ＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を０．２２個／ｃｍ2以下（好ましくは０．１１個／ｃｍ2以下）とすることにより、ＩｎＰ基板上に配置されるエピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
ここで、ＩｎＰ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
また、ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルおよびエピタキシャル層の主表面上における等面積円径が０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４８８ｎｍのアルゴンイオンレーザを用いて測定する。測定装置としては、たとえば、テンコール社製サーフスキャン６２２０などが挙げられる。
また、図７を参照して、ＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の主表面における粒径が０．１９μｍ以上のパーティクルは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
本実施形態のＩｎＰ基板は、基板内に不純物原子が添加されていてもよい。すなわち、導電性を低くするためにＦｅ（鉄）原子が添加された半絶縁性ＩｎＰ基板であってもよく、導電性を高くするためにＳ（イオウ）原子および／またはＳｎ（スズ）原子が添加された導電性ＩｎＰ基板であってもよい。ここで、半絶縁性ＩｎＰ基板とはたとえば比抵抗が１×１０7Ω・ｃｍ以上５×０8Ω・ｃｍ以下のＩｎＰ基板をいい、導電性ＩｎＰ基板とはたとえば比抵抗が１Ω・ｃｍ以下のＩｎＰ基板をいう。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板においては、上記主表面は、保護膜で被覆されていることが好ましい。これにより、主表面へのパーティクルおよび／または不純物原子の付着が抑制され、主表面が清浄に維持される。
上記保護膜は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、界面活性剤を含むことが好ましい。また、界面活性剤は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄がより維持される観点から、非イオン性界面活性剤であることが好ましい。非イオン性界面活性剤としては、分子量７００〜２０００のポリオキシアルキレンアルキルエーテル、ポリオキシエチレンアルキルエーテル、ポリオキシエチレンアルキルフェニルエーテルなどの高級アルコール系またはアルキルフェノール系、蔗糖脂肪酸塩／エステル、ソルビタン脂肪酸エステル、ポリオキシエチレンソルビタン脂肪酸エステル、ポリオキシエチレン脂肪酸エステル、アルカノールアミドなどの脂肪酸系などが好適に挙げられる。
保護膜の厚さは、保護膜が主表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、０．３ｎｍ以上が好ましく、０．５ｎｍ以上がより好ましい。また、主表面のくもりを抑制する観点から、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ−１０１）により測定する。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板において、その主表面が保護膜により被覆されることにより、１年間の保管後の半絶縁性ＩｎＰ基板であっても、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板は、主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することが好ましい。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
＜ＩＩＩ−Ｖ族化合物半導体基板の製造方法＞
図８を参照して、本実施形態のＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の製造方法は、特に制限はないが、本実施形態のＩｎＰ基板を効率よく製造する観点から、ＩｎＰ（リン化インジウム）結晶体を加工することによりＩｎＰ基板（リン化インジウム基板）を形成する加工工程Ｓ１０と、ＩｎＰ基板を研磨する研磨工程Ｓ２０と、研磨されたＩｎＰ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄されたＩｎＰ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。精密洗浄工程Ｓ４０は、粗洗浄されたＩｎＰ基板を硫酸過水で洗浄する硫酸過水洗浄工程Ｓ４１と、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄するリン酸洗浄工程Ｓ４２と、リン酸で洗浄されたＩｎＰ基板を乾燥する乾燥工程Ｓ４３と、を含むことが好ましい。
（加工工程）
まず、加工工程Ｓ１０において、ＩｎＰ結晶体をスライス加工および面取り加工をすることにより、ＩｎＰ基板を形成する。ここで、ＩｎＰ結晶体の製造方法は、特に制限はなく、ＶＢ（垂直ブリッヂマン）法、ＶＧＦ（垂直温度傾斜凝固）法、ＬＥＣ（液体封止型チョクラルスキー）法などが好適に用いられる。
（研磨工程）
次いで、研磨工程Ｓ２０において、ＩｎＰ基板の主表面を研磨する。研磨方法は、特に制限はなく、機械的研磨、機械化学的研磨（ＣＭＰ）、化学的研磨などが好適に用いられる。
（粗洗浄工程）
次いで、粗洗浄工程Ｓ３０において、主表面が研磨されたＩｎＰ基板を粗洗浄する。ここで、粗洗浄とは、主表面に付着した研磨剤、研磨液などを除去するための、アルカリ性溶液による洗浄、フッ化水素酸溶液による洗浄、およびアルカリ性溶液による洗浄をいう。
（精密洗浄工程）
次いで、精密洗浄工程Ｓ４０において、硫酸過水洗浄工程Ｓ４１と、リン酸洗浄工程Ｓ４２と、乾燥工程Ｓ４３と、を行なう。硫酸過水洗浄工程Ｓ４１において、粗洗浄されたＩｎＰ基板を硫酸過水（硫酸と過酸化水素とを含む水溶液）で洗浄する。これにより、粗洗浄によりＩｎＰ基板の主表面に形成された有機膜および酸化膜、ならびに主表面に付着したＳｉ（ケイ素）などを低減できる。リン酸洗浄工程Ｓ４２において、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄する。これにより、硫酸過水洗浄によりＩｎＰ基板の主表面に付着した硫酸由来のＳＯ4 2-、ならびに主表面に残留するＳｉなどを低減できる。硫酸過水洗浄工程Ｓ４１およびリン酸洗浄工程Ｓ４２のそれぞれの洗浄効率を高める観点から、硫酸過水洗浄工程Ｓ４１において硫酸過水による洗浄の後に、リン酸洗浄工程Ｓ４２においてリン酸による洗浄の後に、それぞれ超純水リンスによる洗浄を含むことが好ましい。ここで、超純水リンスに用いられる超純水とは、電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が１００個／Ｌ（リットル）未満の水をいう。乾燥工程Ｓ４３において、リン酸で洗浄されたＩｎＰ基板を乾燥する。乾燥方法は、特に制限はないが、主表面にパーティクルが付着するのを抑制する観点から、スピン乾燥法、ＩＰＡ（イソプロピルアルコール）蒸気乾燥法、温風乾燥法などが好ましい。
図９を参照して、精密洗浄工程Ｓ４０における洗浄方式は、枚葉方式が好ましい。特に、洗浄対象面となる主表面１０ｍを下に向けて枚葉方式で洗浄するフェイスダウン−枚葉方式がより好ましい。具体的には、基板を保持するためのホルダー２１と、ホルダー２１よりも下側に位置する洗浄液タンク２３と、チャンバー２５とを含む洗浄装置２０を用いて、ＩＩＩ−Ｖ族化合物半導体基板１０であるＩｎＰ基板を洗浄対象となる主表面１０ｍを下に向けてホルダー２１に固定し、ホルダー２１によりＩＩＩ−Ｖ族化合物半導体基板１０を回転させながらかつ洗浄液タンク２３を移動させながら、主表面１０ｍの下側から洗浄液Ｃを主表面１０ｍに供給して洗浄する。かかる洗浄方式によれば、主表面１０ｍが下を向いていることから、上から降下するパーティクルの付着を防止することができるとともに、主表面１０ｍに付着していたパーティクルは重力により落下して再付着しないため、主表面１０ｍにおけるパーティクルを著しく低減できる。かかる洗浄方式により、ＩＩＩ−Ｖ族化合物半導体基板１０であるＩｎＰ基板の主表面１０ｍにおける粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下、好ましくは０．１１個／ｃｍ2以下とすることができる。
また、図７を参照して、ＩＩＩ−Ｖ族化合物半導体基板１０であるＩｎＰ基板の主表面１０ｍにおける粒径が０．１９μｍ以上のパーティクルは、同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。
精密洗浄工程Ｓ４０における従来の洗浄方式は、カセットに複数のＩｎＰ基板をそれらの主表面が水平面に対して垂直になるように入れて洗浄槽に浸漬するバーティカル−バッチ方式である。かかるバーティカル−バッチ方式によると、カセットおよび／またはＩｎＰ基板からの汚染の持ち込みが多いため、洗浄後のＩｎＰ基板の主表面におけるパーティクルが多いという問題があり、かかる問題の解消が困難である。
本実施形態のＩｎＰ基板の製造方法は、上記の加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０、および精密洗浄工程Ｓ４０を含むことにより、主表面におけるパーティクルが著しく低減されたＩｎＰ基板を効率よく製造することができる。
（保護膜形成工程）
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法は、半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＩｎＰ基板の主表面の清浄を維持することができる。すなわち、半絶縁性ＩｎＰ基板の主表面が保護膜により被覆されることにより、１年間の保管後であっても、当該半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
保護膜の形成方法は、特に制限はないが、均一な保護膜を効率よく形成する観点から、国際公開第２０１２／１５７４７６号に記載のように、通常のバッチ方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を保護膜を形成する液体（たとえば界面活性剤を含む水溶液）に浸漬した後、スピン乾燥する方法、または、通常の枚葉方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から保護膜を形成する液体を主表面に供給することにより回転塗布する方法が好ましい。
≪実施形態２≫
＜ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のＩＩＩ−Ｖ族化合物半導体基板は、ＩｎＰ基板（リン化インジウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下好ましくは１５個／ｃｍ2以下で含む。本実施形態のＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板は、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が２０個／ｃｍ2以下と少ないため、ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、パーティクルの意味、主表面における１ｃｍ2当たりのパーティクルの個数の評価、欠陥の意味およびその評価、エピタキシャル層の意味は、実施形態１のＩＩＩ−Ｖ族化合物半導体基板の場合と同様であるため、説明を繰り返さない。
本発明者らは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要なＩｎＰ基板の主表面の種々の特性を検討した。図４〜図６に示すように、ＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの単位面積当たりの個数と、そのＩｎＰ基板の主表面上に配置されるピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、ＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を２０個／ｃｍ2以下（好ましくは１５個／ｃｍ2以下）とすることにより、ＩｎＰ基板上に配置されるエピタキシャル層の厚さが０．３μｍのときの主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数を３０個／ｃｍ2以下（好ましくは２０個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
ここで、ＩｎＰ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
また、ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルおよびエピタキシャル層の主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ−１０などが挙げられる。
ここで、実施形態１のＩｎＰ基板においては、波長４８８ｎｍのアルゴンイオンレーザを用いて、主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を評価する。これに対して、実施形態２のＩｎＰ基板においては、波長４０５ｎｍの半導体レーザを用いて、主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を評価する。すなわち、実施形態２のＩｎＰ基板においては、実施形態１のＩｎＰ基板に比べて、より小さい粒径のパーティクルをも評価対象としているため、基板の主表面の清浄さがより精密に評価される。
また、図７を参照して、ＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の主表面における粒径が０．０７９μｍ以上のパーティクルは、ＩｎＰ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
本実施形態のＩｎＰ基板は、基板内に不純物原子が添加されていてもよい。すなわち、導電性を低くするためにＦｅ（鉄）原子が添加された半絶縁性ＩｎＰ基板であってもよく、導電性を高くするためにＳ（イオウ）原子および／またはＳｎ（スズ）原子が添加された導電性ＩｎＰ基板であってもよい。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板においては、上記主表面は、保護膜で被覆されていることが好ましい。これにより、主表面へのパーティクルおよび／または不純物原子の付着が抑制され、主表面が清浄に維持される。
上記保護膜は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、界面活性剤を含むことが好ましい。ここで、界面活性剤は、特に制限はないが、表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄がより維持される観点から、非イオン性界面活性剤であることが好ましい。非イオン性界面活性剤としては、分子量７００〜２０００のポリオキシアルキレンアルキルエーテル、ポリオキシエチレンアルキルエーテル、ポリオキシエチレンアルキルフェニルエーテルなどの高級アルコール系またはアルキルフェノール系、蔗糖脂肪酸塩／エステル、ソルビタン脂肪酸エステル、ポリオキシエチレンソルビタン脂肪酸エステル、ポリオキシエチレン脂肪酸エステル、アルカノールアミドなどの脂肪酸系などが好適に挙げられる。
保護膜の厚さは、保護膜が主表面へのパーティクルおよび／または不純物原子の付着をより抑制することにより主表面の清浄をより維持する観点から、０．３ｎｍ以上が好ましく、０．５ｎｍ以上がより好ましい。また、主表面のくもりを抑制する観点から、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ−１０１）により測定する。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板において、その主表面が保護膜により被覆されることにより、１年間の保管後の半絶縁性ＩｎＰ基板であっても、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板は、主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、主表面は保護膜で被覆され、保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有することが好ましい。これにより、半絶縁性ＩｎＰ基板の主面上に配置されるエピタキシャル層の欠陥をより低減できる。
＜ＩＩＩ−Ｖ族化合物半導体基板の製造方法＞
図８を参照して、本実施形態のＩＩＩ−Ｖ族化合物半導体基板であるＩｎＰ基板の製造方法は、特に制限はないが、本実施形態のＩｎＰ基板を効率よく製造する観点から、ＩｎＰ（リン化インジウム）結晶体を加工することによりＩｎＰ基板（リン化インジウム基板）を形成する加工工程Ｓ１０と、ＩｎＰ基板を研磨する研磨工程Ｓ２０と、研磨されたＩｎＰ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄されたＩｎＰ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。精密洗浄工程Ｓ４０は、粗洗浄されたＩｎＰ基板を硫酸過水で洗浄する硫酸過水洗浄工程Ｓ４１と、硫酸過水で洗浄されたＩｎＰ基板をリン酸で洗浄するリン酸洗浄工程Ｓ４２と、リン酸で洗浄されたＩｎＰ基板を乾燥する乾燥工程Ｓ４３と、を含むことが好ましい。本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法は、半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＩｎＰ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＩｎＰ基板の主表面の清浄を維持することができる。
本実施形態のＩｎＰ基板の製造方法における加工工程、研磨工程、粗洗浄工程、および精密洗浄工程は、実施形態１のＩｎＰ基板の製造方法における加工工程、研磨工程、粗洗浄工程、および精密洗浄工程とそれぞれ同様であるため、説明を繰り返さない。また、本実施形態のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法における保護膜形成方法も、実施形態１のＩｎＰ基板のうち半絶縁性ＩｎＰ基板の製造方法における保護膜形成方法と同様であるため、説明を繰り返さない。
≪実施形態３≫
＜エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のエピ層（エピタキシャル層）付ＩＩＩ−Ｖ族化合物半導体基板は、実施形態１のＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）は、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板であり、高特性の半導体デバイスを製造することができる。
本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ−Ｖ族化合物半導体層が好ましい。ＩＩＩ−Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＩｎＰ層、ＩｎxＧａ1-xＡｓyＰ1-y層（０≦ｘ＜１、０＜ｙ≦１）などが好適に挙げられる。
本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、特に制限はないが、高品質のエピタキシャル層を成長させる観点から、液相エピタキシャル成長（ＬＰＥ）法、気相エピタキシャル成長（ＶＰＥ）法などが好適に挙げられる。ＶＰＥ法としては、ハイドライドＶＰＥ法、有機金属気相エピタキシャル（ＭＯＶＰＥ）法、分子線エピタキシャル成長（ＭＢＥ）法などが好適に挙げられる。
≪実施形態４≫
＜エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のエピ層（エピタキシャル層）付ＩＩＩ−Ｖ族化合物半導体基板は、実施形態２のＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）を３０個／ｃｍ2以下（好ましくは２０個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）は、欠陥が低いエピタキシャル層を含むエピ層付ＩｎＰ基板であり、高特性の半導体デバイスを製造することができる。
本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ−Ｖ族化合物半導体層が好ましい。ＩＩＩ−Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＩｎＰ層、ＩｎxＧａ1-xＡｓyＰ1-y層（０≦ｘ＜１、０＜ｙ≦１）などが好適に挙げられる。
本実施形態のエピ層付ＩｎＰ基板において、ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
≪実施形態５≫
＜ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のＩＩＩ−Ｖ族化合物半導体基板は、導電性ＧａＡｓ基板（導電性ヒ化ガリウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下好ましくは０．６個／ｃｍ2以下で含む。本実施形態のＩＩＩ−Ｖ族化合物半導体基板である導電性ＧａＡｓ基板は、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が１．０個／ｃｍ2以下と少ないため、導電性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、導電性ＧａＡｓ基板とは、比抵抗が１Ω・ｃｍ以下のＧａＡｓ基板をいう。また、導電性ＧａＡｓ基板には、電荷を運ぶキャリアが自由電子であるｎ型ＧａＡｓ基板と、電荷を運ぶキャリアが正孔であるｐ型ＧａＡｓ基板とが含まれる。また、パーティクルの意味、主表面における１ｃｍ2当たりのパーティクルの個数の評価、欠陥の意味およびその評価、エピタキシャル層の意味は、実施形態１および実施形態２のＩＩＩ−Ｖ族化合物半導体基板の場合と同様であるため、説明を繰り返さない。
本発明者らは、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層の主表面のＬＰＤを低減するために必要な導電性ＧａＡｓ基板の主表面の種々の特性を検討した。図１１に示すように、導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの単位面積当たりの個数と、その導電性ＧａＡｓ基板の主表面上に配置されるピタキシャル層の厚さが５μｍのときの主表面上における等面積円径が３．０μｍ以上のＬＰＤの単位面積当たりの個数との間に正の相関関係が有ることを見出した。さらに、導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を１．０個／ｃｍ2以下（好ましくは０．６個／ｃｍ2以下）とすることにより、導電性ＧａＡｓ基板板上に配置されるエピタキシャル層の厚さが５μｍのときの主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を５個／ｃｍ2以下（好ましくは４個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。こうして、本実施形態の発明を完成させた。
ここで、導電性ＧａＡｓ基板の主表面におけるパーティクルの粒径とは、ＬＰＤとして測定されるパーティクルの面積と等面積の円の直径を意味する。また、エピタキシャル層の主表面上におけるＬＰＤの等面積円径とは、測定されるＬＰＤの面積と等面積の円の直径を意味する。
また、導電性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ−１０などが挙げられる。エピタキシャル層の主表面上における等面積円径が０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数は、上記集光灯の光源として波長４０５ｎｍの半導体レーザまたは波長４８８ｎｍのアルゴンイオンレーザなどを用いて測定する。測定装置としては、たとえば、トプコン社製ＷＭ−１０またはテンコール社製サーフスキャン６２２０などが挙げられる。
ここで、図１０に示すように、導電性ＧａＡｓ基板について、波長４８８ｎｍのアルゴンイオンレーザを用いて、主表面における粒径０．１９μｍ以上のパーティクルの単位面積（１ｃｍ2）当たりの個数と、その導電性ＧａＡｓ基板の主表面上に配置されるピタキシャル層の厚さが５μｍのときの主表面上における等面積円径が１８μｍ以上のＬＰＤの単位面積（１ｃｍ2）当たりの個数との関係を評価しても、両者には相間関係は見られない。すなわち、上記の方法によっては、導電性ＧａＡｓ基板の主表面の清浄さを評価することが困難である。
また、図７を参照して、ＩＩＩ−Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の主表面における粒径が０．０７９μｍ以上のパーティクルは、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層の欠陥を均一に低減する観点から、主表面上に同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）の全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。ここで、主表面において、内周部Ｐ１とは中心の円状部分をいい、外周部Ｐ２とは内周部を取り囲む環状部分をいい、内周部Ｐ１の面積と外周部Ｐ２の面積とが等しい。また、パーティクルが主表面の同心円状に分布するとは、主表面の同心円上のパーティクルの存在確率が同等であることを意味する。
本実施形態の導電性ＧａＡｓ基板は、基板内に導電性を付与する不純物原子が添加されていてもよい。このような不純物原子は、特に制限はなく、たとえば、ｎ型の導電性を付与するドナードーパントとしてＳｉ（シリコン）原子、Ｔｅ（テルル）原子などが挙げられ、ｐ型の導電性を付与するアクセプタードーパントとしてＺｎ（亜鉛）原子などが挙げられる。
＜ＩＩＩ−Ｖ族化合物半導体基板の製造方法＞
図１４を参照して、本実施形態のＩＩＩ−Ｖ族化合物半導体基板である導電性ＧａＡｓ基板の製造方法は、特に制限はないが、本実施形態の導電性ＧａＡｓ基板を効率よく製造する観点から、導電性ＧａＡｓ（ｎ型ヒ化ガリウム）結晶体を加工することにより導電性ＧａＡｓ基板を形成する加工工程Ｓ１０と、導電性ＧａＡｓ基板を研磨する研磨工程Ｓ２０と、研磨された導電性ＧａＡｓ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄された導電性ＧａＡｓ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。ここで、粗洗浄工程Ｓ３０は、ウエハ洗浄液により洗浄および超純水リンスによる洗浄を含むことが好ましい。精密洗浄工程Ｓ４０は、酸洗浄および超純水リンスによる洗浄を含むことが好ましい。
（加工工程）
まず、加工工程Ｓ１０において、導電性ＧａＡｓ結晶体をスライス加工および面取り加工をすることにより、導電性ＧａＡｓ基板を形成する。ここで、導電性ＧａＡｓ結晶体の製造方法は、特に制限はなく、ＶＢ（垂直ブリッヂマン）法、ＶＧＦ（垂直温度傾斜凝固）法、ＬＥＣ（液体封止型チョクラルスキー）法などが好適に用いられる。
（研磨工程）
次いで、研磨工程Ｓ２０において、導電性ＧａＡｓ基板の主表面を研磨する。研磨方法は、特に制限はなく、機械的研磨、機械化学的研磨（ＣＭＰ）、化学的研磨などが好適に用いられる。
（粗洗浄工程）
次いで、粗洗浄工程Ｓ３０において、主表面が研磨された導電性ＧａＡｓ基板を粗洗浄する。ここで、粗洗浄とは、主表面に付着した研磨剤、研磨液などを除去するための、ウエハ洗浄液による洗浄および超純水リンスによる洗浄をいう。ここで、超純水リンスに用いられる超純水とは、電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が１００個／Ｌ（リットル）未満の水をいう。また、ウエハ洗浄液による洗浄および超純水リンスによる洗浄を複数回繰り返してもよい。ここで、ウエハ洗浄液は、特に制限はないが、導電性ＧａＡｓ基板の主表面の清浄効果が大きい観点から、テトラメチルアンモニウムヒドロキシド水溶液などが好ましい。
（精密洗浄工程）
次いで、精密洗浄工程Ｓ４０において、主表面が研磨された導電性ＧａＡｓ基板を粗洗浄する。ここで、粗洗浄とは、酸洗浄、超純水リンスによる洗浄および乾燥をいう。酸洗浄に用いられる洗浄液は、特に制限はないが、導電性ＧａＡｓ基板の主表面の清浄効果が大きい観点から、硝酸水溶液などが好ましい。また、超純水リンスに用いられる超純水は、粗洗浄工程における超純水リンスに用いられる超純水と同様であるため、説明を繰り返さない。また、乾燥方法は、特に制限はないが、主表面にパーティクルが付着するのを抑制する観点から、スピン乾燥法、ＩＰＡ（イソプロピルアルコール）蒸気乾燥法、温風乾燥法などが好ましい。
図９を参照して、精密洗浄工程Ｓ４０における洗浄方式は、枚葉方式が好ましい。特に、洗浄対象面となる主表面１０ｍを下に向けて枚葉方式で洗浄するフェイスダウン−枚葉方式がより好ましい。具体的には、基板を保持するためのホルダー２１と、ホルダー２１よりも下側に位置する洗浄液タンク２３と、チャンバー２５とを含む洗浄装置２０を用いて、ＩＩＩ−Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板を洗浄対象となる主表面１０ｍを下に向けてホルダー２１に固定し、ホルダー２１によりＩＩＩ−Ｖ族化合物半導体基板１０を回転させながらかつ洗浄液タンク２３を移動させながら、主表面１０ｍの下側から洗浄液Ｃを主表面１０ｍに供給して洗浄する。かかる洗浄方式によれば、主表面１０ｍが下を向いていることから、上から降下するパーティクルの付着を防止することができるとともに、主表面１０ｍに付着していたパーティクルは重力により落下して再付着しないため、主表面１０ｍにおけるパーティクルを著しく低減できる。かかる洗浄方式により、ＩＩＩ−Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板の主表面１０ｍにおける粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下、好ましくは０．６個／ｃｍ2以下とすることができる。
また、図７を参照して、ＩＩＩ−Ｖ族化合物半導体基板１０である導電性ＧａＡｓ基板の主表面１０ｍにおける粒径が０．０７９μｍ以上のパーティクルは、同心円状に分布し、基板の外周部でその分布が大きくなり、主表面（内周部Ｐ１および外周部Ｐ２）全体に存在するパーティクル個数に対する外周部Ｐ２に存在するパーティクル個数の割合は、５０％以上が好ましく、７０％以上がより好ましい。
精密洗浄工程Ｓ４０における従来の洗浄方式は、カセットに複数の導電性ＧａＡｓ基板をそれらの主表面が水平面に対して垂直になるように入れて洗浄槽に浸漬するバーティカル−バッチ方式である。かかるバーティカル−バッチ方式によると、カセットおよび／または導電性ＧａＡｓ基板からの汚染の持ち込みが多いため、洗浄後の導電性ＧａＡｓ基板の主表面におけるパーティクルが多いという問題があり、かかる問題の解消が困難である。
本実施形態のｎ−ＧａＡｓ基板の製造方法は、上記の加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０、および精密洗浄工程Ｓ４０を含むことにより、主表面におけるパーティクルが著しく低減された導電性ＧａＡｓ基板を効率よく製造することができる。
≪実施形態６≫
＜エピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板＞
本実施形態のエピ層（エピタキシャル層）付ＩＩＩ−Ｖ族化合物半導体基板は、実施形態５のＩＩＩ−Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）を５個／ｃｍ2以下（好ましくは４個／ｃｍ2以下）で含む。本実施形態のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付導電性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付導電性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。
本実施形態のエピ層付導電性ＧａＡｓ基板において、導電性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ−Ｖ族化合物半導体層が好ましい。ＩＩＩ−Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＧａＡｓ層、ＡｌxＧａyＩｎ1-x-yＰ層（０＜ｘ、０＜ｙ、ｘ＋ｙ＜１）、ＡｌxＧａyＩｎ1-x-yＡｓ層（０＜ｘ、０＜ｙ＜１、ｘ＋ｙ≦１）などが好適に挙げられる。
本実施形態のエピ層付導電性ＧａＡｓ基板において、導電性ＩｎＰ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
≪実施形態７≫
本実施形態の態様にかかるエピ層（エピタキシャル層）付ＩＩＩ−Ｖ族化合物半導体基板は、ＩＩＩ−Ｖ族化合物半導体基板と、ＩＩＩ−Ｖ族化合物半導体基板の主表面上に配置されたエピタキシャル層と、を含み、ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性ＧａＡｓ基板（半絶縁性ヒ化ガリウム基板）であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下（好ましくは１０個／ｃｍ2以下）で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）で含む。これにより、欠陥が低いエピタキシャル層を含むエピ層付ＩＩＩ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）が得られる。本実施形態のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付半絶縁性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。ここで、半絶縁性ＧａＡｓ基板とは、たとえば比抵抗が１×１０7Ω・ｃｍ以上５×０8Ω・ｃｍ以下のＧａＡｓ基板をいう。ＧａＡｓ基板の場合、半絶縁性を確保するため、Ｃ（炭素）などの不純物原子を添加することもできる。
本発明者らは、ＩＩＩ−Ｖ族化合物半導体基板である半絶縁性ＧａＡｓ基板について、図９に示すような上述のフェイスダウン−枚葉方式で洗浄して、主表面における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を１２個／ｃｍ2以下（好ましくは１０個／ｃｍ2以下）とすることにより、半絶縁性ＩｎＰ基板上に配置されるエピタキシャル層の厚さが５μｍのときの主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を１０個／ｃｍ2以下（好ましくは６個／ｃｍ2以下）に低減できることを見出した。なお、従来の経験から、エピタキシャル層のＬＰＤが低いほど半導体デバイスの劣化が少ないことが想定されている。すなわち、本実施形態のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）は、欠陥が低いエピタキシャル層を含むエピ層付半絶縁性ＧａＡｓ基板であり、高特性の半導体デバイスを製造することができる。
本実施形態のエピ層付半絶縁性ＧａＡｓ基板において、半絶縁性ＧａＡｓ基板の主表面上に配置されるエピタキシャル層は、特に制限はないが、高品質のエピタキシャル層を成長させることができる観点から、ＩＩＩ−Ｖ族化合物半導体層が好ましい。ＩＩＩ−Ｖ族化合物半導体層としては、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などの第１３族元素と、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）などの第１５族元素との化合物半導体層が好適に挙げられ、たとえば、ＧａＡｓ層、ＡｌxＧａyＩｎ1-x-yＰ層（０＜ｘ、０＜ｙ、ｘ＋ｙ＜１）、ＡｌxＧａyＩｎ1-x-yＡｓ層（０＜ｘ、０＜ｙ＜１、ｘ＋ｙ≦１）などが好適に挙げられる。
本実施形態のエピ層付半絶縁性ＧａＡｓ基板において、半絶縁性ＧａＡｓ基板の主表面上にエピタキシャル層を成長させることにより配置する方法は、実施形態４のエピ層付ＩｎＰ基板の場合と同様であるため、説明を繰り返さない。
本実施形態のエピ層付半絶縁性ＧａＡｓ基板の製造用いられる半絶縁性ＧａＡｓ基板の製造方法は、特に制限はないが、実施形態５の導電性ＧａＡｓ基板の製造方法と同様に、本実施形態の半絶縁性ＧａＡｓ基板を効率よく製造する観点から、半絶縁性ＧａＡｓ（ｎ型ヒ化ガリウム）結晶体を加工することにより半絶縁性ＧａＡｓ基板を形成する加工工程Ｓ１０と、半絶縁性ＧａＡｓ基板を研磨する研磨工程Ｓ２０と、研磨された半絶縁性ＧａＡｓ基板を粗洗浄する粗洗浄工程Ｓ３０と、粗洗浄された半絶縁性ＧａＡｓ基板を精密洗浄する精密洗浄工程Ｓ４０と、を含むことが好ましい。ここで、粗洗浄工程Ｓ３０は、ウエハ洗浄液により洗浄および超純水リンスによる洗浄を含むことが好ましい。精密洗浄工程Ｓ４０は、酸洗浄および超純水リンスによる洗浄を含むことが好ましい。半絶縁性ＧａＡｓ基板の製造方法における加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０および精密洗浄工程Ｓ４０は、実施形態５の導電性ＧａＡｓ基板の製造方法における加工工程Ｓ１０、研磨工程Ｓ２０、粗洗浄工程Ｓ３０および精密洗浄工程Ｓ４０とそれぞれどうようであるため、説明を繰り返さない。
また、半絶縁性ＧａＡｓ基板の製造方法においては、半絶縁性ＧａＡｓ基板の主表面を被覆する保護膜を形成する保護膜形成工程Ｓ５０をさらに含むことが好ましい。半絶縁性ＧａＡｓ基板の主表面を被覆する保護膜を形成することにより、半絶縁性ＧａＡｓ基板の主表面の清浄を維持することができる。すなわち、半絶縁性ＧａＡｓ基板の主表面が保護膜により被覆されることにより、１年間の保管後であっても、当該半絶縁性ＧａＡｓ基板の主面上に配置されるエピタキシャル層の欠陥を低減できる。ここで、かかる保護膜は、エピタキシャル成長前の昇温過程で蒸発し、エピタキシャル成長前の表面には残存しない。
保護膜の形成方法は、特に制限はないが、均一な保護膜を効率よく形成する観点から、国際公開第２０１２／１５７４７６号に記載のように、通常のバッチ方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を保護膜を形成する液体（たとえば界面活性剤を含む水溶液）に浸漬した後、スピン乾燥する方法、または、通常の枚葉方式の洗浄装置を用いて、半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から保護膜を形成する液体を主表面に供給することにより回転塗布する方法が好ましい。
以下の実験例Ｉ〜実験例ＸＸにより、実施例、比較例および参考例を詳細に説明する。ここで、実験例Ｉ〜実験例ＶＩは、実施形態１のＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）および実施形態３のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）に対応するものである。また、実験例ＶＩＩ〜実験例ＸＩＩは、実施形態２のＩＩＩ−Ｖ族化合物半導体基板（すなわちＩｎＰ基板）および実施形態４のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付ＩｎＰ基板）に対応するものである。また、実験例ＸＶおよび実験例ＸＶＩは、実施形態５のＩＩＩ−Ｖ族化合物半導体基板（すなわち導電性ＧａＡｓ基板）および実施形態６のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付導電性ＧａＡｓ基板）に対応するものである。また、実験例ＸＩＸおよび実験例ＸＸは、実施形態７のエピ層付ＩＩＩ−Ｖ族化合物半導体基板（すなわちエピ層付半絶縁性ＧａＡｓ基板）に対応するものである。
（実験例Ｉ）
１．加工
ＶＢ法により製造したＦｅ原子添加の半絶縁性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの半絶縁性ＩｎＰ基板を複数枚作製する。作製された半絶縁性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、３×１０7Ω・ｃｍである。
２．研磨
上記加工された半絶縁性ＩｎＰ基板の主表面を、機械研磨および化学機械的研磨により、ＪＩＳ Ｂ０６０１：２００１に規定される主表面の算術平均粗さＲａが０．３ｎｍ以下の鏡面に研磨する。
３．粗洗浄
上記研磨された半絶縁性ＩｎＰ基板を、バーティカル−バッチ方式で、１０質量％のコリン水溶液に室温（２５℃）で５分間浸漬することによりアルカリ性溶液による洗浄をし、５質量％のフッ化水素酸水溶液に室温（２５℃）で５分間浸漬することによりフッ化水素酸溶液による洗浄をし、さらに５質量％のコリン水溶液に室温（２５℃）で５分間浸漬することによりアルカリ性溶液による洗浄を行う。
４．精密洗浄
上記粗洗浄された半絶縁性ＩｎＰ基板を、フェイスダウン−枚葉方式またはバーティカル−バッチ方式で精密洗浄する。フェイスダウン−枚葉方式については、例Ｉ−Ｍ１〜例Ｉ−Ｍ３として、図９に示す洗浄装置を用いて、硫酸過水洗浄、超純水リンス、リン酸洗浄、および超純水リンスにより精密洗浄を行なう。硫酸過水洗浄においては室温（２５℃）で９６質量％の硫酸および３０質量％の過酸化水素を含む水溶液を半絶縁性ＩｎＰ基板の主表面に１分間で０．２５Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に５分間で５Ｌ（リットル）供給し、リン酸洗浄においては室温（２５℃）で２５質量％のリン酸水溶液を半絶縁性ＩｎＰ基板の主表面に１分間で０．２Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に５分間で５Ｌ（リットル）供給する。バーティカル−バッチ方式においては、例Ｉ−Ｂ１〜例Ｉ−Ｂ１５として、硫酸過水洗浄においては室温（２５℃）で９６質量％の硫酸および３０質量％の過酸化水素を含む水溶液２０Ｌ（リットル）に半絶縁性ＩｎＰ基板の主表面を２分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に１５Ｌ（リットル）／分で５分間供給し、リン酸洗浄においては２５質量％のリン酸水溶液２０Ｌ（リットル）に半絶縁性ＩｎＰ基板の主表面を５分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を半絶縁性ＩｎＰ基板の主表面に１５Ｌ（リットル）／分で５分間供給する。
精密洗浄後の半絶縁性ＩｎＰ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ ｍｅｄｉｕｍの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。半絶縁性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）を表１にまとめる。
５．エピタキシャル層の成長
精密洗浄後の半絶縁性ＩｎＰ基板の主面上に、エピタキシャル層として厚さ０．３μｍのＩｎＰ層をＭＯＶＰＥ法により成長させる。
得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ ｍｅｄｉｕｍの条件で、測定する。結果を表１にまとめる。さらに、ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１にプロットする。
Figure 2018216440
表１および図１を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、半絶縁性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、半絶縁性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
（実験例ＩＩ）
実験例Ｉの例Ｉ−Ｍ１〜例Ｉ−Ｍ３と同様にして作製した半絶縁性ＩｎＰ基板について、実験例Ｉと同様にして、主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。
１．保護膜の形成
国際公開第２０１２／１５７４７６号に記載のように、通常の枚葉方式の洗浄装置を用いて、得られた半絶縁性ＩｎＰ基板を回転させながら、半絶縁性ＩｎＰ基板の主表面の上側から、界面活性剤を含む液体として和光純薬社製ＮＣＷ１００１の０．０８質量％水溶液を主表面上に供給することにより回転塗布することにより、厚さ１．５ｎｍの保護膜を形成する。保護膜の厚さは、エリプソメトリー（フォトニックラティス社製ＳＥ−１０１）により測定する。
２．１年間の保管
主表面が上記の保護膜で被覆された半絶縁性ＩｎＰ基板を、枚葉トレー（インテグリス社製）に入れ、アルミニウム製ガゼット袋に入れ真空引き後窒素を封入し、さらに、このアルミニウム製ガゼット袋を別のアルミニウム製ガゼット袋に入れ真空引き後窒素を封入した状態で、１年間保管する。
３．エピタキシャル層の成長
１年間の保管後の保護膜で被覆された半絶縁性ＩｎＰ基板の主表面上に、実験例Ｉと同様にして、エピタキシャル層として厚さ０．３μｍのＩｎＰ層を成長させる。
得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ ｍｅｄｉｕｍの条件で、測定する。
得られたエピ層付半絶縁性ＩｎＰ基板について、１年間の保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．１９μｍ以上のパーティクルは０．０８個／ｃｍ2（すなわち０．２２個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ０．３μｍのエピタキシャル層の等面積円径０．２４μｍ以上のＬＰＤは３．４０個／ｃｍ2（すなわち１０個／ｃｍ2以下）である。このように、半絶縁性ＩｎＰ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＩｎＰ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
（実験例ＩＩＩ）
ＶＢ法により製造したＳ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｉと同様にして、導電性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表２にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図２にプロットする。
Figure 2018216440
表２および図２を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
（実験例ＩＶ）
ＶＢ法により製造したＳｎ原子添加のｎ型導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。
上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｉと同様にして、導電性ＩｎＰ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表３にまとめる。さらに、ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図３にプロットする。
Figure 2018216440
表３および図３を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．２４μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．２４μｍ以上のＬＰＤを１０個／ｃｍ2以下に低減できる。
（実験例Ｖ）
ＶＢ法により製造したＦｅ原子添加の半絶縁性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの半絶縁性ＩｎＰ基板を複数枚作製する。作製された半絶縁性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、３×１０7Ω・ｃｍである。上記加工された半絶縁性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄を行う。
精密洗浄後の半絶縁性ＩｎＰ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、トプコン社製ＷＭ−１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。半絶縁性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）を表４にまとめる。
精密洗浄後の半絶縁性ＩｎＰ基板の主面上に、エピタキシャル層として厚さ０．３μｍのＩｎＰ層をＭＯＶＰＥ法により成長させる。得られたエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、トプコン社製ＷＭ−１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、測定する。結果を表４にまとめる。さらに、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図４にプロットする。
Figure 2018216440
表４および図４を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、半絶縁性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付半絶縁性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
（実験例ＶＩ）
実験例Ｖの例Ｖ−Ｍ１〜例Ｖ−Ｍ３と同様にして作製した半絶縁性ＩｎＰ基板について、実験例Ｖと同様にして、主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＩｎＰ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＩｎＰ基板の主表面上に、実験例ＩＩと同様にして、エピタキシャル層として厚さ０．３μｍのＩｎＰ層を成長させる。実験例Ｖと同様にして、１年間保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数、およびエピタキシャル層の主表面における等面積円径０．２４μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
得られたエピ層付半絶縁性ＩｎＰ基板について、１年間の保管前の半絶縁性ＩｎＰ基板の主表面上における粒径０．０７９μｍ以上のパーティクルは６．８０個／ｃｍ2（すなわち２０個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ０．３μｍのエピタキシャル層の等面積円径０．１３６μｍ以上のＬＰＤが１５．７個／ｃｍ2（すなわち３０個／ｃｍ2以下）である。このように、半絶縁性ＩｎＰ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＩｎＰ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
（実験例ＶＩＩ）
ＶＢ法により製造したＳ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製されたＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｖと同様にして、導電性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表５にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図５にプロットする。
Figure 2018216440
表５および図５を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
（実験例ＶＩＩＩ）
ＶＢ法により製造したＳｎ原子添加の導電性のＩｎＰ結晶体を、スライス加工および面取り加工して、直径が３インチで厚さが７５０μｍの導電性ＩｎＰ基板を複数枚作製する。作製された導電性ＩｎＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。
上記加工された導電性ＩｎＰ基板の主表面を、実験例Ｉと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上に厚さ０．３μｍのＩｎＰ層（エピタキシャル層）を成長させる。実験例Ｖと同様にして、導電性ＩｎＰ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表６にまとめる。さらに、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図６にプロットする。
Figure 2018216440
表６および図６を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＩｎＰ基板のエピタキシャル層の主表面上の等面積円径０．１３６μｍ以上のＬＰＤを低減することができる。また、導電性ＩｎＰ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下とすることにより、エピ層付導電性ＩｎＰ基板のエピタキシャル層の厚さが０．３μｍのときの主表面上の等面積円径０．１３６μｍ以上のＬＰＤを３０個／ｃｍ2以下に低減できる。
（実験例ＩＸ）
１．加工
ＶＢ法により製造したＳｉ原子添加の導電性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの導電性ＧａＡｓ基板を複数枚作製する。作製された導電性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、１×１０-3Ω・ｃｍである。
２．研磨
上記加工された導電性ＧａＡｓ基板の主表面を、機械研磨および化学機械的研磨により、ＪＩＳ Ｂ０６０１：２００１に規定される主表面の算術平均粗さＲａが０．３ｎｍ以下の鏡面に研磨する。
３．粗洗浄
上記研磨された導電性ＧａＡｓ基板を、バーティカル−バッチ方式で、０．５体積％のテトラメチルアンモニウムヒドロキシド水溶液に室温（２５℃）で５分間浸漬し、超純水（電気抵抗率（比抵抗）が１８ＭΩ・ｃｍ以上、ＴＯＣ（総有機体炭素）が１０μｇ／Ｌ（リットル）未満、および微粒子数が １００個／Ｌ（リットル）未満、以下同じ）で３分間リンスし、０．５体積％のテトラメチルアンモニウムヒドロキシド水溶液に室温（２５℃）で５分間浸漬し、超純水に室温（２５℃）で浸漬する。
４．精密洗浄
上記粗洗浄された導電性ＧａＡｓ基板を、フェイスダウン−枚葉方式またはバーティカル−バッチ方式で以下の酸洗浄、２回の超純水リンスおよび乾燥により精密洗浄する。フェイスダウン−枚葉方式については、例ＩＸ−Ｍ１〜例ＩＸ−Ｍ３として、図９に示す洗浄装置を用いて、酸洗浄においては室温（２５℃）でｐＨ５の硝酸水溶液をｎ−ＧａＡｓ基板の主表面に１分間で１Ｌ（リットル）供給し、超純水リンスにおいては室温（２５℃）で超純水を導電性ＧａＡｓ基板の主表面に１分間で１Ｌ（リットル）供給する。バーティカル−バッチ方式においては、例ＩＸ−Ｂ１〜例ＩＸ−Ｂ１３として、酸洗浄においては室温（２５℃）でｐＨ５の硝酸水溶液１０Ｌ（リットル）に３分間浸漬し、超純水リンスにおいては室温（２５℃）で超純水を１５Ｌ（リットル）／分で３分間供給する。また、乾燥においては、フェイスダウン−枚葉方式およびバーティカル−バッチ方式のいずれの方式においても、遠心振り切り乾燥する。
精密洗浄後の導電性ＧａＡｓ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ ｍｅｄｉｕｍの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。導電性ＧａＡｓ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）を表７にまとめる。
５．エピタキシャル層の成長
精密洗浄後の導電性ＧａＡｓ基板の主面上に、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層をＭＯＶＰＥ法により成長させる。
得られたエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．２４μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いて、Ｇａｉｎ４、Ｔｈｒｏｕｇｈｐｕｔ ｍｅｄｉｕｍの条件で、測定する。結果を表７にまとめる。さらに、ｎ−ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１０にプロットする。
Figure 2018216440
表７および図１０を参照して、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いたＬＰＤの測定によっては、導電性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さ３．０μｍのときの主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関を評価することは困難である。
（実験例Ｘ）
ＶＢ法により製造したＳｉ原子添加のｎ型導電性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの導電性ＧａＡｓ基板を複数枚作製する。作製された導電性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、２×１０-3Ω・ｃｍである。上記加工された導電性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄を行う。
精密洗浄後の導電性ＧａＡｓ基板の主表面上の外縁から３ｍｍの環状部分を除外した部分における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を、トプコン社製ＷＭ−１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、ＬＰＤ（ライトポイントディフェクト）として測定する。導電性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）および主表面に対する外周部の粒径０．０７９μｍ以上のパーティクル個数の割合（％）を表８にまとめる。
上記加工された導電性ＧａＡｓ基板の主面上に、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層をＭＯＶＰＥ法により成長させる。得られたエピ層付ｎ−ＧａＡｓ基板のエピタキシャル層の主表面上の外縁から３ｍｍの環状部分を除外した部分における等面積円径０．１３６μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数を、トプコン社製ＷＭ−１０（光源：波長４０５ｎｍの半導体レーザ）を用いて、高入射モード、標準スキャンモードの条件で、測定する。結果を表１０にまとめる。さらに、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付導電性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤ（ライトポイントディフェクト）の１ｃｍ2当たりの個数との関係を図１１にプロットする。
Figure 2018216440
表８および図１１を参照して、精密洗浄をバーティカル−バッチ方式からフェイスダウン−枚葉方式に変更することにより、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを低減することができ、その結果、エピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤを低減することができる。また、導電性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下とすることにより、エピ層付導電性ＧａＡｓ基板のエピタキシャル層の厚さが５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤを５個／ｃｍ2以下に低減できる。
（実験例ＸＩ）
ＶＢ法により製造したＣ原子添加の半絶縁性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの半絶縁性ＧａＡｓ基板を複数枚作製する。作製された半絶縁性ＧａＡｓ基板について、比抵抗は、ホール測定法により測定したところ、２×１０8Ω・ｃｍである。上記加工された半絶縁性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上にエピタキシャル層を成長させる。
実験例ＩＸと同様にして、半絶縁性ＧａＡｓ基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径０．１９μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表９にまとめる。さらに、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図１２にプロットする。
Figure 2018216440
表９および図１２を参照して、テンコール社製サーフスキャン６２２０（光源：波長４８８ｎｍのアルゴンイオンレーザ）を用いたＬＰＤの測定によっては、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関は明確ではないが、フェイスダウン−枚葉方式による主表面の洗浄によってエピ後のＬＰＤがバーティカル−バッチ方式による主表面の洗浄の場合に比べて少なくなることは明確である。
すなわち、精密洗浄をフェイスダウン−枚葉方式により行った半絶縁性ＧａＡｓ基板は、精密洗浄をバーティカル−バッチ方式により行った半絶縁性ＧａＡｓ基板に比べて、基板の主表面における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数が同等であっても、基板上に配置されるエピタキシャル層の主表面上の等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数がより低減される。具体的には、エピ層付半絶縁性ＧａＡｓ基板においては、主表面上に粒径が０．１９μｍ以上のパーティクルを３．０個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が１８μｍ以上のＬＰＤを８．０個／ｃｍ2以下で含む。ただし、これについての詳細な理由は明らかでない。
（実験例ＸＩＩ）
実験例ＸＩの例ＸＩ−Ｍ１〜例ＸＩ−Ｍ３と同様にして作製した半絶縁性ＧａＡｓ基板について、実験例ＩＸと同様にして、主表面上における粒径が０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＧａＡｓ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＧａＡｓ基板の主表面上に、実験例ＩＸと同様にして、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層を成長させる。実験例ＩＸと同様にして、１年間保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．１９μｍ以上のパーティクルの１ｃｍ2当たりの個数およびエピタキシャル層の主表面における等面積円径１８μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
得られたエピ層付半絶縁性ＧａＡｓ基板について、１年間の保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．１９μｍ以上のパーティクルは２．５０個／ｃｍ2（すなわち３．０個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＧａＡｓ基板の主表面上に成長させた厚さ５μｍのエピタキシャル層の等面積円径１８μｍ以上のＬＰＤが３．３０個／ｃｍ2（すなわち８．０個／ｃｍ2以下）である。このように、半絶縁性ＧａＡｓ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＧａＡｓ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
（実験例ＸＩＩＩ）
ＶＢ法により製造したＣ原子添加の半絶縁性のＧａＡｓ結晶体を、スライス加工および面取り加工して、直径が６インチで厚さが７５０μｍの半絶縁性ＧａＡｓ基板を複数枚作製する。作製された半絶縁性ＧａＡｓＰ基板について、比抵抗は、ホール測定法により測定したところ、２×１０8Ω・ｃｍである。上記加工された半絶縁性ＧａＡｓ基板の主表面を、実験例ＩＸと同様にして、研磨、粗洗浄および精密洗浄した後、主表面上にエピタキシャル層を成長させる。
実験例Ｘと同様にして、半絶縁性ＧａＡｓ基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数（個／ｃｍ2）、主表面に対する外周部の粒径３．０μｍ以上のパーティクル個数の割合（％）、およびエピタキシャル層の主表面上における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数（個／ｃｍ2）を表１０にまとめる。さらに、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付ｉ−ＧａＡｓ基板のエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数との関係を図１３にプロットする。
Figure 2018216440
表１０および図１３を参照して、トプコン社製ＷＭ−１０（光源：波長４８８ｎｍの半導体レーザ）を用いたＬＰＤの測定によっても、半絶縁性ＧａＡｓ基板の主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数とエピ層付半絶縁性ＧａＡｓ基板のエピタキシャル層の厚さ５μｍのときの主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数との間の相関は明確ではないが、フェイスダウン−枚葉方式による主表面の洗浄によってエピ後のＬＰＤがバーティカル−バッチ方式による主表面の洗浄の場合に比べて少なくなることは明確である。
すなわち、精密洗浄をフェイスダウン−枚葉方式により精密洗浄を行った半絶縁性ＧａＡｓ基板は、精密洗浄をバーティカル−バッチ方式により行った半絶縁性ＧａＡｓ基板に比べて、基板の主表面における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数が同等であっても、基板上に配置されるエピタキシャル層の主表面上の等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数がより低減される。具体的には、エピ層付半絶縁性ＧａＡｓ基板においては、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含む。ただし、これについての詳細な理由は明らかでない。
（実験例ＸＩＶ）
実験例ＸＩＩＩの例ＸＩＩＩ−Ｍ１〜例ＸＩＩＩ−Ｍ３と同様にして作製した半絶縁性ＧａＡｓ基板について、実験例Ｘと同様にして、主表面上における粒径が０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数を測定する。実験例ＩＩと同様にして、主面上に保護膜が形成されている半絶縁性ＧａＡｓ基板を作製し、１年間保管する。１年間の保管後の保護膜で被覆された半絶縁性ＧａＡｓ基板の主表面上に、実験例ＩＸと同様にして、エピタキシャル層として厚さ５μｍのＡｌ0.5Ｇａ0.5Ａｓ層を成長させる。実験例Ｘと同様にして、１年間保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．０７９μｍ以上のパーティクルの１ｃｍ2当たりの個数およびエピタキシャル層の主表面における等面積円径３．０μｍ以上のＬＰＤの１ｃｍ2当たりの個数を測定する。
得られたエピ層付半絶縁性ＧａＡｓ基板について、１年間の保管前の半絶縁性ＧａＡｓ基板の主表面上における粒径０．０７９μｍ以上のパーティクルは１０．３個／ｃｍ2（すなわち１２個／ｃｍ2以下）であり、１年間の保管後の半絶縁性ＩｎＰ基板の主表面上に成長させた厚さ５μｍのエピタキシャル層の等面積円径３．０μｍ以上のＬＰＤが８．１個／ｃｍ2（すなわち１０個／ｃｍ2以下）である。このように、半絶縁性ＧａＡｓ基板の主表面を保護膜で被覆することにより、１年間の保管後においても半絶縁性ＧａＡｓ基板の保護膜で被覆された主面上に欠陥の低いエピタキシャル層を成長させることができる。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態及び実施例ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１０ ＩＩＩ−Ｖ族化合物半導体基板、１０ｍ 主表面、２０ 洗浄装置、２１ ホルダー、２３ 洗浄液タンク、２５ チャンバー、Ｓ１０ 加工工程、Ｓ２０ 研磨工程、Ｓ３０ 粗洗浄工程、Ｓ４０ 精密洗浄工程、Ｓ４１ 硫酸過水洗浄工程、Ｓ４２ リン酸洗浄工程、Ｓ４３ 乾燥工程、Ｓ５０ 保護膜形成工程、Ｐ１ 内周部、Ｐ２ 外周部。

Claims (12)

  1. ＩＩＩ−Ｖ族化合物半導体基板はリン化インジウム基板であって、
    主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含むＩＩＩ−Ｖ族化合物半導体基板。
  2. ＩＩＩ−Ｖ族化合物半導体基板はリン化インジウム基板であって、
    主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含むＩＩＩ−Ｖ族化合物半導体基板。
  3. 前記ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    前記主表面は保護膜で被覆されている請求項１または請求項２に記載のＩＩＩ−Ｖ族化合物半導体基板。
  4. 前記保護膜は界面活性剤を含む請求項３に記載のＩＩＩ−Ｖ族化合物半導体基板。
  5. 前記保護膜は０．３ｎｍ以上３ｎｍ以下の厚さを有する請求項３または請求項４に記載のＩＩＩ−Ｖ族化合物半導体基板。
  6. ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    主表面上に粒径が０．１９μｍ以上のパーティクルを０．２２個／ｃｍ2以下で含み、
    前記主表面は保護膜で被覆され、
    前記保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有するＩＩＩ−Ｖ族化合物半導体基板。
  7. ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性リン化インジウム基板であって、
    主表面上に粒径が０．０７９μｍ以上のパーティクルを２０個／ｃｍ2以下で含み、
    前記主表面は保護膜で被覆され、
    前記保護膜は、界面活性剤を含み、０．３ｎｍ以上３ｎｍ以下の厚さを有するＩＩＩ−Ｖ族化合物半導体基板。
  8. 請求項１に記載のＩＩＩ−Ｖ族化合物半導体基板と、前記ＩＩＩ−Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    前記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．２４μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板。
  9. 請求項２に記載のＩＩＩ−Ｖ族化合物半導体基板と、前記ＩＩＩ−Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    前記エピタキシャル層の厚さが０．３μｍのときの主表面上に等面積円径が０．１３６μｍ以上のライトポイントディフェクトを３０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板。
  10. ＩＩＩ−Ｖ族化合物半導体基板は導電性ヒ化ガリウム基板であって、
    主表面上に粒径が０．０７９μｍ以上のパーティクルを１．０個／ｃｍ2以下で含むＩＩＩ−Ｖ族化合物半導体基板。
  11. 請求項１０に記載のＩＩＩ−Ｖ族化合物半導体基板と、前記ＩＩＩ−Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    前記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを５個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板。
  12. ＩＩＩ−Ｖ族化合物半導体基板と、前記ＩＩＩ−Ｖ族化合物半導体基板の前記主表面上に配置されたエピタキシャル層と、を含み、
    前記ＩＩＩ−Ｖ族化合物半導体基板は半絶縁性ヒ化ガリウム基板であって、主表面上に粒径が０．０７９μｍ以上のパーティクルを１２個／ｃｍ2以下で含み、
    前記エピタキシャル層の厚さが５μｍのときの主表面上に等面積円径が３．０μｍ以上のライトポイントディフェクトを１０個／ｃｍ2以下で含むエピタキシャル層付ＩＩＩ−Ｖ族化合物半導体基板。
JP2018548010A 2017-05-26 2018-05-01 Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板 Active JP6477990B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPPCT/JP2017/019722 2017-05-26
JP2017019722 2017-05-26
PCT/JP2018/017452 WO2018216440A1 (ja) 2017-05-26 2018-05-01 Ｉｉｉ－ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ－ｖ族化合物半導体基板

Publications (2)

Publication Number Publication Date
JP6477990B1 JP6477990B1 (ja) 2019-03-06
JPWO2018216440A1 true JPWO2018216440A1 (ja) 2019-06-27

Family

ID=64395646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018548010A Active JP6477990B1 (ja) 2017-05-26 2018-05-01 Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板

Country Status (6)

Country Link
US (2) US10964786B2 (ja)
EP (1) EP3514266A4 (ja)
JP (1) JP6477990B1 (ja)
CN (2) CN112838122A (ja)
TW (1) TWI679733B (ja)
WO (1) WO2018216440A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6477990B1 (ja) 2017-05-26 2019-03-06 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板
WO2024057533A1 (ja) * 2022-09-16 2024-03-21 住友電気工業株式会社 ヒ化ガリウム単結晶基板およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4519846A (en) 1984-03-08 1985-05-28 Seiichiro Aigo Process for washing and drying a semiconductor element
JPH05291228A (ja) * 1992-04-07 1993-11-05 Fujitsu Ltd ウェーハ洗浄装置及び洗浄方法
JPH07211688A (ja) * 1993-05-17 1995-08-11 Japan Energy Corp 化合物半導体基板の製造方法
US6352592B1 (en) * 1998-01-16 2002-03-05 Silicon Valley Group, Thermal Systems Llc Free floating shield and semiconductor processing system
US6287178B1 (en) 1999-07-20 2001-09-11 International Business Machines Corporation Wafer carrier rinsing mechanism
WO2001033618A1 (fr) * 1999-10-29 2001-05-10 Matsushita Electric Industrial Co., Ltd. Procede de nettoyage de substrat et procede de fabrication de dispositif semi-conducteur
JP4350364B2 (ja) * 2002-12-12 2009-10-21 昭和電工株式会社 洗浄剤組成物、半導体ウェーハの洗浄方法および製造方法
US7510082B2 (en) * 2004-05-19 2009-03-31 Nippon Mining & Metals Co., Ltd. Wafer storage container
JP2006016249A (ja) 2004-07-01 2006-01-19 Sumitomo Electric Ind Ltd ＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板とＡｌｘＧａｙＩｎ１−ｘ−ｙＮ基板の洗浄方法
CN100428419C (zh) * 2004-12-08 2008-10-22 中国电子科技集团公司第四十六研究所 一种砷化镓晶片清洗方法
JP2007005472A (ja) * 2005-06-22 2007-01-11 Sumitomo Electric Ind Ltd 基板の表面処理方法およびｉｉｉ−ｖ族化合物半導体の製造方法
EP1739213B1 (de) * 2005-07-01 2011-04-13 Freiberger Compound Materials GmbH Vorrichtung und Verfahren zum Tempern von III-V-Wafern sowie getemperte III-V-Halbleitereinkristallwafer
KR100691212B1 (ko) * 2006-11-17 2007-03-12 애플티(주) 반도체 웨이퍼 세정장치 및 이를 이용한 반도체 웨이퍼제조 장치
JP2009137776A (ja) * 2007-12-04 2009-06-25 Sumitomo Electric Ind Ltd ＧａＡｓ半導体基板およびその製造方法、ならびにＩＩＩ−Ｖ族化合物半導体デバイスおよびその製造方法
JP4697272B2 (ja) 2008-07-18 2011-06-08 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法およびエピタキシャルウエハの製造方法
JP5471001B2 (ja) 2009-04-20 2014-04-16 住友電気工業株式会社 インジウムリン基板の製造方法、エピタキシャルウエハの製造方法、インジウムリン基板およびエピタキシャルウエハ
JP5218476B2 (ja) * 2010-06-03 2013-06-26 住友電気工業株式会社 半導体素子、光学センサ装置および半導体素子の製造方法
JP2012218951A (ja) * 2011-04-05 2012-11-12 Jvc Kenwood Corp 半導体基板及び半導体基板の製造方法
CN103460349B (zh) 2011-05-18 2016-11-23 住友电气工业株式会社 化合物半导体衬底
CN102456549B (zh) 2011-11-08 2014-06-25 北京通美晶体技术有限公司 磷化铟晶片及其表面清洗方法
JP5991036B2 (ja) * 2012-06-13 2016-09-14 住友電気工業株式会社 受光素子および光学装置
JP6229933B2 (ja) * 2013-09-27 2017-11-15 株式会社Ｓｃｒｅｅｎホールディングス 処理カップ洗浄方法、基板処理方法および基板処理装置
JP6477990B1 (ja) 2017-05-26 2019-03-06 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板およびエピタキシャル層付ｉｉｉ−ｖ族化合物半導体基板

Also Published As

Publication number Publication date
EP3514266A4 (en) 2022-05-11
EP3514266A1 (en) 2019-07-24
CN110234801A (zh) 2019-09-13
US20200052075A1 (en) 2020-02-13
US11444161B2 (en) 2022-09-13
TWI679733B (zh) 2019-12-11
US10964786B2 (en) 2021-03-30
US20210057527A1 (en) 2021-02-25
TW201901862A (zh) 2019-01-01
CN110234801B (zh) 2021-01-12
JP6477990B1 (ja) 2019-03-06
CN112838122A (zh) 2021-05-25
WO2018216440A1 (ja) 2018-11-29

Similar Documents

Publication Publication Date Title
CN106716596B (zh) 通过升华制造大直径碳化硅晶体及相关半导体sic晶片的方法
JP5471001B2 (ja) インジウムリン基板の製造方法、エピタキシャルウエハの製造方法、インジウムリン基板およびエピタキシャルウエハ
US9000567B2 (en) Compound semiconductor substrate
US7737043B2 (en) Inspection method of compound semiconductor substrate, compound semiconductor substrate, surface treatment method of compound semiconductor substrate, and method of producing compound semiconductor crystal
JP6296177B2 (ja) インジウムリン基板、インジウムリン基板の検査方法、およびインジウムリン基板の製造方法
US11444161B2 (en) Group III-V compound semiconductor substrate and group III-V compound semiconductor substrate with epitaxial layer
TWI722923B (zh) 磷化銦基板、半導體磊晶晶圓、及磷化銦基板之製造方法
TWI735256B (zh) 磷化銦基板、半導體磊晶晶圓、及磷化銦基板之製造方法
TWI722922B (zh) 磷化銦基板、半導體磊晶晶圓、及磷化銦基板之製造方法
Chand et al. A comprehensive study and methods of elimination of oval defects in MBE-GaAs
WO2023139759A1 (ja) Ｉｉｉ－ｖ族化合物半導体単結晶基板およびその製造方法
JP3427466B2 (ja) 半導体エピタキシャルウエハの製造方法
JP2023145595A (ja) リン化インジウム基板及び半導体エピタキシャルウエハ
KR101524930B1 (ko) 질화갈륨 기판의 n 표면용 세정용액 및 이를 이용한 질화갈륨 기판의 n 표면 세정방법
Junesand et al. Optimisation of seed and mask surfaces in epitaxial lateral overgrowth of indium phosphide on silicon for silicon photonics

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180910

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180910

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20181218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190121

R150 Certificate of patent or registration of utility model

Ref document number: 6477990

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250