JPWO2018092185A1 - 半導体モジュール及び半導体装置 - Google Patents

半導体モジュール及び半導体装置 Download PDF

Info

Publication number
JPWO2018092185A1
JPWO2018092185A1 JP2018550893A JP2018550893A JPWO2018092185A1 JP WO2018092185 A1 JPWO2018092185 A1 JP WO2018092185A1 JP 2018550893 A JP2018550893 A JP 2018550893A JP 2018550893 A JP2018550893 A JP 2018550893A JP WO2018092185 A1 JPWO2018092185 A1 JP WO2018092185A1
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor module
semiconductor
heat dissipation
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018550893A
Other languages
English (en)
Other versions
JP6771581B2 (ja
Inventor
真紀 長谷川
真紀 長谷川
脩平 横山
脩平 横山
祥吾 柴田
祥吾 柴田
茂 森
茂 森
岩上　徹
徹 岩上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2018092185A1 publication Critical patent/JPWO2018092185A1/ja
Application granted granted Critical
Publication of JP6771581B2 publication Critical patent/JP6771581B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

半導体モジュール（１）は、半導体素子（２３）と、半導体素子（２３）が載置される第１部分（１１）を含む第１リードフレーム（１０）と、半導体素子（２３）と第１部分（１１）とを封止する封止部材（５０）と、封止部材（５０）に一体化されかつ半導体素子（２３）において発生する熱を放散させる放熱部材（４０）とを備える。放熱部材（４０）は、封止部材（５０）によって、半導体素子（２３）及び第１部分（１１）から絶縁されている。そのため、縦型半導体素子に適用され得るとともに、配線基板に実装される際に半導体素子（２３）と放熱部材（４０）との間の電気的絶縁が確保され得る半導体モジュール（１）が提供され得る。

Description

本発明は、半導体モジュール及び半導体装置に関する。
半導体素子と、半導体素子において発生する熱を放散させる放熱部材と、半導体素子を封止する封止部材とを備える半導体モジュールが知られている（特許文献１、特許文献２を参照）。
実開平５−６７００１号公報 特開２０１４−１４３３７３号公報
しかしながら、特許文献１に記載された半導体モジュールでは、半導体素子は放熱部材に接している。そのため、特許文献１に記載された半導体モジュールを、半導体素子の表面と裏面とに電極を有する縦型半導体素子に適用することはできない。
また、特許文献２に記載された半導体モジュールでは、半導体素子を放熱部材から電気的に絶縁するために、半導体素子と放熱部材との間に絶縁シートが介在している。特許文献２に記載された半導体モジュールを配線基板に実装する際に加えられる熱により、絶縁シートが硬化したり脆くなる。そのため、絶縁シートが半導体素子を放熱部材から電気的に絶縁することができなくなってしまう。
本発明は、上記の課題を鑑みてなされたものであり、その目的は、縦型半導体素子に適用され得るとともに、配線基板に実装される際に半導体素子と放熱部材との間の電気的絶縁が確保され得る半導体モジュール及びこの半導体モジュールを備える半導体装置を提供することである。
本発明の半導体モジュールは、半導体素子と、半導体素子が載置される第１部分を含む第１リードフレームと、少なくとも半導体素子と第１部分とを封止する封止部材と、封止部材に一体化されかつ半導体素子において発生する熱を放散させる放熱部材とを備える。放熱部材は、封止部材から露出する放熱面を有する。放熱部材は、封止部材によって、半導体素子及び第１部分から絶縁されている。
本発明の半導体装置は、上記半導体モジュールと、配線基板と、半導体モジュールを配線基板上に固定する接合部材とを備える。
本発明の半導体モジュールでは、放熱部材は、封止部材によって、半導体素子及び第１部分から絶縁されているため、半導体モジュールは縦型半導体素子に適用され得る。さらに、本発明の半導体モジュールでは、放熱部材は、封止部材によって、半導体素子及び第１部分から絶縁されているため、絶縁シートを用いることなく、放熱部材は、半導体素子及び第１部分から電気的に絶縁されている。そのため、本発明の半導体モジュールを配線基板上に実装する際に、半導体素子と放熱部材との間の電気的絶縁が確保され得る。
本発明の半導体装置は、上記半導体モジュールと、配線基板と、半導体モジュールを配線基板上に固定する接合部材とを備える。そのため、半導体装置は縦型半導体素子に適用され得るとともに、接合部材を用いて半導体モジュールを配線基板上に実装する際に、半導体素子と放熱部材との間の電気的絶縁が確保され得る。
本発明の実施の形態１に係る半導体モジュールの概略平面図である。 本発明の実施の形態１に係る半導体モジュールの、図１に示される断面線ＩＩ−ＩＩにおける概略断面図である。 本発明の実施の形態１に係る半導体装置の概略断面図である。 本発明の実施の形態２に係る半導体モジュールの概略断面図である。 本発明の実施の形態２に係る半導体モジュールに含まれる放熱部材の概略平面図である。 本発明の実施の形態２に係る半導体モジュールに含まれる放熱部材の概略平面図である。 本発明の実施の形態３に係る半導体モジュールの概略断面図である。 本発明の実施の形態３に係る半導体モジュールに含まれる放熱部材の概略平面図である。 本発明の実施の形態３に係る半導体モジュールに含まれる放熱部材の概略平面図である。 本発明の実施の形態４に係る半導体モジュールの概略断面図である。 本発明の実施の形態５に係る半導体モジュールの概略断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１及び図２を参照して、実施の形態１に係る半導体モジュール１を説明する。半導体モジュール１は、表面実装型半導体モジュール（１）であってもよい。半導体モジュール１は、半導体素子２３と、第１リードフレーム１０と、封止部材５０と、放熱部材４０とを主に備える。半導体モジュール１は、集積回路３０と、第２リードフレーム１６と、第３リードフレーム２０と、第１導電ワイヤ３５と、第２導電ワイヤ３６とをさらに備えてもよい。
半導体素子２３は、第１の表面２４と、第１の表面２４とは反対側の第２の表面２５とを有している。半導体素子２３は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ゲートターンオフ（ＧＴＯ）サイリスタまたはダイオードであってもよい。半導体素子２３は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）のような半導体材料から構成されてもよい。
半導体素子２３は、複数の電極（第１電極２６、第２電極２７、第３電極２８）を有している。例えば、半導体素子２３は、２つの電極を有する二端子素子であってもよいし、３つの電極を有する三端子素子であってもよい。半導体素子２３は、縦型半導体素子（２３）であってもよい。縦型半導体素子（２３）は、半導体素子２３の第１の表面２４上と第１の表面２４とは反対側の第２の表面２５上とに、電極（第１電極２６、第２電極２７）を有する。本実施の形態の半導体素子２３は、第１の表面２４上に設けられた第１電極２６と、第２の表面２５上に設けられた第２電極２７と、第１の表面２４上に設けられかつ第１電極２６と電気的に分離された第３電極２８とを有する、縦型の三端子素子である。半導体素子２３は、例えば、第１の表面２４上に設けられた第１電極２６と、第２の表面２５上に設けられた第２電極２７とを有する、縦型の二端子素子であってもよい。
集積回路３０は、半導体素子２３を制御する回路である。集積回路３０は、半導体素子２３に電気的に接続されている。具体的には、集積回路３０は、第２導電ワイヤ３６を介して、半導体素子２３の第３電極２８に接続されている。第２導電ワイヤ３６は、半導体素子２３の第３電極２８と集積回路３０とに接続されている。第２導電ワイヤ３６は、半導体素子２３（第３電極２８）及び集積回路３０から放熱部材４０側とは反対側に引き出されている。
第１リードフレーム１０、第２リードフレーム１６及び第３リードフレーム２０は、銅またはアルミニウムのような、低い電気抵抗率と高い熱伝導率とを有する材料で構成されてもよい。第１リードフレーム１０、第２リードフレーム１６及び第３リードフレーム２０は、封止部材５０によって、放熱部材４０から電気的に絶縁されている。
第１リードフレーム１０は、半導体素子２３が載置される第１部分１１と第１端子部１４とを含んでいる。第１リードフレーム１０は、第１部分１１に接続される第２部分１２と、第２部分１２及び第１端子部１４に接続される第３部分１３とをさらに含んでもよい。第１部分１１は、半導体素子２３と放熱部材４０との間に配置されてもよい。第１部分１１は、放熱部材４０に対して、第１間隔ｇ1を空けて配置されている。第１間隔ｇ1は、放熱部材４０の厚さ方向における、第１部分１１と放熱部材４０との間の最短距離として定義される。第１間隔ｇ1は、１００μｍ以上であってもよく、特定的には１５０μｍ以上であってもよい。第１間隔ｇ1は、５００μｍ以下であってもよく、特定的には３５０μｍ以下であってもよい。
第１部分１１と放熱部材４０との間の第１間隔ｇ1が、第３部分１３と放熱部材４０との間の第２間隔ｇ2よりも小さくなるように、第２部分１２は第１部分１１及び第３部分１３に対して傾斜している。第２間隔ｇ2は、放熱部材４０の厚さ方向における、第３部分１３と放熱部材４０との間の最短距離として定義される。金属板を折り曲げることによって、第１部分１１と第２部分１２と第３部分１３と第１端子部１４とを含む第１リードフレーム１０が形成されてもよい。
半導体素子２３は、第１リードフレーム１０の第１部分１１に電気的に接続されている。具体的には、半導体素子２３は、はんだのような接合部材（図示せず）を用いて、第１リードフレーム１０の第１部分１１に接合されてもよい。さらに具体的には、半導体素子２３の第２電極２７は、はんだのような接合部材（図示せず）を用いて、第１リードフレーム１０の第１部分１１に接合されてもよい。
第１リードフレーム１０の第１部分１１及び第２部分１２は、封止部材５０の中に埋め込まれてもよい。そのため、第１部分１１と第２部分１２との間の第１折曲部は、封止部材５０によって湿度及び衝撃等から保護される。さらに、第２部分１２側の端部を含む第３部分１３の少なくとも一部は、封止部材５０の中に埋め込まれてもよい。そのため、第２部分１２と第３部分１３との間の第２折曲部は、封止部材５０によって湿度及び衝撃等から保護される。
第２リードフレーム１６は、集積回路３０が載置される第４部分１７と、第４部分１７に接続される第２端子部１８とを含んでいる。金属板を折り曲げることによって、第４部分１７と第２端子部１８とを含む第２リードフレーム１６が形成されてもよい。第４部分１７は、集積回路３０と放熱部材４０との間に配置されてもよい。第１部分１１と放熱部材４０との間の第１間隔ｇ1は、第４部分１７と放熱部材４０との間の第３間隔ｇ3よりも小さくてもよい。第３間隔ｇ3は、放熱部材４０の厚さ方向における、第４部分１７と放熱部材４０との間の最短距離として定義される。集積回路３０は、第２リードフレーム１６の第４部分１７に電気的に接続されている。具体的には、集積回路３０は、はんだのような接合部材（図示せず）を用いて、第２リードフレーム１６の第４部分１７に接合されてもよい。
第３リードフレーム２０は、第５部分２１と、第５部分２１に接続される第３端子部２２とを含んでいる。金属板を折り曲げることによって、第５部分２１と第３端子部２２とを含む第３リードフレーム２０が形成されてもよい。第３リードフレーム２０は、半導体素子２３に電気的に接続されている。具体的には、第３リードフレーム２０の第５部分２１は、第１導電ワイヤ３５を介して、半導体素子２３の第１電極２６に接続されている。第１導電ワイヤ３５は、半導体素子２３の第１電極２６と第３リードフレーム２０の第５部分２１とに接続されている。第１導電ワイヤ３５は、半導体素子２３（第１電極２６）及び第３リードフレーム２０（第５部分２１）から放熱部材４０側とは反対側に引き出されている。
封止部材５０は、少なくとも半導体素子２３と第１リードフレーム１０の第１部分１１とを封止する。封止部材５０は、第１リードフレーム１０の第２部分１２と、第１リードフレーム１０の第３部分１３の少なくとも一部と、集積回路３０と、第２リードフレーム１６の第４部分１７の少なくとも一部と、第３リードフレーム２０の第５部分２１の少なくとも一部と、第１導電ワイヤ３５と、第２導電ワイヤ３６とをさらに封止してもよい。第１端子部１４、第２端子部１８及び第３端子部２２は、封止部材５０から露出している。
封止部材５０は、電気的絶縁性を有する。封止部材５０は、例えば、電気的絶縁性を有し、かつ、半導体モジュール１を配線基板６１（図３を参照）に実装する際に加えられる熱に耐える樹脂から構成されてもよい。封止部材５０は、例えば、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、フッ素系樹脂、イソシアネート系樹脂、シリコーン樹脂及びこれらの組み合わせからなる群から選択される樹脂材料から構成されてもよい。封止部材５０は、シリカ、アルミナ、窒化アルミニウムまたは窒化ホウ素のような無機材料からなるフィラーをさらに含んでもよい。フィラーは、封止部材５０の熱伝導性を向上させてもよい。そのため、フィラーが充填された封止部材５０は、半導体素子２３から発生する熱を、放熱部材４０に効率的に伝達することができる。
放熱部材４０は、半導体素子２３において発生する熱を放散させる。放熱部材４０は、第１リードフレーム１０の第１部分１１及び半導体素子２３に対向するように配置されている。半導体素子２３の第１の表面２４に垂直な方向からの平面視（図１を参照）において半導体素子２３が放熱部材４０に重なるように、放熱部材４０は半導体素子２３に対して配置されてもよい。放熱部材４０は、集積回路３０において発生する熱をさらに放散させてもよい。放熱部材４０は、第２リードフレーム１６の第４部分１７及び集積回路３０に対向するように配置されている。半導体素子２３の第１の表面２４に垂直な方向からの平面視（図１を参照）において集積回路３０が放熱部材４０に重なるように、放熱部材４０は集積回路３０に対して配置されてもよい。
放熱部材４０は、銅またはアルミニウムのような導電性と熱伝導性とを有する材料からなる板部材であってもよい。放熱部材４０は、封止部材５０から露出する放熱面４１を有している。封止部材５０から露出する放熱面４１は、半導体素子２３において発生する熱を半導体モジュール１の外部に効率的に放散させることができる。放熱面４１は、封止部材５０の表面と面一であってもよい。放熱面４１以外の放熱部材４０の複数の表面は、封止部材５０に面してもよい。放熱部材４０は、封止部材５０によって、半導体素子２３及び第１部分１１から絶縁されている。
放熱部材４０は、封止部材５０に一体化されている。例えば、半導体素子２３、集積回路３０、第１リードフレーム１０、第２リードフレーム１６、第３リードフレーム２０、第１導電ワイヤ３５及び第２導電ワイヤ３６とともに放熱部材４０を封止部材５０でモールドすることによって、放熱部材４０は封止部材５０に一体化されてもよい。封止部材５０に形成された凹部に放熱部材４０を嵌合することによって、放熱部材４０は封止部材５０に一体化されてもよい。ねじのような固定部材を用いて放熱部材４０を封止部材５０に取り付けることによって、放熱部材４０は封止部材５０に一体化されてもよい。
図３を参照して、本実施の形態の半導体装置５を説明する。半導体装置５は、半導体モジュール１と、配線（第１配線６２、第２配線６３及び第３配線（図示せず））を含む配線基板６１と、半導体モジュール１を配線基板６１上に固定する接合部材６５とを備える。第１リードフレーム１０の第１端子部１４、第２リードフレーム１６の第２端子部１８及び第３リードフレーム２０の第３端子部２２は、それぞれ、配線基板６１の第１配線６２、第２配線６３及び第３配線に、接合部材６５を用いて接合される。接合部材６５は、例えば、はんだであってもよい。接合部材６５に熱を加えること（例えば、接合部材６５がはんだである場合におけるはんだリフロー工程）により、接合部材６５を用いて、半導体モジュール１は配線基板６１上に実装される。封止部材５０はこの実装工程において加えられる熱に耐えるため、封止部材５０は半導体素子２３と放熱部材４０との間の電気的絶縁を確保することができる。
本実施の形態の半導体モジュール１の効果を説明する。
本実施の形態の半導体モジュール１は、半導体素子２３と、半導体素子２３が載置される第１部分１１を含む第１リードフレーム１０と、少なくとも半導体素子２３と第１部分１１とを封止する封止部材５０と、封止部材５０に一体化されかつ半導体素子２３において発生する熱を放散させる放熱部材４０とを備える。放熱部材４０は、封止部材５０から露出する放熱面４１を有する。放熱部材４０は、封止部材５０によって、半導体素子２３及び第１部分１１から絶縁されている。
本実施の形態の半導体モジュール１では、放熱部材４０は、封止部材５０によって、半導体素子２３及び第１部分１１から絶縁されており、放熱部材４０は、半導体素子２３及び第１部分１１に接していない。そのため、半導体モジュール１は縦型半導体素子（２３）に適用され得る。さらに、半導体モジュール１では、放熱部材４０は、封止部材５０によって、半導体素子２３及び第１部分１１から絶縁されているため、絶縁シートを用いることなく、放熱部材４０は、半導体素子２３及び第１部分１１から電気的に絶縁されている。そのため、半導体モジュール１を配線基板６１上に実装する際に、半導体素子２３と放熱部材４０との間の電気的絶縁が確保され得る。
本実施の形態の半導体モジュール１では、第１部分１１は、半導体素子２３と放熱部材４０との間に配置されている。第１部分１１は、放熱部材４０に対して、第１間隔ｇ1を空けて配置されている。そのため、半導体モジュール１は縦型半導体素子（２３）に適用され得るとともに、半導体モジュール１を配線基板６１上に実装する際に、半導体素子２３と放熱部材４０との間の電気的絶縁が確保され得る。
本実施の形態の半導体モジュール１では、第１間隔ｇ1は、１００μｍ以上５００μｍ以下である。第１間隔ｇ1を１００μｍ以上に設定することにより、放熱部材４０は、半導体素子２３及び第１部分１１から確実に電気的に絶縁され得る。第１間隔ｇ1を５００μｍ以下に設定することにより、半導体素子２３から発生する熱が放熱部材４０に低い熱抵抗で伝達され得る。
本実施の形態の半導体モジュール１では、第１リードフレーム１０は、第１部分１１に接続される第２部分１２と、第２部分１２に接続される第３部分１３と、第３部分１３に接続される端子部とを含む。第１部分１１と放熱部材４０との間の第１間隔ｇ1が、第３部分１３と放熱部材４０との間の第２間隔ｇ2よりも小さくなるように、第２部分１２は第１部分１１及び第３部分１３に対して傾斜している。そのため、放熱部材４０を半導体素子２３及び第１部分１１から電気的に絶縁しながら、半導体素子２３は放熱部材４０の近くに配置され得る。半導体素子２３から発生する熱が放熱部材４０に低い熱抵抗で伝達され得る。
本実施の形態の半導体モジュール１では、第１部分１１及び前記第２部分１２は、封止部材５０の中に埋め込まれている。第１部分１１と第２部分１２との間の折曲部は、封止部材５０によって、湿度及び衝撃等から保護され得る。
本実施の形態の半導体モジュール１は、半導体素子２３に電気的に接続される集積回路３０と、集積回路３０が載置される第４部分１７を含む第２リードフレーム１６とをさらに備える。第４部分１７は、集積回路３０と放熱部材４０との間に配置されている。第１部分１１と放熱部材４０との間の第１間隔ｇ1は、第４部分１７と放熱部材４０との間の第３間隔ｇ3よりも小さい。放熱部材４０を半導体素子２３及び第１部分１１から電気的に絶縁しながら、半導体素子２３は放熱部材４０のより近くに配置され得る。半導体素子２３から発生する熱が放熱部材４０に低い熱抵抗で伝達され得る。
本実施の形態の半導体モジュール１は、第３リードフレーム２０と、第３リードフレーム２０と半導体素子２３とに接続される第１導電ワイヤ３５と、集積回路３０と半導体素子２３とに接続される第２導電ワイヤ３６とをさらに備える。第１導電ワイヤ３５は、第３リードフレーム２０及び半導体素子２３から放熱部材４０側とは反対側に引き出されている。第２導電ワイヤ３６は、集積回路３０及び半導体素子２３から放熱部材４０側とは反対側に引き出されている。第４部分１７と放熱部材４０との間の第３間隔ｇ3は第１部分１１と放熱部材４０との間の第１間隔ｇ1と異なる。そのため、第１導電ワイヤ３５及び第２導電ワイヤ３６が半導体素子２３から放熱部材４０側とは反対側に引き出されても、第２導電ワイヤ３６は集積回路３０と半導体素子２３とに容易にボンディングされ得る。
本実施の形態の半導体モジュール１では、放熱面４１以外の放熱部材４０の複数の表面は、封止部材５０に面している。そのため、放熱部材４０は封止部材５０に強固に一体化され得る。
本実施の形態の半導体モジュール１では、半導体素子２３は、第１の表面２４と、第１の表面２４とは反対側の第２の表面２５とを有している。半導体素子２３は、第１の表面２４上に設けられた第１電極２６と、第２の表面２５上に設けられた第２電極２７とを有している。第２電極２７は、第１リードフレーム１０の第１部分１１に接合されている。本実施の形態の半導体モジュール１は縦型半導体素子（２３）に適用され得るとともに、半導体モジュール１を配線基板６１上に実装する際に、半導体素子２３と放熱部材４０との間の電気的絶縁が確保され得る。
本実施の形態の半導体装置５は、半導体モジュール１と、配線基板６１と、半導体モジュール１を配線基板６１上に固定する接合部材とを備える。そのため、半導体装置５は縦型半導体素子（２３）に適用され得るとともに、接合部材を用いて半導体モジュール１を配線基板６１上に実装する際に、半導体素子２３と放熱部材４０との間の電気的絶縁が確保され得る。
実施の形態２．
図４から図６を参照して、実施の形態２に係る半導体モジュール１ｂを説明する。本実施の形態の半導体モジュール１ｂは、基本的には、実施の形態１の半導体モジュール１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体モジュール１ｂでは、放熱部材４０は、放熱面４１上に、１つ以上の凸部４２を含む。１つ以上の凸部４２の各々は、図５に示されるように柱状の凸部４２であってもよいし、図６に示されるように板状の凸部４２であってもよい。１つ以上の凸部４２は、放熱面４１内に均一に分布してもよいし、放熱面４１内に不均一に分布してもよい。半導体素子２３の発熱量が集積回路３０の発熱量よりも大きいときは、集積回路３０に対応する放熱面４１の第２領域よりも、半導体素子２３に対応する放熱面４１の第１領域に、より多くの１つ以上の凸部４２が配置されてもよい。
本実施の形態の半導体装置は、実施の形態１の半導体装置５と同様の構成を備えるが、実施の形態１の半導体モジュール１に代えて、本実施の形態の半導体モジュール１ｂを備える点で異なる。
本実施の形態の半導体モジュール１ｂの効果を説明する。本実施の形態の半導体モジュール１ｂは、実施の形態１の半導体モジュール１の効果に加えて、以下の効果を奏する。本実施の形態の半導体モジュール１ｂでは、放熱部材４０は、放熱面４１上に、１つ以上の凸部４２を含む。１つ以上の凸部４２は、放熱部材４０における放熱面積を増加させる。そのため、半導体モジュール１ｂの放熱特性が改善され得る。
実施の形態３．
図７から図９を参照して、実施の形態３に係る半導体モジュール１ｃを説明する。本実施の形態の半導体モジュール１ｃは、基本的には、実施の形態１の半導体モジュール１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体モジュール１ｃでは、放熱部材４０は、放熱面４１上に、１つ以上の凹部４４を含む。１つ以上の凹部４４の各々は、図８に示されるように柱状の凹部４４であってもよいし、図９に示されるように板状の凹部４４であってもよい。１つ以上の凹部４４は、放熱面４１内に均一に分布してもよいし、放熱面４１内に不均一に分布してもよい。半導体素子２３の発熱量が集積回路３０の発熱量よりも大きいときは、集積回路３０に対応する放熱面４１の第２領域よりも、半導体素子２３に対応する放熱面４１の第１領域に、より多くの１つ以上の凹部４４が配置されてもよい。
本実施の形態の半導体装置は、実施の形態１の半導体装置５と同様の構成を備えるが、実施の形態１の半導体モジュール１に代えて、本実施の形態の半導体モジュール１ｃを備える点で異なる。
本実施の形態の半導体モジュール１ｃの効果を説明する。本実施の形態の半導体モジュール１ｃは、実施の形態１の半導体モジュール１の効果に加えて、以下の効果を奏する。本実施の形態の半導体モジュール１ｃでは、放熱部材４０は、放熱面４１上に、１つ以上の凹部４４を含む。１つ以上の凹部４４は、放熱部材４０における放熱面積を増加させる。そのため、半導体モジュール１ｃの放熱特性が改善され得る。
実施の形態４．
図１０を参照して、実施の形態４に係る半導体モジュール１ｄを説明する。本実施の形態の半導体モジュール１ｄは、基本的には、実施の形態２の半導体モジュール１ｂと同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体モジュール１ｄでは、放熱部材４０は、放熱面４１上の１つ以上の凹部４４と、１つ以上の凹部４４の少なくとも一部に結合されて放熱面４１から突出する１つ以上の突出部材４６とを含む。１つ以上の突出部材４６の各々は柱状の突出部材４６であり、１つ以上の凹部４４の各々は柱状の凹部４４であってもよい。１つ以上の突出部材４６の各々は板状の突出部材４６であり、１つ以上の凹部４４の各々は板状の凹部４４であってもよい。１つ以上の突出部材４６は、１つ以上の凹部４４に圧入されてもよい。１つ以上の突出部材４６は、１つ以上の凹部４４に螺合してもよい。
１つ以上の突出部材４６は、放熱面４１内に均一に分布してもよいし、放熱面４１内に不均一に分布してもよい。半導体素子２３の発熱量が集積回路３０の発熱量よりも大きいときは、集積回路３０に対応する放熱面４１の第２領域よりも、半導体素子２３に対応する放熱面４１の第１領域に、より多くの１つ以上の突出部材４６が配置されてもよい。
本実施の形態の半導体モジュール１ｄの製造方法の一例では、半導体素子２３、集積回路３０、第１リードフレーム１０、第２リードフレーム１６、第３リードフレーム２０、第１導電ワイヤ３５及び第２導電ワイヤ３６とともに放熱部材４０を封止部材５０でモールドした後、１つ以上の凹部４４に１つ以上の突出部材４６が結合されてもよい。
本実施の形態の半導体装置は、実施の形態２の半導体装置と同様の構成を備えるが、実施の形態２の半導体モジュール１ｂに代えて、本実施の形態の半導体モジュール１ｄを備える点で異なる。
本実施の形態の半導体モジュール１ｄの効果を説明する。本実施の形態の半導体モジュール１ｄは、実施の形態２の半導体モジュール１ｂの効果に加えて、以下の効果を奏する。
本実施の形態の半導体モジュール１ｄでは、放熱部材４０は、放熱面４１上の１つ以上の凹部４４と、１つ以上の凹部４４の少なくとも一部に結合されて放熱面４１から突出する１つ以上の突出部材４６とを含む。そのため、半導体素子２３の発熱量に応じて、１つ以上の突出部材４６の数が定められ得る。本実施の形態の半導体モジュール１ｄは、半導体素子２３に適した放熱特性を有するとともに、不必要な突出部材４６を省略することによって半導体モジュール１ｄのコストが減少し得る。
本実施の形態の半導体モジュール１ｄは、半導体素子２３、集積回路３０、第１リードフレーム１０、第２リードフレーム１６、第３リードフレーム２０、第１導電ワイヤ３５及び第２導電ワイヤ３６とともに放熱部材４０を封止部材５０でモールドした後、１つ以上の凹部４４に１つ以上の突出部材４６を結合することによって製造され得るように構成されている。本実施の形態の半導体モジュール１ｄは、実施の形態１の半導体モジュール１のモールド工程における金型と同じ金型を用いて製造され得るように構成されている。そのため、半導体モジュール１ｄのコストが減少し得る。
実施の形態５．
図１１を参照して、実施の形態５に係る半導体モジュール１ｅを説明する。本実施の形態の半導体モジュール１ｅは、基本的には、実施の形態１の半導体モジュール１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体モジュール１ｅは、第１部分１１と放熱部材４０との間に絶縁スペーサ５５をさらに備える。絶縁スペーサ５５は、第１部分１１と放熱部材４０との間の第１間隔ｇ1を規定する。絶縁スペーサ５５は、第１部分１１と放熱部材４０とに接着されていてもよい。
本実施の形態の半導体モジュール１ｅの製造方法の一例では、第１部分１１と放熱部材４０との間に絶縁スペーサ５５を配置した後に、封止樹脂により、半導体素子２３、第１リードフレーム１０及び放熱部材４０がモールドされる。絶縁スペーサ５５は、このモールド工程において、半導体素子２３と放熱部材４０との間の電気的絶縁が安定的に確保され得る。
本実施の形態の半導体装置は、実施の形態１の半導体装置５と同様の構成を備えるが、実施の形態１の半導体モジュール１に代えて、本実施の形態の半導体モジュール１ｅを備える点で異なる。
本実施の形態の半導体モジュール１ｅの効果を説明する。本実施の形態の半導体モジュール１ｅは、実施の形態１の半導体モジュール１の効果に加えて、以下の効果を奏する。本実施の形態の半導体モジュール１ｅは、第１部分１１と放熱部材４０との間に絶縁スペーサ５５をさらに備える。絶縁スペーサ５５は、第１部分１１と放熱部材４０との間の第１間隔ｇ1を規定する。そのため、半導体素子２３と放熱部材４０との間の電気的絶縁が安定的に確保され得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１から実施の形態５の少なくとも２つを組み合わせてもよい。本発明の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｂ，１ｃ，１ｄ，１ｅ 半導体モジュール、５ 半導体装置、１０ 第１リードフレーム、１１ 第１部分、１２ 第２部分、１３ 第３部分、１４ 第１端子部、１６ 第２リードフレーム、１７ 第４部分、１８ 第２端子部、２０ 第３リードフレーム、２１ 第５部分、２２ 第３端子部、２３ 半導体素子、２４ 第１の表面、２５ 第２の表面、２６ 第１電極、２７ 第２電極、２８ 第３電極、３０ 集積回路、３５ 第１導電ワイヤ、３６ 第２導電ワイヤ、４０ 放熱部材、４１ 放熱面、４２ 凸部、４４ 凹部、４６ 突出部材、５０ 封止部材、５５ 絶縁スペーサ、６１ 配線基板、６２ 第１配線、６３ 第２配線、６５ 接合部材。

Claims (13)

  1. 半導体素子と、
    前記半導体素子が載置される第１部分を含む第１リードフレームと、
    少なくとも前記半導体素子と前記第１部分とを封止する封止部材と、
    前記封止部材に一体化されかつ前記半導体素子において発生する熱を放散させる放熱部材とを備え、
    前記放熱部材は、前記封止部材から露出する放熱面を有し、
    前記放熱部材は、前記封止部材によって、前記半導体素子及び前記第１部分から絶縁されている、半導体モジュール。
  2. 前記第１部分は、前記半導体素子と前記放熱部材との間に配置されており、
    前記第１部分は、前記放熱部材に対して、第１間隔を空けて配置されている、請求項１に記載の半導体モジュール。
  3. 前記第１間隔は、１００μｍ以上５００μｍ以下である、請求項２に記載の半導体モジュール。
  4. 前記第１リードフレームは、前記第１部分に接続される第２部分と、前記第２部分に接続される第３部分と、前記第３部分に接続される端子部とを含み、
    前記第１部分と前記放熱部材との間の前記第１間隔が、前記第３部分と前記放熱部材との間の第２間隔よりも小さくなるように、前記第２部分は前記第１部分及び前記第３部分に対して傾斜している、請求項２または請求項３に記載の半導体モジュール。
  5. 前記第１部分及び前記第２部分は、前記封止部材の中に埋め込まれている、請求項４に記載の半導体モジュール。
  6. 前記半導体素子に電気的に接続される集積回路と、
    前記集積回路が載置される第４部分を含む第２リードフレームとをさらに備え、
    前記第４部分は、前記集積回路と前記放熱部材との間に配置されており、
    前記第１部分と前記放熱部材との間の前記第１間隔は、前記第４部分と前記放熱部材との間の第３間隔よりも小さい、請求項２から請求項５のいずれか１項に記載の半導体モジュール。
  7. 第３リードフレームと、
    前記第３リードフレームと前記半導体素子とに接続される第１導電ワイヤと、
    前記集積回路と前記半導体素子とに接続される第２導電ワイヤとをさらに備え、
    前記第１導電ワイヤは、前記第３リードフレーム及び前記半導体素子から前記放熱部材側とは反対側に引き出されており、
    前記第２導電ワイヤは、前記集積回路及び前記半導体素子から前記放熱部材側とは反対側に引き出されている、請求項６に記載の半導体モジュール。
  8. 前記第１部分と前記放熱部材との間に絶縁スペーサをさらに備える、請求項１から請求項７のいずれか１項に記載の半導体モジュール。
  9. 前記放熱部材は、前記放熱面上に、１つ以上の凹部及び１つ以上の凸部のいずれかを含む、請求項１から請求項８のいずれか１項に記載の半導体モジュール。
  10. 前記放熱部材は、前記放熱面上の１つ以上の凹部と、前記１つ以上の凹部の少なくとも一部に結合されて前記放熱面から突出する１つ以上の突出部材とを含む、請求項１から請求項８のいずれか１項に記載の半導体モジュール。
  11. 前記放熱面以外の前記放熱部材の複数の表面は、前記封止部材に面している、請求項１から請求項１０のいずれか１項に記載の半導体モジュール。
  12. 前記半導体素子は、第１の表面と、前記第１の表面とは反対側の第２の表面とを有し、
    前記半導体素子は、前記第１の表面上に設けられた第１電極と、前記第２の表面上に設けられた第２電極とを有し、
    前記第２電極は前記第１リードフレームの前記第１部分に接合されている、請求項１から請求項１１のいずれか１項に記載の半導体モジュール。
  13. 請求項１から請求項１２のいずれか１項に記載の半導体モジュールと、
    配線基板と、
    前記半導体モジュールを前記配線基板上に固定する接合部材とを備える、半導体装置。
JP2018550893A 2016-11-15 2016-11-15 半導体モジュール及び半導体装置 Active JP6771581B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/083801 WO2018092185A1 (ja) 2016-11-15 2016-11-15 半導体モジュール及び半導体装置

Publications (2)

Publication Number Publication Date
JPWO2018092185A1 true JPWO2018092185A1 (ja) 2019-04-11
JP6771581B2 JP6771581B2 (ja) 2020-10-21

Family

ID=62145418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018550893A Active JP6771581B2 (ja) 2016-11-15 2016-11-15 半導体モジュール及び半導体装置

Country Status (4)

Country Link
US (1) US11257732B2 (ja)
JP (1) JP6771581B2 (ja)
CN (1) CN210296341U (ja)
WO (1) WO2018092185A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112519A (ja) * 1996-10-08 1998-04-28 Nippon Motorola Ltd 熱放散手段を有する集積回路装置及びその製造方法
JP2009532912A (ja) * 2006-04-06 2009-09-10 フリースケール セミコンダクター インコーポレイテッド 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージ
JP2013070026A (ja) * 2011-09-08 2013-04-18 Rohm Co Ltd 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置
WO2013125474A1 (ja) * 2012-02-24 2013-08-29 三菱電機株式会社 半導体装置とその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567001A (ja) 1991-09-09 1993-03-19 Nec Corp キヤツシユメモリ回路
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
CN104145331B (zh) * 2012-01-31 2017-09-29 三菱电机株式会社 半导体装置和其制造方法
JP6028592B2 (ja) 2013-01-25 2016-11-16 三菱電機株式会社 半導体装置
JP2016066639A (ja) * 2014-09-22 2016-04-28 ファナック株式会社 接続方法が異なる複数のフィンを備えたヒートシンク
DE102015116807A1 (de) * 2015-10-02 2017-04-06 Infineon Technologies Austria Ag Funktionalisierte Schnittstellenstruktur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112519A (ja) * 1996-10-08 1998-04-28 Nippon Motorola Ltd 熱放散手段を有する集積回路装置及びその製造方法
JP2009532912A (ja) * 2006-04-06 2009-09-10 フリースケール セミコンダクター インコーポレイテッド 一体型スルーホール熱放散ピンを有するモールドされた半導体パッケージ
JP2013070026A (ja) * 2011-09-08 2013-04-18 Rohm Co Ltd 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置
WO2013125474A1 (ja) * 2012-02-24 2013-08-29 三菱電機株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
WO2018092185A1 (ja) 2018-05-24
US11257732B2 (en) 2022-02-22
US20190259681A1 (en) 2019-08-22
JP6771581B2 (ja) 2020-10-21
CN210296341U (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
JP3740117B2 (ja) 電力用半導体装置
US9171773B2 (en) Semiconductor device
JP6164364B2 (ja) 半導体装置
JP4254527B2 (ja) 半導体装置
WO2018146933A1 (ja) 半導体装置及び半導体装置の製造方法
JPWO2015174158A1 (ja) パワー半導体モジュールおよび複合モジュール
JP2016018866A (ja) パワーモジュール
US9524929B2 (en) Semiconductor module package and method of manufacturing the same
US20160365296A1 (en) Electronic Devices with Increased Creepage Distances
US10163752B2 (en) Semiconductor device
JP2016181536A (ja) パワー半導体装置
JP2010050395A (ja) 半導体装置およびその製造方法
JP6360035B2 (ja) 半導体装置
JP2012064855A (ja) 半導体装置
US9633918B2 (en) Semiconductor device
JP6248803B2 (ja) パワー半導体モジュール
JP2012209470A (ja) 半導体装置、半導体装置モジュール及び半導体装置の製造方法
JP4046623B2 (ja) パワー半導体モジュールおよびその固定方法
JP2010177619A (ja) 半導体モジュール
JP2015122453A (ja) パワーモジュール
JP2021015856A (ja) 半導体装置
JP2009231685A (ja) パワー半導体装置
JP6771581B2 (ja) 半導体モジュール及び半導体装置
US10886186B2 (en) Semiconductor package system
JP5062189B2 (ja) 半導体装置の実装構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200330

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200901

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200929

R150 Certificate of patent or registration of utility model

Ref document number: 6771581

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250