JPWO2018066578A1 - フィルタ - Google Patents

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Abstract

フィルタ（１０１）は、第１ツェナーダイオード（ＺＤ１）と第２ツェナーダイオード（ＺＤ２）との直列回路、接続点（ＮＰ）とグランドとの間に接続された第３ツェナーダイオード（ＺＤ３）および第３インダクタ（Ｌ３）を備える。第１ツェナーダイオード（ＺＤ１）、第３ツェナーダイオード（ＺＤ３）の寄生容量および第３インダクタ（Ｌ３）で第１直列共振回路（ＳＲ１）が構成され、第２ツェナーダイオード（ＺＤ２）、第３ツェナーダイオード（ＺＤ３）の寄生容量および第３インダクタ（Ｌ３）で第２直列共振回路（ＳＲ２）が構成される。第１ツェナーダイオード（ＺＤ１）および第２ツェナーダイオード（ＺＤ２）の寄生容量は実質的に等しく、第３ツェナーダイオード（ＺＤ３）の寄生容量はそれよりも大きい。

Description

本発明は、ＥＳＤ保護素子とコモンモードチョークコイルとを備えるフィルタに関する。
例えば高速シリアルインターフェースでは、平衡線路にて位相が１８０°異なる信号を伝送する「差動伝送方式」が用いられる。差動伝送方式では、平衡線路にて放射ノイズや外来ノイズが相殺されるため、これらノイズによる影響を受けにくい。但し、使用環境によっては、信号線路の非対称性等に起因してコモンモードのノイズ電流が発生してしまう。このようなコモンモードノイズを抑制するため、コモンモードフィルタが用いられる。
また、高速シリアルインターフェースにおいては、外来のＥＳＤ（Electro-Static Discharge；静電気放電）から電子回路を保護するためにＥＳＤ保護素子が用いられる。
例えば特許文献１には、ＥＳＤ保護素子とコモンモードチョークコイルとを備えるＥＳＤ保護回路付きコモンモードフィルタが示されている。
国際公開第２０１６／０８０１０８号
ＥＳＤ保護回路付きコモンモードフィルタは、コモンモードフィルタとＥＳＤ保護素子とが何らかの配線で接続された回路であるので、その配線部に生じる誘導成分（寄生インダクタンス）を備える。また、ＥＳＤ保護素子は、作動電圧に達しない通常状態では、その構造上、容量成分（寄生容量）を備える。そのため、ＥＳＤ保護回路付きコモンモードフィルタはＥＳＤ保護素子の容量成分も備える。
上記誘導成分および容量成分は、コモンモードフィルタ本来の特性に影響を与えるので、実際の使用状態でのフィルタ特性はコモンモードフィルタ単体での特性とは異なる。また、コモンモードフィルタのフィルタ特性を考慮して、ＥＳＤ保護素子の寄生容量を小さくするためにＥＳＤ保護素子を小サイズ化すると、ＥＳＤ保護特性が劣化してしまう。
本発明の目的は、ＥＳＤ保護素子のＥＳＤ保護特性を劣化させることなく、コモンモードフィルタの所定のフィルタ特性を確保したフィルタを提供することにある。また、ＥＳＤ保護素子を利用してコモンモードフィルタのフィルタ特性を向上させた、フィルタを提供することにある。
（１）本発明のフィルタは、
第１信号線と、第２信号線とを含み、高周波信号を伝送する差動伝送線路と、
前記第１信号線に挿入された第１インダクタと、前記第２信号線に挿入され、前記第１インダクタと磁界結合する第２インダクタとを含むコモンモードチョークコイルと、
ＥＳＤ保護回路と、を備え、
前記ＥＳＤ保護回路は、
前記第１信号線と前記第２信号線との間に接続された第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の直列回路と、前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の接続点とグランドとの間に接続された第３ＥＳＤ保護素子と、前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第３インダクタと、を含み、
前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第１直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第２直列共振回路が構成され、
前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の寄生容量は実質的に等しく、
前記第３ＥＳＤ保護素子の寄生容量は、前記第１ＥＳＤ保護素子の寄生容量および前記第２ＥＳＤ保護素子の寄生容量よりも大きい、ことを特徴とする。
上記の構成により、第３ＥＳＤ保護素子のサイズが大きくなるので、ＥＳＤ保護素子の抵抗値が減少し、ＥＳＤ保護性能が向上する。また、コモンモードチョークコイルが含む、第１インダクタに接続される第１ＥＳＤ保護素子と第３インダクタとで直列共振回路が構成され、第２インダクタに接続される第２ＥＳＤ保護素子と第３インダクタとで直列共振回路が構成されるので、これらの直列共振回路がコモンモードノイズに対するトラップフィルタとして作用する。したがって、コモンモードノイズの阻止帯域が広帯域化される。
（２）前記第３インダクタは、例えば１ターン未満のコイル状または直線状の導体パターンで構成される。これにより、第３インダクタのインダクタンスが大きくなりすぎず、また、第３インダクタの抵抗成分が抑えられるのでＥＳＤ保護性能の低下が抑制される。
（３）前記差動伝送線路、前記コモンモードチョークコイル、および前記ＥＳＤ保護回路は単一の基材に設けられていることが好ましい。これにより、小型のフィルタが構成される。また、各部の配線が短縮化されて、寄生成分が抑制されるので、コモンモードフィルタのフィルタ特性およびＥＤＳ保護素子のＥＳＤ保護性能が向上する。
（４）本発明のフィルタは、前記基材に形成されて前記差動伝送線路に繋がる入出力端子を備え、前記ＥＳＤ保護回路と前記コモンモードチョークコイルとは前記基材の平面視で重なり、且つ前記ＥＳＤ保護回路は、前記コモンモードチョークコイルに比べ、前記基材の前記入出力端子寄りの位置に配置されることが好ましい。この構造により、フィルタを回路基板等に実装する際の占有面積が縮小化される。また、ＥＤＳ保護素子から回路基板等に形成されているグランド導体までの経路が短縮化されるので、その経路での寄生成分が小さく、ＥＳＤ保護性能が向上する。
（５）前記基材の平面視で、前記第３インダクタは前記第１インダクタおよび前記第２インダクタには重ならないことが好ましい。この構造により、第３インダクタを介する第１インダクタと第２インダクタとの不要結合が生じなく、また第３インダクタにＥＳＤ電流が流れるときの第１インダクタおよび第２インダクタへの不要な誘導が生じない。
（６）例えば、前記第１ＥＳＤ保護素子は、第１ツェナーダイオードと、当該第１ツェナーダイオードに対して、前記第１ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第１ダイオードと、前記第１ツェナーダイオードと前記第１ダイオードとの直列回路に対して、前記第１ダイオードとは逆極性で並列接続された第２ダイオードとを含んで構成され、前記第２ＥＳＤ保護素子は、第２ツェナーダイオードと、当該第２ツェナーダイオードに対して、前記第２ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第３ダイオードと、前記第２ツェナーダイオードと前記第３ダイオードとの直列回路に対して、前記第３ダイオードとは逆極性で並列接続された第４ダイオードとを含んで構成される。
上記構成により、差動信号に対する、第１ＥＳＤ保護素子の合成寄生容量および第２ＥＳＤ保護素子の合成寄生容量が小さくなる。そのため、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子が差動信号に与える影響が小さくなって、差動信号の通過特性の劣化が抑制される。また、コモンモードノイズに対しては、第１ＥＳＤ保護素子の合成寄生容量および第２ＥＳＤ保護素子の合成寄生容量を大きくできるので、ＥＳＤ保護性能を向上させることができる。
（７）前記第３ＥＳＤ保護素子は、第３ツェナーダイオードと、当該第３ツェナーダイオードに対して、前記第３ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第５ダイオードと、前記第３ツェナーダイオードと前記第５ダイオードとの直列回路に対して、前記第５ダイオードとは逆極性で並列接続された第６ダイオードとを含んで構成されてもよい。この構成により、コモンモードノイズに対する、第３ＥＳＤ保護素子の合成寄生容量を大きくできるので、ＥＳＤ保護性能を向上させることができる。
（８）前記ＥＳＤ保護回路の前段、後段、またはその両方に、前記差動伝送線路に挿入された整合用インダクタを更に備えることが好ましい。これにより、差動伝送線路に対するＥＳＤ保護回路のインピーダンス整合がなされる。
（９）前記ＥＳＤ保護回路は、例えば次のように構成される。
前記ＥＳＤ保護回路は、基材層と、当該基材層に形成されたエピタキシャル層と、を含み、第１端子、第２端子および第３端子が形成された半導体基板を備える。
前記接続点は前記基材層であり、
前記第１ＥＳＤ保護素子は、前記基材層と前記第１端子との間の前記エピタキシャル層に形成され、第１高電流ダイオードと第１低電流ダイオードとを含む第１並列回路を有し、
前記第２ＥＳＤ保護素子は、前記基材層と前記第２端子との間の前記エピタキシャル層に形成され、第２高電流ダイオードと第２低電流ダイオードとを含む第２並列回路を有し、
前記第３ＥＳＤ保護素子は、前記基材層と前記第３端子との間の前記エピタキシャル層に形成され、第３高電流ダイオードと第３低電流ダイオードとを含む第３並列回路を有し、
前記第３ＥＳＤ保護素子は、前記エピタキシャル層の、前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子との間の領域に形成される。
前記第１高電流ダイオードと前記第１低電流ダイオードとの配列方向、前記第２高電流ダイオードと前記第２低電流ダイオードとの配列方向、前記第３高電流ダイオードと前記第３低電流ダイオードとの配列方向のそれぞれは、前記第１ＥＳＤ保護素子、前記第２ＥＳＤ保護素子および前記第３ＥＳＤ保護素子の配列方向に対して直交する。
そして、前記半導体基板の平面視で、前記第１高電流ダイオードと前記第２高電流ダイオードとの間の領域に前記第３低電流ダイオードが形成され、前記第１低電流ダイオードと前記第２低電流ダイオードとの間の領域に前記第３高電流ダイオードが形成される。
（１０）上記（９）に記載のＥＳＤ保護回路において、前記第３高電流ダイオードの形成領域は、前記第１高電流ダイオードの形成領域および前記第２高電流ダイオードの形成領域よりも大きく、前記第３低電流ダイオードの形成領域は、前記第１低電流ダイオードの形成領域および前記第２低電流ダイオードの形成領域よりも大きいことが好ましい。
（１１）前記ＥＳＤ保護回路は、例えば次のように構成される。
前記ＥＳＤ保護回路は、基材層と、当該基材層に形成されたエピタキシャル層と、を含み、第１端子、第２端子および第３端子が形成された半導体基板を備える。
前記接続点は前記基材層であり、
前記第１ＥＳＤ保護素子は、前記基材層と前記第１端子との間の前記エピタキシャル層に形成され、第１高電流ダイオードと第１低電流ダイオードとを含む第１並列回路を有し、
前記第２ＥＳＤ保護素子は、前記基材層と前記第２端子との間の前記エピタキシャル層に形成され、第２高電流ダイオードと第２低電流ダイオードとを含む第２並列回路を有し、
前記第３ＥＳＤ保護素子は、前記基材層と前記第３端子との間の前記エピタキシャル層に形成されたツェナーダイオードを有し、
前記第３ＥＳＤ保護素子は、前記エピタキシャル層の、前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子との間の領域に形成される。
前記第１高電流ダイオードと前記第１低電流ダイオードとの配列方向、前記第２高電流ダイオードと前記第２低電流ダイオードとの配列方向のそれぞれは、前記第１ＥＳＤ保護素子、前記第２ＥＳＤ保護素子および前記第３ＥＳＤ保護素子の配列方向に対して直交する。
そして、前記半導体基板の平面視で、前記第１高電流ダイオードと前記第２高電流ダイオードとの間の領域、且つ前記第１低電流ダイオードと前記第２低電流ダイオードとの間の領域に前記ツェナーダイオードが形成される。
本発明によれば、ＥＳＤ保護素子のＥＳＤ保護特性を劣化させることなく、コモンモードフィルタの所定のフィルタ特性を示すフィルタが得られる。また、ＥＳＤ保護素子を利用してコモンモードフィルタのフィルタ特性を向上させたフィルタが得られる。
図１は第１の実施形態に係るフィルタの回路図である。 図２（Ａ）は第１の実施形態に係るフィルタの、差動信号に対する等価回路図であり、図２（Ｂ）は、そのフィルタの、コモンモードノイズに対する等価回路図である。 図３は、寄生成分も含めて表した、本実施形態のフィルタ１０１の回路図である。 図４は第１の実施形態のフィルタ１０１の周波数特性を示す図である。 図５は第２の実施形態のフィルタ１０２の回路図である。 図６（Ａ）は、フィルタ１０２の差動信号に対する等価回路図である。図６（Ｂ）は、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2を、さらにキャパシタで表した等価回路図である。 図７（Ａ）、図７（Ｂ）は第３の実施形態に係るＥＳＤ保護回路の回路図である。 図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、第３の実施形態に係る、別のＥＳＤ保護回路の回路図である。 図９は第４の実施形態に係るダイオードチップの断面図である。 図１０は第４の実施形態に係る別のダイオードチップの断面図である。 図１１は第４の実施形態に係る更に別のダイオードチップの断面図である。 図１２は第５の実施形態に係るフィルタの各層の平面図である。 図１３は、第５の実施形態のフィルタ１０２の、回路基板２０１への実装状態での断面図である。 図１４は第５の実施形態に係るフィルタ１０２の各端子に繋がる回路を示す図である。 図１５は第６の実施形態に係るフィルタの正面図である。 図１６は第７の実施形態に係るＥＳＤ保護回路の回路図である。 図１７は第７の実施形態に係るＥＳＤ保護回路が構成されたダイオードチップの断面図である。 図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）は、第７の実施形態に係るＥＳＤ保護回路が構成されたダイオードチップの平面図である。 図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）は、第７の実施形態に係るＥＳＤ保護回路が構成された別のダイオードチップの平面図である。 図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）は、第７の実施形態に係るＥＳＤ保護回路が構成された、更に別のダイオードチップの平面図である。 図２１は、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示すダイオードチップの各ダイオードの平面上の概略的な配置関係を示す図である。 図２２は第８の実施形態に係るＥＳＤ保護回路の回路図である。 図２３は第８の実施形態に係るＥＳＤ保護回路が構成されたダイオードチップの断面図である。 図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）は、第８の実施形態に係るＥＳＤ保護回路が構成されたダイオードチップの平面図である。 図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、第８の実施形態に係るＥＳＤ保護回路が構成された別のダイオードチップの平面図である。 図２６（Ａ）は第９の実施形態に係るダイオードチップの電極配置を示す平面図である。図２６（Ｂ）はそのダイオードチップの回路図である。 図２７（Ａ）は第９の実施形態に係るダイオードチップＺＤＣを内蔵するＥＳＤ保護デバイスの内部構造を表す平面図である。図２７（Ｂ）はその縦断面図である。 図２８は、回路基板上の信号線等に対する、第９の実施形態に係るＥＳＤ保護デバイス１１の接続構造を示す平面図である。 図２９は、図２８に示した構造の等価回路図である。 図３０は、図２８に示した回路基板とは異なる回路基板上の信号線等に対するＥＳＤ保護デバイス１１の接続構造を示す平面図である。 図３１は図３０に示した構造の等価回路図である。 図３２（Ａ）、図３２（Ｂ）は、回路基板上の信号線等に対する、第９の実施形態に係るダイオードチップＺＤＣの接続構造を示す平面図である。 図３３（Ａ）は第１０の実施形態に係るダイオードチップＺＤＣの電極配置を示す平面図、図３３（Ｂ）はその回路図、図３３（Ｃ）はその縦断面図である。 図３４（Ａ）は第１０の実施形態に係るＥＳＤ保護デバイスの内部構造を表す平面図である。図３４（Ｂ）はその縦断面図である。 図３５（Ａ）は第１０の実施形態に係る別のダイオードチップＺＤＣの電極配置を示す平面図、図３５（Ｂ）はその回路図、図３５（Ｃ）はその縦断面図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係るフィルタの回路図である。
このフィルタ１０１は、差動伝送線路ＤＴＬ、コモンモードチョークコイルＣＭＣＣ、およびＥＳＤ保護回路ＰＣを備える。本発明における「フィルタ」は、コモンモードノイズを抑制し、差動信号を通過させるフィルタである。
差動伝送線路ＤＴＬは、端子Ｐ１−Ｐ２間に接続された第１信号線ＳＬ１と、端子Ｐ３−Ｐ４間に接続された第２信号線ＳＬ２とを含み、例えばＵＨＦ帯やＳＨＦ帯の高周波信号を伝送する。
コモンモードチョークコイルＣＭＣＣは、第１信号線ＳＬ１に挿入された第１インダクタＬ１と、第２信号線ＳＬ２に挿入され、第１インダクタＬ１と磁界結合する第２インダクタＬ２とを含む。
ＥＳＤ保護回路ＰＣは、第１信号線ＳＬ１と第２信号線ＳＬ２との間に接続された、第１ツェナーダイオードZD1および第２ツェナーダイオードZD2の直列回路と、第１ツェナーダイオードZD1および第２ツェナーダイオードZD2の接続点ＮＰとグランド端子Ｐ５との間に接続された第３ツェナーダイオードZD3と、第３インダクタＬ３とを含む。第３インダクタＬ３は、第３ツェナーダイオードZD3とグランドとの間に挿入されている。
第１ツェナーダイオードZD1の寄生容量、第３ツェナーダイオードZD3の寄生容量および第３インダクタＬ３で第１直列共振回路ＳＲ１が構成されている。また、第２ツェナーダイオードZD2の寄生容量、第３ツェナーダイオードZD3の寄生容量および第３インダクタＬ３で第２直列共振回路ＳＲ２が構成されている。
上記第１ツェナーダイオードZD1は本発明における「第１ＥＳＤ保護素子」の一例であり、上記第２ツェナーダイオードZD2は本発明における「第２ＥＳＤ保護素子」の一例であり、上記第３ツェナーダイオードZD3は本発明における「第３ＥＳＤ保護素子」の一例である。
第１ツェナーダイオードZD1および第２ツェナーダイオードZD2の寄生容量は実質的に等しく、第３ツェナーダイオードZD3の寄生容量は、第１ツェナーダイオードZD1の寄生容量および第２ツェナーダイオードZD2の寄生容量よりも大きい。ここで、第１ツェナーダイオードZD1の寄生容量をCzd1、第２ツェナーダイオードZD2の寄生容量をCzd2、第３ツェナーダイオードZD3の寄生容量をCzd3、で表すと、
Czd1≒Czd2、Czd3＞Czd1、Czd3＞Czd2、の関係で表される。
第１ツェナーダイオードZD1、第２ツェナーダイオードZD2、第３ツェナーダイオードZD3、のそれぞれの寄生容量は、主に、それぞれのツェナーダイオードの逆バイアス電圧印加時に生じる空乏層の容量である。
ここで、各ツェナーダイオードの寄生容量は、概ね、各ツェナーダイオードのサイズにより決まる。そして、上記の構成により、第３ツェナーダイオードZD3のサイズは、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2と比べて相対的に大きくなるので、ＥＳＤ保護回路ＰＣの抵抗値は小さく、ＥＳＤ保護性能は高くなる。
図２（Ａ）は、フィルタの、差動信号に対する等価回路図であり、図２（Ｂ）は、フィルタの、コモンモードノイズに対する等価回路図である。
図１に示したフィルタ１０１において、ＥＳＤ保護回路ＰＣの第１ツェナーダイオードZD1の寄生容量と第２ツェナーダイオードZD2の寄生容量とは実質的に等しいので、第１ツェナーダイオードZD1と第２ツェナーダイオードZD2との接続点ＮＰは中性電位、すなわちグランド電位である。そのため、差動信号に対しては、接続点ＮＰからグランド端子Ｐ５までの回路（第３ツェナーダイオードZD3および第３インダクタＬ３）は等価的に存在しない。
そのため、差動信号に対しては、相対的に寄生容量の大きな第３ツェナーダイオードZD3および第３インダクタＬ３が存在することによる影響を受けない。
一方、コモンモードノイズに対しては、図２（Ｂ）に示すように、第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２は、コモンモードノイズに対するトラップフィルタとして作用する。すなわち、第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２の共振周波数を、減衰すべきコモンモードノイズの周波数に合わせておくことにより、コモンモードノイズの阻止帯域が広帯域化される。
図３は、寄生成分も含めて表した、本実施形態のフィルタ１０１の回路図である。第１インダクタＬ１には寄生容量Ｃ１が存在し、第２インダクタＬ２には寄生容量Ｃ２が存在する。第１インダクタＬ１と寄生容量Ｃ１とはＬＣ並列共振回路を構成し、第２インダクタＬ２と寄生容量Ｃ２とはＬＣ並列共振回路を構成する。この２つのＬＣ並列共振回路はコモンモードノイズに対して帯域阻止フィルタとして作用する。
図４は本実施形態のフィルタ１０１の周波数特性を示す図である。図４において、曲線SCC21はコモンモードノイズの挿入損失、曲線SDD21は差動信号の挿入損失、である。また、曲線SCC21(p)は比較例のフィルタのコモンモードノイズの挿入損失、曲線SDD21(p)は比較例のフィルタの差動信号の挿入損失、である。
ここで、
Czd1 = Czd2 = 0.4pF
Czd3 = 3pF
である。
上記比較例のフィルタにおいては、第３ツェナーダイオードZD3の寄生容量が、第１ツェナーダイオードZD1の寄生容量および第２ツェナーダイオードZD2の寄生容量と等しく小さい。つまり、Czd1 = Czd2 = Czd3 = 0.4pFである。
図４に表れているように、コモンモードノイズの挿入損失SCC21に、周波数ｆ１（３ＧＨｚ付近）と周波数ｆ２（９．４ＧＨｚ付近）とにそれぞれ減衰極が生じている。周波数ｆ１の減衰極は、図３に示した、Ｌ１，Ｌ２，Ｃ１，Ｃ２で構成される２つのＬＣ並列共振回路により生じる減衰極である。コモンモードチョークコイルＣＭＣＣの第１インダクタＬ１と第２インダクタＬ２は、差動信号に対しては和動結合するので、相互インダクタンス分が付加される。このことにより、上記２つのＬＣ並列共振回路の、差動信号に対する共振周波数は使用周波数帯域外にある。
図４に表れる周波数ｆ２の減衰極は、図１、図２（Ｂ）に示した第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２による（すなわちＥＳＤ保護回路ＰＣによる）減衰である。この第１直列共振回路ＳＲ１の共振周波数は、第１ツェナーダイオードZD1の寄生容量Czd1と第３ツェナーダイオードZD3の寄生容量Czd3との合成容量および第３インダクタＬ３のインダクタンスで定まる。同様に、第２直列共振回路ＳＲ２の共振周波数は、第２ツェナーダイオードZD2の寄生容量Czd2と第３ツェナーダイオードZD3の寄生容量Czd3との合成容量および第３インダクタＬ３のインダクタンスで定まる。したがって、本実施形態のフィルタ１０１のＥＳＤ保護回路ＰＣによる減衰極の周波数ｆ２は、上記比較例のフィルタのＥＳＤ保護回路による減衰極の周波数ｆ２（ｐ）より低い。
コモンモードノイズの阻止帯域を、その挿入損失が−１０ｄＢ以下となる周波数帯域と定めると、図４に表れているように、比較例のフィルタのコモンモードノイズの阻止帯域は１．５ＧＨｚ以上５．５ＧＨｚ以下であるのに対し、本実施形態のフィルタ１０１のコモンモードノイズの阻止帯域は１．５ＧＨｚ以上１２ＧＨｚ以下、と非常に広い。
《第２の実施形態》
第２の実施形態では、整合回路を含むフィルタの例を示す。
図５は第２の実施形態のフィルタ１０２の回路図である。この例では、第１インダクタＬ１と第１ツェナーダイオードZD1との間に整合用インダクタＬＭ１１、端子Ｐ２と第１ツェナーダイオードZD1との間に整合用インダクタＬＭ１２、がそれぞれ設けられている。同様に、第２インダクタＬ２と第２ツェナーダイオードZD2との間に整合用インダクタＬＭ２１、端子Ｐ４と第２ツェナーダイオードZD2との間に整合用インダクタＬＭ２２、がそれぞれ設けられている。
図６（Ａ）は、フィルタ１０２の差動信号に対する等価回路図である。図６（Ｂ）は、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2を、さらにキャパシタで表した等価回路図である。
このように、ＥＳＤ保護回路の前段および後段に、差動伝送線路ＤＴＬに挿入された整合用インダクタＬＭ１１，ＬＭ１２，ＬＭ２１，ＬＭ２２を備えることにより、差動伝送線路ＤＴＬに対するＥＳＤ保護回路ＰＣのインピーダンス整合が図れる。
なお、図５に示した例では、ＥＳＤ保護回路ＰＣの前段と後段の両方に整合用インダクタを挿入したが、ＥＳＤ保護回路の前段または後段に整合用インダクタを挿入してもよい。
《第３の実施形態》
第３の実施形態では、ＥＳＤ保護回路の幾つかの例を示す。図７（Ａ）、図７（Ｂ）はそれぞれＥＳＤ保護回路の回路図である。
図７（Ａ）に示すＥＳＤ保護回路では、第１信号線ＳＬ１と接続点ＮＰとの間に接続される第１ＥＳＤ保護素子は、第１ツェナーダイオードZD1と、この第１ツェナーダイオードZD1に対して、第１ツェナーダイオードZD1の順バイアス電流を阻止する方向に直列接続された第１ダイオードＤ１と、第１ツェナーダイオードZD1と第１ダイオードＤ１との直列回路に対して、第１ダイオードＤ１とは逆極性で並列接続された第２ダイオードＤ２とを含んで構成されている。また、第２信号線ＳＬ２と接続点ＮＰとの間に接続される第２ＥＳＤ保護素子は、第２ツェナーダイオードZD2と、この第２ツェナーダイオードZD2に対して、第２ツェナーダイオードZD2の順バイアス電流を阻止する方向に直列接続された第３ダイオードＤ３と、第２ツェナーダイオードZD2と第３ダイオードＤ３との直列回路に対して、第３ダイオードＤ３とは逆極性で並列接続された第４ダイオードＤ４とを含んで構成されている。
図７（Ｂ）に示すＥＳＤ保護回路では、接続点ＮＰとグランドとの間に接続される第３ＥＳＤ保護素子は、第３ツェナーダイオードZD3と、この第３ツェナーダイオードZD3に対して、第３ツェナーダイオードZD3の順バイアス電流を阻止する方向に直列接続された第５ダイオードＤ５と、第３ツェナーダイオードZD3と第５ダイオードＤ５との直列回路に対して、第５ダイオードＤ５とは逆極性で並列接続された第６ダイオードＤ６とを含んで構成されている。
図７（Ａ）、図７（Ｂ）に示した構成によれば、第１ツェナーダイオードZD1にダイオードＤ１が直列に接続されていて、第２ツェナーダイオードZD2にダイオードＤ３が直列に接続されているので、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の合成容量は小さい。そのため、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子が差動信号に与える影響が小さくなって、差動信号の通過特性の劣化が抑制される。また、合成容量が小さくなる分、ツェナーダイオードZD1，ZD2のサイズを大きくでき、そのことでＥＳＤ保護性能を向上させることができる。
また、図７（Ｂ）に示した構成によれば、第３ＥＳＤ保護素子の合成容量を小さくできるので、サイズの大きな第３ツェナーダイオードZD3を用いても、図１，図２（Ｂ）に示した第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２の共振周波数を所定値に設定しつつ、第３ツェナーダイオードZD3のサイズを大きくできるので、ＥＳＤ保護性能を更に向上させることができる。
図８（Ａ）、図８（Ｂ）、図８（Ｃ）は、第３の実施形態に係る、別のＥＳＤ保護回路の回路図である。図８（Ａ）に示すＥＳＤ保護回路は、図１に示したＥＳＤ保護回路ＰＣの各素子の極性を逆にしたものである。また、図８（Ｂ）、図８（Ｃ）に示すＥＳＤ保護回路は、図７（Ａ）、図７（Ｂ）に示したＥＳＤ保護回路ＰＣの各素子の極性を逆にしたものである。
このように、各ツェナーダイオード、各ダイオードの向きはそれぞれ逆転させても、同じ特性を得ることができる。
《第４の実施形態》
第４の実施形態では、複数のツェナーダイオード等を備えるダイオードチップの構成例を示す。
図９は、例えば図１に示した、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2、第３ツェナーダイオードZD3、を１つのチップに構成したダイオードチップの断面図である。このダイオードチップは、Ｐ型基板（Ｐ型の基材層）、このＰ型基板に形成されたＮ型エピタキシャル層、このＮ型エピタキシャル層に形成されたＮ型拡散層Ｎ１，Ｎ２，Ｎ３、表面からＰ型基板に達する素子分離用トレンチＴを備える。上記エピタキシャル層はトレンチＴによって分離され、エピタキシャル層Ｎｅ１，Ｎｅ２，Ｎｅ３が形成されている。Ｐ型基板とエピタキシャル層Ｎｅ１との接合層で第１ツェナーダイオードZD1が構成され、Ｐ型基板とエピタキシャル層Ｎｅ２との接合層で第２ツェナーダイオードZD2が構成され、Ｐ型基板とエピタキシャル層Ｎｅ３との接合層で第３ツェナーダイオードZD3が構成される。
図１０は、図７（Ａ）に示した、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2、第３ツェナーダイオードZD3、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３、および第４ダイオードＤ４を１つのチップに構成したダイオードチップの断面図である。このダイオードチップは、Ｐ型基板、このＰ型基板に形成されたＮ型エピタキシャル層、このＮ型エピタキシャル層に形成されたＮ型拡散層およびＰ型拡散層、表面からＰ型基板に達する素子分離用トレンチＴを備える。図１０において、Ｐ型基板とＮ型拡散層Ｎｚ１との接合層で第１ツェナーダイオードZD1が構成され、Ｐ型基板とＮ型拡散層Ｎｚ２との接合層で第２ツェナーダイオードZD2が構成され、Ｐ型基板とＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードZD3が構成される。また、Ｐ型基板とエピタキシャル層Ｎｅ１２との接合層で第２ダイオードＤ２が構成され、Ｐ型基板とエピタキシャル層Ｎｅ２２との接合層で第４ダイオードＤ４が構成される。さらに、エピタキシャル層Ｎｅ１１とＰ型拡散層Ｐｄ１との接合層で第１ダイオードＤ１が構成され、エピタキシャル層Ｎｅ２１とＰ型拡散層Ｐｄ３との接合層で第３ダイオードＤ３が構成される。
図１１は、図７（Ｂ）に示した、第１ツェナーダイオードZD1、第２ツェナーダイオードZD2、第３ツェナーダイオードZD3、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３、第４ダイオードＤ４、第５ダイオードＤ５および第６ダイオードＤ６を１つのチップに構成したダイオードチップの断面図である。図１１において、Ｐ型基板とＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードZD3が構成され、エピタキシャル層Ｎｅ３１とＰ型拡散層Ｐｄ５との接合層で第５ダイオードＤ５が構成される。また、Ｐ型基板とエピタキシャル層Ｎｅ３２との接合層で第６ダイオードＤ６が構成される。その他の構成は図１０に示したものと同じである。
《第５の実施形態》
第５の実施形態では、単一の素子として構成したフィルタの例を示す。
図１２は、本実施形態のフィルタの各層の平面図である。このフィルタの回路構成は図５に示したとおりである。
図１２において第１層（１）は最下層、第１５層（１５）は最上層である。いずれも非磁性樹脂の層である。第１層（１）には外部端子Ｐ１〜Ｐ６が形成されている。第２層（２）から第１４層（１４）の各層には各導体パターンが形成されている。第５層（５）にはダイオードチップＺＤＣが載置される。第６層（６）から第８層（８）までダイオードチップＺＤＣを収納するキャビティ形成用の開口が形成されている。
図１２において、導体パターンＷ１１，Ｗ１３，Ｗ１４，Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４はそれぞれ配線パターンである。また、導体パターンＬ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ１ｅはそれらがビア導体を介して連続することで第１インダクタＬ１を構成する。同様に、導体パターンＬ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ２ｅはそれらがビア導体を介して連続することで第２インダクタＬ２を構成する。その他の導体パターンに付した符号は、図５に示した回路要素にそれぞれ対応している。
図１３は、本実施形態のフィルタ１０２の、回路基板２０１への実装状態での断面図である。図１４はフィルタ１０２の各端子に繋がる回路を示す図である。
図１２、図１３に示す例では、ＥＳＤ保護回路とコモンモードチョークコイルとは基材の平面視で重なり、且つＥＳＤ保護回路は、コモンモードチョークコイルに比べて、基材の入出力端子寄り（最下層寄り）の位置に配置されている。
また、図１２、図１３に示す例では、基材の平面視で、第３インダクタＬ３は上記第１インダクタＬ１および第２インダクタＬ２には殆ど重ならない。
本実施形態によれば、第３インダクタＬ３は１ターン未満のコイル状または直線状の導体パターンで構成されるので、第３インダクタＬ３のインダクタンスが大きくなりすぎず、また、第３インダクタＬ３の抵抗成分が抑えられるのでＥＳＤ保護性能の低下が抑制される。
また、本実施形態によれば、差動伝送線路、コモンモードチョークコイルＣＭＣＣ、およびＥＳＤ保護回路は単一の基材に設けられていることが好ましい。これにより、小型のフィルタが構成される。また、各部の配線が短縮化されて、寄生成分が抑制されるので、コモンモードフィルタのフィルタ特性およびＥＤＳ保護素子のＥＳＤ保護性能が向上する。
また、本実施形態によれば、ＥＳＤ保護回路とコモンモードチョークコイルとは基材の平面視で重なり、且つＥＳＤ保護回路は、コモンモードチョークコイルに比べて、基材の入出力端子寄り（最下層寄り）の位置に配置されているので、フィルタを回路基板等に実装する際の占有面積が縮小化される。また、ＥＤＳ保護素子から回路基板等に形成されているグランド導体までの経路が短く、その経路での寄生成分が小さいので、高いＥＳＤ保護性能が得られる。
また、本実施形態によれば、基材の平面視で、第３インダクタＬ３は第１インダクタＬ１および第２インダクタＬ２には殆ど重ならないので、第３インダクタＬ３を介する第１インダクタＬ１と第２インダクタＬ２との不要結合が生じない。また、第３インダクタＬ３にＥＳＤ電流が流れるときの第１インダクタＬ１および第２インダクタＬ２への不要な誘導が生じない。
《第６の実施形態》
第６の実施形態では、２つのチップ部品と回路基板とで構成されるフィルタについて示す。
図１５は第６の実施形態に係るフィルタの正面図である。回路基板２０１にコモンモードチョークコイルＣＭＣＣとダイオードチップＺＤＣをそれぞれ表面実装している。コモンモードチョークコイルＣＭＣＣは図１に示したコモンモードチョークコイルＣＭＣＣを単一のチップ部品として構成したものである。ダイオードチップＺＤＣは例えば図１１、図７（Ｂ）に示したとおり、複数のツェナーダイオードと複数のダイオードとを単一のチップ部品として構成したものである。回路基板２０１には、導体パターンＷ（Ｌ３）によって第３インダクタＬ３を構成している。この第３インダクタＬ３の第１端は、ダイオードチップＺＤＣ内の第３ＥＳＤ保護素子（ツェナーダイオードZD3、ダイオードＤ５，Ｄ６で構成される回路）とグランドとの間に接続される。
本実施形態のように、第３インダクタＬ３は回路基板側に形成してもよい。
《第７の実施形態》
第７の実施形態では、図９、図１０、図１１等に示したＥＳＤ保護回路とは異なるＥＳＤ保護回路の構成例を示す。
図１６は第７の実施形態に係るＥＳＤ保護回路の回路図である。図１７はこのＥＳＤ保護回路が構成されたダイオードチップの断面図である。
本実施形態のＥＳＤ保護回路は、端子Ｅ１，Ｅ２，Ｅ３が形成された半導体基板を備える。図１６に表れているように、このＥＳＤ保護回路は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２、および第３ＥＳＤ保護素子ＰＤ３を備える。
第１ＥＳＤ保護素子ＰＤ１は、接続点ＮＰと第１端子Ｅ１との間に接続された、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1とを含む第１並列回路で構成されている。第２ＥＳＤ保護素子ＰＤ２は、接続点と第２端子Ｅ２との間に接続された、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2とを含む第２並列回路で構成されている。また、第３ＥＳＤ保護素子ＰＤ３は、接続点と第３端子Ｅ３との間に接続された、第３高電流ダイオードHSD3と第３低電流ダイオードLSD3とを含む第３並列回路で構成されている。
上記高電流ダイオードHSD1，HSD2，HSD3にはツェナーダイオードZD1，ZD2，ZD3がそれぞれ直列接続されている。
図１７に表れているように、このダイオードチップは、Ｐ型基板（Ｐ型の基材層）P-sub、このＰ型基板に形成されたＮ型エピタキシャル層Ｎｅ、このエピタキシャル層Ｎｅに形成されたＮ型拡散層Ｎｚ１，Ｎｚ２，Ｎｚ３、表面からＰ型基板P-subに達する素子分離用トレンチＴを備える。上記エピタキシャル層ＮｅはトレンチＴによって分離されている。Ｐ型基板P-subとＮ型拡散層Ｎｚ１との接合層で第１ツェナーダイオードZD1が構成され、Ｐ型基板P-subとＮ型拡散層Ｎｚ２との接合層で第２ツェナーダイオードZD2が構成され、Ｐ型基板P-subとＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードZD3が構成される。また、Ｐ型基板P-subとエピタキシャル層Ｎｅとの接合層で低電流ダイオードLSD1，LSD2，LSD3が構成される。さらに、エピタキシャル層ＮｅとＰ型拡散層Ｐｄ１，Ｐｄ２，Ｐｄ３との接合層で高電流ダイオードHSD1，HSD2，HSD3がそれぞれ構成される。
Ｎ型拡散層Ｎｄ１とＰ型拡散層Ｐｄ１とはアルミ配線ＡＬ１を介して接続され、Ｎ型拡散層Ｎｄ２とＰ型拡散層Ｐｄ２とはアルミ配線ＡＬ２を介して接続され、Ｎ型拡散層Ｎｄ３とＰ型拡散層Ｐｄ３とはアルミ配線ＡＬ３を介して接続される。
アルミ配線ＡＬ１，ＡＬ２，ＡＬ３の上部には再配線層ＲＬが形成されている。この再配線層ＲＬの上面に端子Ｅ１，Ｅ２，Ｅ３および絶縁膜ＳＲが形成されている。端子Ｅ１，Ｅ２，Ｅ３は、ビア（層間接続導体）Ｖ１，Ｖ２，Ｖ３を介して、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３にそれぞれ接続されている。図１７においては、或るアルミ配線から入り、別のアルミ配線から出る電流の経路ＣＰ１３，ＣＰ３１，ＣＰ２３，ＣＰ３２も表している。
図１７では、ダイオードチップの縦断面での構造を示したが、ダイオードチップの各素子の平面での位置関係について、いくつかの例を以降に示す。
図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）は、本実施形態のＥＳＤ保護回路が構成されたダイオードチップの平面図である。図１８（Ａ）は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３の平面上での位置関係を表している。図１８（Ｂ）では、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３を重ねて表している。図１８（Ｃ）では、端子Ｅ１，Ｅ２，Ｅ３およびビアＶ１，Ｖ２，Ｖ３を更に重ねて表している。
図１８（Ａ）において、第１低電流ダイオードLSD1は図１７に示したＮ型拡散層Ｎｄ１の形成領域に対応し、第２低電流ダイオードLSD2は図１７に示したＮ型拡散層Ｎｄ２の形成領域に対応し、第３低電流ダイオードLSD3は図１７に示したＮ型拡散層Ｎｄ３の形成領域に対応する。また、第１高電流ダイオードHSD1は図１７に示したＰ型拡散層Ｐｄ１の形成領域に対応し、第２高電流ダイオードHSD2は図１７に示したＰ型拡散層Ｐｄ２の形成領域に対応し、第３高電流ダイオードHSD3は図１７に示したＰ型拡散層Ｐｄ３の形成領域に対応する。また、第１ツェナーダイオードZD1は図１７に示したＮ型拡散層Ｎｚ１の形成領域に対応し、第２ツェナーダイオードZD2は図１７に示したＮ型拡散層Ｎｚ２の形成領域に対応し、第３ツェナーダイオードZD3は図１７に示したＮ型拡散層Ｎｚ３の形成領域に対応する。
図１８（Ａ）に表れているように、この例では、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３は、半導体基板の平面視で、ほぼ正三角形の頂点位置に配置されている。
図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に示した例では、第１高電流ダイオードHSD1および第１ツェナーダイオードZD1と、第３低電流ダイオードLSD3との間の電流経路ＣＰ１３は長く、第２高電流ダイオードHSD2および第２ツェナーダイオードZD2と、第３低電流ダイオードLSD3との電流経路ＣＰ２３は長い。また、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第１低電流ダイオードLSD1との間の電流経路ＣＰ３１は長く、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第２低電流ダイオードLSD2との電流経路ＣＰ３２は長い。
図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）は、本実施形態のＥＳＤ保護回路が構成された別のダイオードチップの平面図である。図１９（Ａ）は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３の平面上での位置関係を表している。図１９（Ｂ）では、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３を重ねて表している。図１９（Ｃ）では、端子Ｅ１，Ｅ２，Ｅ３およびビアＶ１，Ｖ２，Ｖ３を更に重ねて表している。各素子の形成領域と各拡散層との関係は、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に基づいて説明したとおりである。
この例では、図１９（Ｃ）に表れているように、第１ＥＳＤ保護素子ＰＤ１と端子Ｅ１、第２ＥＳＤ保護素子ＰＤ２と端子Ｅ２、および第３ＥＳＤ保護素子ＰＤ３と端子Ｅ３は、それぞれ対向しないように配置されている。したがって、それらの間に生じる寄生容量は小さい。
図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示した例でも、第１高電流ダイオードHSD1および第１ツェナーダイオードZD1と、第３低電流ダイオードLSD3との間の電流経路ＣＰ１３は長く、第２高電流ダイオードHSD2および第２ツェナーダイオードZD2と、第３低電流ダイオードLSD3との電流経路ＣＰ２３は長い。また、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第１低電流ダイオードLSD1との間の電流経路ＣＰ３１は長く、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第２低電流ダイオードLSD2との電流経路ＣＰ３２は長い。
図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）は、本実施形態のＥＳＤ保護回路が構成された、更に別のダイオードチップの平面図である。図２０（Ａ）は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３の平面上での位置関係を表している。図２０（Ｂ）では、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３を重ねて表している。図２０（Ｃ）では、端子Ｅ１，Ｅ２，Ｅ３およびビアＶ１，Ｖ２，Ｖ３を更に重ねて表している。各素子の形成領域と各拡散層との関係は、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に基づいて説明したとおりである。
図２１はこのダイオードチップの各ダイオードの平面上の概略的な配置関係を示す図である。この例では、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1とはＹ軸方向に配列されていて、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2とはＹ軸方向に配列されていて、第３高電流ダイオードHSD3と第３低電流ダイオードLSD3とはＹ軸方向に配列されている。そして、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３はＸ軸方向に配列されている。つまり、高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向とは直交関係にある。
ここで、「高電流ダイオードと低電流ダイオードとの配列方向」とは、半導体基板を平面視した場合に、任意の高電流ダイオード上の任意の１点と、この任意の１点が有る高電流ダイオードに対して並列接続される低電流ダイオード上の任意の１点と、を結んだ線分の方向をいう。すなわち、半導体基板の平面視で、互いに並列接続される高電流ダイオードと低電流ダイオードとを結ぶ線分の方向をいう。この方向は、図２１における例えばＹ軸方向である。
上記高電流ダイオードは、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）の例では、第１高電流ダイオードHSD1、または第２高電流ダイオードHSD2、または第３高電流ダイオードHSD3である。また、上記低電流ダイオードは、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）の例では、第１低電流ダイオードLSD1、または第２低電流ダイオードLSD2、または第３低電流ダイオードLSD3である。
また、「３つのＥＳＤ保護素子の配列方向」とは、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）の例では、半導体基板の平面視で、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1を結ぶ第１線分、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2を結ぶ第２線分、第３高電流ダイオードHSD3と第３低電流ダイオードLSD3を結ぶ第３線分について、第１線分、第２線分、第３線分を全て通る任意の直線の方向をいう。この方向は、図２１における例えばＸ軸方向である。
さらに、「高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向とは直交関係にある」とは、厳密な直交関係だけを意味するのではなく、概ね直交する場合を含む。より具体的には、高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向とが、４５°以上９０°以下の角度をなすことを意味する。
そして、半導体基板の平面視で、第１高電流ダイオードHSD1と第２高電流ダイオードHSD2との間の領域に第３低電流ダイオードLSD3が形成されていて、第１低電流ダイオードLSD1と第２低電流ダイオードLSD2との間の領域に第３高電流ダイオードHSD3が形成されている。
図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示した例では、例えば、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示した例に比べ、第１高電流ダイオードHSD1および第１ツェナーダイオードZD1と、第３低電流ダイオードLSD3との間の電流経路ＣＰ１３が短くなり、第２高電流ダイオードHSD2および第２ツェナーダイオードZD2と、第３低電流ダイオードLSD3との電流経路ＣＰ２３が短くなる。また、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第１低電流ダイオードLSD1との間の電流経路ＣＰ３１が短くなり、第３高電流ダイオードHSD3および第３ツェナーダイオードZD3と、第２低電流ダイオードLSD2との電流経路ＣＰ３２が短くなる。このことにより、各ダイオードのオン時の抵抗値（オン抵抗）が小さくなり、ＥＳＤ電流が効率よく流れ、ＥＳＤ保護動作時の制限電圧がより低下される。
また、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示した例では、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1との接続点から、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2との接続点までの距離が短いので、全体に小形化できる。
また、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示した例では、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示した例とは異なり、電流経路ＣＰ１３と電流経路ＣＰ３１とは交差せず、電流経路ＣＰ２３と電流経路ＣＰ３２とは交差しない。そのため、これら電流経路間での不要結合が殆ど無く、電流経路へのＥＳＤ電流の重畳は非常に小さい。
また、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示した例では、第３高電流ダイオードHSD3の形成領域は、第１高電流ダイオードHSD1の形成領域および第２高電流ダイオードHSD2の形成領域よりも大きい。また、第３低電流ダイオードLSD3の形成領域は、第１低電流ダイオードLSD1の形成領域および第２低電流ダイオードLSD2の形成領域よりも大きい。さらに、第３ツェナーダイオードZD3の形成領域は、第１ツェナーダイオードZD1の形成領域および第２ツェナーダイオードZD2の形成領域よりも大きい。そのため、第３高電流ダイオードHSD3、第３低電流ダイオードLSD3および第３ツェナーダイオードZD3のオン抵抗が小さくなり、ＥＳＤ保護動作時の制限電圧がより低下される。特に、第３高電流ダイオードHSD3および第３低電流ダイオードLSD3は相対的に大きく形成できるので、そのことによるＥＳＤ保護動作時の制限電圧の低下効果が大きい。
《第８の実施形態》
第８の実施形態では、ツェナーダイオードを第３ＥＳＤ保護素子として構成したＥＳＤ保護回路の構成例を示す。
図２２は第８の実施形態に係るＥＳＤ保護回路の回路図である。図２３はこのＥＳＤ保護回路が構成されたダイオードチップの断面図である。
本実施形態のＥＳＤ保護回路は、端子Ｅ１，Ｅ２，Ｅ３が形成された半導体基板を備える。図２２に表れているように、このＥＳＤ保護回路は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２、および第３ＥＳＤ保護素子ＰＤ３を備える。
第３ＥＳＤ保護素子ＰＤ３は、接続点ＮＰと第３端子Ｅ３との間に接続された第３ツェナーダイオードZD3で構成されている。その他は図１６に示したＥＳＤ保護回路の構成と同じである。
図２３に表れているように、このダイオードチップは、Ｐ型基板（Ｐ型の基材層）P-sub、このＰ型基板に形成されたＮ型エピタキシャル層Ｎｅ、このエピタキシャル層Ｎｅに形成されたＮ型拡散層Ｎｚ１，Ｎｚ２，Ｎｚ３、表面からＰ型基板P-subに達する素子分離用トレンチＴを備える。上記エピタキシャル層ＮｅはトレンチＴによって分離されている。Ｐ型基板P-subとＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードZD3が構成されている。エピタキシャル層ＮｅおよびＮ型拡散層Ｎｄ３は、ツェナーダイオードの電流経路として形成されている。その他の構成は図１７に示したＥＳＤ保護回路の構成と同じである。
本実施形態での、ダイオードチップの各素子の平面での位置関係について、いくつかの例を以降に示す。
図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）は、本実施形態のＥＳＤ保護回路が構成されたダイオードチップの平面図である。図２４（Ａ）は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３の平面上での位置関係を表している。図２４（Ｂ）では、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３を重ねて表している。図２４（Ｃ）では、端子Ｅ１，Ｅ２，Ｅ３およびビアＶ１，Ｖ２，Ｖ３を更に重ねて表している。各素子の形成領域と各拡散層との関係は、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に基づいて説明したとおりである。
半導体基板の平面視で、第１高電流ダイオードHSD1と第２高電流ダイオードHSD2との間の領域、且つ第１低電流ダイオードLSD1と第２低電流ダイオードLSD2との間の領域に第３ツェナーダイオードZD3が形成されている。
この例では、第３ＥＳＤ保護素子ＰＤ３が大面積のツェナーダイオードZD3で構成されるので、ＥＳＤ保護動作時の制限電圧が低い。また、図２４（Ｃ）に表れているように、第１ＥＳＤ保護素子ＰＤ１と端子Ｅ１、第２ＥＳＤ保護素子ＰＤ２と端子Ｅ２は、それぞれ対向しないように配置されている。したがって、それらの間に生じる寄生容量は小さい。
この例では、第３ＥＳＤ保護素子ＰＤ３は、エピタキシャル層Ｎｅの、第１ＥＳＤ保護素子ＰＤ１と第２ＥＳＤ保護素子ＰＤ２との間の領域に形成されている。そして、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1とはＹ軸方向に配列されていて、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2とはＹ軸方向に配列されている。そして、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３はＸ軸方向に配列されている。つまり、高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向とは直交関係にある。
ここで、「高電流ダイオードと低電流ダイオードの配列方向」とは、前述したように、半導体基板を平面視した場合に、任意の高電流ダイオード上の任意の１点と、この任意の１点が有る高電流ダイオードに対して並列接続される低電流ダイオード上の任意の１点と、を結んだ線分の方向をいう。この方向は、図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）における例えばＹ軸方向である。
また、「３つのＥＳＤ保護素子の配列方向」とは、例えば、図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）の例では、半導体基板の平面視で、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1とを結ぶ第１線分と、第２高電流ダイオードHSD2と第２低電流ダイオードLSD2とを結ぶ第２線分と、第３ツェナーダイオードZD3とを全て通る任意の直線の方向をいう。この方向は、図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）における例えばＸ軸方向である。
さらに、「高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向とは直交関係にある」とは、厳密な直交関係だけを意味するのではなく、概ね直交する場合をも含む。より具体的には、高電流ダイオードと低電流ダイオードとの配列方向と、３つのＥＳＤ保護素子の配列方向が、４５°以上９０°以下の角度をなすことを意味する。
図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、本実施形態のＥＳＤ保護回路が構成された別のダイオードチップの平面図である。図２５（Ａ）は、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２および第３ＥＳＤ保護素子ＰＤ３の平面上での位置関係を表している。図２５（Ｂ）では、アルミ配線ＡＬ１，ＡＬ２，ＡＬ３を重ねて表している。図２５（Ｃ）では、端子Ｅ１，Ｅ２，Ｅ３およびビアＶ１，Ｖ２，Ｖ３を更に重ねて表している。各素子の形成領域と各拡散層との関係は、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に基づいて説明したとおりである。
この例では、第１高電流ダイオードHSD1と第１低電流ダイオードLSD1との位置関係、および第２高電流ダイオードHSD2と第２低電流ダイオードLSD2との位置関係は、図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）に示したものとは逆である。
この例では、図２５（Ｃ）に表れているように、第１高電流ダイオードHSD1→第１ツェナーダイオードZD1→端子Ｅ１の電流経路が短く、第２高電流ダイオードHSD2→第２ツェナーダイオードZD2→端子Ｅ２の電流経路も短い。そのため、ＥＳＤ保護動作時の、これら電流経路における降下電圧は小さく、ＥＳＤ保護動作時の制限電圧が低い。
《第９の実施形態》
第９の実施形態では単一のデバイスとして構成されたＥＳＤ保護回路とその実装構造について示す。
図２６（Ａ）は第９の実施形態に係るダイオードチップの電極配置を示す平面図である。図２６（Ｂ）はそのダイオードチップの回路図である。
本実施形態のダイオードチップＺＤＣに構成されるＥＳＤ保護回路は、例えば図１６や図２２等に示したとおりである。端子Ｅ１１，Ｅ１２は内部で導通していて、この端子Ｅ１１，Ｅ１２と接続点ＮＰとの間に第１ＥＳＤ保護素子ＰＤ１が接続されている。同様に、端子Ｅ２１，Ｅ２２は内部で導通していて、この端子Ｅ２１，Ｅ２２と接続点ＮＰとの間に第２ＥＳＤ保護素子ＰＤ２が接続されている。また、端子Ｅ３１，Ｅ３２は内部で導通していて、この端子Ｅ３１，Ｅ３２と接続点ＮＰとの間に第３ＥＳＤ保護素子ＰＤ３が接続されている。
図２７（Ａ）は上記ダイオードチップＺＤＣを内蔵するＥＳＤ保護デバイスの内部構造を表す平面図である。図２７（Ｂ）はその縦断面図である。
本実施形態のＥＳＤ保護デバイス１１内に設けられるダイオードチップＺＤＣの構成は、図２６（Ａ）、図２６（Ｂ）に示したとおりである。ＥＳＤ保護デバイス１１は、リードフレームにダイオードチップＺＤＣをダイボンディングし、ダイオードチップＺＤＣの各電極をリードフレームにワイヤボンディングしたものである。図２７（Ａ）に示す例では、ダイオードチップＺＤＣの端子Ｅ１１，Ｅ１２，Ｅ２１，Ｅ２２，Ｅ３１，Ｅ３２をリードフレームの端子Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２にそれぞれワイヤを介して接続している。
図２８は、回路基板上の信号線等に対する上記ＥＳＤ保護デバイス１１の接続構造を示す平面図である。図２９は図２８に示した構造の等価回路図である。
図２８において、第１信号線ＳＬ１１，ＳＬ１２は回路基板上では分離されていて、ＥＳＤ保護デバイス１１の端子Ｔ１１，Ｔ１２を介して接続される。同様に、第２信号線ＳＬ２１，ＳＬ２２は回路基板上では分離されていて、ＥＳＤ保護デバイス１１の端子Ｔ２１，Ｔ２２を介して接続される。ＥＳＤ保護デバイス１１の端子Ｔ３１，Ｔ３２はグランドパターンＧＮＤに接続される。
図２９に表れているように、第１信号線ＳＬ１１と第１ＥＳＤ保護素子ＰＤ１との間に、インダクタＬＬ１１で表す寄生インダクタンスが生じ、第１信号線ＳＬ１２と第１ＥＳＤ保護素子ＰＤ１との間に、インダクタＬＬ１２で表す寄生インダクタンスが生じる。同様に、第２信号線ＳＬ２１と第２ＥＳＤ保護素子ＰＤ２との間に、インダクタＬＬ２１で表す寄生インダクタンスが生じ、第２信号線ＳＬ２２と第２ＥＳＤ保護素子ＰＤ２との間に、インダクタＬＬ２２で表す寄生インダクタンスが生じる。また、グランドパターンＧＮＤと第３ＥＳＤ保護素子ＰＤ３との間にインダクタＬＬ３で表す寄生インダクタンスが生じる。そして、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２、第３ＥＳＤ保護素子ＰＤ３には、印加電圧が作動電圧以下であるオフ時にそれぞれ寄生容量が生じる。
図２９におけるインダクタＬＬ１１は図２８におけるワイヤＷＥ１１と電流経路Ｌ１１とで構成されるインダクタである。同様に、インダクタＬＬ１２は図２８におけるワイヤＷＥ１２と電流経路Ｌ１２とで構成されるインダクタである。インダクタＬＬ３は図２８におけるワイヤＷＥ３１，ＷＥ３２と、これらに繋がる電流経路とで構成されるインダクタである。第２信号線ＳＬ２１，ＳＬ２２側の各インダクタについても、第１信号線側と同様である。
このように、第１ＥＳＤ保護素子ＰＤ１、第３ＥＳＤ保護素子ＰＤ３の寄生容量と、上記インダクタＬＬ３で示す寄生インダクタンスとで直列共振回路が構成され、第２ＥＳＤ保護素子ＰＤ２、第３ＥＳＤ保護素子ＰＤ３の寄生容量と、上記インダクタＬＬ３で示す寄生インダクタンスとで直列共振回路が構成される。
図３０は、図２８に示した回路基板とは異なる回路基板上の信号線等に対する上記ＥＳＤ保護デバイス１１の接続構造を示す平面図である。図３１は図３０に示した構造の等価回路図である。
図３０において、第１信号線ＳＬ１，ＳＬ２は回路基板上にそれぞれ連続的に形成されていて、ＥＳＤ保護デバイス１１の端子Ｔ１１，Ｔ１２は第１信号線ＳＬ１に接続される。同様に、ＥＳＤ保護デバイス１１の端子Ｔ２１，Ｔ２２は第２信号線ＳＬ２に接続される。ＥＳＤ保護デバイス１１の端子Ｔ３１，Ｔ３２はグランドパターンＧＮＤに接続される。
図３１に表れているように、第１信号線ＳＬ１と第１ＥＳＤ保護素子ＰＤ１との間に、インダクタＬＬ１で表す寄生インダクタンスが生じ、第２信号線ＳＬ２と第２ＥＳＤ保護素子ＰＤ２との間に、インダクタＬＬ２で表す寄生インダクタンスが生じる。また、グランドパターンＧＮＤと第３ＥＳＤ保護素子ＰＤ３との間にインダクタＬＬ３で表す寄生インダクタンスが生じる。そして、第１ＥＳＤ保護素子ＰＤ１、第２ＥＳＤ保護素子ＰＤ２、第３ＥＳＤ保護素子ＰＤ３には、オフ時にそれぞれ寄生容量が生じる。
このように、第１ＥＳＤ保護素子ＰＤ１、第３ＥＳＤ保護素子ＰＤ３の寄生容量と、上記インダクタＬＬ１，ＬＬ３で示す寄生インダクタンスとで直列共振回路が構成され、第２ＥＳＤ保護素子ＰＤ２、第３ＥＳＤ保護素子ＰＤ３の寄生容量と、上記インダクタＬＬ２，ＬＬ３で示す寄生インダクタンスとで直列共振回路が構成される。
図３１におけるインダクタＬＬ１は図３０における、ワイヤＷＥ１１と電流経路Ｌ１１とで構成される直列接続のインダクタと、ワイヤＷＥ１２と電流経路Ｌ１２とで構成される直列接続のインダクタとの並列接続による合成インダクタである。インダクタＬＬ３は図３０におけるワイヤＷＥ３１，ＷＥ３２と、これらに繋がる電流経路とで構成されるインダクタである。第２信号線ＳＬ２１，ＳＬ２２側の各インダクタについても、第１信号線側と同様である。
図２９に示した回路と図３１に示した回路とを比較すれば明らかなように、図２９に示した、ＥＳＤ保護素子の寄生容量と寄生インダクタＬＬ３との直列共振回路の共振周波数は、図３１に示した、ＥＳＤ保護素子の寄生容量と寄生インダクタＬＬ１（またはＬＬ２），ＬＬ３との直列共振回路の共振周波数より高い。つまり、図２８に示した構造は図３０に示した構造に比べて信号線とグランドとの間に構成される共振回路の共振周波数は高い。
図３２（Ａ）、図３２（Ｂ）は、回路基板上の信号線等に対するダイオードチップＺＤＣの接続構造を示す平面図である。図２８、図３０では、パッケージ化されたＥＳＤ保護デバイスを回路基板に実装する例を示したが、この図３２（Ａ）、図３２（Ｂ）は、ダイオードチップＺＤＣを回路基板に直接実装した例である。
図３２（Ａ）の例では、第１信号線ＳＬ１１，ＳＬ１２は回路基板上では分離されていて、ダイオードチップＺＤＣの端子Ｅ１１，Ｅ１２を介して接続される。同様に、第２信号線ＳＬ２１，ＳＬ２２は回路基板上では分離されていて、ダイオードチップＺＤＣの端子Ｅ２１，Ｅ２２を介して接続される。ダイオードチップＺＤＣの端子Ｅ３１，Ｅ３２はグランドパターンＧＮＤに接続される。
図３２（Ｂ）の例では、第１信号線ＳＬ１，ＳＬ２は回路基板上にそれぞれ連続的に形成されていて、ダイオードチップＺＤＣの端子Ｅ１１，Ｅ１２は第１信号線ＳＬ１に接続される。同様に、ダイオードチップＺＤＣの端子Ｅ２１，Ｅ２２は第２信号線ＳＬ２に接続される。ダイオードチップＺＤＣの端子Ｅ３１，Ｅ３２はグランドパターンＧＮＤに接続される。
図３２（Ａ）に示した構成での等価回路は図２９に示した回路と同様であり、図３２（Ｂ）に示した構成での等価回路は図３１に示した回路と同様である。したがって、図３２（Ａ）に示した構造は図３２（Ｂ）に示した構造に比べて信号線とグランドとの間に構成される共振回路の共振周波数は高い。
本実施形態では、図２８，図３０に示したように、同一のＥＳＤ保護デバイス１１を用いながらも、回路基板に形成する信号線のパターンを定めるだけで、信号線とグランドとの間に構成される共振回路の共振周波数の高／低を選択できる。同様に、図３２（Ａ）、図３２（Ｂ）に示したように、同一のダイオードチップＺＤＣを用いながらも、回路基板に形成する信号線のパターンを定めるだけで、信号線とグランドとの間に構成される共振回路の共振周波数の高／低を選択できる。
また、本実施形態では、共振周波数が低くても使用可能である場合に、回路基板に、ストレートな、つまり簡素な導体パターンによる信号線を形成することができる。
《第１０の実施形態》
第１０の実施形態では、これまでに示したダイオードチップとは構造が異なるダイオードチップについて示す。
図３３（Ａ）は本実施形態のダイオードチップＺＤＣの電極配置を示す平面図、図３３（Ｂ）はその回路図、図３３（Ｃ）はその縦断面図である。
本実施形態のダイオードチップＺＤＣに構成されるＥＳＤ保護回路は、二つのツェナーダイオードを備える。端子Ｅ１１，Ｅ１２は内部で導通していて、この端子Ｅ１１，Ｅ１２と接続点ＮＰとの間に第１ツェナーダイオードZD1が接続されている。同様に、端子Ｅ２１，Ｅ２２は内部で導通していて、この端子Ｅ２１，Ｅ２２と接続点ＮＰとの間に第２ツェナーダイオードZD2が接続されている。
図３３（Ｃ）に表れているように、このダイオードチップＺＤＣは、Ｎ型基板（Ｎ型の基材層）N-sub、このＮ型基板に形成されたＮ型エピタキシャル層Ｎｅ、このエピタキシャル層Ｎｅに形成されたＮ型拡散層Ｎｚ１，Ｎｚ２およびＰ型拡散層Ｐｚ１，Ｐｚ２を備える。Ｎ型拡散層Ｎｚ１とＰ型拡散層Ｐｚ１との接合層で第１ツェナーダイオードZD1が構成され、Ｎ型拡散層Ｎｚ２とＰ型拡散層Ｐｚ２との接合層で第２ツェナーダイオードZD2が構成される。
上記Ｐ型拡散層Ｐｚ１，Ｐｚ２の上部にアルミ配線ＡＬ１，ＡＬ２が形成されていて、その上部に再配線層ＲＬが形成されている。この再配線層ＲＬの上面に端子Ｅ１，Ｅ２および絶縁膜ＳＲが形成されている。端子Ｅ１，Ｅ２は、ビアＶ１，Ｖ２を介して、アルミ配線ＡＬ１，ＡＬ２にそれぞれ接続されている。
また、Ｎ型基板N-subの裏面にバックメタルによる端子Ｅ３が形成されている。このバックメタルは、例えば下地にNiメッキ膜、表面にAuメッキ膜をそれぞれ形成したものである。
このように、第１ツェナーダイオードZD1および第２ツェナーダイオードZD2の接続点を、バックメタルを介して外部の回路（グランドパターン）に接続するように構成してもよい。
図３４（Ａ）は上記ダイオードチップＺＤＣを内蔵するＥＳＤ保護デバイスの内部構造を表す平面図である。図３４（Ｂ）はその縦断面図である。
本実施形態のＥＳＤ保護デバイス１１内に設けられるダイオードチップＺＤＣの構成は、図３３（Ａ）、図３３（Ｂ）、図３３（Ｃ）に示したとおりである。ＥＳＤ保護デバイス１１は、リードフレームにダイオードチップＺＤＣを、導電性接着材ＣＡを介してダイボンディングし、ダイオードチップＺＤＣの各電極をリードフレームにワイヤボンディングしたものである。図３４（Ａ）に示す例では、ダイオードチップＺＤＣの端子Ｅ１１，Ｅ１２，Ｅ２１，Ｅ２２をリードフレームの端子Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２にそれぞれワイヤを介して接続している。
図３５（Ａ）は本実施形態の別のダイオードチップＺＤＣの電極配置を示す平面図、図３５（Ｂ）はその回路図、図３５（Ｃ）はその縦断面図である。
本実施形態のダイオードチップＺＤＣに構成されるＥＳＤ保護回路は、高電流ダイオードHSD1，HDS2、低電流ダイオードLSD1，LSD2、ツェナーダイオードZD1，ZD2を備える。端子Ｅ１１，Ｅ１２は内部で導通していて、この端子Ｅ１１，Ｅ１２と接続点ＮＰとの間に、高電流ダイオードHSD1、低電流ダイオードLSD1、ツェナーダイオードZD1による第１ＥＳＤ保護素子が接続されている。同様に、端子Ｅ２１，Ｅ２２は内部で導通していて、この端子Ｅ２１，Ｅ２２と接続点ＮＰとの間に、高電流ダイオードHSD2、低電流ダイオードLSD2、ツェナーダイオードZD2による第２ＥＳＤ保護素子が接続されている。
図３５（Ｃ）に表れているように、このダイオードチップＺＤＣは、Ｐ型基板（Ｐ型の基材層）P-sub、このＰ型基板に形成されたＮ型エピタキシャル層Ｎｅ、このエピタキシャル層Ｎｅに形成されたＮ型拡散層Ｎｚ１，Ｎｚ２、表面からＰ型基板P-subに達する素子分離用トレンチＴを備える。上記エピタキシャル層ＮｅはトレンチＴによって分離されている。Ｎ型拡散層Ｎｚ１とＰ型基板P-subとの接合層で第１ツェナーダイオードZD1が構成され、Ｎ型拡散層Ｎｚ２とＰ型基板P-subとの接合層で第２ツェナーダイオードZD2が構成される。また、Ｐ型基板P-subとエピタキシャル層Ｎｅとの接合層で低電流ダイオードLSD1，LSD2が構成される。さらに、エピタキシャル層ＮｅとＰ型拡散層Ｐｄ１，Ｐｄ２との接合層で高電流ダイオードHSD1，HSD2がそれぞれ構成される。
上記Ｎ型拡散層Ｎｄ１とＰ型拡散層Ｐｄ１とはアルミ配線ＡＬ１を介して接続され、上記Ｎ型拡散層Ｎｄ２とＰ型拡散層Ｐｄ２とはアルミ配線ＡＬ２を介して接続される。
アルミ配線ＡＬ１，ＡＬ２の上部には再配線層ＲＬが形成されている。この再配線層ＲＬの上面に端子Ｅ１，Ｅ２および絶縁膜ＳＲが形成されている。端子Ｅ１，Ｅ２は、ビアＶ１，Ｖ２を介して、アルミ配線ＡＬ１，ＡＬ２にそれぞれ接続されている。
また、Ｐ型基板P-subの裏面にバックメタルによる端子Ｅ３が形成されている。
このように、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の接続点を、バックメタルを介して外部の回路（グランドパターン）に接続するように構成してもよい。
《その他の実施形態》
以上に示した各実施形態では、ツェナーダイオードをＥＳＤ保護素子として、またはＥＳＤ保護素子の主要部として、構成する例を示したが、高電圧の印加時に抵抗値が低下する、バリスタなどの非直線性抵抗素子を用いることもできる。また、高電圧の印加時にスパークギャップ間で放電して抵抗値が低下する放電素子を用いることもできる。
また、以上に示した各実施形態では、第３インダクタＬ３を導体パターンで構成する例を示したが、チップ部品としてのインダクタを、コモンモードチョークコイルを構成する積層体内や積層体上に設けてもよい。また、上記チップ部品としてのインダクタを回路基板に実装してもよい。
また、以上に示した各実施形態では、第１インダクタＬ１とその寄生容量Ｃ１とでＬＣ回路を構成し、第２インダクタＬ２とその寄生容量Ｃ２とでＬＣ回路を構成したが、チップ部品としてのキャパシタを第１インダクタＬ１、第２インダクタＬ２にそれぞれ接続してもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
ＡＬ１，ＡＬ２，ＡＬ３…アルミ配線
Ｃ１，Ｃ２…寄生容量
ＣＡ…導電性接着材
ＣＭＣＣ…コモンモードチョークコイル
Czd1，Czd2，Czd3…寄生容量
Ｄ１…第１ダイオード
Ｄ２…第２ダイオード
Ｄ３…第３ダイオード
Ｄ４…第４ダイオード
Ｄ５…第５ダイオード
Ｄ６…第６ダイオード
ＤＴＬ…差動伝送線路
Ｅ１，Ｅ２，Ｅ３…端子
Ｅ１１，Ｅ１２，Ｅ２１，Ｅ２２…端子
ＧＮＤ…グランドパターン
Ｌ１…第１インダクタ
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ１ｅ…導体パターン
Ｌ２…第２インダクタ
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ２ｅ…導体パターン
Ｌ３…第３インダクタ
ＬＭ１１，ＬＭ１２，ＬＭ２１，ＬＭ２２…整合用インダクタ
ＭＲ…モールド樹脂
Ｎ１，Ｎ２，Ｎ３…Ｎ型拡散層
Ｎｄ１，Ｎｄ２，Ｎｄ３…Ｎ型拡散層
Ｎｅ，Ｎｅ１，Ｎｅ２，Ｎｅ３…エピタキシャル層
Ｎｅ１１，Ｎｅ１２…エピタキシャル層
Ｎｅ２１，Ｎｅ２２…エピタキシャル層
Ｎｅ３１，Ｎｅ３２…エピタキシャル層
ＮＰ…接続点
N-sub…Ｎ型基板
Ｎｚ１，Ｎｚ２，Ｎｚ３…Ｎ型拡散層
Ｐ１〜Ｐ６…端子
ＰＣ…ＥＳＤ保護回路
Ｐｄ１，Ｐｄ２，Ｐｄ３…Ｐ型拡散層
ＰＤ１…第１ＥＳＤ保護素子
ＰＤ２…第２ＥＳＤ保護素子
ＰＤ３…第３ＥＳＤ保護素子
Ｐｅ…エピタキシャル層
P-sub…Ｐ型基板
Ｐｚ１，Ｐｚ２…Ｐ型拡散層
ＲＬ…再配線層
ＳＬ１，ＳＬ１１，ＳＬ１２…第１信号線
ＳＬ２，ＳＬ２１，ＳＬ２２…第２信号線
ＳＲ…絶縁膜
ＳＲ１…第１直列共振回路
ＳＲ２…第２直列共振回路
Ｔ…素子分離用トレンチ
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２，Ｔ３…端子
Ｖ１，Ｖ２，Ｖ３…ビア
Ｗ１１，Ｗ１３，Ｗ１４，Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４…導体パターン
ＷＥ１１，ＷＥ１２，ＷＥ２１，ＷＥ２２，ＷＥ３１，ＷＥ３２…ワイヤ
ZD1…第１ツェナーダイオード（第１ＥＳＤ保護素子）
ZD2…第２ツェナーダイオード（第２ＥＳＤ保護素子）
ZD3…第３ツェナーダイオード（第３ＥＳＤ保護素子）
ＺＤＣ…ダイオードチップ
１１…ＥＳＤ保護デバイス
１０１，１０２…フィルタ
２０１…回路基板

Claims (11)

  1. 第１信号線と、第２信号線とを含み、高周波信号を伝送する差動伝送線路と、
    前記第１信号線に挿入された第１インダクタと、前記第２信号線に挿入され、前記第１インダクタと磁界結合する第２インダクタとを含むコモンモードチョークコイルと、
    ＥＳＤ保護回路と、を備え、
    前記ＥＳＤ保護回路は、
    前記第１信号線と前記第２信号線との間に接続された第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の直列回路と、前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の接続点とグランドとの間に接続された第３ＥＳＤ保護素子と、前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第３インダクタと、を含み、
    前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第１直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第２直列共振回路が構成され、
    前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の寄生容量は実質的に等しく、
    前記第３ＥＳＤ保護素子の寄生容量は、前記第１ＥＳＤ保護素子の寄生容量および前記第２ＥＳＤ保護素子の寄生容量よりも大きい、
    フィルタ。
  2. 前記第３インダクタは１ターン未満のコイル状または直線状の導体パターンで構成される、請求項１に記載のフィルタ。
  3. 前記差動伝送線路、前記コモンモードチョークコイル、および前記ＥＳＤ保護回路は単一の基材に設けられている、請求項１または２に記載のフィルタ。
  4. 前記基材に形成され、前記差動伝送線路に繋がる入出力端子を備え、
    前記ＥＳＤ保護回路と前記コモンモードチョークコイルとは前記基材の平面視で重なり、且つ前記ＥＳＤ保護回路は、前記コモンモードチョークコイルに比べ、前記基材の前記入出力端子寄りの位置に配置される、請求項３に記載のフィルタ。
  5. 前記基材の平面視で、前記第３インダクタは前記第１インダクタおよび前記第２インダクタには重ならない、請求項３または４に記載のフィルタ。
  6. 前記第１ＥＳＤ保護素子は、第１ツェナーダイオードと、当該第１ツェナーダイオードに対して、前記第１ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第１ダイオードと、前記第１ツェナーダイオードと前記第１ダイオードとの直列回路に対して、前記第１ダイオードとは逆極性で並列接続された第２ダイオードとを含んで構成され、
    前記第２ＥＳＤ保護素子は、第２ツェナーダイオードと、当該第２ツェナーダイオードに対して、前記第２ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第３ダイオードと、前記第２ツェナーダイオードと前記第３ダイオードとの直列回路に対して、前記第３ダイオードとは逆極性で並列接続された第４ダイオードとを含んで構成された、請求項１から５のいずれかに記載のフィルタ。
  7. 前記第３ＥＳＤ保護素子は、第３ツェナーダイオードと、当該第３ツェナーダイオードに対して、前記第３ツェナーダイオードの順バイアス電流を阻止する方向に直列接続された第５ダイオードと、前記第３ツェナーダイオードと前記第５ダイオードとの直列回路に対して、前記第５ダイオードとは逆極性で並列接続された第６ダイオードとを含んで構成される、請求項１から６のいずれかに記載のフィルタ。
  8. 前記ＥＳＤ保護回路の前段、後段、またはその両方に、前記差動伝送線路に挿入された整合用インダクタを更に備える、請求項１から７のいずれかに記載のフィルタ。
  9. 前記ＥＳＤ保護回路は、基材層と、当該基材層に形成されたエピタキシャル層と、を含み、第１端子、第２端子および第３端子が形成された半導体基板を備え、
    前記接続点は前記基材層であり、
    前記第１ＥＳＤ保護素子は、前記基材層と前記第１端子との間の前記エピタキシャル層に形成され、第１高電流ダイオードと第１低電流ダイオードとを含む第１並列回路を有し、
    前記第２ＥＳＤ保護素子は、前記基材層と前記第２端子との間の前記エピタキシャル層に形成され、第２高電流ダイオードと第２低電流ダイオードとを含む第２並列回路を有し、
    前記第３ＥＳＤ保護素子は、前記基材層と前記第３端子との間の前記エピタキシャル層に形成され、第３高電流ダイオードと第３低電流ダイオードとを含む第３並列回路を有し、
    前記第３ＥＳＤ保護素子は、前記エピタキシャル層の、前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子との間の領域に形成され、
    前記第１高電流ダイオードと前記第１低電流ダイオードとの配列方向、前記第２高電流ダイオードと前記第２低電流ダイオードとの配列方向、前記第３高電流ダイオードと前記第３低電流ダイオードとの配列方向のそれぞれは、前記第１ＥＳＤ保護素子、前記第２ＥＳＤ保護素子および前記第３ＥＳＤ保護素子の配列方向に対して直交し、
    前記半導体基板の平面視で、前記第１高電流ダイオードと前記第２高電流ダイオードとの間の領域に前記第３低電流ダイオードが形成され、前記第１低電流ダイオードと前記第２低電流ダイオードとの間の領域に前記第３高電流ダイオードが形成された、
    請求項１から８のいずれかに記載のフィルタ。
  10. 前記第３高電流ダイオードの形成領域は、前記第１高電流ダイオードの形成領域および前記第２高電流ダイオードの形成領域よりも大きく、前記第３低電流ダイオードの形成領域は、前記第１低電流ダイオードの形成領域および前記第２低電流ダイオードの形成領域よりも大きい、請求項９に記載のフィルタ。
  11. 前記ＥＳＤ保護回路は、基材層と、当該基材層に形成されたエピタキシャル層と、を含み、第１端子、第２端子および第３端子が形成された半導体基板を備え、
    前記接続点は前記基材層であり、
    前記第１ＥＳＤ保護素子は、前記基材層と前記第１端子との間の前記エピタキシャル層に形成され、第１高電流ダイオードと第１低電流ダイオードとを含む第１並列回路を有し、
    前記第２ＥＳＤ保護素子は、前記基材層と前記第２端子との間の前記エピタキシャル層に形成され、第２高電流ダイオードと第２低電流ダイオードとを含む第２並列回路を有し、
    前記第３ＥＳＤ保護素子は、前記基材層と前記第３端子との間の前記エピタキシャル層に形成されたツェナーダイオードを有し、
    前記第３ＥＳＤ保護素子は、前記エピタキシャル層の、前記第１ＥＳＤ保護素子と前記第２ＥＳＤ保護素子との間の領域に形成され、
    前記第１高電流ダイオードと前記第１低電流ダイオードとの配列方向、前記第２高電流ダイオードと前記第２低電流ダイオードとの配列方向のそれぞれは、前記第１ＥＳＤ保護素子、前記第２ＥＳＤ保護素子および前記第３ＥＳＤ保護素子の配列方向に対して直交し、
    前記半導体基板の平面視で、前記第１高電流ダイオードと前記第２高電流ダイオードとの間の領域、且つ前記第１低電流ダイオードと前記第２低電流ダイオードとの間の領域に前記ツェナーダイオードが形成された、
    請求項１から８のいずれかに記載のフィルタ。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019031036A1 (ja) * 2017-08-10 2019-02-14 株式会社村田製作所 Ｅｓｄ保護デバイス、および、信号伝送線路
JPWO2019230027A1 (ja) * 2018-05-31 2020-06-11 株式会社村田製作所 インピーダンス整合素子、および通信装置
CN217216514U (zh) * 2019-12-13 2022-08-16 株式会社村田制作所 电路装置以及滤波器电路
JP7115517B2 (ja) * 2020-06-26 2022-08-09 株式会社オートネットワーク技術研究所 受信装置
US11936178B2 (en) * 2020-09-21 2024-03-19 Infineon Technologies Ag ESD protection device with reduced harmonic distortion
NL2027146B1 (en) * 2020-12-17 2022-07-11 Ampleon Netherlands Bv A radiofrequency power package and device with improved ESD performance
US11418026B1 (en) * 2021-03-22 2022-08-16 International Business Machines Corporation Electrostatic protection device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319837A (ja) * 2001-04-19 2002-10-31 Tohoku Ricoh Co Ltd ノイズ防止回路およびノイズ防止用ｙコンデンサ
US20100277256A1 (en) * 2009-04-30 2010-11-04 Stmicroelectronics (Tours) Sas Common-mode filter with coupled inductances
US20100277254A1 (en) * 2009-04-30 2010-11-04 Stmicroelectronics (Tours) Sas Common-mode filter
US20110163352A1 (en) * 2010-01-04 2011-07-07 California Micro Devices Monolithic multi-channel esd protection device
JP2012034344A (ja) * 2010-07-30 2012-02-16 National Taiwan Univ コモンモードノイズ抑制回路
JP2013012702A (ja) * 2011-05-31 2013-01-17 Murata Mfg Co Ltd コモンモードチョークコイルおよび高周波部品
US20140022030A1 (en) * 2012-07-20 2014-01-23 National Taiwan University Signal transmission circuit and signal transmission cell thereof
US20140160607A1 (en) * 2012-12-06 2014-06-12 Nxp B.V. Esd protection

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2631056Y (zh) * 2003-07-15 2004-08-04 武汉大学 单极子/正交有源环天线
US7666751B2 (en) * 2007-09-21 2010-02-23 Semiconductor Components Industries, Llc Method of forming a high capacitance diode and structure therefor
CN102082148A (zh) * 2009-11-26 2011-06-01 上海华虹Nec电子有限公司 Esd保护电路及其制造方法
WO2013136936A1 (ja) * 2012-03-16 2013-09-19 株式会社村田製作所 コモンモードチョークコイル
CN205666806U (zh) 2013-12-09 2016-10-26 株式会社村田制作所 共模滤波器和附带esd保护电路的共模滤波器
WO2016080108A1 (ja) 2014-11-19 2016-05-26 株式会社村田製作所 Ｅｓｄ保護素子、およびｅｓｄ保護素子付きコモンモードチョークコイル
CN208849451U (zh) 2016-03-15 2019-05-10 株式会社村田制作所 Esd保护器件以及复合器件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319837A (ja) * 2001-04-19 2002-10-31 Tohoku Ricoh Co Ltd ノイズ防止回路およびノイズ防止用ｙコンデンサ
US20100277256A1 (en) * 2009-04-30 2010-11-04 Stmicroelectronics (Tours) Sas Common-mode filter with coupled inductances
US20100277254A1 (en) * 2009-04-30 2010-11-04 Stmicroelectronics (Tours) Sas Common-mode filter
US20110163352A1 (en) * 2010-01-04 2011-07-07 California Micro Devices Monolithic multi-channel esd protection device
JP2012034344A (ja) * 2010-07-30 2012-02-16 National Taiwan Univ コモンモードノイズ抑制回路
JP2013012702A (ja) * 2011-05-31 2013-01-17 Murata Mfg Co Ltd コモンモードチョークコイルおよび高周波部品
US20140022030A1 (en) * 2012-07-20 2014-01-23 National Taiwan University Signal transmission circuit and signal transmission cell thereof
US20140160607A1 (en) * 2012-12-06 2014-06-12 Nxp B.V. Esd protection

Also Published As

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