CN109196779A - 滤波器 - Google Patents

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Abstract

滤波器(101)具备第一齐纳二极管(ZD1)和第二齐纳二极管(ZD2)的串联电路、连接在连接点(NP)与地线之间的第三齐纳二极管(ZD3)以及第三电感器(L3)。由第一齐纳二极管(ZD1)、第三齐纳二极管(ZD3)的寄生电容以及第三电感器(L3)构成第一串联谐振电路(SR1)，由第二齐纳二极管(ZD2)、第三齐纳二极管(ZD3)的寄生电容以及第三电感器(L3)构成第二串联谐振电路(SR2)。第一齐纳二极管(ZD1)以及第二齐纳二极管(ZD2)的寄生电容实际相等，第三齐纳二极管(ZD3)的寄生电容大于第一齐纳二极管(ZD1)以及第二齐纳二极管(ZD2)的寄生电容。

Description

滤波器
技术领域
本发明涉及具备ESD保护元件和共模扼流圈的滤波器。
背景技术
例如在高速串行接口中使用通过平衡线路传送相位相差180°的信号的“差动传送方式”。在差动传送方式中，由于在平衡线路中放射噪声或外来噪声被抵消，所以不易受到这些噪声所造成的影响。但是，根据使用环境，起因于信号线路的非对称性等而产生共模的噪声电流。为了抑制这样的共模噪声而使用共模滤波器。
另外，在高速串行接口中，为了保护电子电路免受外来的ESD(Electro-StaticDischarge：静电放电)的影响而使用ESD保护元件。
例如在专利文献1中示出具备ESD保护元件和共模扼流圈的带ESD保护电路的共模滤波器。
专利文献1:国际公开第2016/080108号
由于带ESD保护电路的共模滤波器是共模滤波器和ESD保护元件通过一些布线连接而成的电路，所以具有在该布线部中产生的感应成分(寄生电感)。另外，ESD保护元件在没有达到工作电压的通常状态下，在其结构上具备电容成分(寄生电容)。因此，带ESD保护电路的共模滤波器也具备ESD保护元件的电容成分。
由于上述感应成分以及电容成分给共模滤波器本来的特性带来影响，所以实际的使用状态下的滤波特性与共模滤波器单体中的特性不同。另外，若考虑到共模滤波器的滤波特性而使ESD保护元件小尺寸化以减小ESD保护元件的寄生电容，则ESD保护特性恶化。
发明内容
本发明的目的在于提供不会使ESD保护元件的ESD保护特性恶化而确保共模滤波器的规定的滤波特性的滤波器。另外，目的在于提供利用ESD保护元件来提高共模滤波器的滤波特性的滤波器。
(1)本发明的滤波器的特征在于，具备：
差动传送线路，包括第一信号线和第二信号线，并对高频信号进行传送；
共模扼流圈，包括被插入到上述第一信号线的第一电感器、和被插入到上述第二信号线并与上述第一电感器磁场耦合的第二电感器；以及
ESD保护电路，
上述ESD保护电路包括：连接在上述第一信号线与上述第二信号线之间的第一ESD保护元件和第二ESD保护元件的串联电路、连接在上述第一ESD保护元件和上述第二ESD保护元件的连接点与地线之间的第三ESD保护元件、以及与上述第三ESD保护元件串联连接的由电感器元件或者寄生电感成分构成的第三电感器，
由上述第一ESD保护元件的寄生电容、上述第三ESD保护元件的寄生电容以及上述第三电感器构成第一串联谐振电路，由上述第二ESD保护元件的寄生电容、上述第三ESD保护元件的寄生电容以及上述第三电感器构成第二串联谐振电路，
上述第一ESD保护元件以及上述第二ESD保护元件的寄生电容实际相等，
上述第三ESD保护元件的寄生电容大于上述第一ESD保护元件的寄生电容以及上述第二ESD保护元件的寄生电容。
根据上述的结构，由于第三ESD保护元件的尺寸变大，所以ESD保护元件的电阻值减少，ESD保护性能提高。另外，由于由与共模扼流圈包括的第一电感器连接的第一ESD保护元件和第三电感器构成串联谐振电路，由与第二电感器连接的第二ESD保护元件和第三电感器构成串联谐振电路，所以这些串联谐振电路作为针对共模噪声的陷波滤波器发挥作用。因此，使共模噪声的阻止频带宽带化。
(2)上述第三电感器例如由小于一圈的螺旋状或者直线状的导体图案构成。由此，第三电感器的电感不会过大，另外，由于抑制第三电感器的电阻成分所以抑制ESD保护性能的降低。
(3)优选上述差动传送线路、上述共模扼流圈以及上述ESD保护电路设置在单一基材上。由此，构成小型的滤波器。另外，由于缩短各部的布线，抑制寄生成分，所以共模滤波器的滤波特性以及EDS保护元件的ESD保护性能提高。
(4)优选本发明的滤波器具备输入输出端子，该输入输出端子形成在上述基材上，并与上述差动传送线路连接，上述ESD保护电路和上述共模扼流圈在俯视上述基材时重叠，且上述ESD保护电路被配置在比上述共模扼流圈更靠近上述基材的上述输入输出端子的位置上。根据该结构，缩小在将滤波器安装于电路基板等时的占有面积。另外，由于缩短从EDS保护元件到形成在电路基板等上的接地导体为止的路径，所以该路径中的寄生成分较小，ESD保护性能提高。
(5)优选在俯视上述基材时，上述第三电感器不与上述第一电感器以及上述第二电感器重叠。根据该结构，不会产生经由第三电感器的第一电感器和第二电感器的不必要耦合，还不会产生在第三电感器中流动ESD电流时的对第一电感器以及第二电感器的不必要的感应。
(6)例如，上述第一ESD保护元件构成为包括第一齐纳二极管、在阻止上述第一齐纳二极管的正向偏压电流的方向上与该第一齐纳二极管串联连接的第一二极管、和以与上述第一二极管相反极性同上述第一齐纳二极管和上述第一二极管的串联电路并联连接的第二二极管，上述第二ESD保护元件构成为包括第二齐纳二极管、在阻止上述第二齐纳二极管的正向偏压电流的方向上与该第二齐纳二极管串联连接的第三二极管、和以与上述第三二极管相反极性同上述第二齐纳二极管和上述第三二极管的串联电路并联连接的第四二极管。
根据上述结构，针对差动信号的第一ESD保护元件的合成寄生电容以及第二ESD保护元件的合成寄生电容变小。因此，第一ESD保护元件以及第二ESD保护元件给差动信号带来的影响变小，抑制差动信号的通过特性的恶化。另外，由于能够针对共模噪声，增大第一ESD保护元件的合成寄生电容以及第二ESD保护元件的合成寄生电容，所以能够提高ESD保护性能。
(7)上述第三ESD保护元件也可以构成为包括第三齐纳二极管、在阻止上述第三齐纳二极管的正向偏压电流的方向上与该第三齐纳二极管串联连接的第五二极管、和以与上述第五二极管相反极性同上述第三齐纳二极管和上述第五二极管的串联电路并联连接的第六二极管。根据该结构，由于能够增大针对共模噪声的、第三ESD保护元件的合成寄生电容，所以能够提高ESD保护性能。
(8)优选在上述ESD保护电路的前段、后段或者双方还具备被插入到上述差动传送线路的匹配用电感器。由此，进行ESD保护电路相对于差动传送线路的阻抗匹配。
(9)上述ESD保护电路例如如下那样构成。
上述ESD保护电路具备半导体基板，该半导体基板包括基材层、和形成在该基材层的外延层，并形成有第一端子、第二端子以及第三端子。
上述连接点是上述基材层，
上述第一ESD保护元件具有第一并联电路，该第一并联电路形成在上述基材层与上述第一端子之间的上述外延层，并包括第一高电流二极管和第一低电流二极管，
上述第二ESD保护元件具有第二并联电路，该第二并联电路形成在上述基材层与上述第二端子之间的上述外延层，并包括第二高电流二极管和第二低电流二极管，
上述第三ESD保护元件具有第三并联电路，该第三并联电路形成在上述基材层与上述第三端子之间的上述外延层，并包括第三高电流二极管和第三低电流二极管，
上述第三ESD保护元件形成在上述外延层的、上述第一ESD保护元件与上述第二ESD保护元件之间的区域中。
上述第一高电流二极管和上述第一低电流二极管的排列方向、上述第二高电流二极管和上述第二低电流二极管的排列方向、上述第三高电流二极管和上述第三低电流二极管的排列方向的各个方向与上述第一ESD保护元件、上述第二ESD保护元件以及上述第三ESD保护元件的排列方向正交。
而且，在俯视上述半导体基板时，在上述第一高电流二极管与上述第二高电流二极管之间的区域中形成有上述第三低电流二极管，在上述第一低电流二极管与上述第二低电流二极管之间的区域中形成有上述第三高电流二极管。
(10)在上述(9)所述的ESD保护电路中，优选上述第三高电流二极管的形成区域比上述第一高电流二极管的形成区域以及上述第二高电流二极管的形成区域大，上述第三低电流二极管的形成区域比上述第一低电流二极管的形成区域以及上述第二低电流二极管的形成区域大。
(11)上述ESD保护电路例如如下那样构成。
上述ESD保护电路具备半导体基板，该半导体基板包括基材层、和形成在该基材层的外延层，并形成有第一端子、第二端子以及第三端子。
上述连接点是上述基材层，
上述第一ESD保护元件具有第一并联电路，该第一并联电路形成在上述基材层与上述第一端子之间的上述外延层，并包括第一高电流二极管和第一低电流二极管，
上述第二ESD保护元件具有第二并联电路，该第二并联电路形成在上述基材层与上述第二端子之间的上述外延层，并包括第二高电流二极管和第二低电流二极管，
上述第三ESD保护元件具有形成在上述基材层与上述第三端子之间的上述外延层的齐纳二极管，
上述第三ESD保护元件形成在上述外延层的、上述第一ESD保护元件与上述第二ESD保护元件之间的区域中。
上述第一高电流二极管和上述第一低电流二极管的排列方向、上述第二高电流二极管和上述第二低电流二极管的排列方向的各个方向与上述第一ESD保护元件、上述第二ESD保护元件以及上述第三ESD保护元件的排列方向正交。
而且，在俯视上述半导体基板时，在上述第一高电流二极管与上述第二高电流二极管之间的区域、且上述第一低电流二极管与上述第二低电流二极管之间的区域中形成有上述齐纳二极管。
根据本发明，不会使ESD保护元件的ESD保护特性恶化，而得到表示共模滤波器的规定的滤波特性的滤波器。另外，得到利用ESD保护元件来提高共模滤波器的滤波特性的滤波器。
附图说明
图1是第一实施方式所涉及的滤波器的电路图。
图2(A)是第一实施方式所涉及的滤波器的针对差动信号的等效电路图，图2(B)是该滤波器的针对共模噪声的等效电路图。
图3是也包含寄生成分而表示的本实施方式的滤波器101的电路图。
图4是表示第一实施方式的滤波器101的频率特性的图。
图5是第二实施方式的滤波器102的电路图。
图6(A)是滤波器102的针对差动信号的等效电路图。图6(B)是进一步由电容器表示第一齐纳二极管ZD1、第二齐纳二极管ZD2的等效电路图。
图7(A)、图7(B)是第三实施方式所涉及的ESD保护电路的电路图。
图8(A)、图8(B)、图8(C)是第三实施方式所涉及的另一ESD保护电路的电路图。
图9是第四实施方式所涉及的二极管芯片的剖视图。
图10是第四实施方式所涉及的另一二极管芯片的剖视图。
图11是第四实施方式所涉及的又一二极管芯片的剖视图。
图12是第五实施方式所涉及的滤波器的各层的俯视图。
图13是第五实施方式的滤波器102的向电路基板201的安装状态下的剖视图。
图14是表示与第五实施方式所涉及的滤波器102的各端子连接的电路的图。
图15是第六实施方式所涉及的滤波器的主视图。
图16是第七实施方式所涉及的ESD保护电路的电路图。
图17是构成第七实施方式所涉及的ESD保护电路的二极管芯片的剖视图。
图18(A)、图18(B)、图18(C)是构成第七实施方式所涉及的ESD保护电路的二极管芯片的俯视图。
图19(A)、图19(B)、图19(C)是构成第七实施方式所涉及的ESD保护电路的另一二极管芯片的俯视图。
图20(A)、图20(B)、图20(C)是构成第七实施方式所涉及的ESD保护电路的、又一二极管芯片的俯视图。
图21是表示图20(A)、图20(B)、图20(C)所示的二极管芯片的各二极管的平面上的示意性的配置关系的图。
图22是第八实施方式所涉及的ESD保护电路的电路图。
图23是构成第八实施方式所涉及的ESD保护电路的二极管芯片的剖视图。
图24(A)、图24(B)、图24(C)是构成第八实施方式所涉及的ESD保护电路的二极管芯片的俯视图。
图25(A)、图25(B)、图25(C)是构成第八实施方式所涉及的ESD保护电路的另一二极管芯片的俯视图。
图26(A)是表示第九实施方式所涉及的二极管芯片的电极配置的俯视图。图26(B)是该二极管芯片的电路图。
图27(A)是表示内置第九实施方式所涉及的二极管芯片ZDC的ESD保护器件的内部结构的俯视图。图27(B)是其纵剖视图。
图28是表示第九实施方式所涉及的ESD保护器件11相对于电路基板上的信号线等的连接结构的俯视图。
图29是图28所示的结构的等效电路图。
图30是表示ESD保护器件11相对于与图28所示的电路基板不同的电路基板上的信号线等的连接结构的俯视图。
图31是图30所示的结构的等效电路图。
图32(A)、图32(B)是表示第九实施方式所涉及的二极管芯片ZDC相对于电路基板上的信号线等的连接结构的俯视图。
图33(A)是表示第十实施方式所涉及的二极管芯片ZDC的电极配置的俯视图，图33(B)是其电路图，图33(C)是其纵剖视图。
图34(A)是表示第十实施方式所涉及的ESD保护器件的内部结构的俯视图。图34(B)是其纵剖视图。
图35(A)是表示第十实施方式所涉及的另一二极管芯片ZDC的电极配置的俯视图，图35(B)是其电路图，图35(C)是其纵剖视图。
具体实施方式
以下，参照附图，列举几个具体的例子来表示用于实施本发明的多个方式。在各附图中对同一位置赋予同一符号。考虑到要点的说明或者理解的容易性，为了方便而将实施方式分开表示，但可进行不同的实施方式中所示的结构的局部置换或者组合。在第二实施方式以及第二实施方式之后，省略针对与第一实施方式共用的事项的记述，仅对不同点进行说明。特别是，针对基于相同的结构带来的相同的作用效果，不在每个实施方式中逐一提及。
《第一实施方式》
图1是第一实施方式所涉及的滤波器的电路图。
该滤波器101具备差动传送线路DTL、共模扼流圈CMCC以及ESD保护电路PC。本发明中的“滤波器”是抑制共模噪声并使差动信号通过的滤波器。
差动传送线路DTL包括连接在端子P1－P2间的第一信号线SL1、和连接在端子P3－P4间的第二信号线SL2，例如对UHF频带、SHF频带的高频信号进行传送。
共模扼流圈CMCC包括被插入到第一信号线SL1的第一电感器L1、和被插入到第二信号线SL2并与第一电感器L1磁场耦合的第二电感器L2。
ESD保护电路PC包括：连接在第一信号线SL1与第二信号线SL2之间的、第一齐纳二极管ZD1以及第二齐纳二极管ZD2的串联电路；连接在第一齐纳二极管ZD1以及第二齐纳二极管ZD2的连接点NP与接地端子P5之间的第三齐纳二极管ZD3；和第三电感器L3。第三电感器L3被插入到第三齐纳二极管ZD3与地线之间。
由第一齐纳二极管ZD1的寄生电容、第三齐纳二极管ZD3的寄生电容以及第三电感器L3构成第一串联谐振电路SR1。另外，由第二齐纳二极管ZD2的寄生电容、第三齐纳二极管ZD3的寄生电容以及第三电感器L3构成第二串联谐振电路SR2。
上述第一齐纳二极管ZD1为本发明中的“第一ESD保护元件”的一个例子，上述第二齐纳二极管ZD2为本发明中的“第二ESD保护元件”的一个例子，上述第三齐纳二极管ZD3为本发明中的“第三ESD保护元件”的一个例子。
第一齐纳二极管ZD1以及第二齐纳二极管ZD2的寄生电容实际相等，第三齐纳二极管ZD3的寄生电容大于第一齐纳二极管ZD1的寄生电容以及第二齐纳二极管ZD2的寄生电容。此处，若用Czd1表示第一齐纳二极管ZD1的寄生电容，用Czd2表示第二齐纳二极管ZD2的寄生电容，用Czd3表示第三齐纳二极管ZD3的寄生电容，则用Czd1≈Czd2、Czd3＞Czd1，Czd3＞Czd2的关系表示。
第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3的各个的寄生电容主要是每个齐纳二极管的反向偏压施加时所产生的耗尽层的容量。
此处，各齐纳二极管的寄生电容大致由各齐纳二极管的尺寸决定。而且，根据上述的结构，由于第三齐纳二极管ZD3的尺寸与第一齐纳二极管ZD1、第二齐纳二极管ZD2相比相对较大，所以ESD保护电路PC的电阻值较小，ESD保护性能提高。
图2(A)是滤波器的、针对差动信号的等效电路图，图2(B)是滤波器的、针对共模噪声的等效电路图。
在图1所示的滤波器101中，由于ESD保护电路PC的第一齐纳二极管ZD1的寄生电容和第二齐纳二极管ZD2的寄生电容实际相等，所以第一齐纳二极管ZD1和第二齐纳二极管ZD2的连接点NP为中性电位，即地线电位。因此，针对差动信号，从连接点NP到接地端子P5的电路(第三齐纳二极管ZD3以及第三电感器L3)等效地不存在。
因此，对于差动信号，不会受到因寄生电容相对大的第三齐纳二极管ZD3以及第三电感器L3存在所造成的影响。
另一方面，针对共模噪声，如图2(B)所示，第一串联谐振电路SR1以及第二串联谐振电路SR2作为针对共模噪声的陷波滤波器发挥作用。即，通过使第一串联谐振电路SR1以及第二串联谐振电路SR2的谐振频率与应衰减的共模噪声的频率一致，从而使共模噪声的阻止频带宽带化。
图3是也包含寄生成分来表示的本实施方式的滤波器101的电路图。在第一电感器L1中存在寄生电容C1，在第二电感器L2中存在寄生电容C2。第一电感器L1和寄生电容C1构成LC并联谐振电路，第二电感器L2和寄生电容C2构成LC并联谐振电路。这两个LC并联谐振电路针对共模噪声作为带阻滤波器发挥作用。
图4是表示本实施方式的滤波器101的频率特性的图。在图4中，曲线SCC21为共模噪声的插入损失，曲线SDD21为差动信号的插入损失。另外，曲线SCC21(p)为比较例的滤波器的共模噪声的插入损失，曲线SDD21(p)为比较例的滤波器的差动信号的插入损失。
此处，
Czd1＝Czd2＝0.4pF
Czd3＝3pF。
在上述比较例的滤波器中，第三齐纳二极管ZD3的寄生电容与第一齐纳二极管ZD1的寄生电容以及第二齐纳二极管ZD2的寄生电容相等，并较小。换句话说，Czd1＝Czd2＝Czd3＝0.4pF。
如图4所示，在共模噪声的插入损失SCC21中，在频率f1(3GHz附近)和频率f2(9.4GHz附近)分别产生衰减极。频率f1的衰减极是由图3所示的、由L1、L2、C1、C2构成的两个LC并联谐振电路产生的衰减极。由于共模扼流圈CMCC的第一电感器L1和第二电感器L2对于差动信号是累积结合，所以被附加互感量。据此，上述两个LC并联谐振电路的、针对差动信号的谐振频率处于使用频带外。
图4所示的频率f2的衰减极是由图1、图2(B)所示的第一串联谐振电路SR1以及第二串联谐振电路SR2产生的(即由ESD保护电路PC产生的)衰减。该第一串联谐振电路SR1的谐振频率由第一齐纳二极管ZD1的寄生电容Czd1和第三齐纳二极管ZD3的寄生电容Czd3的合成电容以及第三电感器L3的电感决定。同样地，第二串联谐振电路SR2的谐振频率由第二齐纳二极管ZD2的寄生电容Czd2和第三齐纳二极管ZD3的寄生电容Czd3的合成电容以及第三电感器L3的电感决定。因此，由本实施方式的滤波器101的ESD保护电路PC产生的衰减极的频率f2低于由上述比较例的滤波器的ESD保护电路产生的衰减极的频率f2(p)。
若将共模噪声的阻止频带规定为其插入损失为－10dB以下的频带，则如图4所示，比较例的滤波器的共模噪声的阻止频带为1.5GHz以上且5.5GHz以下，而本实施方式的滤波器101的共模噪声的阻止频带为1.5GHz以上且12GHz以下，非常宽。
《第二实施方式》
在第二实施方式中，示出包括匹配电路的滤波器的例子。
图5是第二实施方式的滤波器102的电路图。在该例子中，在第一电感器L1与第一齐纳二极管ZD1之间设置有匹配用电感器LM11，在端子P2与第一齐纳二极管ZD1之间设置有匹配用电感器LM12。同样地，在第二电感器L2与第二齐纳二极管ZD2之间设置有匹配用电感器LM21，在端子P4与第二齐纳二极管ZD2之间设置有匹配用电感器LM22。
图6(A)是滤波器102的针对差动信号的等效电路图。图6(B)是进一步由电容器表示第一齐纳二极管ZD1、第二齐纳二极管ZD2的等效电路图。
这样，通过在ESD保护电路的前段以及后段具备被插入到差动传送线路DTL的匹配用电感器LM11、LM12、LM21、LM22，从而实现ESD保护电路PC相对于差动传送线路DTL的阻抗匹配。
此外，在图5所示的例子中，在ESD保护电路PC的前段和后段这两方插入匹配用电感器，但也可以在ESD保护电路的前段或者后段插入匹配用电感器。
《第三实施方式》
在第三实施方式中，表示ESD保护电路的几个例子。图7(A)、图7(B)分别是ESD保护电路的电路图。
在图7(A)所示的ESD保护电路中，连接在第一信号线SL1与连接点NP之间的第一ESD保护元件构成为包括第一齐纳二极管ZD1、在阻止第一齐纳二极管ZD1的正向偏压电流的方向上与该第一齐纳二极管ZD1串联连接的第一二极管D1、以及以与第一二极管D1相反极性同第一齐纳二极管ZD1和第一二极管D1的串联电路并联连接的第二二极管D2。另外，连接在第二信号线SL2与连接点NP之间的第二ESD保护元件构成为包括第二齐纳二极管ZD2、在阻止第二齐纳二极管ZD2的正向偏压电流的方向上与该第二齐纳二极管ZD2串联连接的第三二极管D3、以及以与第三二极管D3相反极性同第二齐纳二极管ZD2和第三二极管D3的串联电路并联连接的第四二极管D4。
在图7(B)所示的ESD保护电路中，连接在连接点NP与地线之间的第三ESD保护元件构成为包括第三齐纳二极管ZD3、在阻止第三齐纳二极管ZD3的正向偏压电流的方向上与该第三齐纳二极管ZD3串联连接的第五二极管D5、以及以与第五二极管D5相反极性同第三齐纳二极管ZD3和第五二极管D5的串联电路并联连接的第六二极管D6。
根据图7(A)、图7(B)所示的结构，由于二极管D1与第一齐纳二极管ZD1串联连接，二极管D3与第二齐纳二极管ZD2串联连接，所以第一ESD保护元件以及第二ESD保护元件的合成电容较小。因此，第一ESD保护元件以及第二ESD保护元件给差动信号带来的影响变小，抑制差动信号的通过特性的恶化。另外，合成电容变小，相应地能够增大齐纳二极管ZD1、ZD2的尺寸，因此能够提高ESD保护性能。
另外，根据图7(B)所示的结构，由于能够减小第三ESD保护元件的合成电容，所以即使使用尺寸较大的第三齐纳二极管ZD3，也将图1、图2(B)所示的第一串联谐振电路SR1以及第二串联谐振电路SR2的谐振频率设定为规定值，并且能够增大第三齐纳二极管ZD3的尺寸，所以能够进一步提高ESD保护性能。
图8(A)、图8(B)、图8(C)是第三实施方式所涉及的另一ESD保护电路的电路图。图8(A)所示的ESD保护电路是使图1所示的ESD保护电路PC的各元件的极性相反的图。另外，图8(B)、图8(C)所示的ESD保护电路是使图7(A)、图7(B)所示的ESD保护电路PC的各元件的极性相反的图。
这样，即使使各齐纳二极管、各二极管的方向分别反转，也能够获得相同的特性。
《第四实施方式》
在第四实施方式中示出具备多个齐纳二极管等的二极管芯片的构成例。
图9例如是将图1所示的、第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3构成为一个芯片的二极管芯片的剖视图。该二极管芯片具备P型基板(P型的基材层)、形成在该P型基板上的N型外延层、形成在该N型外延层上的N型扩散层N1、N2、N3、从表面到达P型基板的元件分离用沟槽T。上述外延层被沟槽T分离，形成外延层Ne1、Ne2、Ne3。由P型基板和外延层Ne1的接合层构成第一齐纳二极管ZD1，由P型基板和外延层Ne2的接合层构成第二齐纳二极管ZD2，由P型基板和外延层Ne3的接合层构成第三齐纳二极管ZD3。
图10是将图7(A)所示的、第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3、第一二极管D1、第二二极管D2、第三二极管D3以及第四二极管D4构成为一个芯片的二极管芯片的剖视图。该二极管芯片具备P型基板、形成在该P型基板上的N型外延层、形成在该N型外延层上的N型扩散层以及P型扩散层、从表面到达P型基板的元件分离用沟槽T。在图10中，由P型基板和N型扩散层Nz1的接合层构成第一齐纳二极管ZD1，由P型基板和N型扩散层Nz2的接合层构成第二齐纳二极管ZD2，由P型基板和N型扩散层Nz3的接合层构成第三齐纳二极管ZD3。另外，由P型基板和外延层Ne12的接合层构成第二二极管D2，由P型基板和外延层Ne22的接合层构成第四二极管D4。并且，由外延层Ne11和P型扩散层Pd1的接合层构成第一二极管D1，由外延层Ne21和P型扩散层Pd3的接合层构成第三二极管D3。
图11是将图7(B)所示的、第一齐纳二极管ZD1、第二齐纳二极管ZD2、第三齐纳二极管ZD3、第一二极管D1、第二二极管D2、第三二极管D3、第四二极管D4、第五二极管D5以及第六二极管D6构成为一个芯片的二极管芯片的剖视图。在图11中，由P型基板和N型扩散层Nz3的接合层构成第三齐纳二极管ZD3，由外延层Ne31和P型扩散层Pd5的接合层构成第五二极管D5。另外，由P型基板和外延层Ne32的接合层构成第六二极管D6。其它结构与图10所示的相同。
《第五实施方式》
在第五实施方式中示出构成为单一元件的滤波器的例。
图12是本实施方式的滤波器的各层的俯视图。该滤波器的电路结构如图5所示。
在图12中，第一层(1)为最下层，第十五层(15)为最上层。都是非磁性树脂的层。在第一层(1)形成有外部端子P1～P6。在从第二层(2)到第十四层(14)的各层形成有各导体图案。在第五层(5)载置有二极管芯片ZDC。在从第六层(6)到第八层(8)形成有收纳二极管芯片ZDC的腔室形成用的开口。
在图12中，导体图案W11、W13、W14、W21、W22、W23、W24分别是布线图案。另外，导体图案L1a、L1b、L1c、L1d、L1e通过它们经由导通导体连续来构成第一电感器L1。同样地，导体图案L2a、L2b、L2c、L2d、L2e通过它们经由导通导体连续来构成第二电感器L2。对其它导体图案附加的符号分别与图5所示的电路要素对应。
图13是本实施方式的滤波器102的向电路基板201的安装状态下的剖视图。图14是表示与滤波器102的各端子连接的电路的图。
在图12、图13所示的例子中，ESD保护电路和共模扼流圈在俯视基材时重叠，且ESD保护电路被配置在比共模扼流圈更靠近基材的输入输出端子(靠近最下层)的位置。
另外，在图12、图13所示的例子中，在俯视基材时，第三电感器L3基本不与上述第一电感器L1以及第二电感器L2重叠。
根据本实施方式，由于第三电感器L3由小于一圈的螺旋状或者直线状的导体图案构成，所以第三电感器L3的电感不会过大，另外，由于抑制第三电感器L3的电阻成分，所以抑制ESD保护性能的降低。
另外，根据本实施方式，优选差动传送线路、共模扼流圈CMCC以及ESD保护电路设置在单一基材上。由此，构成小型的滤波器。另外，由于缩短各部的布线，抑制寄生成分，所以共模滤波器的滤波特性以及EDS保护元件的ESD保护性能提高。
另外，根据本实施方式，由于ESD保护电路和共模扼流圈和俯视基材时重叠，且ESD保护电路被配置在比共模扼流圈更靠近基材的输入输出端子(靠近最下层靠近)的位置，所以缩小将滤波器安装于电路基板等时的占有面积。另外，由于从EDS保护元件到形成在电路基板等的接地导体为止的路径较短，该路径上的寄生成分较小，所以获得较高的ESD保护性能。
另外，根据本实施方式，由于在俯视基材时，第三电感器L3基本不与第一电感器L1以及第二电感器L2重叠，所以不会产生经由第三电感器L3的第一电感器L1和第二电感器L2的不必要耦合。另外，不会产生在第三电感器L3中流动ESD电流时的对第一电感器L1以及第二电感器L2的不必要的感应。
《第六实施方式》
在第六实施方式中，示出由两个芯片部和电路基板构成的滤波器。
图15是第六实施方式所涉及的滤波器的主视图。在电路基板201上分别表面安装有共模扼流圈CMCC和二极管芯片ZDC。共模扼流圈CMCC将图1所示的共模扼流圈CMCC构成为单一芯片部件。二极管芯片ZDC例如如图11、图7(B)所示，将多个齐纳二极管和多个二极管构成为单一芯片部件。在电路基板201中，由导体图案W(L3)构成第三电感器L3。该第三电感器L3的第一端连接在二极管芯片ZDC内的第三ESD保护元件(由齐纳二极管ZD3、二极管D5、D6构成的电路)与地线之间。
如本实施方式那样，第三电感器L3可以形成在电路基板侧。
《第七实施方式》
在第七实施方式中示出与图9、图10、图11等所示的ESD保护电路不同的ESD保护电路的构成例。
图16是第七实施方式所涉及的ESD保护电路的电路图。图17是构成该ESD保护电路的二极管芯片的剖视图。
本实施方式的ESD保护电路具备形成有端子E1、E2、E3的半导体基板。如图16所示，该ESD保护电路具备第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3。
第一ESD保护元件PD1由第一并联电路构成，该第一并联电路包括连接在连接点NP与第一端子E1之间的、第一高电流二极管HSD1和第一低电流二极管LSD1。第二ESD保护元件PD2由第二并联电路构成，该第二并联电路包括连接在连接点与第二端子E2之间的、第二高电流二极管HSD2和第二低电流二极管LSD2。另外，第三ESD保护元件PD3由第三并联电路构成，该第三并联电路包括连接在连接点与第三端子E3之间的、第三高电流二极管HSD3和第三低电流二极管LSD3。
在上述高电流二极管HSD1、HSD2、HSD3分别串联连接有齐纳二极管ZD1、ZD2、ZD3。
如图17所示，该二极管芯片具备P型基板(P型的基材层)P-sub、形成在该P型基板上的N型外延层Ne、形成在该外延层Ne上的N型扩散层Nz1、Nz2、Nz3、从表面到达P型基板P-sub的元件分离用沟槽T。上述外延层Ne被沟槽T分离。由P型基板P-sub和N型扩散层Nz1的接合层构成第一齐纳二极管ZD1，由P型基板P-sub和N型扩散层Nz2的接合层构成第二齐纳二极管ZD2，由P型基板P-sub和N型扩散层Nz3的接合层构成第三齐纳二极管ZD3。另外，由P型基板P-sub和外延层Ne的接合层构成低电流二极管LSD1、LSD2、LSD3。并且，由外延层Ne和P型扩散层Pd1、Pd2、Pd3的接合层分别构成高电流二极管HSD1、HSD2、HSD3。
N型扩散层Nd1和P型扩散层Pd1经由铝布线AL1连接，N型扩散层Nd2和P型扩散层Pd2经由铝布线AL2连接，N型扩散层Nd3和P型扩散层Pd3经由铝布线AL3连接。
在铝布线AL1、AL2、AL3的上部形成有再布线层RL。在该再布线层RL的上表面形成有端子E1、E2、E3以及绝缘膜SR。端子E1、E2、E3经由导通孔(层间连接导体)V1、V2、V3分别与铝布线AL1、AL2、AL3连接。在图17中，也示出从某个铝布线进入，从另一铝布线离开的电流的路径CP13、CP31、CP23、CP32。
在图17中示出了二极管芯片的纵剖面中的结构，然而对于二极管芯片的各元件在平面的位置关系，以下示出几个例子。
图18(A)、图18(B)、图18(C)是构成本实施方式的ESD保护电路的二极管芯片的俯视图。图18(A)示出第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在平面上的位置关系。在图18(B)中重叠示出铝布线AL1、AL2、AL3。在图18(C)中还重叠示出端子E1、E2、E3以及导通孔V1、V2、V3。
在图18(A)中，第一低电流二极管LSD1与图17所示的N型扩散层Nd1的形成区域对应，第二低电流二极管LSD2与图17所示的N型扩散层Nd2的形成区域对应，第三低电流二极管LSD3与图17所示的N型扩散层Nd3的形成区域对应。另外，第一高电流二极管HSD1与图17所示的P型扩散层Pd1的形成区域对应，第二高电流二极管HSD2与图17所示的P型扩散层Pd2的形成区域对应，第三高电流二极管HSD3与图17所示的P型扩散层Pd3的形成区域对应。另外，第一齐纳二极管ZD1与图17所示的N型扩散层Nz1的形成区域对应，第二齐纳二极管ZD2与图17所示的N型扩散层Nz2的形成区域对应，第三齐纳二极管ZD3与图17所示的N型扩散层Nz3的形成区域对应。
如图18(A)所示，在该例子中，在俯视半导体基板时，第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3被配置在大致正三角形的顶点位置。
在图18(A)、图18(B)、图18(C)所示的例子中，第一高电流二极管HSD1以及第一齐纳二极管ZD1与第三低电流二极管LSD3之间的电流路径CP13较长，第二高电流二极管HSD2以及第二齐纳二极管ZD2与第三低电流二极管LSD3的电流路径CP23较长。另外，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第一低电流二极管LSD1之间的电流路径CP31较长，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第二低电流二极管LSD2的电流路径CP32较长。
图19(A)、图19(B)、图19(C)是构成本实施方式的ESD保护电路的另一二极管芯片的俯视图。图19(A)表示第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在平面上的位置关系。在图19(B)中重叠地示出铝布线AL1、AL2、AL3。在图19(C)中还重叠地示出端子E1、E2、E3以及导通孔V1、V2、V3。各元件的形成区域和各扩散层的关系如基于图18(A)、图18(B)、图18(C)所说明那样。
在该例子中，如图19(C)所示，第一ESD保护元件PD1和端子E1、第二ESD保护元件PD2和端子E2、以及第三ESD保护元件PD3和端子E3分别配置为不对置。因此，它们之间所产生的寄生电容较小。
在图19(A)、图19(B)、图19(C)所示的例子中，也是第一高电流二极管HSD1以及第一齐纳二极管ZD1与第三低电流二极管LSD3之间的电流路径CP13较长，第二高电流二极管HSD2以及第二齐纳二极管ZD2与第三低电流二极管LSD3的电流路径CP23较长。另外，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第一低电流二极管LSD1之间的电流路径CP31较长，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第二低电流二极管LSD2的电流路径CP32较长。
图20(A)、图20(B)、图20(C)是构成本实施方式的ESD保护电路的、又一二极管芯片的俯视图。图20(A)示出第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在平面上的位置关系。在图20(B)中重叠地示出铝布线AL1、AL2、AL3。在图20(C)中还重叠地示出端子E1、E2、E3以及导通孔V1、V2、V3。各元件的形成区域和各扩散层的关系如基于图18(A)、图18(B)、图18(C)所说明那样。
图21是表示该二极管芯片的各二极管在平面上的示意性的配置关系的图。在该例子中，第一高电流二极管HSD1和第一低电流二极管LSD1在Y轴方向上排列，第二高电流二极管HSD2和第二低电流二极管LSD2在Y轴方向上排列，第三高电流二极管HSD3和第三低电流二极管LSD3在Y轴方向上排列。而且，第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在X轴方向上排列。换句话说，高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向处于正交关系。
此处，“高电流二极管和低电流二极管的排列方向”是指在俯视半导体基板的情况下，将任意的高电流二极管上的任意一点和与具有该任意一点的高电流二极管并联连接的低电流二极管上的任意一点连结的线段的方向。即，是指在俯视半导体基板时，将相互并联连接的高电流二极管和低电流二极管连结的线段的方向。该方向为图21中的例如Y轴方向。
在图20(A)、图20(B)、图20(C)的例子中，上述高电流二极管为第一高电流二极管HSD1，或者第二高电流二极管HSD2，或者第三高电流二极管HSD3。另外，在图20(A)、图20(B)、图20(C)的例子中，上述低电流二极管为第一低电流二极管LSD1，或者第二低电流二极管LSD2，或者第三低电流二极管LSD3。
另外，“三个ESD保护元件的排列方向”是指在图20(A)、图20(B)、图20(C)的例子中，在俯视半导体基板时，对于将第一高电流二极管HSD1和第一低电流二极管LSD1连结的第一线段、将第二高电流二极管HSD2和第二低电流二极管LSD2连结的第二线段、将第三高电流二极管HSD3和第三低电流二极管LSD3连结的第三线段，通过第一线段、第二线段、第三线段全部的任意的直线的方向。该方向为图21中的例如X轴方向。
并且，“高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向处于正交关系”并不是仅意味严格的正交关系，包括大致正交的情况。更具体而言，意味着高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向形成45°以上且90°以下的角度。
而且，在俯视半导体基板时，在第一高电流二极管HSD1与第二高电流二极管HSD2之间的区域中形成有第三低电流二极管LSD3，在第一低电流二极管LSD1与第二低电流二极管LSD2之间的区域中形成有第三高电流二极管HSD3。
在图20(A)、图20(B)、图20(C)所示的例子中，例如与图18(A)、图18(B)、图18(C)、图19(A)、图19(B)、图19(C)所示的例子相比，第一高电流二极管HSD1以及第一齐纳二极管ZD1与第三低电流二极管LSD3之间的电流路径CP13变短，第二高电流二极管HSD2以及第二齐纳二极管ZD2与第三低电流二极管LSD3的电流路径CP23变短。另外，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第一低电流二极管LSD1之间的电流路径CP31变短，第三高电流二极管HSD3以及第三齐纳二极管ZD3与第二低电流二极管LSD2的电流路径CP32变短。据此，各二极管的导通时的电阻值(通态电阻)变小，ESD电流高效地流动，进一步降低ESD保护动作时的限制电压。
另外，在图20(A)、图20(B)、图20(C)所示的例子中，由于从第一高电流二极管HSD1和第一低电流二极管LSD1的连接点到第二高电流二极管HSD2和第二低电流二极管LSD2的连接点为止的距离较短，所以能够整体小形化。
另外，在图20(A)、图20(B)、图20(C)所示的例子中，与图19(A)、图19(B)、图19(C)所示的例子不同，电流路径CP13和电流路径CP31不交叉，电流路径CP23和电流路径CP32不交叉。因此，几乎没有这些电流路径间的不必要耦合，ESD电流向电流路径的重叠非常小。
另外，在图20(A)、图20(B)、图20(C)所示的例子中，第三高电流二极管HSD3的形成区域比第一高电流二极管HSD1的形成区域以及第二高电流二极管HSD2的形成区域大。另外，第三低电流二极管LSD3的形成区域比第一低电流二极管LSD1的形成区域以及第二低电流二极管LSD2的形成区域大。并且，第三齐纳二极管ZD3的形成区域比第一齐纳二极管ZD1的形成区域以及第二齐纳二极管ZD2的形成区域大。因此，第三高电流二极管HSD3、第三低电流二极管LSD3以及第三齐纳二极管ZD3的通态电阻变小，进一步降低ESD保护动作时的限制电压。特别是由于第三高电流二极管HSD3以及第三低电流二极管LSD3能够相对较大地形成，所以由此所带来的ESD保护动作时的限制电压的降低效果较大。
《第八实施方式》
在第八实施方式中示出将齐纳二极管构成为第三ESD保护元件的ESD保护电路的构成例。
图22是第八实施方式的ESD保护电路的电路图。图23是构成该ESD保护电路的二极管芯片的剖视图。
本实施方式的ESD保护电路具备形成有端子E1、E2、E3的半导体基板。如图22所示，该ESD保护电路具备第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3。
第三ESD保护元件PD3由连接在连接点NP与第三端子E3之间的第三齐纳二极管ZD3构成。其它与图16所示的ESD保护电路的结构相同。
如图23所示，该二极管芯片具备P型基板(P型的基材层)P-sub、形成在该P型基板上的N型外延层Ne、形成在该外延层Ne的N型扩散层Nz1、Nz2、Nz3、从表面到达P型基板P-sub的元件分离用沟槽T。上述外延层Ne被沟槽T分离。由P型基板P-sub和N型扩散层Nz3的接合层构成第三齐纳二极管ZD3。外延层Ne以及N型扩散层Nd3形成为齐纳二极管的电流路径。其它结构与图17所示的ESD保护电路的结构相同。
对于本实施方式中的二极管芯片的各元件在平面上的位置关系，以下示出几个例子。
图24(A)、图24(B)、图24(C)是构成本实施方式的ESD保护电路的二极管芯片的俯视图。图24(A)示出第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在平面上的位置关系。在图24(B)中重叠地示出铝布线AL1、AL2、AL3。在图24(C)中还重叠地示出端子E1、E2、E3以及导通孔V1、V2、V3。各元件的形成区域和各扩散层的关系如基于图18(A)、图18(B)、图18(C)所说明那样。
在俯视半导体基板时，在第一高电流二极管HSD1与第二高电流二极管HSD2之间的区域、且第一低电流二极管LSD1与第二低电流二极管LSD2之间的区域中形成有第三齐纳二极管ZD3。
在该例子中，由于第三ESD保护元件PD3由大面积的齐纳二极管ZD3构成，所以ESD保护动作时的限制电压较低。另外，如图24(C)所示，第一ESD保护元件PD1和端子E1、第二ESD保护元件PD2和端子E2分别被配置为不对置。因此，在它们之间所产生的寄生电容较小。
在该例子中，第三ESD保护元件PD3形成在外延层Ne的、第一ESD保护元件PD1与第二ESD保护元件PD2之间的区域中。而且，第一高电流二极管HSD1和第一低电流二极管LSD1在Y轴方向上排列，第二高电流二极管HSD2和第二低电流二极管LSD2在Y轴方向上排列。而且，第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在X轴方向上排列。换句话说，高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向处于正交关系。
此处，“高电流二极管和低电流二极管的排列方向”如前述那样是指在俯视半导体基板的情况下，将任意的高电流二极管上的任意一点和与具有该任意一点的高电流二极管并联连接的低电流二极管上的任意一点连结的线段的方向。该方向是图24(A)、图24(B)、图24(C)中的例如Y轴方向。
另外，“三个ESD保护元件的排列方向”是指例如在图24(A)、图24(B)、图24(C)的例子中，俯视半导体基板时，通过将第一高电流二极管HSD1和第一低电流二极管LSD1连结的第一线段、将第二高电流二极管HSD2和第二低电流二极管LSD2连结的第二线段、以及第三齐纳二极管ZD3全部的任意的直线的方向。该方向是图24(A)、图24(B)、图24(C)中的例如X轴方向。
并且，“高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向处于正交关系”并不是仅意味严格的正交关系，也包括大致正交的情况。更具体而言，意味着高电流二极管和低电流二极管的排列方向与三个ESD保护元件的排列方向形成45°以上且90°以下的角度。
图25(A)、图25(B)、图25(C)是构成本实施方式的ESD保护电路的另一二极管芯片的俯视图。图25(A)示出第一ESD保护元件PD1、第二ESD保护元件PD2以及第三ESD保护元件PD3在平面上的位置关系。在图25(B)中重叠地示出铝布线AL1、AL2、AL3。在图25(C)中还重叠地示出端子E1、E2、E3以及导通孔V1、V2、V3。各元件的形成区域和各扩散层的关系如基于图18(A)、图18(B)、图18(C)所说明那样。
在该例子中，第一高电流二极管HSD1和第一低电流二极管LSD1的位置关系、以及第二高电流二极管HSD2和第二低电流二极管LSD2的位置关系与图24(A)、图24(B)、图24(C)所示的相反。
在该例子中，如图25(C)所示，第一高电流二极管HSD1→第一齐纳二极管ZD1→端子E1的电流路径较短，第二高电流二极管HSD2→第二齐纳二极管ZD2→端子E2的电流路径也较短。因此，ESD保护动作时的这些电流路径中的下降电压较小，ESD保护动作时的限制电压较低。
《第九实施方式》
在第九实施方式中，对构成为单一器件的ESD保护电路和其安装结构进行表示。
图26(A)是表示第九实施方式所涉及的二极管芯片的电极配置的俯视图。图26(B)是该二极管芯片的电路图。
构成为本实施方式的二极管芯片ZDC的ESD保护电路例如如图16、图22等所示那样。端子E11、E12在内部导通，在该端子E11、E12与连接点NP之间连接有第一ESD保护元件PD1。同样地，端子E21、E22在内部导通，在该端子E21、E22与连接点NP之间连接有第二ESD保护元件PD2。另外，端子E31、E32在内部导通，在该端子E31、E32与连接点NP之间连接有第三ESD保护元件PD3。
图27(A)是表示内置上述二极管芯片ZDC的ESD保护器件的内部结构的俯视图。图27(B)为其纵剖视图。
设置在本实施方式的ESD保护器件11内的二极管芯片ZDC的结构如图26(A)、图26(B)所示那样。ESD保护器件11是通过将二极管芯片ZDC芯片焊接(Die bonding)在引线框上，并将二极管芯片ZDC的各电极与引线框引线键合(Wire bonding)而成的。在图27(A)所示的例子中，使二极管芯片ZDC的端子E11、E12、E21、E22、E31、E32经由电线分别与引线框的端子T11、T12、T21、T22、T31、T32连接。
图28是表示上述ESD保护器件11相对于电路基板上的信号线等的连接结构的俯视图。图29是图28所示的结构的等效电路图。
在图28中，第一信号线SL11、SL12在电路基板上被分离，并经由ESD保护器件11的端子T11、T12而连接。同样地，第二信号线SL21、SL22在电路基板上被分离，并经由ESD保护器件11的端子T21、T22而连接。ESD保护器件11的端子T31、T32与接地图案GND连接。
如图29所示，在第一信号线SL11与第一ESD保护元件PD1之间产生由电感器LL11表示的寄生电感，在第一信号线SL12与第一ESD保护元件PD1之间产生由电感器LL12表示的寄生电感。同样地，在第二信号线SL21与第二ESD保护元件PD2之间产生由电感器LL21表示的寄生电感，在第二信号线SL22与第二ESD保护元件PD2之间产生由电感器LL22表示的寄生电感。另外，在接地图案GND与第三ESD保护元件PD3之间产生由电感器LL3表示的寄生电感。而且，在第一ESD保护元件PD1、第二ESD保护元件PD2、第三ESD保护元件PD3中，在施加电压为工作电压以下的截止(OFF)时分别产生寄生电容。
图29中的电感器LL11是由图28中的由电线WE11和电流路径L11构成的电感器。同样地，电感器LL12是由图28中的由电线WE12和电流路径L12构成的电感器。电感器LL3是由图28中的由电线WE31、WE32、和与它们连接的电流路径构成的电感器。对于第二信号线SL21、SL22侧的各电感器，也是与第一信号线侧相同。
这样，由第一ESD保护元件PD1、第三ESD保护元件PD3的寄生电容和上述电感器LL3所示的寄生电感构成串联谐振电路，由第二ESD保护元件PD2、第三ESD保护元件PD3的寄生电容和上述电感器LL3所示的寄生电感构成串联谐振电路。
图30是表示上述ESD保护器件11相对于与图28所示的电路基板不同的电路基板上的信号线等的连接结构的俯视图。图31是图30所示的结构的等效电路图。
在图30中，第一信号线SL1、SL2分别连续地形成在电路基板上，ESD保护器件11的端子T11、T12与第一信号线SL1连接。同样地，ESD保护器件11的端子T21、T22与第二信号线SL2连接。ESD保护器件11的端子T31、T32与接地图案GND连接。
如图31所示，在第一信号线SL1与第一ESD保护元件PD1之间产生由电感器LL1表示的寄生电感，在第二信号线SL2与第二ESD保护元件PD2之间产生由电感器LL2表示的寄生电感。另外，在接地图案GND与第三ESD保护元件PD3之间产生由电感器LL3表示的寄生电感。而且，在第一ESD保护元件PD1、第二ESD保护元件PD2、第三ESD保护元件PD3中，在截止(OFF)时分别产生寄生电容。
这样，由第一ESD保护元件PD1、第三ESD保护元件PD3的寄生电容、和由上述电感器LL1、LL3所示的寄生电感构成串联谐振电路，由第二ESD保护元件PD2、第三ESD保护元件PD3的寄生电容、和由上述电感器LL2、LL3所示的寄生电感构成串联谐振电路。
图31中的电感器LL1是通过图30中的由电线WE11和电流路径L11构成的串联连接的电感器、和由电线WE12和电流路径L12构成的串联连接的电感器的并联连接而成的合成电感器。电感器LL3是图30中的由电线WE31、WE32和与它们连接的电流路径构成的电感器。对于第二信号线SL21、SL22侧的各电感器，也与第一信号线侧相同。
如果比较图29所示的电路和图31所示的电路则可知，图29所示的、ESD保护元件的寄生电容和寄生电感器LL3的串联谐振电路的谐振频率高于图31所示的ESD保护元件的寄生电容和寄生电感器LL1(或者LL2)、LL3的串联谐振电路的谐振频率。换句话说，图28所示的结构与图30所示的结构相比，在信号线与地线之间构成的共振电路的谐振频率较高。
图32(A)、图32(B)是表示二极管芯片ZDC相对于电路基板上的信号线等的连接结构的俯视图。在图28、图30中示出将被封装化的ESD保护器件安装于电路基板的例子，然而该图32(A)、图32(B)是将二极管芯片ZDC直接安装在电路基板上的例子。
在图32(A)的例子中，第一信号线SL11、SL12在电路基板上被分离，并经由二极管芯片ZDC的端子E11、E12而连接。同样地，第二信号线SL21、SL22在电路基板上被分离，并经由二极管芯片ZDC的端子E21、E22而连接。二极管芯片ZDC的端子E31、E32与接地图案GND连接。
在图32(B)的例子中，第一信号线SL1、SL2分别连续地形成在电路基板上，二极管芯片ZDC的端子E11、E12与第一信号线SL1连接。同样地，二极管芯片ZDC的端子E21、E22与第二信号线SL2连接。二极管芯片ZDC的端子E31、E32与接地图案GND连接。
图32(A)所示的结构中的等效电路与图29所示的电路相同，图32(B)所示的结构中的等效电路与图31所示的电路相同。因此，图32(A)所示的结构与图32(B)所示的结构相比，在信号线与地线之间构成的共振电路的谐振频率较高。
在本实施方式中，如图28、图30所示，虽然使用同一ESD保护器件11，但只要规定形成于电路基板的信号线的图案，便能够选择在信号线与地线之间构成的共振电路的谐振频率的高/低。同样地，如图32(A)、如图32(B)所示，虽然使用同一二极管芯片ZDC，但只要规定形成于电路基板的信号线的图案，便能够选择在信号线与地线之间构成的谐振电路的谐振频率的高/低。
另外，在本实施方式中，在即使谐振频率较低但可以使用的情况下，能够在电路基板上形成由直线，换句话说由简单的导体图案构成的信号线。
《第十实施方式》
在第十实施方式中，对结构与至此所示的二极管芯片不同的二极管芯片进行表示。
图33(A)是表示本实施方式的二极管芯片ZDC的电极配置的俯视图，图33(B)是其电路图，图33(C)是其纵剖视图。
构成为本实施方式的二极管芯片ZDC的ESD保护电路具备两个齐纳二极管。端子E11、E12在内部导通，并在该端子E11、E12与连接点NP之间连接有第一齐纳二极管ZD1。同样地，端子E21、E22在内部导通，并在该端子E21、E22与连接点NP之间连接有第二齐纳二极管ZD2。
如图33(C)所示，该二极管芯片ZDC具备N型基板(N型的基材层)N-sub、形成在该N型基板上的N型外延层Ne、形成在该外延层Ne的N型扩散层Nz1、Nz2以及P型扩散层Pz1、Pz2。由N型扩散层Nz1和P型扩散层Pz1的接合层构成第一齐纳二极管ZD1，由N型扩散层Nz2和P型扩散层Pz2的接合层构成第二齐纳二极管ZD2。
在上述P型扩散层Pz1、Pz2的上部形成有铝布线AL1、AL2，并在其上部形成有再布线层RL。在该再布线层RL的上表面形成有端子E1、E2以及绝缘膜SR。端子E1、E2经由导通孔V1、V2分别与铝布线AL1、AL2连接。
另外，在N型基板N-sub的背面形成有由背部金属构成的端子E3。该背部金属例如通过在基底上分别形成镀Ni膜、在表面形成镀Au膜而成的。
这样，可以构成为使第一齐纳二极管ZD1以及第二齐纳二极管ZD2的连接点经由背部金属与外部的电路(接地图案)连接。
图34(A)是表示内置上述二极管芯片ZDC的ESD保护器件的内部结构的俯视图。图34(B)是其纵剖视图。
设置在本实施方式的ESD保护器件11内的二极管芯片ZDC的结构如图33(A)、图33(B)、图33(C)所示那样。ESD保护器件11是通过将二极管芯片ZDC经由导电性粘合材料CA芯片焊接在引线框上，并将二极管芯片ZDC的各电极与引线框引线键合而成的。在图34(A)所示的例子中，将二极管芯片ZDC的端子E11、E12、E21、E22经由电线分别与引线框的端子T11、T12、T21、T22连接。
图35(A)是表示本实施方式的另一二极管芯片ZDC的电极配置的俯视图，图35(B)是其电路图，图35(C)是其纵剖视图。
构成为本实施方式的二极管芯片ZDC的ESD保护电路具备高电流二极管HSD1、HDS2、低电流二极管LSD1、LSD2、齐纳二极管ZD1、ZD2。端子E11、E12在内部导通，在该端子E11、E12与连接点NP之间连接有由高电流二极管HSD1、低电流二极管LSD1、齐纳二极管ZD1构成的第一ESD保护元件。同样地，端子E21、E22在内部导通，在该端子E21、E22与连接点NP之间连接有由高电流二极管HSD2、低电流二极管LSD2、齐纳二极管ZD2构成的第二ESD保护元件。
如图35(C)所示，该二极管芯片ZDC具备P型基板(P型的基材层)P-sub、形成在该P型基板上的N型外延层Ne、形成在该外延层Ne的N型扩散层Nz1、Nz2、从表面到达P型基板P-sub的元件分离用沟槽T。上述外延层Ne被沟槽T分离。由N型扩散层Nz1和P型基板P-sub的接合层构成第一齐纳二极管ZD1，由N型扩散层Nz2和P型基板P-sub的接合层构成第二齐纳二极管ZD2。另外，由P型基板P-sub和外延层Ne的接合层构成低电流二极管LSD1、LSD2。并且，由外延层Ne和P型扩散层Pd1、Pd2的接合层分别构成高电流二极管HSD1、HSD2。
上述N型扩散层Nd1和P型扩散层Pd1经由铝布线AL1而连接，上述N型扩散层Nd2和P型扩散层Pd2经由铝布线AL2而连接。
在铝布线AL1、AL2的上部形成有再布线层RL。在该再布线层RL的上表面形成有端子E1、E2以及绝缘膜SR。端子E1、E2经由导通孔V1、V2分别与铝布线AL1、AL2连接。
另外，在P型基板P-sub的背面形成有由背部金属构成的端子E3。
这样，可以构成为使第一ESD保护元件以及第二ESD保护元件的连接点经由背部金属与外部的电路(接地图案)连接。
《其它实施方式》
在以上所示的各实施方式中，示出将齐纳二极管作构成为ESD保护元件或者构成为ESD保护元件的主要部分的例子，但也能够使用在施加高电压时电阻值降低的可变电阻等非直线性电阻元件。另外，也能够使用在施加高电压时在火花间隙间放电且电阻值降低的放电元件。
另外，在以上所示的各实施方式中，示出由导体图案构成第三电感器L3的例子，但可以将作为芯片部件的电感器设置于构成共模扼流圈的层叠体内或层叠体上。另外，也可以将作为上述芯片部件的电感器安装于电路基板。
另外，在以上所示的各实施方式中，由第一电感器L1和其寄生电容C1构成LC电路，由第二电感器L2和其寄生电容C2构成LC电路，但可以使作为芯片部件的电容器分别与第一电感器L1、第二电感器L2连接。
最后，上述实施方式的说明在所有方面仅为例示，并非是限制性的。对于本领域的技术人员来说能够适当地实施变形及变更。本发明的范围并不是由上述实施方式示出，而是由权利要求书来表示。进而，本发明的范围包含来自与权利要求书均等的范围内的实施方式的变更。
符号说明
AL1、AL2、AL3…铝布线
C1、C2…寄生电容
CA…导电性粘合材料
CMCC…共模扼流圈
Czd1、Czd2、Czd3…寄生电容
D1…第一二极管
D2…第二二极管
D3…第三二极管
D4…第四二极管
D5…第五二极管
D6…第六二极管
DTL…差动传送线路
E1、E2、E3…端子
E11、E12、E21、E22…端子
GND…接地图案
L1…第一电感器
L1a、L1b、L1c、L1d、L1e…导体图案
L2…第二电感器
L2a、L2b、L2c、L2d、L2e…导体图案
L3…第三电感器
LM11、LM12、LM21、LM22…匹配用电感器
MR…铸模树脂
N1、N2、N3…N型扩散层
Nd1、Nd2、Nd3…N型扩散层
Ne、Ne1、Ne2、Ne3…外延层
Ne11、Ne12…外延层
Ne21、Ne22…外延层
Ne31、Ne32…外延层
NP…连接点
N-sub…N型基板
Nz1、Nz2、Nz3…N型扩散层
P1～P6…端子
PC…ESD保护电路
Pd1、Pd2、Pd3…P型扩散层
PD1…第一ESD保护元件
PD2…第二ESD保护元件
PD3…第三ESD保护元件
Pe…外延层
P-sub…P型基板
Pz1，Pz2…P型扩散层
RL…再布线层
SL1、SL11、SL12…第一信号线
SL2、SL21、SL22…第二信号线
SR…绝缘膜
SR1…第一串联谐振电路
SR2…第二串联谐振电路
T…元件分离用沟槽
T11、T12、T21、T22、T31、T32、T3…端子
V1、V2、V3…导通孔
W11、W13、W14、W21、W22、W23、W24…导体图案
WE11、WE12、WE21、WE22、WE31、WE32…电线
ZD1…第一齐纳二极管(第一ESD保护元件)
ZD2…第二齐纳二极管(第二ESD保护元件)
ZD3…第三齐纳二极管(第三ESD保护元件)
ZDC…二极管芯片
11…ESD保护器件
101、102…滤波器
201…电路基板

Claims (11)

1.一种滤波器，具备：
差动传送线路，包括第一信号线和第二信号线，并对高频信号进行传送；
共模扼流圈，包括被插入到上述第一信号线的第一电感器、和被插入到上述第二信号线并与上述第一电感器磁场耦合的第二电感器；以及
ESD保护电路，
上述ESD保护电路包括：连接在上述第一信号线与上述第二信号线之间的第一ESD保护元件和第二ESD保护元件的串联电路、连接在上述第一ESD保护元件和上述第二ESD保护元件的连接点与地线之间的第三ESD保护元件、以及与上述第三ESD保护元件串联连接并由电感器元件或者寄生电感成分构成的第三电感器，
由上述第一ESD保护元件的寄生电容、上述第三ESD保护元件的寄生电容以及上述第三电感器构成第一串联谐振电路，由上述第二ESD保护元件的寄生电容、上述第三ESD保护元件的寄生电容以及上述第三电感器构成第二串联谐振电路，
上述第一ESD保护元件以及上述第二ESD保护元件的寄生电容实际相等，
上述第三ESD保护元件的寄生电容大于上述第一ESD保护元件的寄生电容以及上述第二ESD保护元件的寄生电容。
2.根据权利要求1所述的滤波器，其中，
上述第三电感器由小于一圈的螺旋状或者直线状的导体图案构成。
3.根据权利要求1或者2所述的滤波器，其中，
上述差动传送线路、上述共模扼流圈以及上述ESD保护电路被设置在单一基材上。
4.根据权利要求3所述的滤波器，其中，
具备输入输出端子，该输入输出端子形成在上述基材上，并与上述差动传送线路连接，
上述ESD保护电路和上述共模扼流圈在俯视上述基材时重叠，且上述ESD保护电路被配置在比上述共模扼流圈更靠近上述基材的上述输入输出端子的位置上。
5.根据权利要求3或者4所述的滤波器，其中，
在俯视上述基材时，上述第三电感器不与上述第一电感器以及上述第二电感器重叠。
6.根据权利要求1～5中的任意一项所述的滤波器，其中，
上述第一ESD保护元件构成为包括第一齐纳二极管、在阻止上述第一齐纳二极管的正向偏压电流的方向上与该第一齐纳二极管串联连接的第一二极管、以及以与上述第一二极管相反极性同上述第一齐纳二极管和上述第一二极管的串联电路并联连接的第二二极管，
上述第二ESD保护元件构成为包括第二齐纳二极管、在阻止上述第二齐纳二极管的正向偏压电流的方向上与该第二齐纳二极管串联连接的第三二极管、以及以与上述第三二极管相反极性同上述第二齐纳二极管和上述第三二极管的串联电路并联连接的第四二极管。
7.根据权利要求1～6中的任意一项所述的滤波器，其中，
上述第三ESD保护元件构成为包括第三齐纳二极管、在阻止上述第三齐纳二极管的正向偏压电流的方向上与该第三齐纳二极管串联连接的第五二极管、以及以与上述第五二极管相反极性同上述第三齐纳二极管和上述第五二极管的串联电路并联连接的第六二极管。
8.根据权利要求1～7中的任意一项所述的滤波器，其中，
在上述ESD保护电路的前段、后段或者双方还具备被插入到上述差动传送线路的匹配用电感器。
9.根据权利要求1～8中的任意一项所述的滤波器，其中，
上述ESD保护电路具备半导体基板，该半导体基板包括基材层和形成在该基材层的外延层，并形成有第一端子、第二端子以及第三端子，
上述连接点是上述基材层，
上述第一ESD保护元件具有第一并联电路，该第一并联电路形成在上述基材层与上述第一端子之间的上述外延层，并包括第一高电流二极管和第一低电流二极管，
上述第二ESD保护元件具有第二并联电路，该第二并联电路形成在上述基材层与上述第二端子之间的上述外延层，并包括第二高电流二极管和第二低电流二极管，
上述第三ESD保护元件具有第三并联电路，该第三并联电路形成在上述基材层与上述第三端子之间的上述外延层，并包括第三高电流二极管和第三低电流二极管，
上述第三ESD保护元件形成在上述外延层的、上述第一ESD保护元件与上述第二ESD保护元件之间的区域中，
上述第一高电流二极管和上述第一低电流二极管的排列方向、上述第二高电流二极管和上述第二低电流二极管的排列方向、上述第三高电流二极管和上述第三低电流二极管的排列方向的各个方向与上述第一ESD保护元件、上述第二ESD保护元件以及上述第三ESD保护元件的排列方向正交，
在俯视上述半导体基板时，在上述第一高电流二极管与上述第二高电流二极管之间的区域中形成有上述第三低电流二极管，在上述第一低电流二极管与上述第二低电流二极管之间的区域中形成有上述第三高电流二极管。
10.根据权利要求9所述的滤波器，其中，
上述第三高电流二极管的形成区域比上述第一高电流二极管的形成区域以及上述第二高电流二极管的形成区域大，上述第三低电流二极管的形成区域比上述第一低电流二极管的形成区域以及上述第二低电流二极管的形成区域大。
11.根据权利要求1～8中的任意一项所述的滤波器，其中，
上述ESD保护电路具备半导体基板，该半导体基板包括基材层和形成在该基材层的外延层，并形成有第一端子、第二端子以及第三端子，
上述连接点是上述基材层，
上述第一ESD保护元件具有第一并联电路，该第一并联电路形成在上述基材层与上述第一端子之间的上述外延层，并包括第一高电流二极管和第一低电流二极管，
上述第二ESD保护元件具有第二并联电路，该第二并联电路形成在上述基材层与上述第二端子之间的上述外延层，并包括第二高电流二极管和第二低电流二极管，
上述第三ESD保护元件具有形成在上述基材层与上述第三端子之间的上述外延层的齐纳二极管，
上述第三ESD保护元件形成在上述外延层的、上述第一ESD保护元件与上述第二ESD保护元件之间的区域中，
上述第一高电流二极管和上述第一低电流二极管的排列方向、上述第二高电流二极管和上述第二低电流二极管的排列方向的各个方向与上述第一ESD保护元件、上述第二ESD保护元件以及上述第三ESD保护元件的排列方向正交，
在俯视上述半导体基板时，在上述第一高电流二极管与上述第二高电流二极管之间的区域、且上述第一低电流二极管与上述第二低电流二极管之间的区域中形成有上述齐纳二极管。
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