JPWO2017086283A1 - Ｌｃ複合デバイス - Google Patents

Ｌｃ複合デバイス Download PDF

Info

Publication number
JPWO2017086283A1
JPWO2017086283A1 JP2017551868A JP2017551868A JPWO2017086283A1 JP WO2017086283 A1 JPWO2017086283 A1 JP WO2017086283A1 JP 2017551868 A JP2017551868 A JP 2017551868A JP 2017551868 A JP2017551868 A JP 2017551868A JP WO2017086283 A1 JPWO2017086283 A1 JP WO2017086283A1
Authority
JP
Japan
Prior art keywords
pattern
capacitor
inductor
composite device
loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017551868A
Other languages
English (en)
Other versions
JP6665865B2 (ja
Inventor
石塚　健一
健一 石塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2017086283A1 publication Critical patent/JPWO2017086283A1/ja
Application granted granted Critical
Publication of JP6665865B2 publication Critical patent/JP6665865B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/075—Ladder networks, e.g. electric wave filters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Filters And Equalizers (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

ＬＣ複合デバイスは、絶縁体基板に形成されるインダクタおよびキャパシタによって構成される。インダクタは、第１端と第２端とを有するループ状のインダクタパターンを含んで構成される。キャパシタは、ループ状のインダクタパターンとほぼ等しい寸法の内外径を有し、且つループ状のパターンが１つ以上の切れ目で分離された形状のキャパシタパターンを含んで構成される。キャパシタパターンは、インダクタパターンの中心軸と共通の中心軸を有する。

Description

本発明は、インダクタおよびキャパシタを備えるＬＣ複合デバイスに関する。
半導体基板に薄膜プロセスによってインダクタやキャパシタを一体的に形成した素子IPD（Integrated Passive Device）は、小型かつ薄型であることから、特にモバイル端末用の複合受動部品として有望である。
インダクタ素子およびキャパシタ素子の両者を含む小型・薄型のIPDを構成するには、例えば特許文献１に示されているように、キャパシタの横にインダクタを配置するか、特許文献２に示されているように、キャパシタの上部にインダクタを配置する、といった構造が採用される。
特開平６−５３４０６号公報 特開２００１−４４７７８号公報
しかし、特許文献１に示されているように、キャパシタとインダクタとを並置すると、小型のＬＣ複合デバイスが得にくい。また、特許文献２に示されているように、キャパシタとインダクタを積層配置すると、キャパシタを構成するための電極で、インダクタの磁界が遮られてしまい、Ｑ値の高いインダクタを形成しにくい。キャパシタ用電極の面積を小さくすれば、インダクタ素子の磁界を妨げ難くなるが、大きな容量を持つキャパシタを得にくい。
本発明の目的は、大型化、Ｑ値の劣化を抑制しつつ、所定インダクタンスおよび所定キャパシタンスを有するＬＣ複合デバイスを提供することにある。
（１）絶縁体基板と、前記絶縁体基板に形成されるインダクタおよびキャパシタと、
を備えるＬＣ複合デバイスであって、
前記インダクタは、第１端と第２端とを有するループ状のインダクタパターンを含み、
前記キャパシタは、前記ループ状のインダクタパターンとほぼ等しい寸法の内外径を有し、且つループ状のパターンが１つ以上の切れ目で分離された形状のキャパシタパターンを含んで構成され、且つ、前記インダクタパターンの中心軸と共通の中心軸を有する、ことを特徴とする。
上記構成により、インダクタパターンによる磁界がキャパシタパターンで遮蔽され難く、Ｑ値の高いインダクタが得られる。また、インダクタパターンとキャパシタパターンの形成領域は平面視で重なるので、デバイスの大型化が避けられる。
（２）上記（１）において、前記キャパシタは、前記インダクタパターンと前記キャパシタパターンとの間に生じる容量であることが好ましい。これにより、少ないキャパシタパターンの層数でインダクタと共にキャパシタを構成できる。
（３）上記（２）において、前記インダクタパターンの第１端に接続される第１端子、前記インダクタパターンの第２端に接続される第２端子、および前記キャパシタパターンに接続される第３端子を備えることが好ましい。これにより、第１端子と第２端子を、その間にインダクタが接続された端子として用い、第３端子を、インダクタに接続されたキャパシタの一端として用いることができる。
（４）上記（３）において、前記ループ状のインダクタパターンの前記第１端と前記第２端との間に間隙を有し、前記間隙と前記キャパシタパターンの切れ目とが平面視で重なることが好ましい。これにより、インダクタパターンとキャパシタパターンとの間に分布して生じるキャパシタのうち、インダクタの第１端寄りの位置に接続されるキャパシタと、第２端寄りの位置に接続されるキャパシタのキャパシタンスの割合を、キャパシタパターンの切れ目の位置で定めることができる。
（５）上記（１）から（４）のいずれかにおいて、前記ループ状のインダクタパターンは複数の層に設けられ、前記キャパシタパターンは、前記ループ状のインダクタパターンと前記ループ状のインダクタパターンとの間の層に配置されることが好ましい。これにより、より少ないキャパシタパターンの層数でインダクタと共にキャパシタを構成できる。
（６）上記（１）から（４）のいずれかにおいて、前記キャパシタパターンは、複数の層に設けられ、前記ループ状のインダクタパターンは、前記キャパシタパターンと前記キャパシタパターンとの間に配置されることが好ましい。これにより、より少ないキャパシタパターンの層数でインダクタと共にキャパシタを構成できる。
（７）上記（１）において、前記キャパシタは隣接する２層に形成されたキャパシタパターンで構成されることが好ましい。これにより、キャパシタパターン同士の対向部に生じるキャパシタンスを主たるキャパシタンスとして用いることができ、所定のキャパシタンスを小面積で得られる。
（８）上記（７）において、前記ループ状のインダクタパターンは複数の層に設けられ、前記キャパシタパターンは、前記ループ状のインダクタパターンと前記ループ状のインダクタパターンとの間の層に配置されることが好ましい。これにより、各インダクタパターンはキャパシタパターンを介して離れた位置に配置されるので、各インダクタの結合を抑制しつつ、小型・薄型化が容易となる。
（９）上記（１）から（８）のいずれかにおいて、前記インダクタパターンおよび前記キャパシタパターンは、半導体基板の再配線層に形成された薄膜導体パターンであることが好ましい。これにより、より薄型のデバイスが構成される。
本発明によれば、Ｑ値の高いインダクタを備えるＬＣ複合デバイスが構成される。
図１は第１の実施形態に係るＬＣ複合デバイス１０１の導体パターン部分の斜視図である。 図２はＬＣ複合デバイス１０１の断面図である。 図３は本実施形態のＬＣ複合デバイス１０１の回路図である。 図４は第２の実施形態に係るＬＣ複合デバイス１０２の導体パターン部分の斜視図である。 図５は本実施形態のＬＣ複合デバイス１０２の回路図である。 図６（Ａ）は、第３の実施形態に係るＬＣ複合デバイス１０３Ａの概念図であり、対向する２つの導体パターンについて表している。図６（Ｂ）はＬＣ複合デバイス１０３Ａの回路図である。 図７（Ａ）は、第３の実施形態に係るＬＣ複合デバイス１０３Ｂの概念図であり、対向する２つの導体パターンについて表している。図７（Ｂ）はＬＣ複合デバイス１０３Ｂの回路図である。 図８（Ａ）（Ｂ）（Ｃ）は、第４の実施形態に係るＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃの主要部の２層に形成された導体パターンの斜視図である。 図９はＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃの回路図である。 図１０は第５の実施形態に係るＬＣ複合デバイス１０５の分解平面図である。 図１１はＬＣ複合デバイス１０５の回路図である。 図１２は第６の実施形態に係るプロセッサに対する平滑回路の接続構造を示す概念図である。 図１３は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ３０１の実装構造を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係るＬＣ複合デバイスの導体パターン部分の斜視図である。図２はＬＣ複合デバイスの断面図である。いずれも、各層の導体パターンの形成領域を厚み方向に引き延ばして描いている。
本実施形態に係るＬＣ複合デバイス１０１は、図２に表れているように、半導体基板１表面の絶縁体層１Ｓ上に形成された再配線層３に構成されている。すなわち、ＬＣ複合デバイス１０１は、再配線層３に形成された薄膜インダクタおよび薄膜キャパシタで構成されている。
図１において、端子Ｐ１１〜Ｐ１４，Ｐ２，Ｐ３はＬＣ複合デバイス１０１の外部接続端子であるが、図１においては、電気的な接続関係を重視して概念的に表している。これら端子Ｐ１１〜Ｐ１４，Ｐ２，Ｐ３は、図２に示した再配線層３の表面に露出する。
再配線層３内には、インダクタパターン１１，１２，１３，１４が形成されている。また、キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂが形成されている。
インダクタパターン１１，１２，１３，１４は、それぞれほぼ等しい寸法の内外径を有し、且つ、共通の中心軸ＣＡを有するループ状の導体パターンである。
キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂは、インダクタパターン１１，１２，１３，１４とほぼ等しい寸法の内外径を有し、且つループ状のパターンが１つの切れ目ＳＯで分離された、ループ状の導体パターンで構成されている。また、これらキャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂは、インダクタパターン１１，１２，１３，１４の中心軸ＣＡと共通の中心軸ＣＡを有する。
インダクタパターン１１，１２，１３，１４のそれぞれの第１端には第１端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４が接続されている。また、インダクタパターン１１，１２，１３，１４のそれぞれの第２端には第２端子Ｐ２が接続されている。また、キャパシタパターン２１Ｂ，２２Ｂ，２３Ｂは第２端子Ｐ２に接続されていて、キャパシタパターン２１Ａ，２２Ａ，２３Ａは第３端子Ｐ３に接続されている。
図３は本実施形態のＬＣ複合デバイス１０１の回路図である。図３において、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４はそれぞれインダクタパターン１１，１２，１３，１４によるインダクタである。また、キャパシタＣはキャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂによるキャパシタである。
図１に示したように、キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂは、それぞれのループ状のパターンが１つの切れ目ＳＯで分離された、ループ状の導体パターンで構成されているので、すなわち閉じたループを構成していない。したがって、インダクタパターン１１，１２，１３，１４による磁束がキャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂの内部を通過しても、キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂには渦電流が流れない。したがって、インダクタＬ１，Ｌ２，Ｌ３，Ｌ４のＱ値はキャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂの存在によって低下することは殆どない。
なお、インダクタパターン１１，１２，１３，１４の中心軸とキャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂの中心軸とは完全に共通である必要はない。また、キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂは、インダクタパターン１１，１２，１３，１４と完全に等しい寸法の内外径を有していなくてもよい。インダクタパターン１１，１２，１３，１４の形成領域と、キャパシタパターン２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂの形成領域とが、平面視で大部分重なる関係であれば、小型のＬＣ複合デバイスが構成できる。ここで「大部分」とは、例えば７５％以上である。
《第２の実施形態》
第２の実施形態では、インダクタパターンとキャパシタパターンとの間に生じる容量でキャパシタが構成された、ＬＣ複合デバイスについて示す。
図４は第２の実施形態に係るＬＣ複合デバイスの導体パターン部分の斜視図である。各層の導体パターンの形成領域は厚み方向に引き延ばして描いている。
本実施形態に係るＬＣ複合デバイス１０２は、第１の実施形態のＬＣ複合デバイス１０１と同様に、半導体基板上の再配線層に構成されている。
図４において、端子Ｐ１，Ｐ２，Ｐ３はＬＣ複合デバイス１０２の外部接続端子である。再配線層内には、インダクタパターン１１，１２，１３，１４およびキャパシタパターン２１，２２，２３が形成されている。インダクタパターン１１，１２，１３，１４は層間接続導体Ｖ１２，Ｖ２３，Ｖ３４を介して接続され、全体が約３．５ターンのコイルが構成されている。
インダクタパターン１１の一方端は第１端子Ｐ１に接続されていて、インダクタパターン１４の一方端は第２端子Ｐ２に接続されている。キャパシタパターン２１，２２，２３は第３端子Ｐ３に接続されている。
キャパシタパターン２１，２２，２３はインダクタパターン１１，１２，１３，１４の間の層にそれぞれ配置されている。また、インダクタパターン１２，１３はキャパシタパターン２１，２２，２３の間の層にそれぞれ配置されている。したがって、キャパシタパターン２１とインダクタパターン１１，１２との間に容量が生じ、キャパシタパターン２２とインダクタパターン１２，１３との間に容量が生じ、キャパシタパターン２３とインダクタパターン１３，１４との間に容量が生じる。
図５は本実施形態のＬＣ複合デバイス１０２の回路図である。インダクタパターン１１，１２，１３，１４とキャパシタパターン２１，２２，２３との間に生じる容量は分布しているが、図５では集中定数回路として表している。図５においてインダクタＬはインダクタパターン１１，１２，１３，１４によるインダクタである。キャパシタＣ１，Ｃ２は、インダクタパターン１１，１２，１３，１４とキャパシタパターン２１，２２，２３との間に生じる容量を集中定数素子として表している。このように、第３端子Ｐ３を回路のグランドに接続すれば、第１端子Ｐ１と第２端子Ｐ２との間にシリーズ接続されたインダクタＬと、グランドに対してシャント接続されたキャパシタ（Ｃ１，Ｃ２）とを備えるＬＣ複合デバイス１０２が構成される。このＬＣ複合デバイス１０２はローパスフィルタまたは平滑回路として用いることができる。
なお、インダクタパターン１１，１２，１３，１４の中心軸とキャパシタパターン２１，２２，２３の中心軸とは完全に共通である必要はない。また、キャパシタパターン２１，２２，２３は、インダクタパターン１１，１２，１３，１４と完全に等しい寸法の内外径を有していなくてもよい。インダクタパターン１１，１２，１３，１４とキャパシタパターン２１，２２，２３が互いに対向する関係であれば、インダクタパターン１１，１２，１３，１４とキャパシタパターン２１，２２，２３との間に所定のキャパシタが構成される。すなわち、上記内外径の寸法の同一性および上記中心軸の共通性については、本発明の作用効果を奏する範囲内で幅をもつ。
《第３の実施形態》
第３の実施形態では、インダクタパターンとキャパシタパターンとの間に生じるキャパシタンスの分布を定めて、入力側および出力側にそれぞれシャント接続されるキャパシタのキャパシタンスを定めたＬＣ複合デバイスについて示す。
図６（Ａ）は、第３の実施形態に係るＬＣ複合デバイス１０３Ａの概念図であり、対向する２つの導体パターンについて表している。図６（Ｂ）はＬＣ複合デバイス１０３Ａの回路図である。
ＬＣ複合デバイス１０３Ａは、インダクタパターン１１とキャパシタパターン２１を備える。インダクタパターン１１とキャパシタパターン２１は、第１、第２の実施形態の場合と同様に平行に対向している。インダクタパターン１１は約１ターンのループ状の導体パターンである。インダクタパターン１１の第１端には第１端子Ｐ１が接続されていて、第２端には第２端子Ｐ２が接続されている。キャパシタパターン２１は一部が切れ目ＳＯで分離されたループ状の導体パターンで構成されている。キャパシタパターン２１の一方端に第３端子Ｐ３が接続されている。
インダクタパターン１１とキャパシタパターン２１との間に生じる容量は分布しているが、図６（Ｂ）では集中定数回路として表している。図６（Ｂ）において、インダクタＬ１はインダクタパターン１１によるインダクタである。また、キャパシタＣ１３，Ｃ２３はキャパシタパターン２１とインダクタパターン１１との間にそれぞれ部分的に生じるキャパシタである。キャパシタパターン２１のうち、第３端子Ｐ３から離れた位置では、キャパシタに対して直列に寄生インダクタＬ２１が生じる。キャパシタＣ１３，Ｃ２３の値は切れ目ＳＯの位置および第３端子の接続位置によって異なるので、このことでＬＣデバイスの周波数特性を定めることができる。また、寄生インダクタＬ２１とキャパシタＣ１３との直列ＬＣ回路は、その共振周波数を減衰させるトラップフィルタとして利用することもできる。
図７（Ａ）は、第３の実施形態に係るＬＣ複合デバイス１０３Ｂの概念図であり、対向する２つの導体パターンについて表している。図７（Ｂ）はＬＣ複合デバイス１０３Ｂの回路図である。図６（Ａ）（Ｂ）に示したＬＣ複合デバイス１０３Ａとは、切れ目ＳＯの位置および第３端子Ｐ３の接続位置が異なる。したがって、ＬＣ複合デバイス１０３Ｂの回路は図７（Ｂ）にように表すことができる。
このように、キャパシタパターンに形成する切れ目ＳＯの位置および第３端子の接続位置によって、インダクタの入力側（第１端子Ｐ１側）からグランドへシャント接続されるキャパシタと、出力側（第２端子Ｐ２側）からグランドへシャント接続されるキャパシタのキャパシタンスや寄生インダクタのインダクタンスを定めることによってＬＣ複合デバイスの周波数特性を定めてもよい。
《第４の実施形態》
第４の実施形態では、２つの切れ目が設けられたキャパシタパターンを備えるＬＣ複合デバイスの例を示す。
図８（Ａ）（Ｂ）（Ｃ）は、第４の実施形態に係るＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃの主要部の２層に形成された導体パターンの斜視図である。ＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃのいずれも、インダクタパターン１１と、それに対向するキャパシタパターン２１，２２を含む。インダクタパターン１１とキャパシタパターン２１，２２とは平行に対向している。インダクタパターン１１は約１ターンのループ状の導体パターンである。インダクタパターン１１の第１端には第１端子Ｐ１が接続されていて、第２端には第２端子Ｐ２が接続されている。キャパシタパターン２１，２２は切れ目ＳＯ１，ＳＯ２で分離されたループ状の導体パターンで構成されている。キャパシタパターン２１，２２には第３端子Ｐ３１，Ｐ３２がそれぞれ接続されている。
図９はＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃの回路図である。図９において、インダクタＬはインダクタパターン１１によるインダクタである。また、キャパシタＣ１はキャパシタパターン２１とインダクタパターン１１との間に生じるキャパシタであり、キャパシタＣ２はキャパシタパターン２２とインダクタパターン１１との間に生じるキャパシタである。
図８（Ａ）（Ｂ）（Ｃ）に示すように、ＬＣ複合デバイス１０４Ａ，１０４Ｂ，１０４Ｃは、キャパシタパターン２１，２２の切れ目ＳＯ１，ＳＯ２の位置が異なる。図９に示すキャパシタＣ１，Ｃ２はキャパシタパターン２１，２２とインダクタパターン１１との間に生じるキャパシタであるので、切れ目ＳＯ１，ＳＯ２の位置によって、キャパシタＣ１，Ｃ２のキャパシタンスを設定することができる。
このように、キャパシタパターンに形成する切れ目ＳＯ１，ＳＯ２の位置によって、グランドへシャント接続されるキャパシタとのキャパシタンスを定めることで、ＬＣ複合デバイスの周波数特性を定めてもよい。
《第５の実施形態》
第５の実施形態では、２つの切れ目が設けられたキャパシタパターンを備え、且つキャパシタパターンへの端子の接続位置を定めたＬＣ複合デバイスの例を示す。
図１０は第５の実施形態に係るＬＣ複合デバイス１０５の分解平面図である。基材Ｓ１の下面には、第１端子Ｐ１、第２端子Ｐ２およびグランド端子ＧＮＤが形成されている。基材Ｓ２には、グランド端子ＧＮＤに導通するビアＶ１，Ｖ３が形成されている。基材Ｓ３にはキャパシタパターン２１，２２，２３が形成されている。基材Ｓ４にはインダクタパターン１１が形成されている。
インダクタパターン１１は矩形ループ状の導体パターンである。キャパシタパターン２１，２２，２３は、インダクタパターン１１とほぼ等しい寸法の内外径を有し、且つ矩形ループ状の導体パターンである。キャパシタパターン２１，２２，２３は切れ目ＳＯ１，ＳＯ２で分離されている。インダクタパターン１１とキャパシタパターン２１，２２，２３とは平面視で重なる。
キャパシタパターン２１，２３はそれらの所定位置でビアＶ１，Ｖ３を介してグランド端子ＧＮＤに接続されている。
図１１はＬＣ複合デバイス１０５の回路図である。ここで、インダクタＬ１１１，Ｌ１１２，Ｌ１１３はインダクタパターン１１によるインダクタである。また、キャパシタＣ１１，Ｃ１２はキャパシタパターン２１とインダクタパターン１１との間に生じるキャパシタである。同様に、キャパシタＣ３１，Ｃ３２はキャパシタパターン２３とインダクタパターン１１との間に生じるキャパシタである。インダクタＬ２１１，Ｌ２１２はキャパシタパターン２１による寄生インダクタであり、インダクタＬ２３１，Ｌ２３２はキャパシタパターン２３による寄生インダクタである。このように、第１端子Ｐ１と第２端子Ｐ２との間にシリーズ接続されたインダクタＬ１１１，Ｌ１１２，Ｌ１１３とグランドへシャント接続されたキャパシタＣ１１，Ｃ１２，Ｃ３１，Ｃ３２によって基本的にローパスフィルタまたは平滑回路が構成される。キャパシタＣ１１，Ｃ１２，Ｃ３１，Ｃ３２の値は切れ目ＳＯ１，ＳＯ２の位置およびビアＶ１，Ｖ３の位置によって定まる。
上記キャパシタＣ１１，Ｃ１２、寄生インダクタＬ２１１，Ｌ２１２は、切れ目ＳＯ１の位置およびビアＶ１の位置によって定まる。同様に、キャパシタＣ３１，Ｃ３２、寄生インダクタＬ２３１，Ｌ２３２は、切れ目ＳＯ２の位置およびビアＶ３の位置によって定まる。キャパシタＣ１１とインダクタＬ２１１によるＬＣ回路、キャパシタＣ１２とインダクタＬ２１２によるＬＣ回路、キャパシタＣ３１とインダクタＬ２３１によるＬＣ回路、キャパシタＣ３２とインダクタＬ２３１によるＬＣ回路はそれぞれトラップフィルタとして作用する。
したがって、切れ目ＳＯ１，ＳＯ２の位置およびビアＶ１，Ｖ３の位置によって、ＬＣ複合デバイスの周波数特性を定めることができる。
《第６の実施形態》
第６の実施形態では、プロセッサにＬＣ複合デバイスを接続した例を示す。
図１２は第６の実施形態に係るプロセッサに対する平滑回路の接続構造を示す概念図である。プロセッサチップ３０１は例えばアプリケーションプロセッサのチップであり、スイッチング電源回路のスイッチング回路３０１Ｄを備えている。スイッチング回路３０１Ｄは、ＤＣ／ＤＣコンバータのスイッチング素子およびそのスイッチング制御回路を含む。ＬＣ複合デバイス１０１はプロセッサチップ３０１の外部に設けられ、配線パターンを介してスイッチング回路３０１Ｄに接続される。
図１３は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ３０１の実装構造を示す図である。プロセッサチップ３０１はベアチップ状態の集積回路であり、外部接続用の複数のパッドにはんだボールＳＢが取り付けられる。また、上記電源回路に接続されるパッドにＬＣ複合デバイス１０１が取り付けられる。はんだボールおよびＬＣ複合デバイス１０１が取り付けられたプロセッサチップ３０１はプリント配線板４０１に実装される。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
Ｃ，Ｃ１，Ｃ２…キャパシタ
Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２３，Ｃ３１，Ｃ３２…キャパシタ
ＣＡ…中心軸
ＧＮＤ…グランド端子
Ｌ，Ｌ１，Ｌ２，Ｌ３，Ｌ４…インダクタ
Ｌ１１１，Ｌ１１２，Ｌ１１３…インダクタ
Ｌ２１１，Ｌ２１２…寄生インダクタ
Ｌ２３１，Ｌ２３２…寄生インダクタ
Ｌ２１…寄生インダクタ
Ｐ１，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４…第１端子
Ｐ２…第２端子
Ｐ３，Ｐ３１，Ｐ３２…第３端子
Ｓ１〜Ｓ４…基材
ＳＢ…はんだボール
ＳＯ，ＳＯ１，ＳＯ２…切れ目
Ｖ１，Ｖ３…ビア
Ｖ１２，Ｖ２３，Ｖ３４…層間接続導体
１…半導体基板
１Ｓ…絶縁体層
３…再配線層
１１，１２，１３，１４…インダクタパターン
２１，２２，２３…キャパシタパターン
２１Ａ，２１Ｂ，２２Ａ，２２Ｂ，２３Ａ，２３Ｂ…キャパシタパターン
１０１，１０２，１０５…ＬＣ複合デバイス
１０３Ａ，１０３Ｂ…ＬＣ複合デバイス
１０４Ａ，１０４Ｂ，１０４Ｃ…ＬＣ複合デバイス
３０１…プロセッサチップ
３０１Ｄ…スイッチング回路
４０１…プリント配線板
（１）絶縁体基板と、前記絶縁体基板に形成されるインダクタおよびキャパシタと、
を備えるＬＣ複合デバイスであって、
前記インダクタは、第１端と第２端とを有するループ状のインダクタパターンを含み、
前記キャパシタは、前記ループ状のインダクタパターンとほぼ等しい寸法の内外径を有し、且つループ状のパターンが１つ以上の切れ目で分離された形状のキャパシタパターンを含んで構成され、且つ、前記インダクタパターンの中心軸と共通の中心軸を有し、前記ループ状のインダクタパターンは複数の層に設けられ、前記キャパシタパターンは、前記ループ状のインダクタパターンと前記ループ状のインダクタパターンとの間の層に配置される、ことを特徴とする。
上記構成により、インダクタパターンによる磁界がキャパシタパターンで遮蔽され難く、Ｑ値の高いインダクタが得られる。また、インダクタパターンとキャパシタパターンの形成領域は平面視で重なるので、デバイスの大型化が避けられる。しかも、より少ないキャパシタパターンの層数でインダクタと共にキャパシタを構成できる。
（５）上記（１）から（４）のいずれかにおいて、前記キャパシタパターンは、複数の層に設けられ、前記ループ状のインダクタパターンは、前記キャパシタパターンと前記キャパシタパターンとの間に配置されることが好ましい。これにより、より少ないキャパシタパターンの層数でインダクタと共にキャパシタを構成できる。
（６）上記（１）において、前記キャパシタは隣接する２層に形成されたキャパシタパターンで構成されることが好ましい。これにより、キャパシタパターン同士の対向部に生じるキャパシタンスを主たるキャパシタンスとして用いることができ、所定のキャパシタンスを小面積で得られる。
（７）上記（１）から（６）のいずれかにおいて、前記インダクタパターンおよび前記キャパシタパターンは、半導体基板の再配線層に形成された薄膜導体パターンであることが好ましい。これにより、より薄型のデバイスが構成される。

Claims (9)

  1. 絶縁体基板と、
    前記絶縁体基板に形成されるインダクタおよびキャパシタと、
    を備えるＬＣ複合デバイスであって、
    前記インダクタは、第１端と第２端とを有するループ状のインダクタパターンを含み、
    前記キャパシタは、前記ループ状のインダクタパターンとほぼ等しい寸法の内外径を有し、且つループ状のパターンが１つ以上の切れ目で分離された形状のキャパシタパターンを含んで構成され、且つ、前記インダクタパターンの中心軸と共通の中心軸を有する、
    ことを特徴とするＬＣ複合デバイス。
  2. 前記キャパシタは、前記インダクタパターンと前記キャパシタパターンとの間に生じる容量である、請求項１に記載のＬＣ複合デバイス。
  3. 前記インダクタパターンの第１端に接続される第１端子、前記インダクタパターンの第２端に接続される第２端子、および前記キャパシタパターンに接続される第３端子を備える、請求項２に記載のＬＣ複合デバイス。
  4. 前記ループ状のインダクタパターンの前記第１端と前記第２端との間に間隙を有し、
    前記間隙と前記キャパシタパターンの切れ目とが平面視で重なる、請求項３に記載のＬＣ複合デバイス。
  5. 前記ループ状のインダクタパターンは複数の層に設けられ、
    前記キャパシタパターンは、前記ループ状のインダクタパターンと前記ループ状のインダクタパターンとの間の層に配置される、請求項１から４のいずれかに記載のＬＣ複合デバイス。
  6. 前記キャパシタパターンは、複数の層に設けられ、
    前記ループ状のインダクタパターンは、前記キャパシタパターンと前記キャパシタパターンとの間に配置される、請求項１から４のいずれかに記載のＬＣ複合デバイス。
  7. 前記キャパシタは隣接する２層に形成されたキャパシタパターンで構成される、請求項１に記載のＬＣ複合デバイス。
  8. 前記ループ状のインダクタパターンは複数の層に設けられ、
    前記キャパシタパターンは、前記ループ状のインダクタパターンと前記ループ状のインダクタパターンとの間の層に配置される、請求項７に記載のＬＣ複合デバイス。
  9. 前記インダクタパターンおよび前記キャパシタパターンは、半導体基板の再配線層に形成された薄膜導体パターンである、請求項１から８のいずれかに記載のＬＣ複合デバイス。
JP2017551868A 2015-11-19 2016-11-15 Ｌｃ複合デバイス Active JP6665865B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015226886 2015-11-19
JP2015226886 2015-11-19
PCT/JP2016/083747 WO2017086283A1 (ja) 2015-11-19 2016-11-15 Ｌｃ複合デバイス

Publications (2)

Publication Number Publication Date
JPWO2017086283A1 true JPWO2017086283A1 (ja) 2018-08-23
JP6665865B2 JP6665865B2 (ja) 2020-03-13

Family

ID=58718884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017551868A Active JP6665865B2 (ja) 2015-11-19 2016-11-15 Ｌｃ複合デバイス

Country Status (3)

Country Link
JP (1) JP6665865B2 (ja)
CN (1) CN208141948U (ja)
WO (1) WO2017086283A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823232B1 (ko) * 2016-04-06 2018-01-29 삼성전기주식회사 공통 모드 필터
EP3514828B1 (en) * 2018-01-19 2021-08-25 Socionext Inc. Semiconductor integrated circuitry
TWI659441B (zh) * 2018-12-28 2019-05-11 國家中山科學研究院 用於毫米波頻段之多層交錯式電容陣列

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225511A (ja) * 1990-12-27 1992-08-14 Murata Mfg Co Ltd Ｌｃ複合部品
JPH062672U (ja) * 1992-06-10 1994-01-14 太陽誘電株式会社 積層ｌｃフィルタ
JPH06232004A (ja) * 1993-01-29 1994-08-19 Murata Mfg Co Ltd 積層型ｌｃフィルタ
JP2001044778A (ja) * 1999-07-27 2001-02-16 Fuji Electric Co Ltd 複合電子部品
JP2010141643A (ja) * 2008-12-12 2010-06-24 Toko Inc 積層型電子部品
JP2016201517A (ja) * 2015-04-14 2016-12-01 Tdk株式会社 コイルとコンデンサを含む積層複合電子部品

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079973A (ja) * 2002-08-22 2004-03-11 Mitsubishi Materials Corp Ｌｃ複合部品
JP2004221735A (ja) * 2003-01-10 2004-08-05 Murata Mfg Co Ltd 伝送線路型ノイズフィルタおよびその製造方法
JP4682890B2 (ja) * 2006-03-23 2011-05-11 三菱マテリアル株式会社 積層型ノイズフィルタ
JP5994108B2 (ja) * 2012-11-27 2016-09-21 パナソニックＩｐマネジメント株式会社 コモンモードノイズフィルタ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225511A (ja) * 1990-12-27 1992-08-14 Murata Mfg Co Ltd Ｌｃ複合部品
JPH062672U (ja) * 1992-06-10 1994-01-14 太陽誘電株式会社 積層ｌｃフィルタ
JPH06232004A (ja) * 1993-01-29 1994-08-19 Murata Mfg Co Ltd 積層型ｌｃフィルタ
JP2001044778A (ja) * 1999-07-27 2001-02-16 Fuji Electric Co Ltd 複合電子部品
JP2010141643A (ja) * 2008-12-12 2010-06-24 Toko Inc 積層型電子部品
JP2016201517A (ja) * 2015-04-14 2016-12-01 Tdk株式会社 コイルとコンデンサを含む積層複合電子部品

Also Published As

Publication number Publication date
JP6665865B2 (ja) 2020-03-13
WO2017086283A1 (ja) 2017-05-26
CN208141948U (zh) 2018-11-23

Similar Documents

Publication Publication Date Title
US9203372B2 (en) Common mode filter
KR101070077B1 (ko) 소형 복합 트랜스포머
JP6578719B2 (ja) コイルとコンデンサを含む積層複合電子部品
JP6074653B2 (ja) コモンモードノイズフィルタ
KR102632343B1 (ko) 인덕터 어레이 부품 및 그의 실장 기판
JP6642742B2 (ja) コモンモードチョークコイル、モジュール部品および電子機器
US10790792B2 (en) LC composite device, processor, and method for manufacturing LC composite device
US10454440B2 (en) Directional coupler and wireless communication device using the same
JP6665865B2 (ja) Ｌｃ複合デバイス
WO2015037374A1 (ja) インダクタおよび帯域除去フィルタ
JPWO2013164929A1 (ja) 高周波モジュール
JP2001210527A (ja) 電子部品及び電子部品複合体
CN107452460B (zh) 电子部件
JP6551256B2 (ja) コイル部品、コイル部品を内蔵した回路基板、並びに、コイル部品を備える電源回路
JP2010232765A (ja) インダクタおよびキャパシタを備えた電気回路
JP5360130B2 (ja) コモンモードノイズフィルタ
US9350316B1 (en) Wideband baluns and methods of their manufacture
JP2003087074A (ja) 積層型フィルタ
JP2017084961A (ja) 集積回路素子の実装構造
WO2018008422A1 (ja) Ｅｓｄ保護機能付きインダクタ
JP6327233B2 (ja) 集積回路素子の実装構造
JPWO2017057423A1 (ja) 表面実装型ｌｃデバイス
CN108878406B (zh) 电感组合及其线路结构
JP6639755B2 (ja) ノイズフィルタ回路
JP5598461B2 (ja) 可変インダクタ及びこれを用いた半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180314

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190816

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20191227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200203

R150 Certificate of patent or registration of utility model

Ref document number: 6665865

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150