JPWO2017068626A1 - 半導体デバイス駆動回路およびインバータ装置 - Google Patents

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Abstract

半導体デバイス駆動回路は、第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する制御電極とを備える半導体スイッチング素子を駆動する。前記半導体デバイス駆動回路は、入力信号を受ける入力端子と、前記入力信号の電圧レベルをシフトして、前記制御電極に与えるべき駆動信号を出力するレベルシフト部と、前記第１電極に印加される第１電圧から第１電流を生成する第１抵抗と、前記第２電極に印加される第２電圧から第２電流を生成する第２抵抗と、前記第１電流と前記第２電流との差が予め定めた不飽和判定値以上となったときに検知信号を発する電圧差判定部と、を備える。前記半導体デバイス駆動回路は、前記レベルシフト部、前記第１抵抗、前記第２抵抗および前記電圧差判定部が、１つの集積回路チップに設けられたものである。

Description

本発明は、半導体デバイス駆動回路およびインバータ装置に関する。
半導体スイッチング素子（例えば絶縁ゲートバイポーラトランジスタなど）が正常にオン動作している場合、コレクタ・エミッタ間電圧は半導体スイッチング素子の飽和電圧まで低下した状態で保持される。しかし、半導体スイッチング素子が短絡状態となると、過電流によりコレクタ・エミッタ間電圧は飽和電圧から上昇する。コレクタ・エミッタ間電圧が飽和電圧を超えて上昇している状態は「不飽和（Desaturation）」とも呼ばれており、半導体スイッチング素子が不飽和状態であるときのコレクタ・エミッタ間電圧は「不飽和電圧」あるいは「デサット電圧」とも呼ばれている。
従来、例えば日本特開平９−２４７９５１号公報に開示されているように、高電位側半導体スイッチング素子の短絡保護機能を備える回路装置が知られている。この公報では、半導体デバイスの駆動回路と半導体スイッチング素子との間に第１の抵抗が設けられており、駆動回路内には第２の抵抗が設けられている。第１の抵抗は駆動回路外に設けられており、第１の抵抗と駆動回路内に設けた第２の抵抗とで分圧された電圧により半導体スイッチング素子の端子間に生ずる電圧が検知されている。
日本特開平９−２４７９５１号公報
上記日本特開平９−２４７９５１号公報で開示された回路では、半導体デバイスの駆動回路の外にさらに高耐圧抵抗を設けなければ、不飽和電圧検知による短絡保護機能が完成しない。駆動回路と他の外部部品とを設けることが要求されることで、外部部品を実装するためのスペースおよび駆動回路と外部部品とを接続するワイヤ等が必要となる。その結果、設計上および製造上の制約が生まれ、半導体装置の小型化が阻害されるなどの問題があった。
本発明は、上述のような課題を解決するためになされたもので、不飽和電圧検知機能を備えつつも、装置設計等における制約が減らされた半導体デバイス駆動回路およびインバータ装置を提供することを目的とする。
また、不飽和電圧検知による短絡保護機能を得るために、半導体デバイスの駆動回路に複数の高耐圧抵抗を組み合わせることが考えられる。しかし、複数の高耐圧抵抗を設ける場合、これらの高耐圧抵抗の間で特性を合わせる作業（ペアリング）が必要となり、設計および製造上の制約がある。
本発明の他の目的は、複数の抵抗を用いることによるペアリングの手間を抑制しつつ、不飽和電圧検知機能を実現することができる半導体デバイス駆動回路およびインバータ装置を提供することである。
第１の発明にかかる半導体デバイス駆動回路は、第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する制御電極とを備える半導体スイッチング素子を駆動するための半導体デバイス駆動回路であって、入力信号を受ける入力端子と、前記入力信号の電圧レベルをシフトして、前記制御電極に与えるべき駆動信号を出力するレベルシフト回路と、前記第１電極に印加される第１電圧から第１電流を生成する第１抵抗と、前記第２電極に印加される第２電圧から第２電流を生成する第２抵抗と、前記第１電流と前記第２電流との差が予め定めた不飽和判定値以上となったときに検知信号を発する電圧差判定部と、を備え、前記レベルシフト回路、前記第１抵抗、前記第２抵抗および前記電圧差判定部が、１つの集積回路チップに設けられたものである。
第２の発明にかかる半導体デバイス駆動回路は、第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する制御電極とを備えた半導体スイッチング素子を駆動するための半導体デバイス駆動回路であって、入力信号を受ける入力端子と、前記入力信号の電圧レベルをシフトして、前記制御電極に与えるべき駆動信号を出力するレベルシフト回路と、予め設定された所定電流を生成する定電流回路と、前記第２電極に印加される電圧から検知電流を生成する抵抗と、前記検知電流が前記所定電流を下回ったときに検知信号を発する電圧差判定部と、を備える。
第３の発明にかかるインバータ装置は、第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する第１制御電極とを備える高電位側半導体スイッチング素子と、前記第２電極に接続された第３電極と、第４電極と、前記第３電極および第４電極の電気的接続を制御する第２制御電極とを備える低電位側半導体スイッチング素子と、前記高電位側半導体スイッチング素子を駆動する第１半導体デバイス駆動回路と、前記低電位側半導体スイッチング素子を駆動する第２半導体デバイス駆動回路と、を備え、前記第１半導体デバイス駆動回路は、入力信号を受ける入力端子と、前記入力信号の電圧レベルをシフトして、前記第１制御電極に与える駆動信号を出力するレベルシフト回路と、前記第１電極に印加される第１電圧から第１電流を生成する第１抵抗と、前記第２電極に印加される第２電圧から第２電流を生成する第２抵抗と、前記第１電流と前記第２電流との差が予め定めた不飽和判定値以上となったときに検知信号を発する電圧差判定部と、を備え、前記レベルシフト回路、前記第１抵抗、前記第２抵抗および前記電圧差判定部が、１つの集積回路チップに内蔵されたものである。
第４の発明にかかるインバータ装置は、第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する第１制御電極とを備える高電位側半導体スイッチング素子と、前記第２電極に接続された第３電極と、第４電極と、前記第３電極および第４電極の電気的接続を制御する第２制御電極とを備える低電位側半導体スイッチング素子と、前記高電位側半導体スイッチング素子を駆動する第１半導体デバイス駆動回路と、前記低電位側半導体スイッチング素子を駆動する第２半導体デバイス駆動回路と、を備え、前記第１半導体デバイス駆動回路は、入力信号を受ける入力端子と、前記入力信号の電圧レベルをシフトして、前記第１制御電極に与える駆動信号を出力するレベルシフト回路と、予め設定された所定電流を生成する定電流回路と、前記第２電極に印加される電圧から検知電流を生成する抵抗と、前記検知電流が前記所定電流を下回ったときに検知信号を発する電圧差判定部と、を備える。
第１および第３の発明によれば、不飽和電圧の判定に用いる抵抗も集積回路内に設けることにより単一の集積回路で不飽和電圧を検知することができるので、集積回路の外部に抵抗を設ける場合と比べて、装置設計等における制約を少なくすることができる。
第２および第４の発明によれば、定電流回路の所定電流と抵抗を介して生成した検知電流とを比較することで不飽和電圧を検出するので、第１、２電極からの電流検知を複数の抵抗を用いて行う場合に必要とされるペアリングの手間を省くことができる。
本発明の実施の形態１にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態１にかかるインバータ装置を示す回路図である。 本発明の実施の形態１にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路の一例を示す回路図である。 本発明の実施の形態２にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態３にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態４にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態５にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態６にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態７にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態８にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態９にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態１０にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態１０にかかる半導体デバイス駆動用集積回路の不飽和電圧検知回路を示す回路図である。 本発明の実施の形態１１にかかる半導体デバイス駆動用集積回路を示す回路ブロック図である。 本発明の実施の形態１の変形例を示す回路図である。 本発明の実施の形態５にかかる不飽和電圧検知回路を適用した半導体デバイス駆動用集積回路の一例を示す回路図である。 本発明の実施の形態５にかかる不飽和電圧検知回路を適用した半導体デバイス駆動用集積回路の一例を示す回路図である。 本発明の実施の形態５にかかる不飽和電圧検知回路を適用した半導体デバイス駆動用集積回路の一例を示す回路図である。 本発明の実施の形態５にかかる不飽和電圧検知回路を適用した半導体デバイス駆動用集積回路の一例を示す回路図である。 本発明の実施の形態５にかかる不飽和電圧検知回路を適用した半導体デバイス駆動用集積回路の一例を示す回路図である。 本発明の実施の形態１２にかかるインバータ装置を示す回路図である。
以下、本発明にかかる半導体デバイス駆動回路の実施の形態として提供される半導体デバイス駆動用集積回路１０１〜１０１６を説明する。以下の説明では各実施の形態で同一または相当する構成については同一の符号を付して説明を行うとともに、共通事項は説明を簡略化ないしは省略することがある。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体デバイス駆動用集積回路１０１（以下、単に集積回路１０１とも称す）を示す回路ブロック図である。集積回路１０１は、レベルシフト部１１０と、不飽和電圧検知回路１２１と、ノイズフィルタ回路１２４と、狭幅フィルタ回路１２５とを有している。集積回路１０１は、後ほど図２を用いて説明するように、高電位側半導体スイッチング素子１０２と接続される。
レベルシフト部１１０は、入力信号ＨＩＮの電圧レベルを高電位側にシフトして、高電位側半導体スイッチング素子１０２のゲート電極に与えるべき駆動信号ＨＯを出力する。具体的には、レベルシフト部１１０は、１次側信号伝達回路１１１にて入力信号ＨＩＮと同期して生成した信号ＬＶＯＮ、ＬＶＯＦＦをレベルシフト主回路１１３にてＨＶＯＮ、ＨＶＯＦＦとして２次側信号伝達回路１１４に伝達し、２次側信号伝達回路１１４にて駆動信号ＨＯを生成する。
１次側信号伝達回路１１１は、入力信号ＨＩＮに従って第１電圧レベル信号（ＬＶＯＮ，ＬＶＯＦＦ）を出力する。具体的には、１次側信号伝達回路１１１は、基準電位を第１基準電位ＧＮＤ、電源電圧を第１電源電圧ＶＣＣとし、入力信号ＨＩＮと狭幅フィルタ回路１２５を介して入力される検知信号Ｖｓｈを受け、信号ＬＶＯＮ、ＬＶＯＦＦを生成する。検知信号Ｖｓｈは、後述する検知信号Ｖｄｅｓａｔがノイズフィルタ回路１２４でフィルタリングされた後の信号である。検知信号Ｖｓｈおよび検知信号Ｖｄｅｓａｔについては、図３を参照しつつ後ほど説明する。１次側信号伝達回路１１１は、検知信号Ｖｓｈがローのときには入力信号ＨＩＮに同期して信号ＬＶＯＮ、ＬＶＯＦＦを生成する。検知信号Ｖｓｈがローのときには、信号ＬＶＯＮは入力信号ＨＩＮの立ち上りエッジに同期して立ち上り、信号ＬＶＯＦＦは入力信号ＨＩＮの立下りエッジに同期して立ち上る。また、１次側信号伝達回路１１１は、検知信号Ｖｓｈがハイの時には、検知信号Ｖｓｈの立ち上がりに同期して信号ＬＶＯＦＦが立ち上がりかつ信号ＬＶＯＮが立ち下がるように、信号ＬＶＯＮ、ＬＶＯＦＦを生成する。
レベルシフト主回路１１３は、第１電圧レベル信号（ＬＶＯＮ、ＬＶＯＦＦ）の電圧レベルをシフトさせて第２電圧レベル信号（ＨＶＯＮ，ＨＶＯＦＦ）を生成する。具体的には、レベルシフト主回路１１３は、１次側信号ＬＶＯＮ、ＬＶＯＦＦに同期して、第１基準電位ＧＮＤとは異なる第２基準電位ＶＳを基準にして信号ＨＶＯＮ、ＨＶＯＦＦを生成する。
２次側信号伝達回路１１４は、第２電圧レベル信号（ＨＶＯＮ、ＨＶＯＦＦ）を受けて駆動信号ＨＯを生成する。具体的には、２次側信号伝達回路１１４は、基準電位を第２基準電位ＶＳ、電源電圧を第２電源電圧ＶＢとし、信号ＨＶＯＮ、ＨＶＯＦＦに同期して駆動信号ＨＯを生成する。駆動信号ＨＯは信号ＨＶＯＮの立ち上りエッジに同期して立ち上り、信号ＨＶＯＦＦの立ち上りエッジに同期して立ち下がる。
レベルシフト部１１０は既に公知の技術を用いて構成可能であるため、本明細書においては詳細な記述は省略する。レベルシフト部１１０における各回路の構成は様々に変形でき、信号ＬＶＯＮ、ＬＶＯＦＦ、ＨＶＯＮ、ＨＶＯＦＦをパルス信号とし、レベルシフト主回路１１３をパルス信号にて駆動する形態としてもよい。
不飽和電圧検知回路１２１は、端子ＶＵ、ＶＬを介して入力される電圧差が所定の電圧差よりも大きい場合に、検知信号Ｖｄｅｓａｔをハイとする。高電位側半導体スイッチング素子１０２のコレクタ電極に端子ＶＵが接続され、エミッタ電極に端子ＶＬが接続される。
不飽和電圧検知回路１２１は、高耐圧抵抗部１２２および電圧差判定部１２３を有している。実施の形態によれば、高電位側半導体スイッチング素子１０２のコレクタ・エミッタ間電圧を電流差として検知し、検知した電流Ｉｄｉｆｆの大小により、コレクタ・エミッタ間電圧が飽和電圧か否かを判定することで、短絡により生じる過電流による高電位側半導体スイッチング素子１０２の不飽和状態を検知することができる。
高耐圧抵抗部１２２は、端子ＶＵ、ＶＬを介して入力される電圧値（コレクタ電圧、エミッタ電圧）を電流値に変換する。高耐圧抵抗部１２２は、端子ＶＵを介して入力される電圧値（コレクタ電圧）を電流値ＩＵに、端子ＶＬを介して入力される電圧値（エミッタ電圧）を電流値ＩＬに変換する。
電圧差判定部１２３は第１電流ＩＵと第２電流ＩＬの差分により、検知信号Ｖｄｅｓａｔを生成する回路であり、例えば、第１電流ＩＵと第２電流ＩＬの電流差が予め定められた所定電流値（不飽和判定値）よりも大きい場合に、検知信号Ｖｄｅｓａｔをハイとする。これにより、端子ＶＵ、ＶＬを介して入力される電圧差（コレクタ・エミッタ間電圧）が予め定められた所定電圧値よりも大きい場合に、検知信号Ｖｄｅｓａｔをハイとするという動作が実現されている。
ノイズフィルタ回路１２４は、入力信号ＨＩＮのオン期間（例えばハイ期間）に検知信号Ｖｄｅｓａｔを通過させ、入力信号ＨＩＮのオフ期間（例えばロー期間）に検知信号Ｖｄｅｓａｔをせき止めるように、検知信号Ｖｄｅｓａｔをフィルタリングする。すなわち、ノイズフィルタ回路１２４は、入力信号ＨＩＮがハイのときのみ、検知信号Ｖｄｅｓａｔを検知信号Ｖｓｈとして狭幅フィルタ回路１２５に伝達する。ノイズフィルタ回路１２４の効果を説明すると、まず、入力信号ＨＩＮがローのときは駆動信号ＨＯもローとなるべきなので、高電位側半導体スイッチング素子１０２はオフ状態となるべきである。オフ状態ではコレクタ・エミッタ間電位差が大きく拡大した状態となる場合があり、この場合には過電流に伴う不飽和電圧ではないにもかかわらず検知信号Ｖｄｅｓａｔがハイとなり、誤検知が発生してしまう。このような入力信号ＨＩＮがローである時の誤検知を防止する為、ノイズフィルタ回路１２４が挿入されている。ノイズフィルタ回路１２４は、入力信号ＨＩＮがハイ且つ検知信号Ｖｄｅｓａｔもハイの時に検知信号Ｖｓｈをハイとし、それ以外の場合には検知信号Ｖｓｈをローとする。
狭幅フィルタ回路１２５は、検知信号Ｖｓｈが所定の信号幅以下の信号の場合に、その伝達を遮断する。例えば国際公開２０１４／１１５２７２号公報に示されている通り、入力信号ＨＩＮが立ち上がってから、高電位側半導体スイッチング素子１０２が飽和状態となるまでに多少の時間がかかるため、その際の誤検知を防止する為に本回路を挿入している。なお、図示しないが、狭幅フィルタ回路１２５を通過した信号Ｖｓｈは、立ち上った後所定の期間、或いは所定の信号が入力されるまでハイに保持されるのが好ましい。所定の信号は内部で生成してもよく、外部から入力してもよい。
１次側信号伝達回路１１１と、電圧差判定部１２３と、ノイズフィルタ回路１２４と、狭幅フィルタ回路１２５は、１次側回路１１２に含まれている。
図２は、本発明の実施の形態１にかかるインバータ装置９００を示す回路図である。インバータ装置９００は、直列に接続された半導体スイッチング素子１０２、１０３と、これらを駆動する駆動モジュール８００を有している。実施の形態では、半導体スイッチング素子１０２、１０３を一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）としているが、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）などの他のトランジスタであってもよく、その材質はＳｉでもＳｉＣでもよい。
半導体スイッチング素子１０２は、高電位側半導体スイッチング素子（ハイサイドスイッチング素子）であり、半導体スイッチング素子１０３は、低電位側半導体スイッチング素子（ローサイドスイッチング素子）である。高電位側半導体スイッチング素子１０２のコレクタ電極は第３電源電圧ＨＶＣＣに接続され、低電位側半導体スイッチング素子１０３のエミッタ電極は第３基準電位ＨＧＮＤに接続される。低電位側半導体スイッチング素子１０３のコレクタ電極は、高電位側半導体スイッチング素子１０２のエミッタ電極と接続されている。
駆動モジュール８００は、高電位側半導体スイッチング素子１０２を駆動するＨＶＩＣ６００と、低電位側半導体スイッチング素子１０３を駆動するＬＶＩＣ７００とを有している。ＨＶＩＣ６００は集積回路１０１を内蔵しており、端子ＶＵは高電位側半導体スイッチング素子１０２のコレクタ電極に、端子ＶＬは高電位側半導体スイッチング素子１０２のエミッタ電極に接続される。実施の形態によれば、駆動モジュール８００の端子ＶＵ、ＶＬをそれぞれ高電位側半導体スイッチング素子１０２のコレクタ（ＭＯＳＦＥＴであればドレイン）電極とエミッタ（ＭＯＳＦＥＴであればソース）電極に接続することにより、高電位側半導体スイッチング素子１０２のコレクタ・エミッタ間電圧を検知可能することができる。
高電位側半導体スイッチング素子１０２のコレクタ・エミッタ間電圧により、高電位側半導体スイッチング素子１０２の不飽和状態を検知することが可能である。すなわち、一般的に、半導体スイッチング素子１０２、１０３が正常にオン動作している場合、コレクタ・エミッタ間電圧は半導体スイッチング素子１０２、１０３の飽和電圧まで低下した状態で保持される。しかし、半導体スイッチング素子１０２、１０３が短絡状態となると、過電流によりコレクタ・エミッタ間電圧は飽和電圧から上昇し、不飽和の状態となる。従って、駆動モジュール８００の端子ＶＵ、ＶＬを高電位側半導体スイッチング素子１０２のコレクタ電極、エミッタ電極に接続し、かつ電圧差判定部１２３でコレクタ・エミッタ間電圧が飽和電圧か否かを判定することにより、高電位側半導体スイッチング素子１０２の不飽和電圧を検知可能である。例えば、コレクタ・エミッタ間電圧が飽和電圧相当のときに検知信号Ｖｄｅｓａｔをローとし、飽和電圧以上のときに検知信号Ｖｄｅｓａｔをハイとする。
不飽和電圧を検知した検知信号Ｖｓｈの処理方法は任意であるが、図１においては、１次側信号伝達回路１１１を検知信号Ｖｓｈがハイの時にＬＶＯＦＦが立ち上がる回路としており、不飽和電圧検知時に高電位側半導体スイッチング素子１０２をオフ動作させる回路となっている。その他の形態としては、エラー信号端子ＦＯを集積回路１０１に設けることで、検知信号Ｖｓｈをエラー信号（ＦＯ信号）として駆動モジュール８００の外部に出力してもよい。
図１５は、実施の形態１の変形例として、集積回路１０１に、エラー信号端子ＦＯを設けたものである。エラー信号端子ＦＯは集積回路１０１の外部に露出し、エラー信号端子ＦＯを介して検知信号Ｖｄｅｓａｔに応答してエラー信号を（ＦＯ信号）が出力される。
なお、一般的に、第２基準電位ＶＳ端子は高電位側半導体スイッチング素子１０２のエミッタ電極に接続される為、端子ＶＬと端子ＶＳを統一して１つの端子としてもよい。
図３は、本発明の実施の形態１にかかる集積回路１０１の不飽和電圧検知回路１２１ａの一例を示す回路図である。不飽和電圧検知回路１２１ａは、高耐圧抵抗部１２２ａと電圧差判定部１２３ａとを備えている。高耐圧抵抗部１２２ａは、第１高耐圧抵抗２０１と第２高耐圧抵抗２０２とを含んでいる。第１高耐圧抵抗２０１は、端子ＶＵを介して、高電位側半導体スイッチング素子１０２のコレクタ電極に印加される電圧から第１電流ＩＵを生成する。第２高耐圧抵抗２０２は、端子ＶＬを介して、高電位側半導体スイッチング素子１０２のエミッタ電極に印加される電圧から第２電流ＩＬを生成する。電圧差判定部１２３ａは、前述したように、第１電流ＩＵと第２電流ＩＬとの差が予め定めた所定電流値（不飽和判定値）以上となったときに検知信号Ｖｄｅｓａｔをハイとする。これにより、過電流による不飽和電圧が検知される。
なお、実施の形態では、端子ＶＵ、ＶＬ間の電圧差が所定電圧値よりも大きいときに検知信号Ｖｄｅｓａｔをハイとする例を示しているが、同様の場合に検知信号Ｖｄｅｓａｔをローとするように変形しても良い。この場合には、過電流が検知されていない正常時には、検知信号Ｖｄｅｓａｔがハイとなる（つまりノーマリハイとなる）。
第１、２高耐圧抵抗２０１、２０２により、端子ＶＵ、ＶＬを介して入力される電圧を電流ＩＵ、ＩＬに変換している。電流ＩＬはＮＭＯＳＦＥＴ３１１、３１２から成る「第１カレントミラー回路」に入力され、電流ＩＵはＮＭＯＳＦＥＴ３１３、３１４から成る「第２カレントミラー回路」に入力される。第２カレントミラー回路から出力される電流はさらに、ＰＭＯＳＦＥＴ３５１、３５２から成る「第３カレントミラー回路」に入力される。第１カレントミラー回路から出力される電流と第３カレントミラー回路から出力される電流の差分がＮＭＯＳＦＥＴ３１５、３１６から成る「第４カレントミラー回路」に入力され、第４カレントミラー回路から出力される電流は、電流ＩＵとＩＬの差分に相当する電流Ｉｄｉｆｆとなる。
定電流回路２０３とＮＭＯＳＦＥＴ３１６との接続点の電圧がインバータ（ＮＯＴ回路）４０１に入力されることにより、電流Ｉｄｉｆｆが予め定めた所定電流値（不飽和判定値）以上か否かが判定される。図３の場合では、電流Ｉｄｉｆｆが不飽和判定値以上の場合に検知信号Ｖｄｅｓａｔがハイとなり、電流Ｉｄｉｆｆが不飽和判定値よりも小さい場合に検知信号Ｖｄｅｓａｔがローとなる。図３において電流Ｉｄｉｆｆは端子ＶＵと端子ＶＬとの間の電圧差と等価であるから、このような動作は、電圧差が大きいときに検知信号Ｖｄｅｓａｔがハイとなり、電圧差が小さいときに検知信号Ｖｄｅｓａｔがローとなることと等価である。
定電流回路２０３の電流値は、端子ＶＵと端子ＶＬの電圧差が高電位側半導体スイッチング素子１０２の飽和電圧か否かを判定可能な電流値に予め設定される。これにより、端子ＶＵ、ＶＬの電圧差が飽和電圧以上であるときに、検知信号Ｖｄｅｓａｔをハイとし、端子ＶＵ、ＶＬの電圧差が飽和電圧よりも小さいときに検知信号Ｖｄｅｓａｔをローとすることができる。
集積回路１０１は、レベルシフト部１１０、第１高耐圧抵抗２０１、第２高耐圧抵抗２０２および電圧差判定部１２３ａが、１つの集積回路チップに設けられたものである。第１高耐圧抵抗２０１および第２高耐圧抵抗２０２は集積回路１０１内の基板上に抵抗パターンとして形成されることが好ましく、これにより外部に高耐圧リード抵抗を設けるような場合と比べて飛躍的に小さなスペースで不飽和電圧検知用の高耐圧抵抗を設けることができる。また、第１、２高耐圧抵抗２０１、２０２をも集積回路１０１内に設けることにより、集積回路１０１一つで不飽和電圧を検知することができ、不飽和電圧検知のために他の抵抗部品を実装する必要がない。これにより、ＨＶＩＣ６００、駆動モジュール８００、およびインバータ装置９００の設計および製造上の制約を少なくでき、駆動モジュール８００およびインバータ装置９００の小型化にも繋がる。
実施の形態２．
図４は、本発明の実施の形態２にかかる集積回路の不飽和電圧検知回路１２１ｂを示す回路図である。実施の形態２にかかる集積回路は、不飽和電圧検知回路１２１ａを不飽和電圧検知回路１２１ｂに置換した点を除いては、実施の形態１にかかる集積回路１０１と同様の構成を備えている。判定制限部１２６ｂは、定電流回路２０４とＮＭＯＳＦＥＴ３１７から成る電流比較部と、インバータ４０３、４０４とＡＮＤ回路４０２から成る論理回路とで構成される。ＮＭＯＳＦＥＴ３１７とＮＭＯＳＦＥＴ３１５とが「第５カレントミラー回路」を構成している。第５カレントミラー回路は、ＮＭＯＳＦＥＴ３１５、３１６から成る第４カレントミラー回路と同様に、電流ＩＵと電流ＩＬの電流差である電流ＩＭ５を出力する。定電流回路２０４とＮＭＯＳＦＥＴ３１７のドレインとの接続点がインバータ４０３に入力され、インバータ４０３の出力がインバータ４０４に入力され、インバータ４０４の出力である信号ＶｄｉｆｆｕがＡＮＤ回路４０２に入力される。ＡＮＤ回路４０２には、電圧差判定部１２３ａが出力する検知信号Ｖｄｉｆｆｌが入力される。
高電位側半導体スイッチング素子１０２がオフ状態の場合でも高電位側半導体スイッチング素子１０２のコレクタ・エミッタ間電圧が飽和電圧以上となる場合がある。この場合に不飽和状態として誤検知されることは避けたい。そこで、実施の形態２では、高電位側半導体スイッチング素子１０２のオフ状態を判定することで、不飽和状態の誤検知を抑制する。そのために、電圧差判定部１２３の電圧差（すなわち第１電流ＩＵと第２電流ＩＬとの電流差Ｉｄｉｆｆ）が大きすぎるときには過電流による不飽和状態は発生していないと判定されるようにし、具体的には検知信号Ｖｄｅｓａｔが発せられる電流差Ｉｄｉｆｆの値に上限を設けるようにする。
図４の回路構成によれば、定電流回路２０４からの定電流と電流ＩＭ５とが比較される。電流ＩＭ５が定電流回路２０４の電流値以下であるときには、信号Ｖｄｉｆｆｕがハイとなるものとする。逆に、電流ＩＭ５が定電流回路２０４の電流値を超えた場合には、信号Ｖｄｉｆｆｕがローとなるものとする。つまり、定電流回路２０４の電流値を「上限値」として、電流ＩＭ５がこの上限値以下であるときに限り信号Ｖｄｉｆｆｕがハイとなる。
高電位側半導体スイッチング素子１０２がオフ状態、且つコレクタ・エミッタ電圧が飽和電圧以上であるとき、端子ＶＵと端子ＶＬの電圧差はある特定の電圧以上の値を示すはずである。実施の形態２では、この特定の電圧を調べておき、「オフ判定電圧」として予め設定しておくものとする。高電位側半導体スイッチング素子１０２のオフ判定電圧は、第３電源電圧ＨＶＣＣから低電位側半導体スイッチング素子１０３の飽和電圧を差し引いた電圧に相当している。定電流回路２０４の電流値は、端子ＶＵと端子ＶＬの電圧差がオフ判定電圧か否かを判定するための電流値に予め設定されている。
ＡＮＤ回路４０２には、信号Ｖｄｉｆｆｕと電圧差判定部１２３ａからの検知信号Ｖｄｉｆｆｌとが入力される。検知信号Ｖｄｉｆｆｌと信号Ｖｄｉｆｆｕが共にハイのときのみ、ＡＮＤ回路４０２がハイとなり、検知信号Ｖｄｅｓａｔがハイとなる。これにより、コレクタ・エミッタ間電圧が飽和電圧を上回る不飽和電圧（つまり、コレクタ・エミッタ電圧が、正常作動時の飽和電圧＝オン相当電圧値より高い）であり、かつコレクタ・エミッタ間電圧が上記オフ判定電圧以下であるときに限り、検知信号Ｖｄｅｓａｔをハイとすることができる。
以上説明したように、判定制限部１２６ｂは、電流差Ｉｄｉｆｆが上限値以下であるときには、電圧差判定部１２３ａの信号Ｖｄｉｆｆｌのハイを通過させて検知信号Ｖｄｅｓａｔをハイとする。一方、判定制限部１２６ｂは、電流差Ｉｄｉｆｆが上限値を上回るときには、電圧差判定部１２３ａからの信号Ｖｄｉｆｆｌをせき止めて、検知信号Ｖｄｅｓａｔをローのままとする。このように、判定制限部１２６ｂは、検知信号Ｖｄｅｓａｔを選択的に伝達することができる。つまり、高電位側半導体スイッチング素子１０２のコレクタ・エミッタ間電圧が特定範囲内である場合に限り、判定制限部１２６ｂが検知信号Ｖｄｅｓａｔをハイとすることができる。この「特定範囲内」とは、具体的には、飽和電圧以上かつオフ判定電圧以下という範囲内である。その結果、高電位側半導体スイッチング素子１０２がオフ状態の場合に、誤って過電流に伴う不飽和状態が検知されることを抑制することができる。
実施の形態３．
図５は、本発明の実施の形態３にかかる集積回路の不飽和電圧検知回路１２１ｃを示す回路図である。実施の形態３にかかる集積回路は、不飽和電圧検知回路１２１ｂを不飽和電圧検知回路１２１ｃに置換した点を除いては、実施の形態２にかかる集積回路と同様の構成を備えている。実施の形態３にかかる不飽和電圧検知回路１２１ｃは電圧差判定部１２３ｃを備えており、電圧差判定部１２３ｃは電圧差判定部１２３ａに判定制限部１２６ｃが追加されたものである。判定制限部１２６ｃは、図４に示す定電流回路２０４の代わりにＮＭＯＳＦＥＴ３１８、ＰＭＯＳＦＥＴ３５３、３５４を備えている点で、判定制限部１２６ｂと相違している。ＮＭＯＳＦＥＴ３１８とＮＭＯＳＦＥＴ３１３とが「第６カレントミラー回路」を構成しており、第６カレントミラー回路は電流ＩＵに相当する電流を出力する。ＰＭＯＳＦＥＴ３５３、３５４は、「第７カレントミラー回路」を構成している。第６カレントミラー回路から出力される電流ＩＭ６は第７カレントミラー回路に入力される。
ここで、第７カレントミラー回路から出力される電流ＩＭ７は、定電流回路２０４の出力電流と同様の「上限値」の役割を持っており、実施の形態２で説明した「オフ判定電圧に相当する値」となるように調整される。第７カレントミラー回路の出力電流ＩＭ７と、ＮＭＯＳＦＥＴ３１７、３１５により構成される第５カレントミラー回路の出力電流ＩＭ５とを比較することにより、実施の形態２と同様の回路動作を実現できる。
さらに、第７カレントミラー回路の出力電流ＩＭ７は、端子ＶＵに入力される電圧、つまり第３電源電圧ＨＶＣＣに依存して変動する。具体的には、端子ＶＵの電圧が大きくなるほど、電流ＩＵが大きくなり、ＮＭＯＳＦＥＴ３１３に流れる電流が増加するので、第６カレントミラー回路の出力電流ＩＭ６も増加する。その結果、第３電源電圧ＨＶＣＣが大きくなるほど、第７カレントミラー回路の出力電流（つまりＭＯＳＦＥＴ３１８のソースドレイン電流）が大きな値に調整されるようになっている。
実施の形態３によれば、実施の形態２で述べた不飽和電圧判定にかかる電圧差（電流Ｉｄｉｆｆ）の上限値を、第３電源電圧ＨＶＣＣに依存して調整することが可能である。実施の形態２においては上限値が定電流回路２０４の電流値に一意に決められてしまうので、第３電源電圧ＨＶＣＣが当初の設計条件と異なる場合には定電流回路２０４を設計変更する必要がある。この点、実施の形態３によれば上限値が第３電源電圧ＨＶＣＣに依存して自動的に調整されるので、定電流回路の設計変更が不要となる。
実施の形態４．
図６は、本発明の実施の形態４にかかる集積回路の不飽和電圧検知回路１２１ｄを示す回路図である。実施の形態４にかかる集積回路は、不飽和電圧検知回路１２１ｂを不飽和電圧検知回路１２１ｄに置換した点を除いては、実施の形態２にかかる集積回路と同様の構成を備えている。実施の形態４にかかる不飽和電圧検知回路１２１ｄは、判定制限部１２６ｂ、１２６ｃに代えて判定制限部１２６ｄを備えている点を除き、実施の形態２〜３と同様の回路構成を備えている。
一般的に、高電位側半導体スイッチング素子１０２がオフ状態、且つコレクタ・エミッタ電圧が飽和電圧以上であるとき、端子ＶＬを介して取得されるエミッタ電圧はある特定の値以下の電圧となる。この特定の値を、以下、「オフ時エミッタ電圧値」とも称す。「オフ時エミッタ電圧値」は、第３基準電位ＨＧＮＤから低電位側半導体スイッチング素子１０３の飽和電圧分だけ高い電圧である。これに対し、高電位側半導体スイッチング素子１０２の短絡動作中には、エミッタ電圧が上記オフ時エミッタ電圧値よりも高くなる。従って、エミッタ電圧が上記オフ時エミッタ電圧値に相当しているか否かを判定することにより、オフ動作時に誤って不飽和電圧検知が行われることを抑制することができる。実施の形態４では、上記の点を利用して、実施の形態１の回路構成に、端子ＶＬから入力される高電位側半導体スイッチング素子１０２のエミッタ電圧に基づいてオフ動作時の誤検知を抑制する機能が追加されている。
判定制限部１２６ｄは、定電流回路２０５と、ＮＭＯＳＦＥＴ３１９と、インバータ４０５と、ＡＮＤ回路４０２を含んでいる。ＮＭＯＳＦＥＴ３１９とＮＭＯＳＦＥＴ３１１とが「第８カレントミラー回路」を構成している。第８カレントミラー回路は第２電流ＩＬを複製した出力電流を生成する。定電流回路２０５の電流値は、エミッタ電圧が上記「オフ時エミッタ電圧値」であるときの第２電流ＩＬに相当する値に設定される。定電流回路２０５とＮＭＯＳＦＥＴ３１９のドレインとの接続点は、インバータ４０５の入力側と接続している。インバータ４０５の出力が信号Ｖｄｉｆｆｕとなる。電圧差判定部１２３ａから出力された検知信号Ｖｄｉｆｆｌと、上記信号Ｖｄｉｆｆｕとが、ＡＮＤ回路４０２に入力される。
端子ＶＬで取得されたエミッタ電圧がオフ時エミッタ電圧値より高いときには、第２電流ＩＬが定電流回路２０５の電流値よりも大きくなる。定電流回路２０５よりも第２電流ＩＬが大きくなると、インバータ４０５の入力がローとなり、信号Ｖｄｉｆｆｕがハイとなる。信号Ｖｄｉｆｆｕがハイであれば、検知信号Ｖｄｉｆｆｌがハイとなったことに応答して、ＡＮＤ回路４０２の出力信号つまり検知信号Ｖｄｅｓａｔがハイとなる。これとは逆に、端子ＶＬで取得されたエミッタ電圧がオフ時エミッタ電圧値以下であるときには信号Ｖｄｉｆｆｕがローとなり、検知信号Ｖｄｅｓａｔもローに維持される。
このように、判定制限部１２６ｄは、端子ＶＬで取得されたエミッタ電圧がオフ時エミッタ電圧値より高いときに、検知信号Ｖｄｉｆｆｌを通過させて、検知信号Ｖｄｉｆｆｌのハイに応答して検知信号Ｖｄｅｓａｔをハイとする。一方、判定制限部１２６ｄは、端子ＶＬで取得されたエミッタ電圧がオフ時エミッタ電圧値以下であるときには、検知信号Ｖｄｉｆｆｌをせき止めることで検知信号Ｖｄｅｓａｔをローに維持する。このように、判定制限部１２６ｄは、端子ＶＬで取得されたエミッタ電圧の大きさに応じて検知信号Ｖｄｉｆｆｌを選択的に伝達することができる。
実施の形態４によれば、第３電源電圧ＨＶＣＣに依存せずに誤検知を抑制可能である。また、実施の形態４にかかる不飽和電圧検知回路１２１ｄを搭載することで、回路内に流れる電流値を小さく抑えることができるので、集積回路１０１およびこれを搭載した駆動モジュール８００の消費電流を小さくすることもできる。
実施の形態５．
図７は、本発明の実施の形態５にかかる集積回路の不飽和電圧検知回路１２１ｄを示す回路図である。実施の形態５にかかる集積回路は、不飽和電圧検知回路１２１ａを不飽和電圧検知回路１２１ｄに置換しかつ端子ＶＵが省略されている点を除いては、実施の形態１にかかる集積回路１０１と同様の構成を備えている。図１に示す集積回路１０１および図２に示すインバータ装置９００において、集積回路１０１内の不飽和電圧検知回路１２１を図７に示す不飽和電圧検知回路１２１ｄに置換する変形を施すことにより、実施の形態５にかかる集積回路およびインバータ装置が提供される。
高電位側半導体スイッチング素子１０２のコレクタ電極には第３電源電圧ＨＶＣＣが印加されている。高電位側半導体スイッチング素子１０２が正常オン動作することでコレクタ・エミッタ間電圧が飽和電圧となっているときには、エミッタ電圧は、コレクタ電圧から高電位側半導体スイッチング素子１０２の飽和電圧分だけ低い電圧（以下、「オン時エミッタ電圧値」とも称す）となる。短絡動作による不飽和電圧発生時には、コレクタ・エミッタ電圧が拡大することで、コレクタ電圧からの電圧降下分が大きくなる。その結果、飽和電圧が生じているときと比べて、エミッタ電圧が低下する。そこで、短絡動作時にエミッタ電圧が低下することを利用して、エミッタ電圧のモニタのみで高電位側半導体スイッチング素子１０２の不飽和電圧を検知することも可能である。このため、実施の形態５においては、図７に示すように、端子ＶＵおよび第１高耐圧抵抗２０１を省略している。
不飽和電圧検知回路１２１ｄは、第２高耐圧抵抗２０２のみからなる高耐圧抵抗部１２２ｂと、電圧差判定部１２３ｄとを備えている。電圧差判定部１２３ｄは、ＮＭＯＳＦＥＴ３１１，３１２からなる第１カレントミラー回路と、ＭＯＳＦＥＴ３１２のドレインと接続した定電流回路２０６と、ＭＯＳＦＥＴ３１２のドレインと定電流回路２０６の接続点の電圧が入力されるインバータ４０１と、インバータ４０１の出力信号が入力されるインバータ４０６と、を備えており、インバータ４０６の出力が検知信号Ｖｄｅｓａｔとなる。
定電流回路２０６の電流値は、予め、端子ＶＬに上記の「オン時エミッタ電圧値」が印加されているときの第２電流ＩＬに相当する電流値に設定されている。定電流回路２０６の電流値と第２電流ＩＬとが比較されることで、端子ＶＬに印加されるエミッタ電圧が「オン時エミッタ電圧値」であるか否か、つまりコレクタ・エミッタ間電圧が飽和電圧か否かを検知することが可能である。不飽和電圧が発生していないときにはエミッタ電圧がオン時エミッタ電圧値となっているはずであり、電流値ＩＬは定電流回路２０６の電流値と同じ又はこれよりも大きい値を示すので、検知信号Ｖｄｅｓａｔはローとなる。一方、不飽和電圧が発生することでエミッタ電圧が下がると、電流値ＩＬが定電流回路２０６の電流値を下回ることで検知信号Ｖｄｅｓａｔがハイとなる。これにより、不飽和電圧を検知することができる。
実施の形態５によれば、高耐圧抵抗を１つにすることで、複数の高耐圧抵抗パターンを集積回路内の基板上に設ける際に、ペアリングの問題を解消できる。つまり、実施の形態１〜４では第１高耐圧抵抗２０１と第２項耐圧抵抗２０２の間で特性（抵抗値）にばらつきがあると第１電流ＩＵと第２電流ＩＬを正確に比較できないので、第１高耐圧抵抗２０１と第２項耐圧抵抗２０２それぞれの高耐圧抵抗パターンを形成する際に、特性ばらつきを抑制してそれらの特性を十分に一致させること（ペアリング）が必要となる。この点、実施の形態５では第２高耐圧抵抗２０２のみでよいので、そのようなペアリングが不要となる。なお、定電流回路２０６をレーザー加工にて電流値を調整できるようにすることが好ましく、これにより第２高耐圧抵抗２０２の製造上のばらつきを抑制することもできる。
なお、実施の形態５では、定電流回路２０６の電流が、上記第２および第４の発明における「所定電流」に、第２電流ＩＬが、上記第２および第４の発明における「検知電流」に、それぞれ相当している。
実施の形態６．
図８は、本発明の実施の形態６にかかる集積回路の不飽和電圧検知回路１２１ｅを示す回路図である。不飽和電圧検知回路１２１ｅは、図７に示した不飽和電圧検知回路１２１ｄに、図６の判定制限部１２６ｄが追加されたものである。図６を用いて説明したのと同様に、判定制限部１２６ｄは、端子ＶＬの電圧がオフ時エミッタ電圧値より高いときに電圧差判定部１２３ｄから出力された検知信号Ｖｄｉｆｆｌのハイを通過させて検知信号Ｖｄｅｓａｔをハイとし、端子ＶＬの電圧がオフ時エミッタ電圧値以下であるときには検知信号Ｖｄｉｆｆｌをせき止めることで検知信号Ｖｄｅｓａｔをローとするように、検知信号Ｖｄｉｆｆｌを選択的に伝達することができる。判定制限部１２６ｄによりエミッタ電圧が「オフ時エミッタ電圧値」であるか否かを判定することで、エミッタ電圧が「オン時エミッタ電圧値」を下回り、且つエミッタ電圧が「オフ時エミッタ電圧値」よりも高いときに、電圧差判定部１２３ｄから出力された検知信号Ｖｄｉｆｆｌを通過させて検知信号Ｖｄｅｓａｔをハイとする。これにより、実施の形態４（図６参照）と同様に、エミッタ電圧の下限値を設定することによる誤検知抑制効果を得ることができる。
実施の形態７．
図９は、本発明の実施の形態７にかかる半導体デバイス駆動用集積回路１０１２（以下、単に集積回路１０１２とも称す）を示す回路ブロック図である。実施の形態７にかかる集積回路１０１２は、実施の形態１の回路構成に変形を施して、駆動信号ＨＯによりノイズフィルタを実現したものである。すなわち、実施の形態１では入力信号ＨＩＮにより入力信号ＨＩＮがローである時の誤検知を抑制するが、実施の形態７では駆動信号ＨＯを用いることで駆動信号ＨＯがローである時の誤検知を抑制する。
実施の形態７によれば、駆動信号ＨＯが入力信号ＨＩＮと異なる動作をしている場合でも、誤検知を抑制することができる。例えば、レベルシフト主回路１１３の誤動作により、入力信号ＨＩＮがローであるにもかかわらず、駆動信号ＨＯがハイとなることがある。このとき、高電位側半導体スイッチング素子１０２がオン状態であるため、検知信号Ｖｓｈは後段に伝達すべきだが、実施の形態１では伝達されない。駆動信号ＨＯを用いることで、上記のような場合でも半導体スイッチング素子の状態に対応した検知が可能である。
図９に示す集積回路１０１２は、図１に示す集積回路１０１に逆レベルシフト主回路１１６と逆レベルシフト駆動回路１１７とが追加され、逆レベルシフト主回路１１６の出力信号ＬＶＨがノイズフィルタ回路１２４に入力されたものである。逆レベルシフト駆動回路１１７には駆動信号ＨＯが入力され、駆動信号ＨＯの立ち上がりに同期して立ち上る信号ＨＶＨを生成する。逆レベルシフト主回路１１６は信号ＨＶＨに同期して、信号ＬＶＨを生成する回路であり、電源電圧が第２電源電圧ＶＢ、基準電位が第２基準電位ＶＳである信号ＨＶＨを電源電圧が第１電源電圧ＶＣＣ、基準電位が第１基準電位ＧＮＤである信号ＬＶＨにレベルシフトさせる。ノイズフィルタ回路１２４には検知信号Ｖｄｅｓａｔと信号ＬＶＨが入力されている。ノイズフィルタ回路１２４は、駆動信号ＨＯのオン期間（ハイ期間）に検知信号Ｖｄｅｓａｔを通過させ、駆動信号ＨＯのオフ期間（ロー期間）に検知信号Ｖｄｅｓａｔをせき止めるように、検知信号Ｖｄｅｓａｔをフィルタリングする。これにより、信号ＬＶＨがハイであり、且つ検知信号Ｖｄｅｓａｔがハイである時に、検知信号Ｖｓｈをハイとすることができる。なお、逆レベルシフト主回路１１６などは公知技術で構成可能であるため、詳細な記述は省略する。
実施の形態８．
図１０は、本発明の実施の形態８にかかる半導体デバイス駆動用集積回路１０１３（以下、単に集積回路１０１３とも称す）を示す回路ブロック図である。実施の形態８にかかる集積回路１０１３は、実施の形態７の回路構成に変形を施して、駆動信号ＨＯによるノイズフィルタを２次側で実施するものである。実施の形態７では、駆動信号ＨＯを１次側へ伝達しているが、本実施の形態では、検知信号Ｖｄｅｓａｔを２次側に伝達する。本実施の形態によれば、レベルシフト回路の動作を単純化できる。
集積回路１０１３は、第２レベルシフト主回路１１８を備えており、ノイズフィルタ回路１２４および狭幅フィルタ回路１２５が１次側回路１１２ではなく２次側回路１１５に設けられている。電圧差判定部１２３は１次側回路１１２に設けられているので、検知信号Ｖｄｅｓａｔは第１基準電位ＧＮＤを基準に生成されている。第２レベルシフト主回路１１８は、検知信号Ｖｄｅｓａｔの電圧レベルをシフトさせた高電位検知信号ＨＶｄｅｓａｔを生成する。具体的には、第２レベルシフト主回路１１８は、第２レベルシフト主回路１１８は検知信号Ｖｄｅｓａｔに同期して、第２基準電位ＶＳを基準とした信号である高電位検知信号ＨＶｄｅｓａｔを生成する。高電位検知信号ＨＶｄｅｓａｔは、ノイズフィルタ回路１２４に入力される。ノイズフィルタ回路１２４は、駆動信号ＨＯがハイであり、かつ高電位検知信号ＨＶｄｅｓａｔがハイであるときに、検知信号Ｖｓｈをハイとする。
２次側信号伝達回路１１４は、ノイズフィルタ回路１２４および狭幅フィルタ回路１２５を通過した検知信号Ｖｓｈ（いわばフィルタ後検知信号）がハイであるときに、高電位側半導体スイッチング素子１０２がオフとなるように駆動信号ＨＯをローに設定する。検知信号Ｖｓｈがハイでありかつ検知信号Ｖｓｈが立ち下がる際には、信号ＨＶＯＮ、ＨＶＯＦＦの入力を受け付けず、駆動信号ＨＯその状態を維持する。検知信号Ｖｓｈがローであるときは、信号ＨＶＯＮの立ち上りに同期して駆動信号ＨＯが立ち上がり、信号ＨＶＯＦＦの立ち上りに同期して駆動信号ＨＯが立ち下がる。
実施の形態８によれば、検知信号Ｖｄｅｓａｔを高電位検知信号ＨＶｄｅｓａｔとして２次側回路１１５に伝達することができる。これにより、１次側信号伝達回路１１１の動作を単純化でき、結果入力信号ＨＩＮのレベルシフト動作を単純化できるという効果もある。
実施の形態９．
図１１は、本発明の実施の形態９にかかる半導体デバイス駆動用集積回路１０１４（以下、単に集積回路１０１４とも称す）を示す回路ブロック図である。実施の形態９にかかる集積回路１０１４は、実施の形態８とは異なり、駆動信号ＨＯによるノイズフィルタ機能を２次側回路１１５側のみで実現したものである。
図１１に示すように、集積回路１０１４では、２次側回路１１５内にノイズフィルタ回路１２４ｂが設けられている。また、集積回路１０１４は、端子ＶＳ２と、この端子ＶＳ２を端子ＶＬに接続するワイヤ２１０とを備えている。端子ＶＳ２と端子ＶＬの接続方法は、集積回路外部でワイヤ２１０などにより接続してもよいが、集積回路１０１４の内部で配線してもよい。
ノイズフィルタ回路１２４ｂは、駆動信号ＨＯのオン期間（ハイ期間）には、エミッタ電極と第２高耐圧抵抗２０２とを接続することで第２電流ＩＬを電圧差判定部１２３に供給する。また、ノイズフィルタ回路１２４ｂは、駆動信号ＨＯのオフ期間（ロー期間）には、第２高耐圧抵抗２０２に定電流回路２０７を接続することで、検知信号Ｖｄｅｓａｔをローとする大きさの電流を電圧差判定部１２３に供給する。具体的には、ノイズフィルタ回路１２４ｂは、スイッチ２０８、２０９と定電流回路２０７とを備えている。スイッチ２０９は、駆動信号ＨＯがハイであるときに端子ＶＳと端子ＶＳ２を接続し、駆動信号ＨＯがローであるときに端子ＶＳと端子ＶＳ２を電気的に切断（遮断）する。スイッチ２０８は、駆動信号ＨＯがハイであるときに定電流回路２０７と端子ＶＳ２とを電気的に切断(遮断)し、駆動信号ＨＯがローであるときに定電流回路２０７と端子ＶＳ２とを接続する。スイッチ２０８がオンすると、定電流回路２０７の電流が端子ＶＳ２、ＶＬを介して高耐圧抵抗部１２２に入力され、第２電流ＩＬが生成される。定電流回路２０７により第２電流ＩＬが生成されたときに電圧差判定部１２３で検知信号Ｖｄｅｓａｔがローとなるように、つまり電流ＩＵと電流ＩＬの差分が十分に小さくなるように、定電流回路２０７の電流値が予め設定される。
駆動信号ＨＯがハイであるときは、端子ＶＳ２に端子ＶＳが接続されるので、端子ＶＳ２を介して端子ＶＬにエミッタ電圧が入力される。その結果、高電位側半導体スイッチング素子１０２の不飽和時には検知信号Ｖｄｅｓａｔがハイとなる。駆動信号ＨＯがローであるときには、端子ＶＳ２に定電流回路２０７が接続され、端子ＶＳ２を介して端子ＶＬに定電流が入力され、検知信号Ｖｄｅｓａｔがローとされる。上記の回路動作により、駆動信号ＨＯがローであるときに誤って不飽和電圧が検知されることを抑制することができる。
実施の形態９によれば、駆動信号ＨＯを２次側から１次側へ逆レベルシフトしなくともよく、不飽和電圧検知信号Ｖｄｅｓａｔを１次側から２次側へレベルシフトしなくともよい。これにより駆動信号ＨＯによるノイズフィルタに伴うレベルシフト動作を削減できるという効果もある。
実施の形態１０．
図１２は、本発明の実施の形態１０にかかる半導体デバイス駆動用集積回路１０１５（以下、単に集積回路１０１５とも称す）を示す回路ブロック図である。図１３は、本発明の実施の形態１０にかかる集積回路１０１５の不飽和電圧検知回路１２１ｆを示す回路図である。実施の形態１０は、実施の形態１の回路構成に変形を施し、電圧差判定部１２３ａで検知した電圧差信号（検知信号Ｖｄｅｓａｔ）を、アナログ信号として外部に出力するものである。図１２に示す集積回路１０１５は、集積回路１０１５の外部に露出し且つアナログ電流信号Ｉｄｅｓａｔを出力するアナログ信号端子を備えている。アナログ電流信号Ｉｄｅｓａｔは、第１電流ＩＵと第２電流ＩＬの差である電流Ｉｄｉｆｆがアナログ値として集積回路１０１５の外部に出力されるものである。
図１３に示す不飽和電圧検知回路１２１ｆは、アナログ電流信号Ｉｄｅｓａｔを出力可能な電圧差判定部１２３ｆの回路構成に特徴を有している。電圧差判定部１２３ｆは、実施の形態１の電圧差判定部１２３ａ（図３参照）にＮＭＯＳＦＥＴ３２０が追加されたものである。ＮＭＯＳＦＥＴ３２０とＮＭＯＳＦＥＴ３１５は、「第９カレントミラー回路」を構成しており、ＮＭＯＳＦＥＴ３１６に流れる電流Ｉｄｉｆｆの複製電流がＮＭＯＳＦＥＴ３２０で出力される。ＮＭＯＳＦＥＴ３２０のドレインが上記アナログ信号端子に接続されており、電流差Ｉｄｉｆｆがアナログ電流信号Ｉｄｅｓａｔとして出力される。
なお、図１３では、電流差Ｉｄｉｆｆを出力する形態を示しているが、アナログ電圧信号として電圧差を出力するように変形してもよい。なお、図１２ではノイズフィルタ回路１２４が設けられているが、外部回路で短絡判定を実施するために、ノイズフィルタ回路１２４を省略することも可能である。
検知した電圧差信号をアナログ電流信号Ｉｄｅｓａｔとして外部に出力することにより、集積回路１０１５の外部にて不飽和電圧判定の基準を設定でき、不飽和電圧検知時の制御内容を任意に設定および変更することができる。
実施の形態１１．
図１４は、本発明の実施の形態１１にかかる半導体デバイス駆動用集積回路１０１６（以下、単に集積回路１０１６とも称す）を示す回路ブロック図である。短絡防止のため２つの半導体スイッチング素子１０２、１０３は同時にオンされることはないので、低電位側半導体スイッチング素子１０３がオンであるときには、本来、高電位側半導体スイッチング素子１０２はオフのはずである。そこで実施の形態１１では、実施の形態１のインバータ装置９００および集積回路１０１を基本構成としつつ低電位側入力信号ＬＩＮまたは低電位側駆動信号ＬＯを集積回路１０１のノイズフィルタ回路１２４に入力することにより、不飽和電圧の誤検知を抑制する。
図１４の集積回路１０１６では、低電位側入力信号ＬＩＮが、インバータ４０８を介してノイズフィルタ回路１２４に入力されている。これは、図１の集積回路１０１でノイズフィルタ回路１２４に高電位側入力信号ＨＩＮが入力されるのと異なっている。ノイズフィルタ回路１２４により、低電位側入力信号ＬＩＮがローでありかつ検知信号Ｖｄｅｓａｔがハイである時に検知信号Ｖｓｈがハイとなる。つまり、ノイズフィルタ回路１２４は、低電位側入力信号ＬＩＮのオフ期間（ロー期間）に検知信号Ｖｄｅｓａｔを通過させ、低電位側入力信号ＬＩＮのオン期間（ハイ期間）に検知信号Ｖｄｅｓａｔをせき止めるように、検知信号Ｖｄｅｓａｔをフィルタリングする。
低電位側入力信号ＬＩＮの代わりに、低電位側駆動信号ＬＯをノイズフィルタ回路１２４に入力しても良い。この場合には、ノイズフィルタ回路１２４は、低電位側駆動信号ＬＯのオフ期間（ロー期間）に検知信号Ｖｄｅｓａｔを通過させ、低電位側駆動信号ＬＯのオン期間（ハイ期間）に検知信号Ｖｄｅｓａｔをせき止めるように、検知信号Ｖｄｅｓａｔをフィルタリングする。低電位側駆動信号ＬＯをノイズフィルタ回路１２４に入力すれば、駆動信号ＬＯが入力信号ＬＩＮと異なる動作をしている場合でも、誤検知を抑制可能である。
以上説明したように、実施の形態１１では、低電位側駆動信号ＬＩＮまたは低電位側入力信号ＬＯがローであるときのみ、検知信号Ｖｄｅｓａｔのハイが検知信号Ｖｓｈに伝達される。これにより、低電位側半導体スイッチング素子１０３がオンであるときに、オフ状態の高電位側半導体スイッチング素子１０２でコレクタ・エミッタ間電圧が拡大していても、過電流による不飽和電圧が発生していると誤検知されないようにすることができる。
実施の形態１２．
図２１は、本発明の実施の形態１２にかかるインバータ装置９０１を示す回路図である。実施の形態１２にかかるインバータ装置９０１は、インバータ装置９００と同様の回路構成を基本構成としつつ、短絡発生時におけるスイッチングのオフ制御に改善が施されたものである。具体的には、短絡に伴って過電流が発生することで検知信号Ｖｄｅｓａｔが発せられた場合に、その後、互いにタイミングをずらして高電位側半導体スイッチング素子１０２のオフと低電位側半導体スイッチング素子１０３のオフとを行うように、ＨＶＩＣ６００およびＬＶＩＣ７００が構築されている。
仮に、実施の形態１のインバータ装置９００において高電位側半導体スイッチング素子１０２と低電位側半導体スイッチング素子１０３がともにオン状態で短絡している場合に、高電位側半導体スイッチング素子１０２と低電位側半導体スイッチング素子１０３を同時にオフ動作させると、ｄｉ／ｄｔが大きくなり、サージにより集積回路やスイッチング素子が破壊し得る。そこで、実施の形態１２では、不飽和電圧検知後に、高電位側半導体スイッチング素子１０２と低電位側半導体スイッチング素子１０３とで優先順位をもってオフ動作させることで、オフ動作時のｄｉ／ｄｔを緩和するようにしている。具体的には、高電位側半導体スイッチング素子１０２および低電位側半導体スイッチング素子１０３のうち、後からターンオンした素子の方がゲート電圧が低くオフ動作時のｄｉ／ｄｔが小さい為、後からターンオンした素子を先行してオフ動作させるのが好ましい。
不飽和電圧検知後に、２つの半導体スイッチング素子１０２、１０３をそれぞれオフ動作させるタイミングの差は、様々な方法で作りだすことができる。図２１では一例として、駆動モジュール８００を変形した駆動モジュール８０１を設けており、この駆動モジュール８０１では不飽和電圧検知後のオフ動作のトリガとなるエラー信号ＦＯを遅延回路６１０で遅延させつつＬＶＩＣ６００に伝達することで、上記タイミング差を作りだしている。図２１の例では高電位側半導体スイッチング素子１０２が先にオフする場合を例示しているが、この回路は一例であり、低電位側半導体スイッチング素子１０３が先にオフするようにしてもよく、高電位側半導体スイッチング素子１０２と低電位側半導体スイッチング素子１０３のうち後からターンオンした素子がどちらであるかを検出して、後からターンオンした素子を先行してオフ動作させるようにしてもよい。他にも、１つ目のオフ動作からＶＳ電位をモニタして、ＶＳ電位が所定の電圧まで変化した後に２つ目のオフ動作を行うようにして、上記タイミング差を作りだしてもよい。このような動作を実現するために、ＨＶＩＣ６００とＬＶＩＣ７００との間でオフ動作のタイミングを認識するためのタイミング信号を授受してもよく、エラー信号ＦＯあるいは検知信号Ｖｄｅｓａｔ自体をＬＶＩＣ７００に伝達することができる。
なお、実施の形態５にかかる不飽和電圧検知回路１２１ｄを用いて、上記の実施の形態にかかる半導体デバイス駆動用集積回路およびインバータ装置を構成することもできる。図１６〜図２０は、本発明の実施の形態５にかかる不飽和電圧検知回路１２１ｄを適用した半導体デバイス駆動用集積回路の一例を示す回路図である。図１６は、図１の集積回路１０１に不飽和電圧検知回路１２１ｄを適用したものであり、図１７は、図９の集積回路１０１２に不飽和電圧検知回路１２１ｄを適用したものであり、図１８は、図１０の集積回路１０１３に不飽和電圧検知回路１２１ｄを適用したものであり、図１９は、図１１の集積回路１０１４に不飽和電圧検知回路１２１ｄを適用したものであり、図２０は、図１４の集積回路１０１６に不飽和電圧検知回路１２１ｄを適用したものである。各図において端子ＶＵが省略されている。なお、図示しないが、図１５に示したエラー信号端子ＦＯを図１６に記載した集積回路１０１に適用してもよい。
１０１〜１０１６ 半導体デバイス駆動用集積回路（集積回路）、１０２ 高電位側半導体スイッチング素子、１０３ 低電位側半導体スイッチング素子、１１０ レベルシフト部、１１１ １次側信号伝達回路、１１２ １次側回路、１１３ レベルシフト主回路、１１４ ２次側信号伝達回路、１１５ ２次側回路、１１８ 第２レベルシフト主回路、１２１〜１２１ｆ 不飽和電圧検知回路、１２２〜１２２ｂ 高耐圧抵抗部、１２３〜１２３ｆ 電圧差判定部、１２４〜１２４ｂ ノイズフィルタ回路、１２５ 狭幅フィルタ回路、１２６ｂ、１２６ｄ 判定制限部、１１６ 逆レベルシフト主回路、１１７ 逆レベルシフト駆動回路、２０１ 第１高耐圧抵抗、２０２ 第２高耐圧抵抗、２０３〜２０７ 定電流回路、２０８、２０９ スイッチ、２１０ ワイヤ、４０１、４０３〜４０８ インバータ、４０２ ＡＮＤ回路、６００ 高電位側駆動回路（ＨＶＩＣ）、６１０ 遅延回路、７００ 低電位側駆動回路（ＬＶＩＣ）、８００、８０１ 駆動モジュール、９００ インバータ装置、ＦＯ エラー信号端子、ＧＮＤ 第１基準電位、ＶＳ 第２基準電位、ＨＧＮＤ 第３基準電位、ＨＩＮ 入力信号（高電位側入力信号）、ＬＩＮ 入力信号(低電位側入力信号)、ＨＯ 駆動信号（高電位側駆動信号）、ＬＯ 駆動信号（低電位側駆動信号）、ＨＶｄｅｓａｔ 高電位検知信号、Ｉｄｅｓａｔ アナログ電流信号、Ｉｄｉｆｆ 電流（電流差）、ＶＣＣ 第１電源電圧、ＶＢ 第２電源電圧、ＨＶＣＣ 第３電源電圧、Ｖｄｅｓａｔ、Ｖｓｈ 検知信号

Claims (22)

  1. 第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する制御電極とを備える半導体スイッチング素子を駆動するための半導体デバイス駆動回路であって、
    入力信号を受ける入力端子と、
    前記入力信号の電圧レベルをシフトして、前記制御電極に与えるべき駆動信号を出力するレベルシフト部と、
    前記第１電極に印加される第１電圧から第１電流を生成する第１抵抗と、
    前記第２電極に印加される第２電圧から第２電流を生成する第２抵抗と、
    前記第１電流と前記第２電流との差が予め定めた不飽和判定値以上となったときに検知信号を発する判定部と、
    を備え、
    前記レベルシフト部、前記第１抵抗、前記第２抵抗および前記判定部が、１つの集積回路チップに設けられた半導体デバイス駆動回路。
  2. 前記判定部と接続して、前記差の値が前記不飽和判定値よりも予め大きく定められた上限値以下であるときに前記検知信号を通過させ、前記差が前記上限値を上回るときには前記検知信号をせき止めるように、前記検知信号を選択的に伝達する判定制限部を、
    さらに備える請求項１に記載の半導体デバイス駆動回路。
  3. 前記第１電圧が大きくなるほど前記上限値を大きな値に調整する請求項２に記載の半導体デバイス駆動回路。
  4. 前記判定部と接続して、前記第２電圧が予め定められたオフ相当値より高いときに前記検知信号を通過させ、前記第２電圧が前記オフ相当値以下であるときには前記検知信号をせき止めるように、前記検知信号を選択的に伝達する判定制限部を、
    さらに備える請求項１に記載の半導体デバイス駆動回路。
  5. 前記入力信号は、前記半導体スイッチング素子のオンを指示するオン期間と、前記半導体スイッチング素子のオフを指示するオフ期間と、を含み、
    前記入力信号が入力され、前記入力信号の前記オン期間に前記検知信号を通過させ、前記入力信号の前記オフ期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路を備える請求項１に記載の半導体デバイス駆動回路。
  6. 前記駆動信号は、前記半導体スイッチング素子をオンするオン期間と、前記半導体スイッチング素子をオフするオフ期間と、を含み、
    前記駆動信号が入力され、前記駆動信号の前記オン期間に前記検知信号を通過させ、前記駆動信号の前記オフ期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路を備える請求項１に記載の半導体デバイス駆動回路。
  7. 前記レベルシフト部は、
    前記入力信号に従って第１電圧レベル信号を出力する１次側信号伝達回路と、
    前記第１電圧レベル信号の電圧レベルをシフトさせて第２電圧レベル信号を生成する第１レベルシフト主回路と、
    前記第２電圧レベル信号を受けて前記駆動信号を生成する２次側信号伝達回路と、
    を含み、
    前記検知信号の電圧レベルをシフトさせた高電位検知信号を生成する第２レベルシフト主回路をさらに備え、
    前記第２レベルシフト主回路でレベルシフトされた前記検知信号が前記ノイズフィルタ回路に入力され、
    前記２次側信号伝達回路は、前記ノイズフィルタ回路を通過したフィルタ後検知信号を受けたときに、前記半導体スイッチング素子がオフとなる値に前記駆動信号を設定する請求項６に記載の半導体デバイス駆動回路。
  8. 前記駆動信号は、前記半導体スイッチング素子をオンするオン期間と、前記半導体スイッチング素子をオフするオフ期間と、を含み、
    前記駆動信号が入力され、前記駆動信号の前記オン期間には前記第２電極と前記第２抵抗とを接続することで前記第２電流を前記判定部に供給し、前記駆動信号の前記オフ期間には前記第２抵抗に定電流回路を接続することで前記検知信号を発しない大きさの電流を前記判定部に供給するノイズフィルタ回路を備える請求項１に記載の半導体デバイス駆動回路。
  9. 前記半導体デバイス駆動回路の外部に露出し、前記検知信号に応答してエラー信号を出力するエラー信号端子を備える請求項１に記載の半導体デバイス駆動回路。
  10. 前記半導体デバイス駆動回路の外部に露出し、前記第１電流と前記第２電流の差をアナログ値として出力するアナログ検知信号端子を備える請求項１に記載の半導体デバイス駆動回路。
  11. 第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する制御電極とを備えた半導体スイッチング素子を駆動するための半導体デバイス駆動回路であって、
    入力信号を受ける入力端子と、
    前記入力信号の電圧レベルをシフトして、前記制御電極に与えるべき駆動信号を出力するレベルシフト部と、
    予め設定された所定電流を生成する定電流回路と、
    前記第２電極に印加される電圧から検知電流を生成する抵抗と、
    前記検知電流が前記所定電流を下回ったときに検知信号を発する判定部と、
    を備える半導体デバイス駆動回路。
  12. 前記判定部と接続して、前記第２電極に印加される電圧が予め定められたオフ相当値より高いときに前記検知信号を通過させ、前記第２電極に印加される電圧が前記オフ相当値以下であるときには前記検知信号をせき止めて、前記検知信号を選択的に伝達する判定制限部を、
    さらに備える請求項１１に記載の半導体デバイス駆動回路。
  13. 前記入力信号は、前記半導体スイッチング素子のオンを指示するオン期間と、前記半導体スイッチング素子のオフを指示するオフ期間と、を含み、
    前記入力信号が入力され、前記入力信号の前記オン期間に前記検知信号を通過させ、前記入力信号の前記オフ期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路を備える請求項１１に記載の半導体デバイス駆動回路。
  14. 前記駆動信号は、前記半導体スイッチング素子をオンするオン期間と、前記半導体スイッチング素子をオフするオフ期間と、を含み、
    前記駆動信号が入力され、前記駆動信号の前記オン期間に前記検知信号を通過させ、前記駆動信号の前記オフ期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路を備える請求項１１に記載の半導体デバイス駆動回路。
  15. 前記レベルシフト部は、
    前記入力信号に従って第１電圧レベル信号を出力する１次側信号伝達回路と、
    前記第１電圧レベル信号の電圧レベルをシフトさせて第２電圧レベル信号を生成する第１レベルシフト主回路と、
    前記第２電圧レベル信号を受けて前記駆動信号を生成する２次側信号伝達回路と、
    を含み、
    前記検知信号の電圧レベルをシフトさせた高電位検知信号を生成する第２レベルシフト主回路をさらに備え、
    前記第２レベルシフト主回路でレベルシフトされた前記検知信号が前記ノイズフィルタ回路に入力され、
    前記２次側信号伝達回路は、前記ノイズフィルタ回路を通過したフィルタ後検知信号を受けたときに、前記半導体スイッチング素子がオフとなる値に前記駆動信号を設定する請求項１４に記載の半導体デバイス駆動回路。
  16. 前記駆動信号は、前記半導体スイッチング素子をオンするオン期間と、前記半導体スイッチング素子をオフするオフ期間と、を含み、
    前記駆動信号が入力され、前記駆動信号の前記オン期間には前記第２電極と前記抵抗とを接続することで前記検知電流を前記判定部に供給し、前記駆動信号の前記オフ期間には前記抵抗に定電流回路を接続することで前記検知信号を発しない大きさの電流を前記判定部に供給するノイズフィルタ回路を備える請求項１１に記載の半導体デバイス駆動回路。
  17. 前記半導体デバイス駆動回路の外部に露出し、前記検知信号に応答してエラー信号を出力するエラー信号端子を備える請求項１１に記載の半導体デバイス駆動回路。
  18. 第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する第１制御電極とを備える高電位側半導体スイッチング素子と、
    前記第２電極に接続された第３電極と、第４電極と、前記第３電極および第４電極の電気的接続を制御する第２制御電極とを備える低電位側半導体スイッチング素子と、
    前記高電位側半導体スイッチング素子を駆動する第１半導体デバイス駆動回路と、
    前記低電位側半導体スイッチング素子を駆動する第２半導体デバイス駆動回路と、
    を備え、
    前記第１半導体デバイス駆動回路は、
    入力信号を受ける入力端子と、
    前記入力信号の電圧レベルをシフトして、前記第１制御電極に与える駆動信号を出力するレベルシフト部と、
    前記第１電極に印加される第１電圧から第１電流を生成する第１抵抗と、
    前記第２電極に印加される第２電流を生成する第２抵抗と、
    前記第１電流と前記第２電流との差が予め定めた不飽和判定値以上となったときに検知信号を発する判定部と、
    を備え、
    前記レベルシフト部、前記第１抵抗、前記第２抵抗および前記判定部が、１つの集積回路チップに内蔵されたインバータ装置。
  19. 第１電極と、第２電極と、前記第１電極および第２電極の電気的接続を制御する第１制御電極とを備える高電位側半導体スイッチング素子と、
    前記第２電極に接続された第３電極と、第４電極と、前記第３電極および第４電極の電気的接続を制御する第２制御電極とを備える低電位側半導体スイッチング素子と、
    前記高電位側半導体スイッチング素子を駆動する第１半導体デバイス駆動回路と、
    前記低電位側半導体スイッチング素子を駆動する第２半導体デバイス駆動回路と、
    を備え、
    前記第１半導体デバイス駆動回路は、
    入力信号を受ける入力端子と、
    前記入力信号の電圧レベルをシフトして、前記第１制御電極に与える駆動信号を出力するレベルシフト部と、
    予め設定された所定電流を生成する定電流回路と、
    前記第２電極に印加される電圧から検知電流を生成する抵抗と、
    前記検知電流が前記所定電流を下回ったときに検知信号を発する判定部と、
    を備えるインバータ装置。
  20. 前記第２半導体デバイス駆動回路の入力端子に、低電位側入力信号が入力され、
    前記低電位側入力信号は、前記低電位側半導体スイッチング素子のオンを指示するオン期間と、前記低電位側半導体スイッチング素子のオフを指示するオフ期間と、を含み、
    前記低電位側入力信号が入力され、前記低電位側入力信号の前記オフ期間に前記検知信号を通過させ、前記低電位側入力信号の前記オン期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路をさらに備える請求項１８または１９に記載のインバータ装置。
  21. 前記第２制御電極に、低電位側駆動信号が入力され、
    前記低電位側駆動信号は、前記低電位側半導体スイッチング素子をオンするオン期間と、前記低電位側半導体スイッチング素子をオフするオフ期間と、を含み、
    前記低電位側駆動信号が入力され、前記低電位側駆動信号の前記オフ期間に前記検知信号を通過させ、前記低電位側駆動信号の前記オン期間に前記検知信号をせき止めるように、前記検知信号をフィルタリングするノイズフィルタ回路をさらに備える請求項１８または１９に記載のインバータ装置。
  22. 前記第１半導体デバイス駆動回路および前記第２半導体デバイス駆動回路は、前記検知信号が発せられた後に、互いにタイミングをずらして前記高電位側半導体スイッチング素子のオフと前記低電位側半導体スイッチング素子のオフとを行う請求項１８または１９に記載のインバータ装置。
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