JPWO2017038582A1 - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Abstract
半導体素子収納用パッケージにおいて周壁体は、第１壁体と、第２壁体と、第３壁体と、第４壁体とから成る。第１壁体は、第１嵌合部、第２嵌合部および貫通開口が設けられている。第２壁体は、該第１壁体に対向する。第３壁体は、第１壁体および第２壁体に隣接する。第３壁体は、第３端部に第１嵌合部と嵌合する第３嵌合部が設けられ、第４端部が第２壁体に一体的に連なり、第４壁体は、第５端部に第２嵌合部と嵌合する第４嵌合部が設けられ、第６端部が第２壁体に一体的に連なる。
Description
本発明は、半導体素子を収納する半導体素子収納用パッケージおよびこれを備えた半導体装置に関する。
発光素子、受光素子などの光半導体素子や信号処理用演算素子などの半導体素子は、半導体素子を保護するとともに、半導体素子と外部の配線とを接続するために半導体素子収納用パッケージに収納される。半導体素子収納用パッケージとしては、たとえば、複数の矩形板状の壁体が互いに嵌合されて枠状を成す周壁体によって構成されたものがある（国際公開第２０１４／０６９４３２号参照）。国際公開第２０１４／０６９４３２号に開示の半導体素子収納用パッケージでは、壁体に反りや変形が生じる場合がある。この場合には、複数の壁体を互いに嵌合させ、その嵌合部をろう材などの接合材によって接合して周壁体を形成する際に、各壁体に位置ずれが生じるおそれがある。
本発明の一態様の半導体素子収納用パッケージは、基体と、周壁体とを含んでいる。前記基体は、半導体素子が載置される載置領域を含む第１面を有する板状である。前記周壁体は、前記載置領域を囲むように前記基体の前記第１面に設けられて枠状を成す。また、前記周壁体は、第１壁体と、第２壁体と、第３壁体と、第４壁体と、から成る。前記第１壁体は、前記第１面に垂直に立設された矩形板状であって、前記第１面に平行な方向の第１端部に第１嵌合部が設けられ、かつ第２端部に第２嵌合部が設けられるとともに、前記第１嵌合部と前記第２嵌合部との間に厚み方向に貫通した貫通開口が設けられている。前記第２壁体は、前記第１壁体に対向する矩形板状である。前記第３壁体は、前記第１面に垂直に立設された、前記第１壁体および前記第２壁体に隣接する矩形板状であって、前記第１面に平行な方向の第３端部に前記第１嵌合部と嵌合する第３嵌合部が設けられ、第４端部が前記第２壁体に一体的に連なる。前記第４壁体は、前記第１面に垂直に立設された、前記第１壁体および前記第２壁体に隣接する矩形板状であって、前記第１面に平行な方向の第５端部に前記第２嵌合部と嵌合する第４嵌合部が設けられ、第６端部が前記第２壁体に一体的に連なる。
また本発明の一態様の半導体装置は、前記半導体収納用パッケージと、前記基体における前記第１面の載置領域に載置された半導体素子と、を含む。
以下、本発明を添付の図面を参照して詳細に説明する。図１は本発明の第１実施形態である半導体素子収納用パッケージ２を備えた半導体装置１の構成を示す分解斜視図であり、図２は半導体装置１において、半導体素子３が半導体素子収納用パッケージ２に収納された状態を示す分解斜視図である。図３は半導体素子収納用パッケージ２の構成を示す斜視図であり、図４は半導体素子収納用パッケージ２の構成を示す分解斜視図である。また、図５は半導体素子収納用パッケージ２を基体２１の第１面２１ａに垂直な上方側から見た平面図であり、図６は半導体素子収納用パッケージ２を第１壁体２２１に垂直な正面側から見た正面図であり、図７は半導体素子収納用パッケージ２を第３壁体２２３に垂直な側方側から見た側面図である。また、図８は図５に示す半導体素子収納用パッケージ２を切断面線Ａ−Ａで切断した断面図であり、図９は半導体素子収納用パッケージ２の第１壁体２２１の近傍を拡大して示す斜視図である。
半導体装置１は、半導体素子収納用パッケージ２と、該半導体素子収納用パッケージ２に収納される半導体素子３と、蓋体５とを含んで構成される。半導体素子収納用パッケージ２は、半導体素子３を収納するためのパッケージであり、図３〜図９に示すように、基体２１と、周壁体２２と、端子部材２３とを含んで構成される。
基体２１は、板状に形成されており、半導体素子３が素子載置用基台４を介して載置される載置領域Ｒを含む第１面２１ａを有する。基体２１は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。基体２１の熱伝導率は、たとえば、７Ｗ／（ｍ・Ｋ）〜３９８Ｗ／（ｍ・Ｋ）に設定される。基体２１のヤング率は、たとえば、１１０ＧＰａ〜３４５ＧＰａに設定される。基体２１の熱膨張係数は、たとえば、４×１０−６／℃〜２２×１０−６／℃に設定される。
本実施形態では、基体２１は矩形板状に形成されており、基体２１の大きさは、たとえば、長辺の長さが１０ｍｍ〜５０ｍｍに設定され、短辺の長さが５ｍｍ〜２０ｍｍに設定され、厚みが０．２ｍｍ〜５ｍｍに設定される。
また、基体２１は、溶融した金属材料、合金材料または複合材料を型枠に鋳込んで固化させたインゴットを、従来周知の圧延加工または打ち抜き加工などの金属加工によって作製することができる。
また、基体２１の酸化腐食を抑制するために、電気めっき法または無電解めっき法によって、基体２１の外表面に、ニッケルまたは金などの金属層を形成しておいてもよい。
周壁体２２は、半導体素子３が素子載置用基台４を介して載置される載置領域Ｒを囲むように、矩形板状の基体２１の外周縁に沿って基体２１の第１面２１ａに設けられて枠状を成す、上端が開口した部材である。周壁体２２は、ろう材などの接合材を介して基体２１の第１面２１ａに接合される。なお、ろう材は、たとえば、銀、銅、金、亜鉛、アルミニウムまたはマグネシウムなどから成り、ニッケル、カドミウムまたはリンなどの添加物を含有させたものであってもよい。
周壁体２２は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。周壁体２２の熱伝導率は、たとえば、７Ｗ／（ｍ・Ｋ）〜３９８Ｗ／（ｍ・Ｋ）に設定される。周壁体２２のヤング率は、たとえば、１１０ＧＰａ〜３４５ＧＰａに設定される。周壁体２２の熱膨張係数は、たとえば、４×１０−６／℃〜２２×１０− ６／℃に設定される。
周壁体２２は、基体２１の第１面２１ａに垂直な上方側から見たときの形状が矩形環状である。その外形の大きさは、たとえば、長辺の長さが１０ｍｍ〜５０ｍｍに設定され、短辺の長さが５ｍｍ〜２０ｍｍに設定される。また、基体２１の第１面２１ａに垂直な上方側から見たときの、周壁体２２の内周縁から外周縁までの長さ（厚み）は、たとえば、０．５ｍｍ〜３ｍｍに設定される。さらに、周壁体２２の上端から下端までの長さ（高さ）は、たとえば、５ｍｍ〜２０ｍｍに設定される。
周壁体２２は、第１壁体２２１と、第２壁体２２２と、第３壁体２２３と、第４壁体２２４と、から成る。第１壁体２２１は、矩形板状の基体２１の一方の短辺に沿って第１面２１ａに垂直に立設された矩形板状である。第２壁体２２２は、基体２１の他方の短辺に沿って第１壁体２２１に対向する矩形板状である。第３壁体２２３は、基体２１の一方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１および第２壁体２２２に隣接する矩形板状である。第４壁体２２４は、基体２１の他方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１および第２壁体２２２に隣接する矩形板状である。
第１壁体２２１は、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１面２１ａに立設されている。また、第１面２１ａに平行な方向の第１端部２２１ａの中央に第１嵌合部２２１ｃが設けられ、かつ第２端部２２１ｂの中央に第２嵌合部２２１ｄが設けられる。そして、第１嵌合部２２１ｃと第２嵌合部２２１ｄとの間に厚み方向に貫通した貫通開口２２１ｅが設けられている。
本実施形態では、第１壁体２２１の第１嵌合部２２１ｃおよび第２嵌合部２２１ｄは、それぞれ、貫通開口２２１ｅから離反する方向に突出した凸状を成す。第１壁体２２１において、第１嵌合部２２１ｃと第２嵌合部２２１ｄとは同じ形状であり、第１壁体２２１に垂直な方向から見たときの形状が、矩形状である。第１壁体２２１に垂直な方向から見たときの、第１嵌合部２２１ｃの第１端部２２１ａに沿った長さ、および、第２嵌合部２２１ｄの第２端部２２１ｂに沿った長さは、たとえば、０．５ｍｍ〜５ｍｍに設定され、第１嵌合部２２１ｃおよび第２嵌合部２２１ｄの突出長さは、たとえば、０．５ｍｍ〜３ｍｍに設定される。
また、本実施形態では、第１壁体２２１の貫通開口２２１ｅは円形状であり、その直径は、たとえば、１ｍｍ〜１０ｍｍに設定される。また、図６に示すように、第１壁体２２１に垂直な方向から見たときに、貫通開口２２１ｅの中心２２１ｆは、第１嵌合部２２１ｃの、第１端部２２１ａに沿った上端点および下端点と、第２嵌合部２２１ｄの、第２端部２２１ｂに沿った上端点および下端点とを頂点とする仮想矩形２２１ｊの領域内に位置する。
図６に示すように、本実施形態では、第１壁体２２１に垂直な方向から見たときに、貫通開口２２１ｅの中心２２１ｆは、第１壁体２２１の仮想的な外接矩形２２１ｇの２つの対角線２２１ｈの交点２２１ｉに対して、基体２１の第１面２１ａに平行な方向に関して同じ位置である。また、第１面２１ａに垂直な方向に関して同じ位置または４ｍｍ程度上方側、または下方側にずれた位置である。
第２壁体２２２は、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１に対向して設けられる。本実施形態では、第２壁体２２２の、基体２１の第１面２１ａに平行な方向の両端部および下端部は、端子嵌合用切欠き部２２ｂを形成するために、厚み方向に貫通して切り欠かれている。
第３壁体２２３は、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１および第２壁体２２２に隣接して第１面２１ａに立設されている。また、第１面２１ａに平行な方向の第３端部２２３ａの中央に第１壁体２２１の第１嵌合部２２１ｃと嵌合する第３嵌合部２２３ｃが設けられ、第４端部２２３ｂが第２壁体２２２に一体的に連なる。なお、第３壁体２２３の第４端部２２３ｂは、端子嵌合用切欠き部２２ｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
これにより、半導体素子収納用パッケージ２の組立工程、半導体装置１の環境試験または半導体装置１の作動時において、基体２１、周壁体２２および端子部材２３が加熱、冷却されて熱膨張、熱収縮する際に熱応力が生じる。この熱膨張係数差に起因した熱応力が、第４端部２２３ｂと第２壁体２２２とが一体的に連なる部位において吸収、緩和される。その結果、端子部材２３にクラックや割れ等の破損が生じることを抑制することができる。
本実施形態では、第３壁体２２３の第３嵌合部２２３ｃは、第１壁体２２１における凸状の第１嵌合部２２１ｃと嵌合可能な凹状に形成されている。第３壁体２２３に垂直な方向から見たときの、第３嵌合部２２３ｃの第３端部２２３ａに沿った長さは、たとえば、０．５ｍｍ〜５ｍｍに設定され、第３嵌合部２２３ｃの凹み長さ（凹状の第３嵌合部２２３ｃの開口縁端から底面までの長さ）は、たとえば、０．５ｍｍ〜３ｍｍに設定される。
第１壁体２２１の第１嵌合部２２１ｃと第３壁体２２３の第３嵌合部２２３ｃとの嵌合構造において、第１嵌合部２２１ｃが第１壁体２２１の第１端部２２１ａの中央に設けられる。また、第３嵌合部２２３ｃが第３壁体２２３の第３端部２２３ａの中央に設けられる。このことによって、第１嵌合部２２１ｃと第３嵌合部２２３ｃとの嵌合強度を良好に維持することができる。
仮に、第１嵌合部２２１ｃが第１壁体２２１の第１端部２２１ａの中央からずれた上端または下端に設けられ、第３嵌合部２２３ｃが第３壁体２２３の第３端部２２３ａの中央からずれた上端または下端に設けられるとする。この場合には、周壁体２２に外部からの力や熱応力が加わると、第１嵌合部２２１ｃの第３嵌合部２２３ｃに対する嵌まり方に偏りが発生するため、第１嵌合部２２１ｃが第３嵌合部２２３ｃから外れやすい。
そこで、第１嵌合部２２１ｃが第１壁体２２１の第１端部２２１ａの中央に設けられ、第３嵌合部２２３ｃが第３壁体２２３の第３端部２２３ａの中央に設けられる。このことによって、第１嵌合部２２１ｃが第３嵌合部２２３ｃから外れることが抑制され、第１嵌合部２２１ｃと第３嵌合部２２３ｃとの嵌合強度を良好に維持することができる。
さらに、第１壁体２２１と第３壁体２２３との接合部において生じる熱応力が、第１嵌合部２２１ｃと第３嵌合部２２３ｃの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。
第４壁体２２４は、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１および第２壁体２２２に隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第５端部２２４ａの中央に第１壁体２２１の第２嵌合部２２１ｄと嵌合する第４嵌合部２２４ｃが設けられ、第６端部２２４ｂが第２壁体２２２に一体的に連なる。なお、第４壁体２２４の第６端部２２４ｂは、端子嵌合用切欠き部２２ｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
これにより、半導体素子収納用パッケージ２の組立工程、半導体装置１の環境試験または半導体装置１の作動時において、基体２１、周壁体２２および端子部材２３が加熱、冷却されて熱膨張、熱収縮する際に熱応力が生じる。この熱膨張係数差に起因した熱応力が、第６端部２２４ｂと第２壁体２２２とが一体的に連なる部位において吸収、緩和される。その結果、端子部材２３にクラックや割れ等の破損が生じることを抑制することができる。
本実施形態では、第４壁体２２４の第４嵌合部２２４ｃは、第１壁体２２１における凸状の第２嵌合部２２１ｄと嵌合可能な凹状に形成されている。第４壁体２２４に垂直な方向から見たときの、第４嵌合部２２４ｃの第５端部２２４ａに沿った長さは、たとえば、０．５ｍｍ〜５ｍｍに設定され、第４嵌合部２２４ｃの凹み長さ（凹状の第４嵌合部２２４ｃの開口縁端から底面までの長さ）は、たとえば、０．５ｍｍ〜３ｍｍに設定される。
第１壁体２２１の第２嵌合部２２１ｄと第４壁体２２４の第４嵌合部２２４ｃとの嵌合構造において、第２嵌合部２２１ｄが第１壁体２２１の第２端部２２１ｂの中央に設けられる。また、第４嵌合部２２４ｃが第４壁体２２４の第５端部２２４ａの中央に設けられる。このことによって、第２嵌合部２２１ｄと第４嵌合部２２４ｃとの嵌合強度を良好に維持することができる。
仮に、第２嵌合部２２１ｄが第１壁体２２１の第２端部２２１ｂの中央からずれた上端または下端に設けられ、第４嵌合部２２４ｃが第４壁体２２４の第５端部２２４ａの中央からずれた上端または下端に設けられたとする。この場合には、周壁体２２に外部からの力や熱応力が加わると、第２嵌合部２２１ｄの第４嵌合部２２４ｃに対する嵌まり方に偏りが発生するため、第２嵌合部２２１ｄが第４嵌合部２２４ｃから外れやすい。
そこで、第２嵌合部２２１ｄが第１壁体２２１の第２端部２２１ｂの中央に設けられ、第４嵌合部２２４ｃが第４壁体２２４の第５端部２２４ａの中央に設けられる。このことによって、第２嵌合部２２１ｄが第４嵌合部２２４ｃから外れることが抑制され、第２嵌合部２２１ｄと第４嵌合部２２４ｃとの嵌合強度を良好に維持することができる。
さらに、第１壁体２２１と第４壁体２２４との接合部において生じる熱応力が、第１嵌合部２２１ｃと第４嵌合部２２４ｃの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。
また、第３壁体２２３は、第３嵌合部２２３ｃの、第３端部２２３ａに沿った上端点から第３壁体２２３の上面までの長さと、第３嵌合部２２３ｃの、第３端部２２３ａに沿った下端点から第３壁体２２３の下面までの長さとが同じであってもよい。また、第３壁体２２３に垂直な方向から見たときの、第３嵌合部２２３ｃの第３端部２２３ａに沿った長さと、第１壁体２２１に垂直な方向から見たときの、第１端部２２１ａに沿った長さが同じであってもよい。その結果、第１壁体２２１と第３壁体２２３との接合部において生じる熱応力が、第１嵌合部２２１ｃと第３嵌合部２２３ｃの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。
また、上記と同様に、第４壁体２２４は、第４嵌合部２２４ｃの、第５端部２２４ａに沿った上端点から第４壁体２２４の上面までの長さと、第４嵌合部２２４ｃの、第５端部２２４ａに沿った下端点から第４壁体２２４の下面までの長さとが同じであってもよい。また、第４壁体２２４に垂直な方向から見たときの、第４嵌合部２２４ｃの第５端部２２４ａに沿った長さと、第１壁体２２１に垂直な方向から見たときの、第１端部２２１ａに沿った長さが同じであってもよく、前述と同様の作用効果を奏することとなる。
また、周壁体２２において、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとは、第１嵌合部２２１ｃと第３嵌合部２２３ｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第１嵌合部２２１ｃと第３嵌合部２２３ｃとの間を含む、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとの間には、接合材が介在している。
また、周壁体２２において、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとは、第２嵌合部２２１ｄと第４嵌合部２２４ｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第２嵌合部２２１ｄと第４嵌合部２２４ｃとの間を含む、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとの間には、接合材が介在している。
接合材は、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとの間、および、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとの間を接合する。この接合材は、基体２１および周壁体２２のヤング率よりも小さいヤング率を有する材料により構成されるのがよい。
半導体素子収納用パッケージ２を組み立てる際に基体２１、周壁体２２および端子部材２３が加熱、冷却される。または、半導体装置１の環境試験において半導体装置１が加熱、冷却される。もしくは、半導体素子収納用パッケージ２に収納される半導体素子３から熱が発生することがある。これらの場合には、これら半導体装置１または半導体素子収納用パッケージ２が加熱、冷却される工程や、半導体素子３からの熱によって基体２１および周壁体２２が熱膨張することがある。そこで、接合材のヤング率が基体２１および周壁体２２のヤング率よりも小さいことによって、基体２１および周壁体２２の熱膨張による応力を接合材が変形することで緩和することができる。なお、接合材のヤング率は、たとえば、３０ＧＰａ〜１００ＧＰａに設定される。
また、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとの間、および、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとの間を接合する接合材は、周壁体２２の熱伝導率よりも高い熱伝導率を有する材料により構成されるのがよい。このような接合材２５として、例えば、銀ろう，リン銅ろう，黄銅ろう，アルミろう等を用いればよい。
半導体素子収納用パッケージ２に収納される半導体素子３から発生する熱は、周壁体２２の内側に籠りやすい。熱が周壁体２２の内側に籠ると半導体素子３が高温になり、半導体素子３が誤動作したり、破損したりする可能性がある。そこで、接合材の熱伝導率が周壁体２２の熱伝導率よりも高いことによって、周壁体２２の内側に籠った熱が接合材を介して外部に放散されやすくなり、周壁体２２の内側の温度を低下させることで、半導体素子３が誤動作したり、破損したりすることを抑制することができる。
さらに、半導体素子収納用パッケージ２に収納される半導体素子３から発生する熱は、基体２１から熱伝導率が周壁体２２の熱伝導率よりも高い接合材を介して、端子部材２３、第１壁体２２１、第２壁体２２２、第３壁体２２３および第４壁体２２４に伝わり、半導体装置１の外表面を介して大気中に放散される。なお、接合材の熱伝導率は、たとえば、１００Ｗ／（ｍ・Ｋ）〜４００Ｗ／（ｍ・Ｋ）に設定される。
また、第１壁体２２１の第１嵌合部２２１ｃと第３壁体２２３の第３嵌合部２２３ｃとが嵌合し、第１壁体２２１の第２嵌合部２２１ｄと第４壁体２２４の第４嵌合部２２４ｃとが嵌合した状態で、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとの間、および、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとの間に、図９に示すような段差Ｄが形成されていてもよい。すなわち、第１壁体２２１の一部が、第３壁体２２３の第３端部２２３ａおよび第４壁体２２４の第５端部２２４ａよりも外方側に突出していてもよいし、第３壁体２２３の第３端部２２３ａおよび第４壁体２２４の第５端部２２４ａよりも内方側に退避していてもよい。
このようにして、第１壁体２２１の第１端部２２１ａと第３壁体２２３の第３端部２２３ａとの間、および、第１壁体２２１の第２端部２２１ｂと第４壁体２２４の第５端部２２４ａとの間に、段差Ｄが形成されることによって、段差Ｄに沿って連続的に接合材のメニスカスが形成されるので、接合面積が増加して接合強度を向上することができる。
本実施形態の半導体素子収納用パッケージ２において、周壁体２２は、第１壁体２２１の第１嵌合部２２１ｃと第３壁体２２３の第３嵌合部２２３ｃとが嵌合している。また、第１壁体２２１の第２嵌合部２２１ｄと第４壁体２２４の第４嵌合部２２４ｃとが嵌合している。そして、第３壁体２２３および第４壁体２２４が第２壁体２２２と一体的に形成されている。このため、各壁体に反りや変形が生じることが抑制され、周壁体２２において各壁体に位置ずれが生じることが抑制される。
また、本実施形態の周壁体２２において、第１壁体２２１の第１嵌合部２２１ｃおよび第２嵌合部２２１ｄは、第１壁体２２１に垂直な方向から見たときの形状が、矩形状であるが、凸状の先端部の角部が曲線状になっていてもよい。これによって、第１嵌合部２２１ｃおよび第２嵌合部２２１ｄにおける角部での応力の集中を緩和することができる。なお、第１嵌合部２２１ｃと嵌合する第３壁体２２３の第３嵌合部２２３ｃ、および、第２嵌合部２２１ｄと嵌合する第４壁体２２４の第４嵌合部２２４ｃの形状は、第１嵌合部２２１ｃおよび第２嵌合部２２１ｄの形状に対応して形成される。たとえば、第３嵌合部２２３ｃおよび第４嵌合部２２４ｃの形状は、第１嵌合部２２１ｃおよび第２嵌合部２２１ｄの先端部の角部が曲線状である場合には、その曲線に合致した形状であればよい。
また、本実施形態の周壁体２２は、前述したように、第２壁体２２２の、基体２１の第１面２１ａに平行な方向の両端部および下端部が厚み方向に貫通して切り欠かれる。また、第３壁体２２３の第４端部２２３ｂが厚み方向に貫通して切り欠かれる。そして、第４壁体２２４の第６端部２２４ｂが厚み方向に貫通して切り欠かれる。このことによって形成された、端子嵌合用切欠き部２２ｂを有する。この端子嵌合用切欠き部２２ｂには、端子部材２３が嵌合される。
端子部材２３は、上面に信号配線導体２３ａａが形成された平坦部２３ａと、平坦部２３ａの上面に信号配線導体２３ａａを挟んで接合された立壁部２３ｂとから成る。端子部材２３は、周壁体２２の端子嵌合用切欠き部２２ｂに嵌合された状態で、基体２１と周壁体２２とに、ろう材などの接合材によって接合される。
信号配線導体２３ａａは、端子部材２３の平坦部２３ａの上面に、周壁体２２の内外を導通するように形成されている。周壁体２２の内側に位置している信号配線導体２３ａａは、半導体素子３にボンディングワイヤなどで電気的に接続される。また、周壁体２２の外側に位置している信号配線導体２３ａａは、外部リード端子またはその他の接続導体に電気的に接続される。
端子部材２３において平坦部２３ａおよび立壁部２３ｂは、たとえば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体などのセラミック材料から成る。また、信号配線導体２３ａａは、タングステン、モリブデンまたはマンガンなどから成る。なお、信号配線導体２３ａａの外表面には、電気めっき法または無電解めっき法によって、ニッケルまたは金などの金属層が形成されていてもよい。
図１および図２に示すように、本実施形態の半導体装置１において、上記のように構成される半導体素子収納用パッケージ２には、素子載置用基台４に載置された半導体素子３が収納される。また、半導体素子収納用パッケージ２における周壁体２２には、周壁体２２の上端開口２２ａを塞ぐように蓋体５が配置されている。
半導体素子３は、素子載置用基台４を介して基体２１の第１面２１ａにおける載置領域Ｒに載置される。本実施形態では、半導体素子３は、発光素子、受光素子などの光半導体素子であるが、半導体素子収納用パッケージ２に収納可能な半導体素子であれば、センサ素子や撮像素子などその他の半導体素子であってもよい。
半導体装置１を使用する場合には、周壁体２２における第１壁体２２１に設けられた貫通開口２２１ｅに光ファイバ固定部材を介して光ファイバが接続され固定される。半導体素子３が、たとえばＬＤなどの発光素子であれば、端子部材２３の信号配線導体２３ａａを介して外部から入力された電気信号に応じて発光素子から光が出射され、出射された光が光ファイバに入射する。半導体素子３が、たとえばＰＤなどの受光素子であれば、光ファイバから出射された光が受光素子に照射され、受光量に応じた電気信号が、端子部材２３の信号配線導体２３ａａを介して外部に出力される。
素子載置用基台４は、基体２１の第１面２１ａにおける載置領域Ｒに載置される。その素子載置用基台４の上面に、半導体素子３が載置される。素子載置用基台４は、たとえば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体などのセラミック材料から成る。また、素子載置用基台４は、たとえば、銅−タングステン合金、銅−モリブデン合金などの材料から成る台座に絶縁性の基板を接合して構成してもよい。素子載置用基台４は、半導体素子３を載置固定することができるものであればよく、たとえば、ペルチャ素子などの電子冷却素子であってもよい。
蓋体５は、周壁体２２の上端開口２２ａを塞ぐように、周壁体２２の上面に、ろう材などの接合材または溶接によって接合され、基体２１および周壁体２２によって囲まれた空間を封止する。蓋体５は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、あるいはこれらの金属材料を含有する合金材料から成る。
上記のように構成される半導体装置１では、各壁体に位置ずれが生じることが抑制された周壁体２２を備えた半導体素子収納用パッケージ２に、素子載置用基台４に載置された半導体素子３が収納されている。このため、半導体素子３と、周壁体２２における第１壁体２２１に設けられた貫通開口２２１ｅに固定される光ファイバとの位置ずれによって発生する光軸ずれを抑制することができ、光伝送効率を向上させることができる。
図１０は本発明の第２実施形態である半導体素子収納用パッケージ２Ａの構成を示す斜視図であり、図１１は半導体素子収納用パッケージ２Ａの構成を示す分解斜視図である。また、図１２は半導体素子収納用パッケージ２Ａを基体２１の第１面２１ａに垂直な上方側から見た平面図であり、図１３は半導体素子収納用パッケージ２Ａを第１壁体２２１Ａに垂直な正面側から見た正面図である。半導体素子収納用パッケージ２Ａは、周壁体２２Ａの構成が前述した周壁体２２と異なること以外は、半導体素子収納用パッケージ２と同様に構成される。このように本実施形態の半導体素子収納用パッケージ２Ａは、前述した第１実施形態に係る半導体素子収納用パッケージ２と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置１は、前述した半導体素子収納用パッケージ２に代えて、本実施形態の半導体素子収納用パッケージ２Ａを備えた構成とすることができる。
本実施形態の半導体素子収納用パッケージ２Ａにおいて、周壁体２２Ａは、半導体素子３が素子載置用基台４を介して載置される載置領域Ｒを囲むように、矩形板状の基体２１の外周縁に沿って基体２１の第１面２１ａに設けられて枠状を成す。また、周壁体２２Ａは、上端が開口した部材である。周壁体２２Ａは、ろう材などの接合材を介して基体２１の第１面２１ａに接合される。周壁体２２Ａは、前述した周壁体２２と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。
周壁体２２Ａは、基体２１の第１面２１ａに垂直な上方側から見たときの形状が矩形環状である。周壁体２２Ａは、第１壁体２２１Ａと、第２壁体２２２Ａと、第３壁体２２３Ａと、第４壁体２２４Ａと、から成る。第１壁体２２１Ａは、矩形板状の基体２１の一方の短辺に沿って第１面２１ａに垂直に立設された矩形板状である。第２壁体２２２Ａは、基体２１の他方の短辺に沿って第１壁体２２１Ａに対向する矩形板状である。第３壁体２２３Ａは、基体２１の一方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ａおよび第２壁体２２２Ａに隣接する矩形板状である。第４壁体２２４Ａは、基体２１の他方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ａおよび第２壁体２２２Ａに隣接する矩形板状である。
第１壁体２２１Ａは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１面２１ａに立設されている。また、第１面２１ａに平行な方向の第１端部２２１Ａａの中央に第１嵌合部２２１Ａｃが設けられ、かつ第２端部２２１Ａｂの中央に第２嵌合部２２１Ａｄが設けられる。そして、第１嵌合部２２１Ａｃと第２嵌合部２２１Ａｄとの間に厚み方向に貫通した貫通開口２２１Ａｅが設けられている。
本実施形態では、第１壁体２２１Ａの第１嵌合部２２１Ａｃは、貫通開口２２１Ａｅから離反する方向に突出した凸状を成し、第１壁体２２１Ａの第２嵌合部２２１Ａｄは、貫通開口２２１Ａｅに近接する方向に窪んだ凹状を成す。また、第１壁体２２１Ａの貫通開口２２１Ａｅは円形状である。
また、図１３に示すように、第１壁体２２１Ａに垂直な方向から見たときに、貫通開口２２１Ａｅの中心２２１Ａｆは、第１嵌合部２２１Ａｃの、第１端部２２１Ａａに沿った上端点および下端点と、第２嵌合部２２１Ａｄの、第２端部２２１Ａｂに沿った上端点および下端点とを頂点とする仮想矩形２２１Ａｊの領域内に位置する。また、図１３に示すように、本実施形態では、第１壁体２２１Ａに垂直な方向から見たときに、貫通開口２２１Ａｅの中心２２１Ａｆは、第１壁体２２１Ａの仮想的な外接矩形２２１Ａｇの２つの対角線２２１Ａｈの交点２２１Ａｉに対して、基体２１の第１面２１ａに平行な方向に関して同じ位置である。そして、第１面２１ａに垂直な方向に関して同じ位置または０．５ｍｍ程度上方側、または下方側にずれた位置である。
第２壁体２２２Ａは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ａに対向して設けられる。本実施形態では、第２壁体２２２Ａの、基体２１の第１面２１ａに平行な方向の両端部および下端部は、端子嵌合用切欠き部２２Ａｂを形成するために、厚み方向に貫通して切り欠かれている。
第３壁体２２３Ａは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ａおよび第２壁体２２２Ａに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第３端部２２３Ａａの中央に第１壁体２２１Ａの第１嵌合部２２１Ａｃと嵌合する第３嵌合部２２３Ａｃが設けられ、第４端部２２３Ａｂが第２壁体２２２Ａに一体的に連なる。なお、第３壁体２２３Ａの第４端部２２３Ａｂは、端子嵌合用切欠き部２２Ａｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第３壁体２２３Ａの第３嵌合部２２３Ａｃは、第１壁体２２１Ａにおける凸状の第１嵌合部２２１Ａｃと嵌合可能な凹状に形成されている。
第４壁体２２４Ａは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ａおよび第２壁体２２２Ａに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第５端部２２４Ａａの中央に第１壁体２２１Ａの第２嵌合部２２１Ａｄと嵌合する第４嵌合部２２４Ａｃが設けられ、第６端部２２４Ａｂが第２壁体２２２Ａに一体的に連なる。なお、第４壁体２２４Ａの第６端部２２４Ａｂは、端子嵌合用切欠き部２２Ａｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第４壁体２２４Ａの第４嵌合部２２４Ａｃは、第１壁体２２１Ａにおける凹状の第２嵌合部２２１Ａｄと嵌合可能な凸状に形成されている。
また、周壁体２２Ａにおいて、第１壁体２２１Ａの第１端部２２１Ａａと第３壁体２２３Ａの第３端部２２３Ａａとは、第１嵌合部２２１Ａｃと第３嵌合部２２３Ａｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第１嵌合部２２１Ａｃと第３嵌合部２２３Ａｃとの間を含む、第１壁体２２１Ａの第１端部２２１Ａａと第３壁体２２３Ａの第３端部２２３Ａａとの間には、接合材が介在している。また、周壁体２２Ａにおいて、第１壁体２２１Ａの第２端部２２１Ａｂと第４壁体２２４Ａの第５端部２２４Ａａとは、第２嵌合部２２１Ａｄと第４嵌合部２２４Ａｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第２嵌合部２２１Ａｄと第４嵌合部２２４Ａｃとの間を含む、第１壁体２２１Ａの第２端部２２１Ａｂと第４壁体２２４Ａの第５端部２２４Ａａとの間には、接合材が介在している。
本実施形態の半導体素子収納用パッケージ２Ａにおいて、周壁体２２Ａは、第１壁体２２１Ａの第１嵌合部２２１Ａｃと第３壁体２２３Ａの第３嵌合部２２３Ａｃとが嵌合し、第１壁体２２１Ａの第２嵌合部２２１Ａｄと第４壁体２２４Ａの第４嵌合部２２４Ａｃとが嵌合し、第３壁体２２３Ａおよび第４壁体２２４Ａが第２壁体２２２Ａと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体２２Ａにおいて各壁体に位置ずれが生じることが抑制される。
すなわち、第１面２１ａに平行で、第１壁体２２１Ａの第１端部２２１Ａａと第２端部２２１Ａｂとを結ぶ方向の位置ずれは、第１壁体２２１Ａが第３壁体２２３Ａの第３端部２２３Ａａと第４壁体２２４Ａの第４嵌合部２２４Ａｃとで左右を拘束されて抑制される。また、第１面２１ａに平行で、第１壁体２２１Ａに垂直な方向における位置ずれ（第１嵌合部２２１Ａｃと第２嵌合部２２１Ａｄとを結ぶ線を中心にした回転方向の位置ずれ）は、第４嵌合部２２４Ａｃの上下に位置する第４壁体２２４Ａの第５端部２２４Ａａで第１壁体２２１Ａの裏面が拘束されて抑制される。
図１４は本発明の第３実施形態である半導体素子収納用パッケージ２Ｂの構成を示す斜視図であり、図１５は半導体素子収納用パッケージ２Ｂを、第１壁体２２１Ｂに垂直な正面側から見た正面図である。半導体素子収納用パッケージ２Ｂは、周壁体２２Ｂの構成が前述した周壁体２２と異なること以外は、半導体素子収納用パッケージ２と同様に構成される。このように本実施形態の半導体素子収納用パッケージ２Ｂは、前述した第１実施形態に係る半導体素子収納用パッケージ２と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置１は、前述した半導体素子収納用パッケージ２に代えて、本実施形態の半導体素子収納用パッケージ２Ｂを備えた構成とすることができる。
本実施形態の半導体素子収納用パッケージ２Ｂにおいて、周壁体２２Ｂは、半導体素子３が素子載置用基台４を介して載置される載置領域Ｒを囲むように、矩形板状の基体２１の外周縁に沿って基体２１の第１面２１ａに設けられて枠状を成す、上端が開口した部材である。周壁体２２Ｂは、ろう材などの接合材を介して基体２１の第１面２１ａに接合される。
周壁体２２Ｂは、前述した周壁体２２と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。
周壁体２２Ｂは、基体２１の第１面２１ａに垂直な上方側から見たときの形状が矩形環状である。周壁体２２Ｂは、矩形板状の基体２１の一方の短辺に沿って第１面２１ａに垂直に立設された矩形板状の第１壁体２２１Ｂと、基体２１の他方の短辺に沿って第１壁体２２１Ｂに対向する矩形板状の第２壁体２２２Ｂと、基体２１の一方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ｂおよび第２壁体２２２Ｂに隣接する矩形板状の第３壁体２２３Ｂと、基体２１の他方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ｂおよび第２壁体２２２Ｂに隣接する矩形板状の第４壁体２２４Ｂと、から成る。
第１壁体２２１Ｂは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１面２１ａに立設されており、第１面２１ａに平行な方向の第１端部２２１Ｂａの中央に第１嵌合部２２１Ｂｃが設けられ、かつ第２端部２２１Ｂｂの中央に第２嵌合部２２１Ｂｄが設けられるとともに、第１嵌合部２２１Ｂｃと第２嵌合部２２１Ｂｄとの間に厚み方向に貫通した貫通開口２２１Ｂｅが設けられている。
本実施形態では、第１壁体２２１Ｂの第１嵌合部２２１Ｂｃおよび第２嵌合部２２１Ｂｄは、それぞれ、貫通開口２２１Ｂｅから離反する方向に突出した凸状を成す。第１壁体２２１Ｂにおいて、第１嵌合部２２１Ｂｃと第２嵌合部２２１Ｂｄとは同じ形状であり、第１壁体２２１Ｂに垂直な方向から見たときの形状が、矩形状である。また、第１壁体２２１Ｂの貫通開口２２１Ｂｅは円形状である。
また、図１５に示すように、第１壁体２２１Ｂに垂直な方向から見たときに、貫通開口２２１Ｂｅの中心２２１Ｂｆは、第１嵌合部２２１Ｂｃの、第１端部２２１Ｂａに沿った上端点および下端点と、第２嵌合部２２１Ｂｄの、第２端部２２１Ｂｂに沿った上端点および下端点とを頂点とする仮想矩形２２１Ｂｊの領域内に位置する。
図１５に示すように、本実施形態では、第１壁体２２１Ｂに垂直な方向から見たときに、貫通開口２２１Ｂｅの中心２２１Ｂｆは、基体２１の第１面２１ａに平行な方向に関して、第１壁体２２１Ｂの仮想的な外接矩形２２１Ｂｇの２つの対角線２２１Ｂｈの交点２２１Ｂｉよりも０．５ｍｍ程度、第１嵌合部２２１Ｂｃ側に位置しており、第１面２１ａに垂直な方向に関して同じ位置または０．５ｍｍ程度上方側または下方側にずれた位置である。
半導体素子収納用パッケージ２Ｂを組み立てる際等に第１壁体２２１Ｂの面に生じる第１壁体２２１Ｂの面に垂直な方向の変位は、第１壁体２２１Ｂの交点２２１Ｂｉの位置で最も大きくなる傾向がある。貫通開口２２１Ｂｅの中心２２１Ｂｆが交点２２１Ｂｉよりも第１嵌合部２２１Ｂｃ側に位置すると、貫通開口２２１Ｂｅの変位量を低減することができる。
第２壁体２２２Ｂは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｂに対向して設けられる。本実施形態では、第２壁体２２２Ｂの、基体２１の第１面２１ａに平行な方向の両端部および下端部は、端子嵌合用切欠き部２２Ｂｂを形成するために、厚み方向に貫通して切り欠かれている。
第３壁体２２３Ｂは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｂおよび第２壁体２２２Ｂに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第３端部２２３Ｂａの中央に第１壁体２２１Ｂの第１嵌合部２２１Ｂｃと嵌合する第３嵌合部２２３Ｂｃが設けられ、第４端部２２３Ｂｂが第２壁体２２２Ｂに一体的に連なる。なお、第３壁体２２３Ｂの第４端部２２３Ｂｂは、端子嵌合用切欠き部２２Ｂｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第３壁体２２３Ｂの第３嵌合部２２３Ｂｃは、第１壁体２２１Ｂにおける凸状の第１嵌合部２２１Ｂｃと嵌合可能な凹状に形成されている。
第４壁体２２４Ｂは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｂおよび第２壁体２２２Ｂに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第５端部２２４Ｂａの中央に第１壁体２２１Ｂの第２嵌合部２２１Ｂｄと嵌合する第４嵌合部２２４Ｂｃが設けられ、第６端部２２４Ｂｂが第２壁体２２２Ｂに一体的に連なる。なお、第４壁体２２４Ｂの第６端部２２４Ｂｂは、端子嵌合用切欠き部２２Ｂｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第４壁体２２４Ｂの第４嵌合部２２４Ｂｃは、第１壁体２２１Ｂにおける凸状の第２嵌合部２２１Ｂｄと嵌合可能な凹状に形成されている。
また、周壁体２２Ｂにおいて、第１壁体２２１Ｂの第１端部２２１Ｂａと第３壁体２２３Ｂの第３端部２２３Ｂａとは、第１嵌合部２２１Ｂｃと第３嵌合部２２３Ｂｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第１嵌合部２２１Ｂｃと第３嵌合部２２３Ｂｃとの間を含む、第１壁体２２１Ｂの第１端部２２１Ｂａと第３壁体２２３Ｂの第３端部２２３Ｂａとの間には、接合材が介在している。また、周壁体２２Ｂにおいて、第１壁体２２１Ｂの第２端部２２１Ｂｂと第４壁体２２４Ｂの第５端部２２４Ｂａとは、第２嵌合部２２１Ｂｄと第４嵌合部２２４Ｂｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第２嵌合部２２１Ｂｄと第４嵌合部２２４Ｂｃとの間を含む、第１壁体２２１Ｂの第２端部２２１Ｂｂと第４壁体２２４Ｂの第５端部２２４Ｂａとの間には、接合材が介在している。
本実施形態の半導体素子収納用パッケージ２Ｂにおいて、周壁体２２Ｂは、第１壁体２２１Ｂの第１嵌合部２２１Ｂｃと第３壁体２２３Ｂの第３嵌合部２２３Ｂｃとが嵌合し、第１壁体２２１Ｂの第２嵌合部２２１Ｂｄと第４壁体２２４Ｂの第４嵌合部２２４Ｂｃとが嵌合し、第３壁体２２３Ｂおよび第４壁体２２４Ｂが第２壁体２２２Ｂと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体２２Ｂにおいて各壁体に位置ずれが生じることが抑制される。
図１６は本発明の第４実施形態である半導体素子収納用パッケージ２Ｃの構成を示す斜視図であり、図１７は半導体素子収納用パッケージ２Ｃを、第１壁体２２１Ｃに垂直な正面側から見た正面図である。半導体素子収納用パッケージ２Ｃは、周壁体２２Ｃの構成が前述した周壁体２２と異なること以外は、半導体素子収納用パッケージ２と同様に構成される。このように本実施形態の半導体素子収納用パッケージ２Ｃは、前述した第１実施形態に係る半導体素子収納用パッケージ２と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置１は、前述した半導体素子収納用パッケージ２に代えて、本実施形態の半導体素子収納用パッケージ２Ｃを備えた構成とすることができる。
本実施形態の半導体素子収納用パッケージ２Ｃにおいて、周壁体２２Ｃは、半導体素子３が素子載置用基台４を介して載置される載置領域Ｒを囲むように、矩形板状の基体２１の外周縁に沿って基体２１の第１面２１ａに設けられて枠状を成す、上端が開口した部材である。周壁体２２Ｃは、ろう材などの接合材を介して基体２１の第１面２１ａに接合される。
周壁体２２Ｃは、前述した周壁体２２と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。
周壁体２２Ｃは、基体２１の第１面２１ａに垂直な上方側から見たときの形状が矩形環状である。周壁体２２Ｃは、矩形板状の基体２１の一方の短辺に沿って第１面２１ａに垂直に立設された矩形板状の第１壁体２２１Ｃと、基体２１の他方の短辺に沿って第１壁体２２１Ｃに対向する矩形板状の第２壁体２２２Ｃと、基体２１の一方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ｃおよび第２壁体２２２Ｃに隣接する矩形板状の第３壁体２２３Ｃと、基体２１の他方の長辺に沿って第１面２１ａに垂直に立設された、第１壁体２２１Ｃおよび第２壁体２２２Ｃに隣接する矩形板状の第４壁体２２４Ｃと、から成る。
第１壁体２２１Ｃは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１面２１ａに立設されており、第１面２１ａに平行な方向の第１端部２２１Ｃａの中央に第１嵌合部２２１Ｃｃが設けられ、かつ第２端部２２１Ｃｂの中央に第２嵌合部２２１Ｃｄが設けられるとともに、第１嵌合部２２１Ｃｃと第２嵌合部２２１Ｃｄとの間に厚み方向に貫通した貫通開口２２１Ｃｅが設けられている。
本実施形態では、第１壁体２２１Ｃの第１嵌合部２２１Ｃｃは、貫通開口２２１Ｃｅから離反する方向に突出した凸状を成し、第１壁体２２１Ｃの第２嵌合部２２１Ｃｄは、貫通開口２２１Ｃｅに近接する方向に窪んだ凹状を成す。また、第１壁体２２１Ｃの貫通開口２２１Ｃｅは円形状である。
また、図１７に示すように、第１壁体２２１Ｃに垂直な方向から見たときに、貫通開口２２１Ｃｅの中心２２１Ｃｆは、第１嵌合部２２１Ｃｃの、第１端部２２１Ｃａに沿った上端点および下端点と、第２嵌合部２２１Ｃｄの、第２端部２２１Ｃｂに沿った上端点および下端点とを頂点とする仮想矩形２２１Ｃｊの領域内に位置する。
図１７に示すように、本実施形態では、第１壁体２２１Ｃに垂直な方向から見たときに、貫通開口２２１Ｃｅの中心２２１Ｃｆは、基体２１の第１面２１ａに平行な方向に関して、第１壁体２２１Ｃの仮想的な外接矩形２２１Ｃｇの２つの対角線２２１Ｃｈの交点２２１Ｃｉよりも０．５ｍｍ程度、第１嵌合部２２１Ｃｃ側に位置しており、第１面２１ａに垂直な方向に関して同じ位置または０．５ｍｍ程度下方側にずれた位置である。
半導体素子収納用パッケージ２Ｃを組み立てる際等に第１壁体２２１Ｃの面に生じる第１壁体２２１Ｃの面に垂直な方向の変位は、第１壁体２２１Ｃの交点２２１Ｃｉの位置で最も大きくなる傾向がある。貫通開口２２１Ｃｅの中心２２１Ｃｆが交点２２１Ｃｉよりも第１嵌合部２２１Ｃｃ側に位置すると、貫通開口２２１Ｃｅの変位量を低減することができる。
また、第１嵌合部２２１Ｃｃが貫通開口２２１Ｃｅから離反する方向に突出した凸状を成していることから、貫通開口２２１Ｃｅを第１嵌合部２２１Ｃｃ側に位置させても、第１壁体２２１Ｃの第１端部２２１Ｃａ側の端面と貫通開口２２１Ｃｅとの間の距離を確保しやすい。これによって、第１壁体２２１Ｃの強度を確保しやすい。他方、第２嵌合部２２１Ｃｄは貫通開口２２１Ｃｅに近接する方向に窪んだ凹状を成しており、貫通開口２２１Ｃｅは第２嵌合部２２１Ｃｄから離反する方向にずらして設けられるので、第１壁体２２１Ｃの第２端部２２１Ｃｂ側の端面と貫通開口２２１Ｃｅとの間の距離も確保しやすい。これによって、第１壁体２２１Ｃの強度を確保しやすい。
第２壁体２２２Ｃは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｃに対向して設けられる。本実施形態では、第２壁体２２２Ｃの、基体２１の第１面２１ａに平行な方向の両端部および下端部は、端子嵌合用切欠き部２２Ｃｂを形成するために、厚み方向に貫通して切り欠かれている。
第３壁体２２３Ｃは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｃおよび第２壁体２２２Ｃに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第３端部２２３Ｃａの中央に第１壁体２２１Ｃの第１嵌合部２２１Ｃｃと嵌合する第３嵌合部２２３Ｃｃが設けられ、第４端部２２３Ｃｂが第２壁体２２２Ｃに一体的に連なる。なお、第３壁体２２３Ｃの第４端部２２３Ｃｂは、端子嵌合用切欠き部２２Ｃｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第３壁体２２３Ｃの第３嵌合部２２３Ｃｃは、第１壁体２２１Ｃにおける凸状の第１嵌合部２２１Ｃｃと嵌合可能な凹状に形成されている。
第４壁体２２４Ｃは、対向する短辺が基体２１の第１面２１ａに垂直となるように、第１壁体２２１Ｃおよび第２壁体２２２Ｃに隣接して第１面２１ａに立設されており、第１面２１ａに平行な方向の第５端部２２４Ｃａの中央に第１壁体２２１Ｃの第２嵌合部２２１Ｃｄと嵌合する第４嵌合部２２４Ｃｃが設けられ、第６端部２２４Ｃｂが第２壁体２２２Ｃに一体的に連なる。なお、第４壁体２２４Ｃの第６端部２２４Ｃｂは、端子嵌合用切欠き部２２Ｃｂを形成するために、厚み方向に貫通して一部が切り欠かれている。
本実施形態では、第４壁体２２４Ｃの第４嵌合部２２４Ｃｃは、第１壁体２２１Ｃにおける凹状の第２嵌合部２２１Ｃｄと嵌合可能な凸状に形成されている。
また、周壁体２２Ｃにおいて、第１壁体２２１Ｃの第１端部２２１Ｃａと第３壁体２２３Ｃの第３端部２２３Ｃａとは、第１嵌合部２２１Ｃｃと第３嵌合部２２３Ｃｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第１嵌合部２２１Ｃｃと第３嵌合部２２３Ｃｃとの間を含む、第１壁体２２１Ｃの第１端部２２１Ｃａと第３壁体２２３Ｃの第３端部２２３Ｃａとの間には、接合材が介在している。また、周壁体２２Ｃにおいて、第１壁体２２１Ｃの第２端部２２１Ｃｂと第４壁体２２４Ｃの第５端部２２４Ｃａとは、第２嵌合部２２１Ｃｄと第４嵌合部２２４Ｃｃとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第２嵌合部２２１Ｃｄと第４嵌合部２２４Ｃｃとの間を含む、第１壁体２２１Ｃの第２端部２２１Ｃｂと第４壁体２２４Ｃの第５端部２２４Ｃａとの間には、接合材が介在している。
本実施形態の半導体素子収納用パッケージ２Ｃにおいて、周壁体２２Ｃは、第１壁体２２１Ｃの第１嵌合部２２１Ｃｃと第３壁体２２３Ｃの第３嵌合部２２３Ｃｃとが嵌合し、第１壁体２２１Ｃの第２嵌合部２２１Ｃｄと第４壁体２２４Ｃの第４嵌合部２２４Ｃｃとが嵌合し、第３壁体２２３Ｃおよび第４壁体２２４Ｃが第２壁体２２２Ｃと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体２２Ｃにおいて各壁体に位置ずれが生じることが抑制される。すなわち、第１面２１ａに平行で、第１壁体２２１Ｃの第１端部２２１Ｃａと第２端部２２１Ｃｂとを結ぶ方向の位置ずれは、第１壁体２２１Ｃが第３壁体２２３Ｃの第３端部２２３Ｃａと第４壁体２２４Ｃとで左右を拘束されて抑制される。また、第１面２１ａに平行で、第１壁体２２１Ｃに垂直な方向における位置ずれ（第１嵌合部２２１Ｃｃと第２嵌合部２２１Ｃｄとを結ぶ線を中心にした回転方向の位置ずれ）は、第４嵌合部２２４Ｃの上下に位置する第４壁体２２４Ｃの第５端部２２４Ｃａで第１壁体２２１Ｃの裏面が拘束されて抑制される。
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を加えることは何ら差し支えない。
１ 半導体装置
２，２Ａ，２Ｂ，２Ｃ 半導体素子収納用パッケージ
３ 半導体素子
４ 素子載置用基台
５ 蓋体
２１ 基体
２１ａ 第１面
２２，２２Ａ，２２Ｂ，２２Ｃ 周壁体
２２ａ，２２Ａａ，２２Ｂａ，２２Ｃａ 上端開口
２２ｂ，２２Ａｂ，２２Ｂｂ，２２Ｃｂ 端子嵌合用切欠き部
２３ 端子部材
２３ａａ 信号配線導体
２２１，２２１Ａ，２２１Ｂ，２２１Ｃ 第１壁体
２２１ｃ，２２１Ａｃ，２２１Ｂｃ，２２１Ｃｃ 第１嵌合部
２２１ｄ，２２１Ａｄ，２２１Ｂｄ，２２１Ｃｄ 第２嵌合部
２２１ｅ，２２１Ａｅ，２２１Ｂｅ，２２１Ｃｅ 貫通開口
２２２，２２２Ａ，２２２Ｂ，２２２Ｃ 第２壁体
２２３，２２３Ａ，２２３Ｂ，２２３Ｃ 第３壁体
２２３ｃ，２２３Ａｃ，２２３Ｂｃ，２２３Ｃｃ 第３嵌合部
２２４，２２４Ａ，２２４Ｂ，２２４Ｃ 第４壁体
２２４ｃ，２２４Ａｃ，２２４Ｂｃ，２２４Ｃｃ 第４嵌合部
２，２Ａ，２Ｂ，２Ｃ 半導体素子収納用パッケージ
３ 半導体素子
４ 素子載置用基台
５ 蓋体
２１ 基体
２１ａ 第１面
２２，２２Ａ，２２Ｂ，２２Ｃ 周壁体
２２ａ，２２Ａａ，２２Ｂａ，２２Ｃａ 上端開口
２２ｂ，２２Ａｂ，２２Ｂｂ，２２Ｃｂ 端子嵌合用切欠き部
２３ 端子部材
２３ａａ 信号配線導体
２２１，２２１Ａ，２２１Ｂ，２２１Ｃ 第１壁体
２２１ｃ，２２１Ａｃ，２２１Ｂｃ，２２１Ｃｃ 第１嵌合部
２２１ｄ，２２１Ａｄ，２２１Ｂｄ，２２１Ｃｄ 第２嵌合部
２２１ｅ，２２１Ａｅ，２２１Ｂｅ，２２１Ｃｅ 貫通開口
２２２，２２２Ａ，２２２Ｂ，２２２Ｃ 第２壁体
２２３，２２３Ａ，２２３Ｂ，２２３Ｃ 第３壁体
２２３ｃ，２２３Ａｃ，２２３Ｂｃ，２２３Ｃｃ 第３嵌合部
２２４，２２４Ａ，２２４Ｂ，２２４Ｃ 第４壁体
２２４ｃ，２２４Ａｃ，２２４Ｂｃ，２２４Ｃｃ 第４嵌合部
Claims (5)
- 半導体素子が載置される載置領域を含む第１面を有する板状の基体と、
前記載置領域を囲むように前記基体の前記第１面に設けられて枠状を成す周壁体とを含み、
前記周壁体は、
前記第１面に垂直に立設された矩形板状の第１壁体であって、前記第１面に平行な方向の第１端部に第１嵌合部が設けられ、かつ第２端部に第２嵌合部が設けられるとともに、前記第１嵌合部と前記第２嵌合部との間に厚み方向に貫通した貫通開口が設けられた第１壁体と、
前記第１壁体に対向する矩形板状の第２壁体と、
前記第１面に垂直に立設された、前記第１壁体および前記第２壁体に隣接する矩形板状の第３壁体であって、前記第１面に平行な方向の第３端部に前記第１嵌合部と嵌合する第３嵌合部が設けられ、第４端部が前記第２壁体に一体的に連なる第３壁体と、
前記第１面に垂直に立設された、前記第１壁体および前記第２壁体に隣接する矩形板状の第４壁体であって、前記第１面に平行な方向の第５端部に前記第２嵌合部と嵌合する第４嵌合部が設けられ、第６端部が前記第２壁体に一体的に連なる第４壁体と、から成ることを特徴とする半導体素子収納用パッケージ。 - 前記第１嵌合部および前記第２嵌合部は、前記貫通開口から離反する方向に突出した凸状を成し、
前記第３嵌合部は、前記第１嵌合部と嵌合可能な凹状を成し、
前記第４嵌合部は、前記第２嵌合部と嵌合可能な凹状を成すことを特徴とする請求項１に記載の半導体素子収納用パッケージ。 - 前記第１嵌合部は、前記貫通開口から離反する方向に突出した凸状を成し、
前記第２嵌合部は、前記貫通開口に近接する方向に窪んだ凹状を成し、
前記第３嵌合部は、前記第１嵌合部と嵌合可能な凹状を成し、
前記第４嵌合部は、前記第２嵌合部と嵌合可能な凸状を成すことを特徴とする請求項１に記載の半導体素子収納用パッケージ。 - 前記第１壁体の前記貫通開口は円形状であり、
前記第１壁体に垂直な方向から見たときに、前記貫通開口の中心は、前記第１面に平行な方向に関して、前記第１壁体の仮想的な外接矩形の２つの対角線の交点よりも前記第１嵌合部側に位置することを特徴とする請求項２または３に記載の半導体素子収納用パッケージ。 - 請求項１〜４のいずれか１つに記載の半導体収納用パッケージと、
前記基体における前記第１面の載置領域に載置された半導体素子と、を含むことを特徴とする半導体装置。
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| JPH1117041A (ja) * | 1997-06-20 | 1999-01-22 | Sumitomo Electric Ind Ltd | 光半導体用パッケージ |
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2016
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|---|---|---|---|---|
| JPH1117041A (ja) * | 1997-06-20 | 1999-01-22 | Sumitomo Electric Ind Ltd | 光半導体用パッケージ |
| JP2005243838A (ja) * | 2004-02-25 | 2005-09-08 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
| JP2012094627A (ja) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | 素子収納用パッケージ、およびこれを備えた電子装置 |
| WO2014069432A1 (ja) * | 2012-10-30 | 2014-05-08 | 京セラ株式会社 | 素子収納用パッケージおよび実装構造体 |
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