JPWO2016152284A1 - 電子回路装置および電子回路装置の製造方法 - Google Patents

電子回路装置および電子回路装置の製造方法 Download PDF

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Abstract

電子回路装置は、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備える。論理回路素子を構成するトランジスタは基板上に設けられたゲート電極、ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有する。入力信号が印加される入力信号配線がゲート電極に接続され、基板上かつゲート絶縁層内に設けられている。出力信号が取り出される出力信号配線がソース電極またはドレイン電極に接続され、基板上かつゲート絶縁層内に設けられている。複数の論理回路素子で予め設定された処理を行う電子回路が構成されている。

Description

本発明は、半導体層を備えるトランジスタを有する電子回路装置および電子回路装置の製造方法に関し、特に、半導体層を備えるトランジスタを用いて構成された複数の論理回路のうち、一部の論理回路が正常に動作しない場合でも、正常に動作しない論理回路を外して、電子回路を構成することができる電子回路装置および電子回路装置の製造方法に関する。
各種の論理回路で構成された電子回路のうち、一部の論理回路が正常に動作しないことで、電子回路全体が機能しない場合がある。このような場合、電子回路を正常に動作させるためには、予め設計時に余分な論理回路を形成しておき、正常に動作しない部分の論理回路を接続せずに外して、電子回路を構成することが、シリコン半導体基板を用いたトランジスタの場合になされている。近年、シリコン半導体基板を用いたトランジスタ以外に、基板自体が半導体ではなく半導体層を有するトランジスタが提案されている。この中には、例えば、有機物で構成された有機半導体層を用いたトランジスタがある。
例えば、特許文献１の薄膜電子回路装置では、有機半導体を用いた薄膜トランジスタにより構成した複数の集積回路ブロックと、これらの集積回路ブロックを相互に接続するための網目状に交差したマトリックス配線を設ける。相互の集積回路ブロック間の接続は、使用現場で使用者または顧客の要望に応じて導電材料を印刷等により、マトリックス配線の各々の配線交差部に選択的に設けることにより行い回路システムを構成する。有機半導体を用いた薄膜トランジスタについても、回路システムを選択的に構成することがなされている。
特開２０１０−２５８３３号公報
特許文献１では、複数の集積回路ブロックの接続をマトリックス配線の配線を調整して行っているが、電子回路そのものの接続を変更するものではない。このため、電子回路の一部の論理回路が正常に動作しない場合に対応することができず、汎用性が高いものとは言えない。
本発明の目的は、前述の従来技術に基づく問題点を解消し、半導体層を有するトランジスタで構成された複数の論理回路のうち、一部の論理回路が正常に動作しない場合でも、正常に動作しない論理回路を外して、電子回路を構成することができる電子回路装置および電子回路装置の製造方法を提供することにある。
上述の目的を達成するために、本発明の第１の態様は、トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備える電子回路装置であって、トランジスタは、基板上に設けられたゲート電極、ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、入力信号が印加される入力信号配線がゲート電極に接続され、入力信号配線は基板上かつゲート絶縁層内に設けられ、出力信号が取り出される出力信号配線がソース電極またはドレイン電極に接続され、出力信号配線は基板上かつゲート絶縁層内に設けられており、複数の論理回路素子で、予め設定された処理を行う電子回路が構成されていることを特徴とする電子回路装置を提供するものである。
複数の論理回路素子を互いに接続するために、一の論理回路素子の入力信号配線と他の論理回路素子の出力信号配線と接続される接続配線が、少なくとも１つ絶縁層上に設けられていることが好ましい。
接続配線は、入力信号配線および出力信号配線と、絶縁層に形成された導電部材により電気的に接続されていることが好ましい。入力信号配線と出力信号配線とは互いに平行に配置され、接続配線は、入力信号配線および出力信号配線と交差して配置されていることが好ましい。半導体層は、例えば、有機半導体、または無機半導体で構成されている。トランジスタは、Ｐ型トランジスタとＮ型トランジスタを組み合わせたものであることが好ましい。また、複数の論理回路素子のうち、接続配線を用いて論理回路素子が選択的に接続されていることが好ましい。
本発明の第２の態様は、トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備え、複数の論理回路素子で予め設定された処理を行う電子回路が構成されている電子回路装置の製造方法であって、トランジスタは、基板上に設けられたゲート電極、ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、入力信号が印加される入力信号配線がゲート電極に接続され、入力信号配線は基板上かつゲート絶縁層内に設けられ、出力信号が取り出される出力信号配線がソース電極またはドレイン電極に接続され、出力信号配線は基板上かつゲート絶縁層内に設けられており、複数の論理回路素子を互いに接続するために、複数の論理回路素子を横切る接続配線が、少なくとも１つ絶縁層上に設けられており、複数の論理回路素子中から、接続する論理回路素子を選択する工程と、選択された論理回路素子の入力信号配線と接続配線との交点に接続配線および絶縁層にコンタクトホールを形成し、入力信号配線を露出させる工程と、論理回路素子の出力信号配線と接続配線との交点に接続配線および絶縁層にコンタクトホールを形成し、出力信号配線を露出させる工程と、各コンタクトホールに導電部材を充填し、入力信号配線と接続配線とを、出力信号配線と接続配線とを電気的に接続する工程とを有することを特徴とする電子回路装置の製造方法を提供するものである。
本発明の第３の態様は、トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備え、複数の論理回路素子で予め設定された処理を行う電子回路が構成されている電子回路装置の製造方法であって、トランジスタは、基板上に設けられたゲート電極、ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、入力信号が印加される入力信号配線がゲート電極に接続され、入力信号配線は基板上かつゲート絶縁層内に設けられ、出力信号が取り出される出力信号配線がソース電極またはドレイン電極に接続され、出力信号配線は基板上かつゲート絶縁層内に設けられており、複数の論理回路素子中から、接続する論理回路素子を選択する工程と、選択された論理回路素子の出力信号配線上の絶縁層にコンタクトホールを形成し、出力信号配線を露出させる工程と、選択された論理回路素子の出力信号が入力される論理回路素子の入力信号配線上の絶縁層にコンタクトホールを形成し、入力信号配線を露出させる工程と、各コンタクトホールに導電部材を充填し、かつ入力信号配線と出力信号配線とを電気的に接続する接続配線を形成する工程とを有することを特徴とする電子回路装置の製造方法を提供するものである。
入力信号配線と出力信号配線とは互いに平行に配置され、接続配線は、入力信号配線および出力信号配線と交差して配置されていることが好ましい。
接続する論理回路素子を選択する工程は、複数の論理回路素子について検査を行い、予め設定された演算ができる論理回路素子を選別し、選別された論理回路素子の中から、電子回路を構成する論理回路素子を選択する工程を含むことが好ましい。
また、半導体層は、例えば、有機半導体、または無機半導体で構成されている。トランジスタは、Ｐ型トランジスタとＮ型トランジスタを組み合わせたものであることが好ましい。
本発明の電子回路装置および本発明の電子回路装置の製造方法によれば、半導体層を有するトランジスタで構成された複数の論理回路のうち、一部の論理回路が正常に動作しない場合でも、正常に動作しない論理回路を外して、電子回路を構成することができる。
本発明の実施形態の電子回路部を備える入力処理装置を示す模式図である。 本発明の実施形態の電子回路部の論理回路構成の一例を示す模式図である。 本発明の実施形態の電子回路部の論理回路の一例を示す模式図である。 論理回路を構成する薄膜トンランジスタの一例を示す模式的断面図である。 本発明の実施形態の電子回路部の論理回路を具体的に示す模式的平面図である。 図５の論理回路のＭ１−Ｍ２−Ｍ３−Ｍ４線による断面図である。 本発明の実施形態の電子回路部での論理回路の接続方法を説明するための模式図である。 本発明の実施形態の電子回路部の製造方法を説明するためフローチャートである。 本発明の実施形態の電子回路部の製造方法を説明するための模式図である。 図９のＮ−Ｎ線による断面図である。 図９のＱ−Ｑ線による断面図である。 本発明の実施形態の電子回路部の製造方法で作製された電子回路部を示す模式的断面図である。 本発明の実施形態の電子回路部の製造方法を説明するための模式図である。 図１３のＲ−Ｒ線による断面図である。 本発明の実施形態の電子回路部の製造方法の他の例を示す模式的断面図である。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電子回路装置および電子回路装置の製造方法を詳細に説明する。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、εが数値α〜数値βとは、εの範囲は数値αと数値βを含む範囲であり、数学記号で示せばα≦ε≦βである。
図１は本発明の実施形態の電子回路部を備える入力処理装置を示す模式図であり、図２は本発明の実施形態の電子回路部の論理回路構成の一例を示す模式図である。
図１に示す入力処理装置１０は、入力部１２と電子回路部１４と出力部１６と電源部１８とを有する。なお、電子回路部１４が本発明の電子回路装置に相当する。
入力処理装置１０では、入力部１２から入力データがデータ信号として電子回路部１４に入力され、入力データのデータ信号により電子回路部１４で予め設定された処理が実行されて演算結果データが得られ、演算結果データが出力部１６に出力される。電子回路部１４は電源部１８に接続されており、電源部１８から予め設定された電圧、例えば、＋Ｖｃｃが電子回路部１４の論理回路素子２０に印加されて、論理回路素子２０が組合されて構成された電子回路部１４にて、入力データを用いて演算が実行され、演算結果データが得られる。
入力処理装置１０の電子回路部１４での処理は、特に限定されるものではなく、四則演算も含む。また、例えば、数値演算、積分、微分、データ信号の増幅、およびデータ信号の減衰等も、電子回路部１４での処理に含まれる。
図２に示す電子回路部１４には、複数の論理回路素子２０があり、複数の論理回路素子２０を互いに接続するために接続配線４０が、例えば、１つ設けられている。接続配線４０により、複数の論理回路素子２０が互いに接続されて、複数の論理回路素子２０で１つの電子回路２１が構成される。電子回路２１で、予め設定された処理がなされる。
電源部１８は、電子回路部１４の論理回路素子２０に、例えば、＋Ｖｃｃの電圧を印加することができれば、その構成は特に限定されるものではなく、電子回路で一般的に利用されているものを適宜利用可能である。また、電圧の印加方法も、電子回路部１４の構成に応じて適宜選択される。電源部１８は、論理回路素子２０毎に電圧を印加する構成でも、複数の論理回路素子２０を１グループとして、グループ毎に電圧を印加する構成でも、全ての論理回路素子２０にまとめて電圧を印加する構成でもよい。なお、電源部１８については、後述するように検査により接続しないとされた論理回路素子２０には電圧を供給しない構成とすることが好ましい。
図３は本発明の実施形態の電子回路部の論理回路の一例を示す模式図であり、図４は論理回路を構成する薄膜トンランジスタの一例を示す模式的断面図である。図５は本発明の実施形態の電子回路部の論理回路を具体的に示す模式的平面図であり、図６は図５の論理回路のＭ１−Ｍ２−Ｍ３−Ｍ４線による断面図である。
なお、図５および図６において、図３および図４に示すＰ型トランジスタ２２の構成と同一構成物には、同一符号を付してその詳細な説明は省略する。
論理回路素子２０は、入力信号に対して予め設定された演算を行い出力信号を出力するものである。図３、図５に示すように、例えば、論理回路素子２０は、入力信号Ａおよび入力信号Ｂの２入力のＮＡＮＤ回路（否定論理積回路）を構成する。
なお、論理回路素子２０において、予め設定された演算ができることを、正常に動作するとし、予め設定された演算ができないことを、正常に動作しないとする。論理回路素子２０の演算ができる、できないは、テスター等の検査装置を用いて調べることができる。
図３、図５に示す論理回路素子２０は、Ｐ型トランジスタ２２が配線２９により２つ直列に接続されており、出力信号配線２７（以下、出力配線２７という）を介して、さらに２つのＮ型トランジスタ２４が並列に接続されている。出力配線２７に出力端子２６ｃが設けられ、出力端子２６ｃから出力信号Ｃが外部に取り出される。例えば、出力信号Ｃは他の論理回路に入力信号Ａまたは入力信号Ｂとして出力される。
１つのＰ型トランジスタ２２と１つのＮ型トランジスタ２４が入力信号配線２３（以下、入力配線２３という）で接続されている。入力配線２３は、Ｐ型トランジスタ２２のゲート電極３０とＮ型トランジスタ２４のゲート電極３０に接続されている。また、入力配線２３には第１入力端子２６ａが設けられ、第１入力端子２６ａを介して入力信号Ａが入力される。
１つのＰ型トランジスタ２２と１つのＮ型トランジスタ２４が入力信号配線２５（以下、入力配線２５という）で接続されている。入力配線２５は、Ｐ型トランジスタ２２のゲート電極３０とＮ型トランジスタ２４のゲート電極３０に接続されている。また、入力配線２５には第２入力端子２６ｂが設けられ、第２入力端子２６ｂを介して入力信号Ｂが入力される。
Ｐ型トランジスタ２２の一端に入力端子２１ａが設けられており、入力端子２１ａに電源部１８（図１参照）が図示しない配線により接続されており、例えば、＋Ｖｃｃの電圧が印加される。入力端子２１ａは、図５に示す２つのＮ型トランジスタ２４のドレイン電極３８に接続された配線２９の端部に相当する。
２つのＮ型トランジスタ２４において、Ｐ型トランジスタ２２と接続されていない側は接地端子２１ｂが設けられており、接地端子２１ｂは接地されている。
Ｐ型トランジスタ２２とＮ型トランジスタ２４とは半導体層３４（図４参照）がＰ型かＮ型かの違いがあるが、素子構造は同じであり、ボトムゲート型トップコンタクトと呼ばれる構造である。このため、Ｐ型トランジスタ２２の例にして説明し、Ｎ型トランジスタ２４の説明は省略する。半導体層３４は、例えば、有機半導体で構成されている。
Ｐ型トランジスタ２２は、図４に示すように、基板３９上にゲート電極３０が形成されている。基板３９上にゲート電極３０を覆う絶縁層３２が形成されている。絶縁層３２は、一般的にはゲート絶縁層と呼ばれるものである。絶縁層３２は、後述するように入力配線２３および入力配線２５の絶縁層として機能するものであり、上述のようにゲート電極３０の絶縁の機能と兼ねる。
絶縁層３２上に半導体層３４が形成されている。半導体層３４上でゲート電極３０に対する領域で離間してソース電極３６とドレイン電極３８が形成されている。
半導体層３４は、Ｐ型トランジスタ２２であればＰ型であり、Ｎ型トランジスタ２４であればＮ型である。
Ｐ型トランジスタ２２およびＮ型トランジスタ２４に関する基板３９、ゲート電極３０、絶縁層３２、半導体層３４、ソース電極３６およびドレイン電極３８の材質等については後に詳細に説明する。
Ｐ型トランジスタ２２およびＮ型トランジスタ２４は、ボトムゲート型トップコンタクトと呼ばれる構造としたが、これに限定されるものではなく、後述する入力配線２３、出力配線２７および入力配線２５と接続配線４０との関係を維持することができれば、他の構造のトランジスタを適宜利用可能である。ボトムゲート型の構造のトランジスタであれば、入力配線２３、出力配線２７および入力配線２５と接続配線４０との関係を維持しやすい。また、Ｐ型トランジスタ２２およびＮ型トランジスタ２４は、１つにまとめて、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造としてもよい。
図２、図５に示すように、入力配線２３、出力配線２７および入力配線２５をまたぎ、一方向に伸びる接続配線４０が設けられている。入力配線２３、出力配線２７および入力配線２５は互いに平行に配置されている。接続配線４０は、入力配線２３、出力配線２７および入力配線２５が伸びる方向に対して直交する方向に、接続配線４０の伸びる方向を一致させて配置されている。すなわち、接続配線４０は入力配線２３、出力配線２７および入力配線２５に対して直交して配置されている。接続配線４０により、複数の論理回路素子２０を互いに接続することができる。なお、接続配線４０は直交することに限定されるものではなく、入力配線２３、出力配線２７および入力配線２５に対して交差して配置されていればよい。
上述のように入力配線２３は、Ｐ型トランジスタ２２のゲート電極３０とＮ型トランジスタ２４のゲート電極３０に接続されており、基板３９上かつ絶縁層３２内に配置されている。また、上述のように入力配線２５は、Ｐ型トランジスタ２２のゲート電極３０とＮ型トランジスタ２４のゲート電極３０に接続されており、基板３９上かつ絶縁層３２内に配置されている。
出力配線２７は、Ｐ型トランジスタ２２のドレイン電極３８とＮ型トランジスタ２４のソース電極３６とを接続するものであり、半導体層３４上に配置されている。しかし、接続配線４０は図６に示すように、半導体層３４上に配置される。このため、接続配線４０は出力配線２７と干渉してしまう。そこで、出力配線２７は、図６に示すように、半導体層３４上に配置される配線部２７ａと、基板３９上かつ絶縁層３２内に配置される配線部２７ｂとに分け、配線部２７ａと配線部２７ｂとをビア２７ｃを介して接続する構成とする。これにより、入力配線２３、出力配線２７の一部および入力配線２５が基板３９上かつ絶縁層３２内に配置され、出力配線２７と干渉することなく、ソース電極３６およびドレイン電極３８と同じ形成面、すなわち、半導体層３４上に接続配線４０を配置することができる。ビア２７ｃは、導電材料で構成された筒状の導電部材である。配線部２７ａ、配線部２７ｂおよびビア２７ｃは、接合性、および電気抵抗等の特性の観点から同じ材料で構成することが好ましい。
接続配線４０については、図２、図５および図６では、１つだけとしているが、接続配線４０を複数設けてもよく、図７に示すように、接続配線４０を３つ設ける構成でもよい。なお、図７では、入力配線２３、出力配線２７および入力配線２５と複数の接続配線４０を示し、それ以外の構成の図示は省略している。
図７に示す論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃのうち、例えば、テスター等の検査装置を用いた検査により、論理回路素子２０ｂが正常に動作しないことが分かった場合、論理回路素子２０ｂとは接続せずに、論理回路素子２０ｂを外す。この場合、正常に動作する論理回路素子２０ａと論理回路素子２０ｃとを、少なくとも１つの接続配線４０を用いて選択的に接続されている。接続配線４０と論理回路素子２０ａの出力配線２７の配線部２７ｂは、後に詳細に説明するビア５２により電気的に接続されている。ビア５２は、導電材料で構成されており、接続配線４０と絶縁層３２を貫き配線部２７ｂに達している。
また、接続配線４０と論理回路素子２０ｃの入力配線２３は、後に詳細に説明するビア５２により電気的に接続されている。ビア５２は、金属等の導電材料で構成されており、接続配線４０と絶縁層３２を貫き入力配線２３に達する筒状の導電部材である。
このようにして、半導体層３４を用いた場合でも、電子回路部１４（図１参照）において予め設定された処理を行う電子回路２１（図２参照）を得ることができる。
なお、論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃは、上述の論理回路素子２０と同じ構成である。このため、論理回路素子２０ａ〜論理回路素子２０ｃの詳細な説明は省略する。論理回路素子２０、２０ａ〜２０ｃは、いずれも２入力のＮＡＮＤ回路（否定論理積回路）を構成するものとしたが、これに限定されるものではない。例えば、ＡＮＤ回路（論理積回路）、ＯＲ回路（論理和回路）、ＮＯＲ回路（否定論理和回路）、ＸＯＲ回路（排他的論理和回路）、およびＮＯＴ回路（否定論理回路）を構成するものでもよい。電子回路部１４では、ＮＡＮＤ回路（否定論理積回路）を含め、上述の各種の論理回路を構成するものが複数あっても複数種あってもよい。電子回路部１４で演算に要する電子回路を構成するために必要な種類の論理回路素子が必要数適宜設けられる。
次に、電子回路部１４の製造方法について、図８〜図１２を用いて説明する。
図８は本発明の実施形態の電子回路部の製造方法を説明するためフローチャートである。図９は本発明の実施形態の電子回路部の製造方法を説明するための模式図であり、図１０は図９のＮ−Ｎ線による断面図であり、図１１は図９のＱ−Ｑ線による断面図であり、図１２は本発明の実施形態の電子回路部の製造方法で作製された電子回路部を示す模式的断面図である。
図８に示すように、まず、電子回路部１４（図１参照）の演算または処理に利用される電子回路２１（図２参照）を得るために複数の論理回路素子が形成されたものを用意する（ステップＳ１０）。
次に、複数の論理回路素子について、例えば、テスター等の検査装置を用いて検査する（ステップＳ１２）。検査としては、各論理回路素子に入力信号としてダミー信号を入力し、演算させて出力信号を得て、この出力信号を測定する。そして、ダミー信号による入力に対して出力が論理回路素子に基づく演算結果として適切であるか判定する。複数の論理回路素子の中から、正常に動作する論理回路素子を選別する。
次に、電子回路部１４の構成に応じて、ステップＳ１２で正常に動作しないとされた論理回路素子を外して、正常に動作する論理回路素子の中から、電子回路２１（図２参照）を構成する論理回路素子の組合せを決定する（ステップＳ１４）。
次に、ステップＳ１４で決定された論理回路素子の組合せに基づき、論理回路素子同士を接続する。この場合、例えば、接続する論理回路素子の入力配線２３、２５または出力配線２７の配線部２７ｂに達するコンタクトホールを形成し（ステップＳ１６）、このコンタクトホールに導電材料を充填してビアを形成することで、論理回路素子を互いに接続する（ステップＳ１８）。このように論理回路素子同士を接続することで電子回路２１（図２参照）を構成し、電子回路部１４（図２参照）を得ることができる。
次に、論理回路素子同士の接続についてより具体的に説明する。
この場合、図９に示す論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃのうち、論理回路素子２０ｂが正常に動作しないものであり、論理回路素子２０ａと論理回路素子２０ｃとを接続する場合を例にして説明する。
図９に示す論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃにおいて、接続配線４０が設けられていない領域では、図１０に示すように、入力配線２３および入力配線２５は基板３９上かつ絶縁層３２内に配置されているが、出力配線２７は配線部２７ａが半導体層３４上に配置されている。
図９に示す論理回路素子２０ａの出力信号Ｃを論理回路素子２０ｃに入力信号Ａとして入力させるために、論理回路素子２０ａの出力配線２７の配線部２７ｂと、論理回路素子２０ｃの入力配線２３とを接続配線４０を用いて接続する。
この場合、まず、図９に示す論理回路素子２０ａの入力配線２３と接続配線４０との交点４４ａに、図１１に示すように、コンタクトホール５０を形成して出力配線２７の配線部２７ｂを露出させる。
図９に示す論理回路素子２０ｃの入力配線２３と接続配線４０との交点４４ｂに、図１１に示すようにコンタクトホール５０を形成して入力配線２３を露出させる。
次に、２つのコンタクトホール５０を埋めるために、例えば、マスク（図示せず）を用いて蒸着法により金属を蒸着し、コンタクトホール５０に図１２に示すビア５２を形成する。
例えば、マスクには、入力配線２３、出力配線２７および入力配線２５と複数の接続配線４０との交点４２に対応する領域に開口が形成された金属板を用いることができる。蒸着する金属は、結合性等の観点から接続配線４０と同じ材質であることが好ましい。
上述の構成のマスクを用いるため、コンタクトホール５０以外の接続配線４０上の交点４２に相当する領域に金属層５４が形成される。上述のマスクでは、接続配線４０上の交点４２に相当する領域に金属層５４が形成されるため、接続箇所が多い場でも１度の蒸着で各コンタクトホールにビアを形成することができ好ましい。
なお、ビア５２の形成方法は、マスクを用いた蒸着法に限定されるものではなく、交点４４ａ、４４ｂにだけ、インクジェット法等を用いてビア５２を形成するようにしてもよい。
コンタクトホール５０は、例えば、レーザ光線を用いて接続配線４０および絶縁層３２を蒸発または溶融させて形成する。レーザ光線の波長は、接続配線４０および絶縁層３２の材質および厚み等を応じて適宜設定されるものであり、特に限定されるものではない。レーザ光線の波長は、例えば、０．１〜１２μｍであり、好ましくは０．２〜２μｍである。更に好ましくは、０．２４〜１．１μｍであり、最も好ましくは、１０６４ｎｍまたは、１０６４ｎｍの１／２、１０６４ｎｍの１／３、１０６４ｎｍの１／４波長である。また、コンタクトホール５０の形成方法は、レーザ光線を用いることに限定されるものではない。しかしながら、レーザ光線を用いた場合、レーザ光線の照射位置は、公知の記述を用いた場合でも位置決めしやすく、かつレーザ光線のビーム径を絞ることで狭い領域にコンタクトホール５０を形成することができるため好ましい。さらには、コンタクトホール５０以外の領域への熱の影響を小さくすることもできる。
入力配線２３、２５および出力配線２７を半導体層３４上の接続配線４０を用いて電気的に接続可能な構成とすることで、予め設定された演算または処理を行う電子回路２１（図２参照）を得るために、複数の論理回路素子２０を接続する場合、配線を露出するコンタクトホール５０を形成し、そのコンタクトホール５０に接続配線４０と配線とを電気的に接続するビア５２を設けるだけであるため、正常に動作しない論理回路素子２０ｂを避けて容易に電子回路２１（図２参照）を得ることができる。
論理回路素子同士の接続方法は、上述の接続方法に限定されるものではない。電子回路部１４の他の製造方法について、図８および図１３〜図１５を用いて説明する。
図１３は本発明の実施形態の電子回路部の製造方法を説明するための模式図であり、図１４は図１３のＲ−Ｒ線による断面図であり、図１５は本発明の実施形態の電子回路部の製造方法の他の例を示す模式的断面図である。
なお、図１３〜図１５において、上述の図９〜図１２と同一構成物には同一符号を付して、その詳細な説明は省略し、工程についても重複する工程については、その詳細な説明は省略する。
図１３に示すように、論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃを例にして説明する。図１４に示すように、入力配線２３、配線部２７ｂおよび入力配線２５は基板３９上かつ絶縁層３２内に配置されている。
まず、論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃには接続配線４０が形成されていない。このような構成の複数の論理回路素子を用意する（ステップＳ１０）。
次に、論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃについて、例えば、テスター等の検査装置を用いて検査し（ステップＳ１２）、正常に動作する論理回路素子を選別する。この段階で、正常に動作しないものは電子回路を構成する論理回路素子から外し、接続しないものとして扱う。
ステップＳ１２において、論理回路素子２０ａ、論理回路素子２０ｂおよび論理回路素子２０ｃのうち、論理回路素子２０ｂが正常に動作しないものと選別された。
そして、論理回路素子の組合せを決定する（ステップＳ１４）。この場合、論理回路素子２０ａと論理回路素子２０ｃを接続する。
次に、論理回路素子２０ａと論理回路素子２０ｃの接続についてより具体的に説明する。図１３に示す論理回路素子２０ａの出力信号Ｃを論理回路素子２０ｃに入力信号Ａとして入力させるために、論理回路素子２０ａの出力配線２７の配線部２７ｂと、論理回路素子２０ｃの入力配線２３とを、入力配線２３、出力配線２７および入力配線２５を直交する接続配線４６を形成して電気的に接続する。
この場合、まず、図１３に示す論理回路素子２０ａの入力配線２３と接続配線４６の形成予定領域４７との交点４５ａに、図１４に示すようにコンタクトホール５６を形成し（ステップＳ１６）、出力配線２７の配線部２７ｂを露出させる。コンタクトホール５６は、例えば、レーザ光線を用いて形成する。コンタクトホール５６を形成するレーザ光線の波長は、上述のコンタクトホール５０を形成するレーザ光線の波長と同じであるため、その詳細な説明は省略する。
図１３に示す論理回路素子２０ｃの入力配線２３と接続配線４６の形成予定領域４７との交点４５ｂに、図１４に示すように、コンタクトホール５６を形成し（ステップＳ１６）、入力配線２３を露出させる。なお、接続配線４６の形成予定領域４７は、入力配線２３、出力配線２７および入力配線２５と直交する方向に伸びた領域である。
次に、２つのコンタクトホール５６を埋め、かつ論理回路素子２０ａの配線部２７ｂと論理回路素子２０ｃの入力配線２３とを電気的に接続するために、例えば、マスク（図示せず）を用いて蒸着法により金属を蒸着し、コンタクトホール５６に金属を充填し、かつ図１５に示す接続配線４６を形成する（ステップＳ１８）。例えば、マスクには、接続配線４６の形成予定領域４７に対応する開口が形成された金属板を用いることができる。
上述の構成のマスクを用いて、論理回路素子２０ａの配線部２７ｂと論理回路素子２０ｃの入力配線２３とを電気的に接続する接続配線４６が形成される。接続配線４６の形成方法は、マスクを用いた蒸着法に限定されるものではなく、インクジェット法または印刷法等を用いて接続配線４６を形成するようにしてもよい。
この場合においても、入力配線２３、２５および出力配線２７を半導体層３４上の接続配線４６を用いて電気的に接続可能な構成とすることで、予め設定された演算を行う電子回路２１（図２参照）を得るために、複数の論理回路素子２０を接続する場合、配線を露出するコンタクトホール５６を形成し、そのコンタクトホール５６に配線同士を電気的に接続する接続配線４６を形成するだけであり、接続配線４６の形成と同時に、正常に動作しない論理回路素子２０ｂを避けて正常に動作する論理回路素子２０ａと論理回路素子２０ｂとを互いに電気的に接続することができ、容易に電子回路２１（図２参照）を得ることができる。
次に、Ｐ型トランジスタ２２およびＮ型トランジスタ２４に関する基板３９、ゲート電極３０、絶縁層３２、半導体層３４、ソース電極３６およびドレイン電極３８の材質等について説明する。
基板３９は、絶縁性を有するものであり、ゲート電極３０および絶縁層３２を支持するものである。
基板３９の材料、形状、大きさ、構造等には特に限定はなく、予め定められた絶縁性を有するものであれば、目的に応じて適宜選択することができる。
基板の材料としては、ガラス、イットリウム安定化ジルコニウム（ＹＳＺ、Yttria−Stabilized Zirconia等の無機材料、樹脂または樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂または樹脂複合材料で構成された基板が好ましい。
具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子または無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維またはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーまたはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物または雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、およびアルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性に優れていることが好ましい。樹脂基板は、水分および酸素の透過を防止するためのガスバリア層、樹脂基板の平坦性、または下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
基板３９の厚みは、５０μｍ以上５００μｍ以下であることが好ましい。基板３９の厚みが５０μｍ以上であると、基板３９自体の平坦性がより向上する。基板３９の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。基板３９を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ以上５００μｍ以下の範囲となる。
ソース電極３６とドレイン電極３８との間の距離であるチャネル長Ｌ（図４参照）は０．１μｍ〜１００００μｍであることが好ましく、１μｍ〜１０００μｍであることがより好ましく、１０μｍ〜５００μｍであることが特に好ましい。
チャネル長Ｌ（図４参照）が短いと、接触抵抗の影響が大きくなり、トランジスタ素子としての移動度が低下したり、トランジスタ作製時に高い精度が要求されるため、生産性が低下してしまう。従って、移動度低下の防止、生産性の観点からチャネル長Ｌ（図４参照）は０．１μｍ以上とすることが好ましい。
一方、チャネル長Ｌ（図４参照）が長いと、ソース電極３６とドレイン電極３８間の電流が減り、素子特性が低下してしまう。従って、素子特性の観点からチャネル長Ｌ（図４参照）は１００００μｍ以下とすることが好ましい。
ゲート電極３０、ソース電極３６およびドレイン電極３８の形成材料は、いずれも高い導電性を有するものであれば特に制限なく、従来の薄膜トランジスタで用いられている公知の電極の形成材料が各種利用可能である。
具体的には、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物を用いることができる。
ゲート電極３０、ソース電極３６およびドレイン電極３８はいずれも、印刷法、真空成膜法、めっき法、レーザーパターニング法等の方法により形成することができる。また、フォトリソグラフィ法と各種の成膜を組み合わせて形成することができる。なかでも、印刷法を用いて形成することが好ましい。
印刷法には、オフセット印刷法、グラビア印刷法、反転印刷法、フレキソ印刷法、活版印刷法、スクリーン印刷法等の種々の公知の印刷方法が含まれる。好ましくは、オフセット印刷法、フレキソ印刷法、および反転印刷法である。
印刷法による形成の特徴は、基板上に一度の工程で電極のパターンを形成することができる点である。しかしながら、印刷法と他の方法とを組み合わせてもよい。例えば、めっきの核となるものを印刷法により形成し、その後、めっきによりパターン化された電極を形成する方法、または全面にべたで印刷しておき、レーザ等で直接パターンを形成する方法であってもよい。
印刷法による電極の形成は、上述の材料の微粒子を溶媒に分散した塗料（液状粘性材料）を、印刷法により基板上に所定のパターンで塗布し、硬化させることで、各電極を形成することができる。
溶媒としては、特に限定はなく、上述の材料を印刷に用いる場合に利用されている公知の溶媒を各種利用可能である。
また、塗料の硬化は、光硬化または熱硬化であることが好ましく、光硬化の場合は、レーザ照射により硬化させることが好ましい。
ソース電極３６およびドレイン電極３８は、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ〜１０００ｎｍとすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。
また、ゲート電極３０は、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ〜１０００ｎｍ以下とすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。
また、ゲート電極、ソース電極およびドレイン電極は、それぞれ異なる材料からなるものであってもよいが、同じ材料からなるものであることが好ましい。各電極の材料として同じ材料を用いることで生産性を向上できる。
ここで、ゲート電極、ソース電極およびドレイン電極のそれぞれを形成する際には、これらの各電極に接続される入力配線２３、２５を一体的に形成してもよい。
各電極に接続される入力配線２３、２５を電極の形成と同時に形成することで、工程を削減でき生産性をより向上することができる。
また、各ゲート電極、ソース電極およびドレイン電極と入力配線２３、２５とを同時に形成することで、ゲート電極、ソース電極およびドレイン電極と入力配線２３、２５との位置精度をより向上して、ゲート電極、ソース電極およびドレイン電極と入力配線２３、２５との電気的接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
入力配線２３、２５をゲート電極、ソース電極およびドレイン電極と同時に形成する場合には、入力配線２３、２５の形成材料は、接続されるゲート電極、ソース電極およびドレイン電極と同じ材料であることが好ましい。
半導体層３４について説明する。半導体層３４の構成は、特に限定されるものではなく、例えば、有機半導体、または無機半導体で構成することができる。
半導体層３４は、有機半導体で構成した場合、作製が容易であり、曲げ性が良い、塗布が可能である。
半導体層３４を構成する有機半導体としては、例えば、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳペンタセン）等のペンタセン誘導体、５，１１‐ビス(トリエチルシリルエチニル)アントラジチオフェン（ＴＥＳ‐ＡＤＴ）等のアントラジチオフェン誘導体、ベンゾジチオフェン（ＢＤＴ）誘導体、ジオクチルベンゾチエノベンゾチオフェン（Ｃ8−ＢＴＢＴ）等のベンゾチエノベンゾチオフェン（ＢＴＢＴ）誘導体、ジナフトチエノチオフェン（ＤＮＴＴ）誘導体、ジナフトベンゾジチオフェン（ＤＮＢＤＴ）誘導体、６，１２‐ジオキサアンタントレン（ペリキサンテノキサンテン）誘導体、ナフタレンテトラカルボン酸ジイミド（ＮＴＣＤＩ）誘導体、ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ）誘導体、ポリチオフェン誘導体、ポリ（２，５‐ビス（チオフェン‐２‐イル）チエノ［３，２‐ｂ］チオフェン）（ＰＢＴＴＴ）誘導体、テトラシアノキノジメタン（ＴＣＮＱ）誘導体、オリゴチオフェン類、フタロシアニン類、フラーレン類、ポリアセチレン系導電性高分子、ポリパラフェニレンおよびその誘導体、ポリフェニレンビニレンおよびその誘導体等のポリフェニレン系導電性高分子、ポリピロールおよびその誘導体、ポリチオフェンおよびその誘導体、ポリフランおよびその誘導体等の複素環系導電性高分子、ポリアニリンおよびその誘導体等のイオン性導電性高分子等を用いることができる。
上述の有機半導体のうち、一般的には上述のフラーレン類、ナフタレンテトラカルボン酸ジイミド（ＮＴＣＤＩ）誘導体、ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ）誘導体、テトラシアノキノジメタン（ＴＣＮＱ）誘導体がＮ型有機半導体層に利用され、それ以外のものがＰ型有機半導体層に利用される。しかしながら、上述の有機半導体では、誘導体によりＰ型またはＮ型になりうる。
半導体層３４を有機半導体で構成した場合、その形成方法には特に限定はなく、塗布法、転写法および蒸着法等の公知の方法を適宜利用することができる。
半導体層３４は、成膜性等を考慮すると、その厚みは、１ｎｍ〜１０００ｎｍとすることが好ましく、１０ｎｍ〜３００ｎｍとすることがより好ましい。
半導体層３４を構成する無機半導体としては、例えば、シリコン、ＺｎＯ（酸化亜鉛）、Ｉｎ−Ｇａ−ＺｎＯ４等の酸化物半導体を用いることができる。
半導体層３４を無機半導体で構成する場合、その形成方法には特に限定はなく、例えば、塗布法、ならびに真空蒸着法および化学蒸着法等の真空成膜法を用いることができる。例えば、シリコンを用いて半導体層３４を塗布法で形成する場合、シクロペンタシラン等を用いることができる。
絶縁層３２は、高い絶縁性を有するものであれば特に限定はなく、従来の薄膜トランジスタで用いられている公知の絶縁層の形成材料が各種利用可能である。
具体的には、ＳｉＯ2、ＳｉＮｘ、ＳｉＯＮ、Ａｌ2Ｏ3、Ｙ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2等の絶縁性の化合物を用いることができる。また、これらの化合物を少なくとも２つ以上含む絶縁層３２としてもよい。高い絶縁性等の観点から、ＳｉＯ2を含む材料が好ましく用いられる。
絶縁層３２は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って形成することができる。また、絶縁層３２は、フォトリソグラフィ法およびエッチングによって、予め設定された形状に形成してもよい。
本発明は、基本的に以上のように構成されるものである。以上、本発明の電子回路装置および電子回路装置の製造方法について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。
１０ 入力処理装置
１２ 入力部
１４ 電子回路部
１６ 出力部
１８ 電源部
２０、２０ａ〜２０ｃ 論理回路素子
２１ 電子回路
２１ａ 入力端子
２１ｂ 接地端子
２２ Ｐ型トランジスタ
２３、２５ 入力信号配線（入力配線）
２４ Ｎ型トランジスタ
２６ａ 第１入力端子
２６ｂ 第２入力端子
２６ｃ 出力端子
２７ 出力信号配線（出力配線）
２７ａ 配線部
２７ｂ 配線部
２７ｃ、５２ ビア
３０ ゲート
３２ 絶縁層
３４ 半導体層
３６ ソース電極
３８ ドレイン電極
３９ 基板
４０、４６ 接続配線
４２、４４ａ、４４ｂ、４５ａ、４５ｂ 交点
４７ 形成予定領域
５０、５６ コンタクトホール
５２ ビア
５４ 金属層
Ｌ チャネル長
Ｓ１０〜Ｓ１８ ステップ
本発明の実施形態の電子回路部を備える入力処理装置を示す模式図である。 本発明の実施形態の電子回路部の論理回路構成の一例を示す模式図である。 本発明の実施形態の電子回路部の論理回路の一例を示す模式図である。 論理回路を構成する薄膜トランジスタの一例を示す模式的断面図である。 本発明の実施形態の電子回路部の論理回路を具体的に示す模式的平面図である。 図５の論理回路のＭ１−Ｍ２−Ｍ３−Ｍ４線による断面図である。 本発明の実施形態の電子回路部での論理回路の接続方法を説明するための模式図である。 本発明の実施形態の電子回路部の製造方法を説明するためフローチャートである。 本発明の実施形態の電子回路部の製造方法を説明するための模式図である。 図９のＮ−Ｎ線による断面図である。 図９のＱ−Ｑ線による断面図である。 本発明の実施形態の電子回路部の製造方法で作製された電子回路部を示す模式的断面図である。 本発明の実施形態の電子回路部の製造方法を説明するための模式図である。 図１３のＲ−Ｒ線による断面図である。 本発明の実施形態の電子回路部の製造方法の他の例を示す模式的断面図である。
図３は本発明の実施形態の電子回路部の論理回路の一例を示す模式図であり、図４は論理回路を構成する薄膜トランジスタの一例を示す模式的断面図である。図５は本発明の実施形態の電子回路部の論理回路を具体的に示す模式的平面図であり、図６は図５の論理回路のＭ１−Ｍ２−Ｍ３−Ｍ４線による断面図である。
なお、図５および図６において、図３および図４に示すＰ型トランジスタ２２の構成と同一構成物には、同一符号を付してその詳細な説明は省略する。
コンタクトホール５０は、例えば、レーザ光線を用いて接続配線４０および絶縁層３２を蒸発または溶融させて形成する。レーザ光線の波長は、接続配線４０および絶縁層３２の材質および厚み等を応じて適宜設定されるものであり、特に限定されるものではない。レーザ光線の波長は、例えば、０．１〜１２μｍであり、好ましくは０．２〜２μｍである。更に好ましくは、０．２４〜１．１μｍであり、最も好ましくは、１０６４ｎｍまたは、１０６４ｎｍの１／２、１０６４ｎｍの１／３、１０６４ｎｍの１／４波長である。また、コンタクトホール５０の形成方法は、レーザ光線を用いることに限定されるものではない。しかしながら、レーザ光線を用いた場合、レーザ光線の照射位置は、公知の技術を用いた場合でも位置決めしやすく、かつレーザ光線のビーム径を絞ることで狭い領域にコンタクトホール５０を形成することができるため好ましい。さらには、コンタクトホール５０以外の領域への熱の影響を小さくすることもできる。
基板３９は、絶縁性を有するものであり、ゲート電極３０および絶縁層３２を支持するものである。
基板３９の材料、形状、大きさ、構造等には特に限定はなく、予め定められた絶縁性を有するものであれば、目的に応じて適宜選択することができる。
基板の材料としては、ガラス、イットリウム安定化ジルコニウム（ＹＳＺ、Yttria−Stabilized Zirconia）等の無機材料、樹脂または樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂または樹脂複合材料で構成された基板が好ましい。
具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子または無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維またはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフレーク、ガラスファイバーまたはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物または雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、およびアルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
また、ゲート電極３０は、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ〜１０００ｎｍとすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。

Claims (13)

  1. トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備える電子回路装置であって、
    前記トランジスタは、基板上に設けられたゲート電極、前記ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、
    前記入力信号が印加される入力信号配線が前記ゲート電極に接続され、前記入力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられ、
    前記出力信号が取り出される出力信号配線が前記ソース電極または前記ドレイン電極に接続され、前記出力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられており、
    複数の前記論理回路素子で、予め設定された処理を行う電子回路が構成されていることを特徴とする電子回路装置。
  2. 複数の前記論理回路素子を互いに接続するために、一の前記論理回路素子の前記入力信号配線と他の前記論理回路素子の前記出力信号配線と接続される接続配線が、少なくとも１つ前記絶縁層上に設けられている請求項１に記載の電子回路装置。
  3. 前記接続配線は、前記入力信号配線および前記出力信号配線と、前記絶縁層に形成された導電部材により電気的に接続されている請求項２に記載の電子回路装置。
  4. 前記入力信号配線と前記出力信号配線とは互いに平行に配置され、
    前記接続配線は、前記入力信号配線および前記出力信号配線と交差して配置されている請求項２または３に記載の電子回路装置。
  5. 前記半導体層は、有機半導体、または無機半導体で構成されている請求項１〜４のいずれか１項に記載の電子回路装置。
  6. 前記トランジスタは、Ｐ型トランジスタとＮ型トランジスタを組み合わせたものである請求項１〜５のいずれか１項に記載の電子回路装置。
  7. 複数の前記論理回路素子のうち、前記接続配線を用いて前記論理回路素子が選択的に接続されている請求項２〜６のいずれか１項に記載の電子回路装置。
  8. トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備え、複数の前記論理回路素子で予め設定された処理を行う電子回路が構成されている電子回路装置の製造方法であって、
    前記トランジスタは、基板上に設けられたゲート電極、前記ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、
    前記入力信号が印加される入力信号配線が前記ゲート電極に接続され、前記入力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられ、
    前記出力信号が取り出される出力信号配線が前記ソース電極または前記ドレイン電極に接続され、前記出力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられており、
    複数の前記論理回路素子を互いに接続するために、複数の前記論理回路素子を横切る接続配線が、少なくとも１つ前記絶縁層上に設けられており、
    複数の前記論理回路素子中から、接続する前記論理回路素子を選択する工程と、
    前記選択された前記論理回路素子の前記入力信号配線と前記接続配線との交点に前記接続配線および前記絶縁層にコンタクトホールを形成し、前記入力信号配線を露出させる工程と、
    前記論理回路素子の前記出力信号配線と前記接続配線との交点に前記接続配線および前記絶縁層にコンタクトホールを形成し、前記出力信号配線を露出させる工程と、
    前記各コンタクトホールに導電部材を充填し、前記入力信号配線と前記接続配線とを、前記出力信号配線と前記接続配線とを電気的に接続する工程とを有することを特徴とする電子回路装置の製造方法。
  9. トランジスタを用いて構成され、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備え、複数の前記論理回路素子で予め設定された処理を行う電子回路が構成されている電子回路装置の製造方法であって、
    前記トランジスタは、基板上に設けられたゲート電極、前記ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有し、
    前記入力信号が印加される入力信号配線が前記ゲート電極に接続され、前記入力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられ、
    前記出力信号が取り出される出力信号配線が前記ソース電極または前記ドレイン電極に接続され、前記出力信号配線は前記基板上かつ前記ゲート絶縁層内に設けられており、
    複数の前記論理回路素子中から、接続する前記論理回路素子を選択する工程と、
    前記選択された前記論理回路素子の前記出力信号配線上の前記絶縁層にコンタクトホールを形成し、前記出力信号配線を露出させる工程と、
    前記選択された前記論理回路素子の出力信号が入力される論理回路素子の前記入力信号配線上の前記絶縁層にコンタクトホールを形成し、前記入力信号配線を露出させる工程と、
    前記各コンタクトホールに導電部材を充填し、かつ前記入力信号配線と前記出力信号配線とを電気的に接続する接続配線を形成する工程とを有することを特徴とする電子回路装置の製造方法。
  10. 前記入力信号配線と前記出力信号配線とは互いに平行に配置され、
    前記接続配線は、前記入力信号配線および前記出力信号配線と交差して配置されている請求項８または９に記載の電子回路装置の製造方法。
  11. 前記接続する前記論理回路素子を選択する工程は、複数の前記論理回路素子について検査を行い、前記予め設定された演算ができる論理回路素子を選別し、選別された前記論理回路素子の中から、前記電子回路を構成する論理回路素子を選択する工程を含む請求項８〜１０のいずれか１項に記載の電子回路装置の製造方法。
  12. 前記半導体層は、有機半導体、または無機半導体で構成されている請求項８〜１１のいずれか１項に記載の電子回路装置の製造方法。
  13. 前記トランジスタは、Ｐ型トランジスタとＮ型トランジスタを組み合わせたものである請求項８〜１２のいずれか１項に記載の電子回路装置の製造方法。
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