TWI684246B - 電子電路裝置以及電子電路裝置的製造方法 - Google Patents

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Abstract

電子電路裝置包括多個對輸入信號進行預先設定的運算並將輸出信號予以輸出的邏輯電路元件。構成邏輯電路元件的電晶體包括設置於基板上的閘極電極、將閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層。被施加輸入信號的輸入信號配線連接於閘極電極，設置於基板上且閘極絕緣層內。被提取輸出信號的輸出信號配線連接於源極電極或汲極電極，設置於基板上且閘極絕緣層內。由多個邏輯電路元件構成進行預先設定的處理的電子電路。

Description

電子電路裝置以及電子電路裝置的製造方法
本發明是有關於一種包括具備半導體層的電晶體的電子電路裝置以及電子電路裝置的製造方法，尤其是有關於如下的電子電路裝置以及電子電路裝置的製造方法，所述電子電路裝置即便是在使用具備半導體層的電晶體構成的多個邏輯電路中的、一部分邏輯電路無法正常動作的情況下，亦可將無法正常動作的邏輯電路排除在外而構成電子電路。
因包含各種邏輯電路的電子電路中的、一部分邏輯電路無法正常動作，而存在電子電路整體未能發揮功能的情況。這種情況下，在使用了矽半導體基板的電晶體的情況下，為了使電子電路正常地動作，會在預先設計時形成多餘的邏輯電路，不連接無法正常動作的部分的邏輯電路而將其排除在外，從而構成電子電路。近年來，除使用了矽半導體基板的電晶體以外，亦提出基板自身並非為半導體而具有半導體層的電晶體。其中，例如，有使用了包含有機物的有機半導體層的電晶體。
例如，專利文獻1的薄膜電子電路裝置中，設置著包含 使用了有機半導體的薄膜電晶體的多個積體電路區塊、及用以將該些積體電路區塊相互連接的呈網狀交叉的矩陣配線。在使用現場根據使用者或顧客的要求藉由印刷等將導電材料選擇性地設置於矩陣配線的各自的配線交叉部，藉此來進行相互的積體電路區塊間的連接，從而構成電路系統。關於使用了有機半導體的薄膜電晶體，亦選擇性地構成電路系統。
[現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-25833號公報
專利文獻1中，對矩陣配線的配線進行調整來進行多個積體電路區塊的連接，但並未變更電子電路自身的連接。因此，無法應對電子電路的一部分邏輯電路無法正常動作的情況，可以說通用性並不高。
本發明的目的在於解決基於所述現有技術的問題，而提供如下的電子電路裝置以及電子電路裝置的製造方法，所述電子電路裝置即便是在包含具有半導體層的電晶體的多個邏輯電路中的、一部分邏輯電路無法正常動作的情況下，亦可將無法正常動作的邏輯電路排除在外，而構成電子電路。
為了達成所述目的，本發明的第1形態提供一種電子電 路裝置，包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，所述電子電路裝置的特徵在於：電晶體包括設置於基板上的閘極電極、將閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層，被施加輸入信號的輸入信號配線連接於閘極電極，輸入信號配線設置於基板上且閘極絕緣層內，被提取輸出信號的輸出信號配線連接於源極電極或汲極電極，輸出信號配線設置於基板上且閘極絕緣層內，由多個邏輯電路元件構成進行預先設定的處理的電子電路。
為了將多個邏輯電路元件彼此連接，較佳為將與一個邏輯電路元件的輸入信號配線及另一邏輯電路元件的輸出信號配線連接的至少一根連接配線設置於絕緣層上。
連接配線較佳為藉由形成於絕緣層的導電構件而與輸入信號配線及輸出信號配線電性連接。較佳為輸入信號配線與輸出信號配線彼此平行地配置，連接配線與輸入信號配線及輸出信號配線交叉地配置。半導體層例如包含有機半導體或無機半導體。電晶體較佳為將P型電晶體與N型電晶體組合而成。而且，較佳為使用多個邏輯電路元件中的連接配線來選擇性連接邏輯電路元件。
本發明的第2形態提供一種電子電路裝置的製造方法，所述電子電路裝置包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，由多個邏輯電路元件構成進行預先設定的處理的電 子電路，所述電子電路裝置的製造方法的特徵在於：電晶體包括設置於基板上的閘極電極、將閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層，被施加輸入信號的輸入信號配線連接於閘極電極，輸入信號配線設置於基板上且閘極絕緣層內，被提取輸出信號的輸出信號配線連接於源極電極或汲極電極，輸出信號配線設置於基板上且閘極絕緣層內，為了將多個邏輯電路元件彼此連接，而將多個邏輯電路元件橫切的至少一根連接配線設置於絕緣層上，所述電子電路裝置的製造方法包括：自多個邏輯電路元件中選擇連接的邏輯電路元件的步驟；在被選擇的邏輯電路元件的輸入信號配線與連接配線的交點，在連接配線及絕緣層形成接觸孔，使輸入信號配線露出的步驟；在邏輯電路元件的輸出信號配線與連接配線的交點，在連接配線及絕緣層形成接觸孔，使輸出信號配線露出的步驟；以及向各接觸孔填充導電構件，將輸入信號配線與連接配線電性連接，且將輸出信號配線與連接配線電性連接的步驟。
本發明的第3形態提供一種電子電路裝置的製造方法，所述電子電路裝置包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，由多個邏輯電路元件構成進行預先設定的處理的電子電路，所述電子電路裝置的製造方法的特徵在於：電晶體包括設置於基板上的閘極電極、將閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層，被施加輸入信號的輸入信號配線 連接於閘極電極，輸入信號配線設置於基板上且閘極絕緣層內，被提取輸出信號的輸出信號配線連接於源極電極或汲極電極，輸出信號配線設置於基板上且閘極絕緣層內，所述電子電路裝置的製造方法包括：自多個邏輯電路元件中選擇連接的邏輯電路元件的步驟；在被選擇的邏輯電路元件的輸出信號配線上的絕緣層形成接觸孔，使輸出信號配線露出的步驟；在被選擇的邏輯電路元件中的、被輸入輸出信號的邏輯電路元件的輸入信號配線上的絕緣層形成接觸孔，使輸入信號配線露出的步驟；以及向各接觸孔填充導電構件，且形成將輸入信號配線與輸出信號配線電性連接的連接配線的步驟。
較佳為輸入信號配線與輸出信號配線彼此平行地配置，連接配線與輸入信號配線及輸出信號配線交叉地配置。
選擇連接的邏輯電路元件的步驟較佳為包括下述步驟，即，對多個邏輯電路元件進行檢查，篩選出能夠進行預先設定的運算的邏輯電路元件，自篩選出的邏輯電路元件中選擇構成電子電路的邏輯電路元件。
而且，半導體層例如包含有機半導體或無機半導體。電晶體較佳為將P型電晶體與N型電晶體組合而成。
根據本發明的電子電路裝置以及本發明的電子電路裝置的製造方法，即便在包含具有半導體層的電晶體的多個邏輯電路中的、一部分邏輯電路無法正常動作的情況下，亦可將無法正 常動作的邏輯電路排除在外，而構成電子電路。
10‧‧‧輸入處理裝置
12‧‧‧輸入部
14‧‧‧電子電路部
16‧‧‧輸出部
18‧‧‧電源部
20、20a~20c‧‧‧邏輯電路元件
21‧‧‧電子電路
21a‧‧‧輸入端子
21b‧‧‧接地端子
22‧‧‧P型電晶體
23、25‧‧‧輸入信號配線(輸入配線)
24‧‧‧N型電晶體
26a‧‧‧第1輸入端子
26b‧‧‧第2輸入端子
26c‧‧‧輸出端子
27‧‧‧輸出信號配線(輸出配線)
27a‧‧‧配線部
27b‧‧‧配線部
27c、52‧‧‧通孔
29‧‧‧配線
30‧‧‧閘極電極
32‧‧‧絕緣層
34‧‧‧半導體層
36‧‧‧源極電極
38‧‧‧汲極電極
39‧‧‧基板
40、46‧‧‧連接配線
42、44a、44b、45a、45b‧‧‧交點
47‧‧‧形成預定區域
50、56‧‧‧接觸孔
54‧‧‧金屬層
A‧‧‧輸入信號
B‧‧‧輸入信號
C‧‧‧輸出信號
L‧‧‧通道長
S10~S18‧‧‧步驟
圖1是表示具備本發明的實施形態的電子電路部的輸入處理裝置的示意圖。
圖2是表示本發明的實施形態的電子電路部的邏輯電路構成的一例的示意圖。
圖3是表示本發明的實施形態的電子電路部的邏輯電路的一例的示意圖。
圖4是表示構成邏輯電路的薄膜電晶體的一例的示意性剖面圖。
圖5是具體表示本發明的實施形態的電子電路部的邏輯電路的示意性平面圖。
圖6是圖5的邏輯電路的M1-M2-M3-M4線的剖面圖。
圖7是用以說明本發明的實施形態的電子電路部的邏輯電路的連接方法的示意圖。
圖8是用以說明本發明的實施形態的電子電路部的製造方法的流程圖。
圖9是用以說明本發明的實施形態的電子電路部的製造方法的示意圖。
圖10是圖9的N-N線的剖面圖。
圖11是圖9的Q-Q線的剖面圖。
圖12是表示利用本發明的實施形態的電子電路部的製造方法製作的電子電路部的示意性剖面圖。
圖13是用以說明本發明的實施形態的電子電路部的製造方法的示意圖。
圖14是圖13的R-R線的剖面圖。
圖15是表示本發明的實施形態的電子電路部的製造方法的其他例的示意性剖面圖。
以下，基於隨附圖式所示的較佳的實施形態，對本發明的電子電路裝置以及電子電路裝置的製造方法進行詳細說明。
另外，以下表示數值範圍的「~」包括兩側所記載的數值。例如，ε為數值α~數值β，是指ε的範圍為包括數值α與數值β的範圍，如果由數學符號來表示，則為α≦ε≦β。
圖1是表示具備本發明的實施形態的電子電路部的輸入處理裝置的示意圖，圖2是表示本發明的實施形態的電子電路部的邏輯電路構成的一例的示意圖。
圖1所示的輸入處理裝置10具有輸入部12、電子電路部14、輸出部16、及電源部18。另外，電子電路部14相當於本發明的電子電路裝置。
輸入處理裝置10中，自輸入部12將輸入資料作為資料信號而輸入至電子電路部14，藉由輸入資料的資料信號而由電子電路部14執行預先設定的處理並獲得運算結果資料，將運算結果資料 輸出至輸出部16。電子電路部14連接於電源部18，自電源部18將預先設定的電壓、例如+Vcc施加至電子電路部14的邏輯電路元件20，藉由將邏輯電路元件20組合而構成的電子電路部14使用輸入資料執行運算，從而獲得運算結果資料。
輸入處理裝置10的電子電路部14中的處理未作特別限定，亦包括四則運算。而且，例如，數值運算、積分、微分、資料信號的放大以及資料信號的衰減等均包含於電子電路部14的處理中。
圖2所示的電子電路部14中有多個邏輯電路元件20，為了將多個邏輯電路元件20彼此連接，而例如設置有一根連接配線40。藉由連接配線40將多個邏輯電路元件20彼此連接，由多個邏輯電路元件20構成一個電子電路21。利用電子電路21進行預先設定的處理。
電源部18只要可對電子電路部14的邏輯電路元件20例如施加+Vcc的電壓，則其構成不作特別限定，可適當地利用電子電路中所通常利用的構成。而且，電壓的施加方法亦根據電子電路部14的構成來適當選擇。電源部18可為針對每個邏輯電路元件20施加電壓的構成，亦可為將多個邏輯電路元件20作為一組而針對每組施加電壓的構成，還可為統一對所有邏輯電路元件20施加電壓的構成。另外，關於電源部18，較佳為設為如下構成，即，不對如後述般經檢查未連接的邏輯電路元件20供給電壓。
圖3是表示本發明的實施形態的電子電路部的邏輯電路 的一例的示意圖，圖4是表示構成邏輯電路的薄膜電晶體的一例的示意性剖面圖。圖5是具體地表示本發明的實施形態的電子電路部的邏輯電路的示意性平面圖，圖6是圖5的邏輯電路的M1-M2-M3-M4線的剖面圖。
另外，圖5及圖6中，對與圖3及圖4所示的P型電晶體22的構成相同的構成物附上相同符號，並省略其詳細說明。
邏輯電路元件20對輸入信號進行預先設定的運算並將輸出信號予以輸出。如圖3、圖5所示，例如，邏輯電路元件20構成輸入信號A以及輸入信號B的2輸入的NAND電路(反及邏輯電路)。
另外，邏輯電路元件20中，將能夠進行預先設定的運算的情況設為正常動作，將無法進行預先設定的運算的情況設為無法正常動作。可使用試驗機(tester)等檢查裝置來調查是可進行邏輯電路元件20的運算還是無法進行運算。
圖3、圖5所示的邏輯電路元件20中，藉由配線29而串聯連接兩個P型電晶體22，經由輸出信號配線27(以下稱作輸出配線27)，進而將兩個N型電晶體24並聯連接。在輸出配線27設置著輸出端子26c，自輸出端子26c將輸出信號C提取至外部。例如，輸出信號C作為輸入信號A或輸入信號B輸出至其他邏輯電路。
一個P型電晶體22與一個N型電晶體24利用輸入信號配線23(以下稱作輸入配線23)而連接。輸入配線23連接於P 型電晶體22的閘極電極30與N型電晶體24的閘極電極30。而且，在輸入配線23設置著第1輸入端子26a，經由第1輸入端子26a輸入有輸入信號A。
一個P型電晶體22與一個N型電晶體24利用輸入信號配線25(以下稱作輸入配線25)而連接。輸入配線25連接於P型電晶體22的閘極電極30與N型電晶體24的閘極電極30。而且，在輸入配線25設置著第2輸入端子26b，經由第2輸入端子26b輸入有輸入信號B。
在P型電晶體22的一端設置著輸入端子21a，輸入端子21a上利用未圖示的配線連接著電源部18(參照圖1)，例如，被施加+Vcc的電壓。輸入端子21a相當於連接於圖5所示的兩個N型電晶體24的汲極電極38上的配線29的端部。
兩個N型電晶體24中，未與P型電晶體22連接的一側設置著接地端子21b，接地端子21b接地。
P型電晶體22與N型電晶體24存在半導體層34(參照圖4)為P型還是N型的差異，但元件構造相同，為被稱作底部閘極型頂部接觸的構造。因此，以P型電晶體22為例進行說明，省略N型電晶體24的說明。半導體層34例如包含有機半導體。
P型電晶體22如圖4所示，在基板39上形成著閘極電極30。在基板39上形成著覆蓋閘極電極30的絕緣層32。絕緣層32一般被稱作閘極絕緣層。絕緣層32如後述般作為輸入配線23及輸入配線25的絕緣層發揮功能，且如所述般兼具閘極電極30 的絕緣的功能。
在絕緣層32上形成著半導體層34。在半導體層34上與閘極電極30相對的區域隔開而形成著源極電極36與汲極電極38。
半導體層34若為P型電晶體22則為P型，若為N型電晶體24則為N型。
以後，對與P型電晶體22及N型電晶體24相關的基板39、閘極電極30、絕緣層32、半導體層34、源極電極36及汲極電極38的材質等進行詳細說明。
P型電晶體22及N型電晶體24設為被稱作底部閘極型頂部接觸的構造，但不限定於此，只要可維持後述的輸入配線23、輸出配線27及輸入配線25與連接配線40的關係，則可適當利用其他構造的電晶體。若為底部閘極型構造的電晶體，則容易維持輸入配線23、輸出配線27及輸入配線25與連接配線40的關係。而且，P型電晶體22及N型電晶體24亦可合併為一個，而設為互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)構造。
如圖2、圖5所示，跨越輸入配線23、輸出配線27及輸入配線25，設置著沿一方向延伸的連接配線40。輸入配線23、輸出配線27及輸入配線25彼此平行地配置。連接配線40在與輸入配線23、輸出配線27及輸入配線25延伸的方向正交的方向上，使連接配線40的延伸的方向一致而配置。即，連接配線40與輸入配線23、輸出配線27及輸入配線25正交地配置。藉由連接配 線40，可將多個邏輯電路元件20彼此連接。另外，連接配線40不限定於正交，只要與輸入配線23、輸出配線27及輸入配線25交叉地配置即可。
如所述般輸入配線23連接於P型電晶體22的閘極電極30與N型電晶體24的閘極電極30，且配置於基板39上且絕緣層32內。而且，如所述般輸入配線25連接於P型電晶體22的閘極電極30與N型電晶體24的閘極電極30，且配置於基板39上且絕緣層32內。
輸出配線27將P型電晶體22的汲極電極38與N型電晶體24的源極電極36連接，而配置於半導體層34上。然而，連接配線40如圖6所示，配置於半導體層34上。因此，連接配線40與輸出配線27發生干涉。因此，輸出配線27如圖6所示，分為配置於半導體層34上的配線部27a、及配置於基板39上且絕緣層32內的配線部27b，而設為將配線部27a與配線部27b經由通孔27c進行連接的構成。由此，可將輸入配線23、輸出配線27的一部分及輸入配線25配置於基板39上且絕緣層32內，不會與輸出配線27發生干涉地，在與源極電極36及汲極電極38相同的形成面、即半導體層34上配置連接配線40。通孔27c為包含導電材料的筒狀導電構件。自接合性、及電阻等特性的觀點而言，較佳為配線部27a、配線部27b及通孔27c包含相同的材料。
關於連接配線40，在圖2、圖5及圖6中僅設為一根，亦可設置多根連接配線40，如圖7所示，亦可為設置三根連接配 線40的構成。另外，圖7中，表示輸入配線23、輸出配線27及輸入配線25與多根連接配線40，省略除其以外的構成的圖示。
在圖7所示的邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c中，例如藉由使用了試驗機等檢查裝置的檢查，而可知邏輯電路元件20b無法正常動作的情況下，不與邏輯電路元件20b連接，而將邏輯電路元件20b排除在外。該情況下，使用至少一根連接配線40選擇性地連接正常動作的邏輯電路元件20a與邏輯電路元件20c。連接配線40與邏輯電路元件20a的輸出配線27的配線部27b藉由以後詳細說明的通孔52而電性連接。通孔52包含導電材料，貫穿連接配線40與絕緣層32而到達配線部27b。
而且，連接配線40與邏輯電路元件20c的輸入配線23藉由以後詳細說明的通孔52電性連接。通孔52為包含金屬等導電材料，且貫穿連接配線40與絕緣層32而到達輸入配線23的筒狀導電構件。
如此，即便在使用了半導體層34的情況下，亦可獲得在電子電路部14(參照圖1)中進行預先設定的處理的電子電路21(參照圖2)。
另外，邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c為與所述邏輯電路元件20相同的構成。因此，省略邏輯電路元件20a~邏輯電路元件20c的詳細說明。邏輯電路元件20、邏輯電路元件20a~邏輯電路元件20c均構成2輸入的NAND 電路(反及邏輯電路)，但不限定於此。例如，亦可構成AND電路(及邏輯電路)、OR電路(或邏輯電路)、NOR電路(非或邏輯電路)、XOR電路(EXCLUSIVE OR CIRCUIT)(異或邏輯電路)及NOT電路(邏輯非電路)。電子電路部14中，包含NAND電路(反及邏輯電路)，構成所述各種邏輯電路者可為多個亦可為多種。將對於構成電子電路部14中運算所需的電子電路而言的必要種類的邏輯電路元件適當地設定必要數量。
然後，使用圖8~圖12對電子電路部14的製造方法進行說明。
圖8是用以說明本發明的實施形態的電子電路部的製造方法的流程圖。圖9是用以說明本發明的實施形態的電子電路部的製造方法的示意圖，圖10是圖9的N-N線的剖面圖，圖11是圖9的Q-Q線的剖面圖，圖12是表示利用本發明的實施形態的電子電路部的製造方法製作的電子電路部的示意性剖面圖。
如圖8所示，首先，為了獲得用於電子電路部14(參照圖1)的運算或處理的電子電路21(參照圖2)，而準備形成著多個邏輯電路元件的部件(步驟S10)。
接下來，對於多個邏輯電路元件，例如使用試驗機等檢查裝置進行檢查(步驟S12)。關於檢查，對各邏輯電路元件輸入作為輸入信號的虛設信號，進行運算而獲得輸出信號，並測定該輸出信號。然後，對虛設信號的輸入判定輸出作為基於邏輯電路元件的運算結果是否恰當。自多個邏輯電路元件中篩選出正常動作的 邏輯電路元件。
然後，根據電子電路部14的構成，將步驟S12中無法正常動作的邏輯電路元件排除在外，自正常動作的邏輯電路元件中決定構成電子電路21(參照圖2)的邏輯電路元件的組合(步驟S14)。
然後，基於步驟S14中決定的邏輯電路元件的組合，將邏輯電路元件彼此連接。該情況下，例如，形成到達連接的邏輯電路元件的輸入配線23、輸入配線25或輸出配線27的配線部27b的接觸孔(步驟S16)，向該接觸孔填充導電材料而形成通孔，藉此將邏輯電路元件彼此連接(步驟S18)。藉由如此將邏輯電路元件彼此連接而構成電子電路21(參照圖2)，從而可獲得電子電路部14(參照圖2)。
然後，對邏輯電路元件彼此的連接進行更具體的說明。
該情況下，是以如下情況為例進行說明，即，圖9所示的邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c中的邏輯電路元件20b為無法正常動作的元件，將邏輯電路元件20a與邏輯電路元件20c連接。
在圖9所示的邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c中的未設置連接配線40的區域，如圖10所示，輸入配線23及輸入配線25配置於基板39上且絕緣層32內，輸出配線27中配線部27a配置於半導體層34上。
為了將圖9所示的邏輯電路元件20a的輸出信號C作為 輸入信號A輸入至邏輯電路元件20c，而使用連接配線40將邏輯電路元件20a的輸出配線27的配線部27b與邏輯電路元件20c的輸入配線23連接。
該情況下，首先，在圖9所示的邏輯電路元件20a的輸入配線23與連接配線40的交點44a，如圖11所示，形成接觸孔50而使輸出配線27的配線部27b露出。
在圖9所示的邏輯電路元件20c的輸入配線23與連接配線40的交點44b，如圖11所示形成接觸孔50而使輸入配線23露出。
然後，為了埋設兩個接觸孔50，例如使用遮罩(未圖示)並藉由蒸鍍法蒸鍍金屬，從而在接觸孔50形成圖12所示的通孔52。
例如，遮罩中可使用如下金屬板，該金屬板在對應於輸入配線23、輸出配線27及輸入配線25與多根連接配線40的交點42的區域形成著開口。自結合性等觀點而言，蒸鍍的金屬較佳為與連接配線40相同的材質。
因使用所述構成的遮罩，故在接觸孔50以外的連接配線40上的相當於交點42的區域形成著金屬層54。所述遮罩中，因在連接配線40上的相當於交點42的區域形成著金屬層54，故即便連接部位多的情況下，亦較佳為可利用一次蒸鍍在各接觸孔形成通孔。
另外，通孔52的形成方法不限定於使用了遮罩的蒸鍍法，亦可僅在交點44a、交點44b，使用噴墨法等形成通孔52。
接觸孔50例如使用雷射光線使連接配線40及絕緣層32蒸發或熔融而形成。雷射光線的波長根據連接配線40及絕緣層32的材質及厚度等而適當設定，未作特別限定。雷射光線的波長例如為0.1μm~12μm，較佳為0.2μm~2μm。更佳為0.24μm~1.1μm，最佳為1064nm或1064nm的1/2、1064nm的1/3、1064nm的1/4波長。而且，接觸孔50的形成方法並不限定為使用雷射光線。然而，在使用了雷射光線的情況下，雷射光線的照射位置即便在使用了公知的記述的情況下亦容易定位，且藉由縮小雷射光線的光束徑而可在窄的區域形成接觸孔50，因而較佳。進而，亦可減小熱對接觸孔50以外的區域的影響。
為了藉由設為能夠使用半導體層34上的連接配線40將輸入配線23、輸入配線25及輸出配線27電性連接的構成，而獲得進行預先設定的運算或處理的電子電路21(參照圖2)，在將多個邏輯電路元件20連接的情況下，形成露出配線的接觸孔50，且在該接觸孔50僅設置將連接配線40與配線電性連接的通孔52，因而可避開無法正常動作的邏輯電路元件20b而容易地獲得電子電路21(參照圖2)。
邏輯電路元件彼此的連接方法不限定於所述連接方法。使用圖8及圖13~圖15對電子電路部14的其他製造方法進行說明。
圖13是用以說明本發明的實施形態的電子電路部的製造方法的示意圖，圖14是圖13的R-R線的剖面圖，圖15是表示本發 明的實施形態的電子電路部的製造方法的其他例的示意性剖面圖。
另外，圖13~圖15中，對與所述圖9~圖12相同的構成物附上相同的符號，省略其詳細說明，對於步驟中重複的步驟，亦省略其詳細說明。
如圖13所示，以邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c為例進行說明。如圖14所示，輸入配線23、配線部27b及輸入配線25配置於基板39上且絕緣層32內。
首先，不在邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c形成連接配線40。準備這種構成的多個邏輯電路元件(步驟S10)。
然後，對邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c，例如使用試驗機等檢查裝置進行檢查(步驟S12)，篩選出正常動作的邏輯電路元件。在該段階，對無法正常動作的邏輯電路元件進行如下處理，即，從構成電子電路的邏輯電路元件中排除在外，而不進行連接。
步驟S12中，篩選出邏輯電路元件20a、邏輯電路元件20b及邏輯電路元件20c中的邏輯電路元件20b作為無法正常動作者。
然後，決定邏輯電路元件的組合(步驟S14)。該情況下，將邏輯電路元件20a與邏輯電路元件20c連接。
然後，對邏輯電路元件20a與邏輯電路元件20c的連接進行更具體的說明。為了將圖13所示的邏輯電路元件20a的輸出 信號C作為輸入信號A輸入至邏輯電路元件20c，形成與輸入配線23、輸出配線27及輸入配線25正交的連接配線46而將邏輯電路元件20a的輸出配線27的配線部27b與邏輯電路元件20c的輸入配線23電性連接。
該情況下，首先，在圖13所示的邏輯電路元件20a的輸入配線23與連接配線46的形成預定區域47的交點45a，如圖14所示，形成接觸孔56(步驟S16)，使輸出配線27的配線部27b露出。接觸孔56例如使用雷射光線形成。形成接觸孔56的雷射光線的波長與形成所述接觸孔50的雷射光線的波長相同，因而省略其詳細說明。
在圖13所示的邏輯電路元件20c的輸入配線23與連接配線46的形成預定區域47的交點45b，如圖14所示，形成接觸孔56(步驟S16)，使輸入配線23露出。另外，連接配線46的形成預定區域47是沿著與輸入配線23、輸出配線27及輸入配線25正交的方向延伸的區域。
然後，為了填埋兩個接觸孔56且將邏輯電路元件20a的配線部27b與邏輯電路元件20c的輸入配線23電性連接，例如使用遮罩(未圖示)並藉由蒸鍍法對金屬進行蒸鍍，向接觸孔56填充金屬，且形成圖15所示的連接配線46(步驟S18)。例如，遮罩中可使用形成著與連接配線46的形成預定區域47對應的開口的金屬板。
使用所述構成的遮罩，形成著將邏輯電路元件20a的配線部 27b與邏輯電路元件20c的輸入配線23電性連接的連接配線46。連接配線46的形成方法不限定於使用了遮罩的蒸鍍法，亦可使用噴墨法或印刷法等形成連接配線46。
該情況下，亦為了藉由設為能夠使用半導體層34上的連接配線46將輸入配線23、輸入配線25及輸出配線27電性連接的構成，而獲得進行預先設定的運算的電子電路21(參照圖2)，在將多個邏輯電路元件20連接的情況下，形成露出配線的接觸孔56，在該接觸孔56僅形成將配線彼此電性連接的連接配線46，與連接配線46的形成同時地，可避開無法正常動作的邏輯電路元件20b而將正常動作的邏輯電路元件20a與邏輯電路元件20c彼此電性連接，從而可容易地獲得電子電路21(參照圖2)。
然後，對關於P型電晶體22及N型電晶體24的基板39、閘極電極30、絕緣層32、半導體層34、源極電極36及汲極電極38的材質等進行說明。
基板39具有絕緣性，且支持閘極電極30及絕緣層32。
基板39的材料、形狀、大小、構造等不作特別限定，只要具有預先規定的絕緣性，則可根據目的而適當選擇。
作為基板的材料，可使用包含玻璃、釔穩定氧化鋯(YSZ，Yttria-Stabilized Zirconia)等無機材料、樹脂或樹脂複合材料等的基板。
其中就輕量的方面、具有可撓性的方面、具有光透過性的方面等而言，較佳為包含樹脂或樹脂複合材料的基板。
具體而言，可使用包含聚對苯二甲酸丁二酯、聚對苯二甲酸乙二酯、聚萘二甲酸乙二酯、聚萘二甲酸丁二酯、聚苯乙烯、聚碳酸酯、聚碸、聚醚碸、聚芳酯、烯丙基二甘醇碳酸酯、聚醯胺、聚醯亞胺、聚醯胺醯亞胺、聚醚醯亞胺、聚吲哚、聚苯硫醚、聚環烯烴、降冰片烯樹脂、聚氯三氟乙烯等氟樹脂、液晶聚合物、丙烯酸系樹脂、環氧樹脂、矽酮樹脂、離子聚合物樹脂、氰酸酯樹脂、交聯反丁烯二酸二酯、環狀聚烯烴、芳香族醚、馬來醯亞胺-烯烴、纖維素、環硫化合物等合成樹脂的基板，包含所述合成樹脂等與氧化矽粒子的複合塑膠材料的基板，包含所述合成樹脂等與金屬奈米粒子、無機氧化物奈米粒子或無機氮化物奈米粒子等複合塑膠材料的基板，包含所述合成樹脂等與碳纖維或碳奈米管的複合塑膠材料的基板，包含所述合成樹脂等與玻璃鱗片、玻璃纖維或玻璃珠的複合塑膠材料的基板，包含所述合成樹脂等與具有黏土礦物或雲母衍生結晶結構的粒子的複合塑膠材料的基板，在薄玻璃與所述任一合成樹脂之間具有至少一次的接合界面的積層塑膠基板，藉由將無機層與有機層(所述合成樹脂)交替積層而具有至少一次以上的接合界面的包含具有阻隔性能的複合材料的基板，不鏽鋼基板或積層了不鏽鋼與異質金屬的金屬多層基板，以及鋁基板或藉由表面實施氧化處理(例如陽極氧化處理)而提高了表面的絕緣的具有氧化膜的鋁基板等。
另外，關於樹脂基板，較佳為耐熱性、尺寸穩定性、耐溶劑性、電性絕緣性、加工性、低通氣性、及低吸濕性優異。樹 脂基板亦可具備用以阻止水分及氧氣的透過的阻氣層，及用以提高樹脂基板的平坦性或與下部電極的密接性的底塗層等。
基板39的厚度較佳為50μm以上且500μm以下。若基板39的厚度為50μm以上，則基板39自身的平坦性進一步提高。若基板39的厚度為500μm以下，則基板自身的可撓性進一步提高，作為可撓性元件用基板的使用變得更容易。因構成基板39的材料的不同，具有充分平坦性及可撓性的厚度不同，因而需要根據基板材料設定其厚度，其大致範圍為50μm以上且500μm以下的範圍。
源極電極36與汲極電極38之間的距離即通道長L(參照圖4)較佳為0.1μm~10000μm，更佳為1μm~1000μm，尤佳為10μm~500μm。
若通道長L(參照圖4)短，則接觸電阻的影響增大，作為電晶體元件的遷移率下降，或因電晶體製作時要求高精度，而生產性下降。因此，自防止遷移率下降、及生產性的觀點而言，通道長L(參照圖4)較佳為0.1μm以上。
另一方面，若通道長L(參照圖4)長，則源極電極36與汲極電極38間的電流減少，元件特性下降。因此，自元件特性的觀點而言，通道長L(參照圖4)較佳為10000μm以下。
閘極電極30、源極電極36及汲極電極38的形成材料只要均具有高導電性，則不作特別限制，能夠利用各種現有的薄膜電晶體中使用的公知的電極的形成材料。
具體而言，可使用Ag、Au、Al、Cu、Pt、Pd、Zn、Sn、Cr、Mo、Ta、Ti等金屬，Al-Nd、氧化錫、氧化鋅、氧化銦、氧化銦錫(ITO)、氧化鋅銦(IZO)等金屬氧化物。
閘極電極30、源極電極36及汲極電極38均可藉由印刷法、真空成膜法、鍍敷法、雷射圖案化法等方法而形成。而且，可組合光微影法與各種成膜而形成。其中，較佳為使用印刷法形成。
印刷法中包含平版(offset)印刷法、凹版(gravure)印刷法、反轉印刷法、柔版(flexo)印刷法、活版印刷法、網版(screen)印刷法等各種公知的印刷方法。較佳為平版印刷法、柔版印刷法及反轉印刷法。
利用印刷法的形成的特徵在於以下方面：可在基板上利用一次步驟形成電極的圖案。然而，亦可將印刷法與其他方法進行組合。例如，可為藉由印刷法形成成為鍍敷的核心的部分，然後形成藉由鍍敷而得以圖案化的電極的方法；或對整個面全部進行印刷且利用雷射等直接形成圖案的方法。
利用印刷法的電極的形成中，將所述材料的微粒子分散於溶劑中而成的塗料(液狀黏性材料)，藉由印刷法以規定圖案塗佈於基板上，且使其硬化，藉此可形成各電極。
關於溶劑，不作特別限定，能夠利用各種將所述材料用於印刷時所利用的公知的溶劑。
而且，塗料的硬化較佳為光硬化或熱硬化，在光硬化的情況 下，較佳為藉由雷射照射而硬化。
若考慮成膜性、圖案化性及導電性等，則源極電極36及汲極電極38的厚度較佳為設為10nm~1000nm，更佳為設為50nm~200nm。
而且，若考慮成膜性、圖案化性及導電性等，則閘極電極30的厚度較佳為設為10nm~1000nm以下，更佳為設為50nm~200nm。
而且，閘極電極、源極電極及汲極電極可分別包含不同的材料，但較佳為包含相同的材料。藉由使用相同的材料作為各電極的材料而可提高生產性。
此處，在形成各個閘極電極、源極電極及汲極電極時，可一體地形成與該些各電極連接的輸入配線23、輸入配線25。
藉由與電極的形成同時地形成連接於各電極的輸入配線23、輸入配線25，而可削減步驟而進一步提高生產性。
而且，藉由同時形成各閘極電極、源極電極及汲極電極與輸入配線23、輸入配線25，可進一步提高閘極電極、源極電極及汲極電極與輸入配線23、輸入配線25的位置精度，從而可使閘極電極、源極電極及汲極電極與輸入配線23、輸入配線25的電性連接更確實，從而可提高可靠性。而且，藉此，可使良率良好而提高生產性。
在使輸入配線23、輸入配線25與閘極電極、源極電極及汲極電極同時形成的情況下，輸入配線23、輸入配線25的形成材料 較佳為與連接的閘極電極、源極電極及汲極電極相同的材料。
對半導體層34進行說明。半導體層34的構成未作特別限定，例如，可包含有機半導體或無機半導體。
半導體層34在包含有機半導體的情況下，製作容易，彎曲性佳，且能夠塗佈。
作為構成半導體層34的有機半導體，例如可使用6,13-雙(三異丙基矽烷基乙炔基)并五苯((triisopropylsilylethynyl，TIPS)并五苯)等并五苯衍生物，5,11-雙(三乙基矽烷基乙炔基)蒽二噻吩(triethylsilylethynyl anthradithiophene，TES-ADT)等蒽二噻吩衍生物，苯并二噻吩(benzo dithiophene，BDT)衍生物，二辛基苯并噻吩并苯并噻吩(C8-BTBT(benzothieno benzothiophene))等苯并噻吩并苯并噻吩(BTBT)衍生物，二萘并噻吩并噻吩(Dinaphthothienothiophene，DNTT)衍生物，二萘并苯并二噻吩(DiNaphtho BenzoDiThiophene，DNBDT)衍生物，6,12-二氧雜蒽嵌蒽(迫呫噸并呫噸)(dioxaanthanthrene(peri-Xanthenoxanthene))衍生物，萘四羧酸二醯亞胺(Naphthalenetetracarboxlic Diimide，NTCDI)衍生物，苝四羧酸二醯亞胺(Perylenetetracarboxylic Diimide，PTCDI)衍生物，聚噻吩衍生物，聚(2,5-雙(噻吩-2-基)噻吩并[3,2-b]噻吩)(poly(2,5-bis(thiophene-2-yl)thieno[3,2-b]thiophene，PBTTT)衍生物，四氰基醌二甲烷(tetracyanoquinodimethane，TCNQ)衍生物，寡聚噻吩類，酞花青類(phthalocyanine)，富勒烯類，聚乙炔 系導電性高分子，聚對苯及其衍生物，聚苯乙炔及其衍生物等聚苯系導電性高分子，聚吡咯及其衍生物，聚噻吩及其衍生物，聚呋喃及其衍生物等雜環系導電性高分子，聚苯胺及其衍生物等離子性導電性高分子等。
將所述有機半導體中的一般所述的富勒烯類、萘四羧酸二醯亞胺(NTCDI)衍生物、苝四羧酸二醯亞胺(PTCDI)衍生物、四氰基醌二甲烷(TCNQ)衍生物用於N型有機半導體層，將除此以外者用於P型有機半導體層。然而，所述有機半導體中，能夠利用衍生物成為P型或N型。
在由有機半導體構成半導體層34的情況下，其形成方法不作特別限定，可適當利用塗佈法、轉印法及蒸鍍法等公知方法。
若考慮成膜性等，則半導體層34的厚度較佳設為1nm~1000nm，更佳設為10nm~300nm。
作為構成半導體層34的無機半導體，例如可使用矽、ZnO(氧化鋅)、In-Ga-ZnO4等氧化物半導體。
在由無機半導體構成半導體層34的情況下，其形成方法未作特別限定，例如可使用塗佈法、及真空蒸鍍法以及化學蒸鍍法等真空成膜法。例如，在使用矽並利用塗佈法形成半導體層34的情況下，可使用環戊矽烷等。
絕緣層32只要具有高絕緣性則不作特別限定，能夠利用各種現有的薄膜電晶體中使用的公知的絕緣層的形成材料。
具體而言，可使用SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、 HfO2等絕緣性的化合物。而且，亦可設為含有至少兩種以上的該些化合物的絕緣層32。自高絕緣性等觀點而言，較佳為使用包含SiO2的材料。
絕緣層32可依據如下方法而形成，該方法是自印刷方式、塗佈方式等濕式方式，真空蒸鍍法、濺鍍法、離子鍍法(ion plating)等物理方式，化學氣相沈積(Chemical Vapor Deposition，CVD)、電漿CVD法等化學方式等中考慮與使用的材料的適合性而適當選擇。而且，絕緣層32亦可藉由光微影法及蝕刻而形成為預先設定的形狀。
本發明基本如以上般構成。以上，對本發明的電子電路裝置以及電子電路裝置的製造方法進行了詳細說明，但本發明不限定於所述實施形態，在不脫離本發明的主旨的範圍內，當然亦可進行各種改良或變更。
10‧‧‧輸入處理裝置
12‧‧‧輸入部
14‧‧‧電子電路部
16‧‧‧輸出部
18‧‧‧電源部

Claims (12)

  1. 一種電子電路裝置，包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，所述電子電路裝置的特徵在於：所述電晶體包括設置於基板上的閘極電極、將所述閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層，被施加所述輸入信號的輸入信號配線連接於所述閘極電極，所述輸入信號配線設置於所述基板上且所述絕緣層內，被提取所述輸出信號的輸出信號配線連接於所述源極電極或所述汲極電極，所述輸出信號配線設置於所述基板上且所述絕緣層內，由多個所述邏輯電路元件構成進行預先設定的處理的電子電路，所述半導體層包含有機半導體，所述基板包含樹脂或樹脂複合材料。
  2. 如申請專利範圍第1項所述的電子電路裝置，其中為了將多個所述邏輯電路元件彼此連接，而將與一個所述邏輯電路元件的所述輸入信號配線及另一個所述邏輯電路元件的所述輸出信號配線連接的至少一根連接配線設置於所述絕緣層上。
  3. 如申請專利範圍第2項所述的電子電路裝置，其中所述連接配線藉由形成於所述絕緣層的導電構件而與所述輸入信號配線及所述輸出信號配線電性連接。
  4. 如申請專利範圍第2項或第3項所述的電子電路裝置，其中所述輸入信號配線與所述輸出信號配線彼此平行地配置，所述連接配線與所述輸入信號配線及所述輸出信號配線交叉地配置。
  5. 如申請專利範圍第1項至第3項中任一項所述的電子電路裝置，其中所述電晶體是將P型電晶體與N型電晶體組合而成。
  6. 如申請專利範圍第2項或第3項所述的電子電路裝置，其中使用多個所述邏輯電路元件中的所述連接配線來選擇性連接所述邏輯電路元件。
  7. 一種電子電路裝置的製造方法，所述電子電路裝置包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，由多個所述邏輯電路元件構成進行預先設定的處理的電子電路，所述電子電路裝置的製造方法的特徵在於：所述電晶體包括設置於基板上的閘極電極、將所述閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層，被施加所述輸入信號的輸入信號配線連接於所述閘極電極，所述輸入信號配線設置於所述基板上且所述絕緣層內，被提取所述輸出信號的輸出信號配線連接於所述源極電極或所述汲極電極，所述輸出信號配線設置於所述基板上且所述絕緣 層內，為了將多個所述邏輯電路元件彼此連接，而將多個所述邏輯電路元件橫切的至少一根連接配線設置於所述絕緣層上，所述電子電路裝置的製造方法包括：自多個所述邏輯電路元件中選擇連接的所述邏輯電路元件的步驟；在所述被選擇的所述邏輯電路元件的所述輸入信號配線與所述連接配線的交點，在所述連接配線及所述絕緣層形成接觸孔，使所述輸入信號配線露出的步驟；在所述邏輯電路元件的所述輸出信號配線與所述連接配線的交點，在所述連接配線及所述絕緣層形成接觸孔，使所述輸出信號配線露出的步驟；以及向所述各接觸孔填充導電構件，將所述輸入信號配線與所述連接配線電性連接，且將所述輸出信號配線與所述連接配線電性連接的步驟。
  8. 一種電子電路裝置的製造方法，所述電子電路裝置包括多個邏輯電路元件，所述邏輯電路元件使用電晶體而構成，且對輸入信號進行預先設定的運算並將輸出信號予以輸出，由多個所述邏輯電路元件構成進行預先設定的處理的電子電路，所述電子電路裝置的製造方法的特徵在於：所述電晶體包括設置於基板上的閘極電極、將所述閘極電極電性絕緣的絕緣層、源極電極、汲極電極以及半導體層， 被施加所述輸入信號的輸入信號配線連接於所述閘極電極，所述輸入信號配線設置於所述基板上且所述絕緣層內，被提取所述輸出信號的輸出信號配線連接於所述源極電極或所述汲極電極，所述輸出信號配線設置於所述基板上且所述絕緣層內，所述電子電路裝置的製造方法包括：自多個所述邏輯電路元件中選擇連接的所述邏輯電路元件的步驟；在所述被選擇的所述邏輯電路元件的所述輸出信號配線上的所述絕緣層形成接觸孔，使所述輸出信號配線露出的步驟；在所述被選擇的所述邏輯電路元件中的、被輸入輸出信號的邏輯電路元件的所述輸入信號配線上的所述絕緣層形成接觸孔，使所述輸入信號配線露出的步驟；以及向所述各接觸孔填充導電構件，且形成將所述輸入信號配線與所述輸出信號配線電性連接的連接配線的步驟。
  9. 如申請專利範圍第7項或第8項所述的電子電路裝置的製造方法，其中所述輸入信號配線與所述輸出信號配線彼此平行地配置，所述連接配線與所述輸入信號配線及所述輸出信號配線交叉地配置。
  10. 如申請專利範圍第7項或第8項所述的電子電路裝置的製造方法，其中選擇所述連接的所述邏輯電路元件的步驟包括： 對多個所述邏輯電路元件進行檢查，篩選出能夠進行所述預先設定的運算的邏輯電路元件，自篩選出的所述邏輯電路元件中選擇構成所述電子電路的邏輯電路元件。
  11. 如申請專利範圍第7項或第8項所述的電子電路裝置的製造方法，其中所述半導體層包含有機半導體或無機半導體。
  12. 如申請專利範圍第7項或第8項所述的電子電路裝置的製造方法，其中所述電晶體是將P型電晶體與N型電晶體組合而成。
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