JPWO2016002769A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

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Abstract

炭化珪素基板（１０）の第１の主面（１０ａ）には第１の主面（１０ａ）には、第１の主面（１０ａ）と連接し、かつ第３不純物領域（１４）と、第２不純物領域（１３）と接する第２側面（Ｓ２）と、第２側面（Ｓ２）と連接する第２底部（Ｂ２）とを有する第２トレンチ（Ｔ２）が形成されている。第４不純物領域（１７）は、第２の主面（１０ｂ）と第２不純物領域（１３）との間に配置された第１領域（１７ｂ）と、第２トレンチ（Ｔ２）の第２底部（Ｂ２）と第１領域（１７ｂ）とを繋ぐ第２領域（１８）とを有する。第１電極（１６）は、第１の主面（１０ａ）側において第３不純物領域（１４）と電気的に接続され、かつ第２トレンチ（Ｔ２）の第２底部（Ｂ２）において第２領域（１８）と接されている。高速応答性を有し、かつ高い信頼性を有する炭化珪素半導体装置およびその製造方法を提供する。

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、主面にトレンチが形成された炭化珪素半導体装置およびその製造方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、特開２００８−１４７２３２号公報（特許文献１）には、炭化珪素からなるトレンチ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。当該ＭＯＳＦＥＴによれば、短チャネル効果によるパンチスルーが発生しないようにチャネル層の厚さを所定の計算式で求められる長さ以上とし、かつベース層の下端は、ゲートトレンチの下端よりもドレイン電極側に位置するように設けられている。
また、Y. Nakano et al., "690V, 1.00mΩcm2 4H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072（非特許文献１）には、スイッチング用のトレンチに隣接して耐圧保持用のトレンチを作成し、耐圧保持用のトレンチの底部をスイッチング用のトレンチの底部よりもドレイン電極側に設けているＭＯＳＦＥＴが記載されている。耐圧保持用のトレンチの下部にはｐ型ベース層を設けられている。
特開２００８−１４７２３２号公報
Y. Nakano et al., "690V, 1.00mΩcm2 4H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072
特開２００８−１４７２３２号公報に記載のＭＯＳＦＥＴによれば、チャネルを形成する半導体部をｐ型ベース層よりも上に設けることにより、ｐ型ベース層の下部に拡がる空乏層によってトレンチの底部に高い電界がかからないようにしている。しかしながら、ソース電極がｐ型ベース領域と離れて位置しているため、ソース電極とｐ型ベース領域との間が高抵抗となり、安定してｐ型ベース領域を電位固定することが困難である。結果として、十分に速い応答性を有する半導体装置を得ることができなかった。
またY. Nakano et al., "690V, 1.00mΩcm2 4H-SiC Double-Trench MOSFETs", Materials Science Forum Vols. 717-720 (2012) page 1069-1072に記載のＭＯＳＦＥＴによれば、上記構造を作製するために、チャネルを形成するためのトレンチに隣接して耐圧保持用のトレンチを作成し、耐圧保持用のトレンチの下部にｐ型ベース層を設け、チャネルを形成するためのトレンチの底部よりも深い位置に空乏層を形成してチャネルを形成するためのトレンチを保護している。しかしながら、上記構造では、チャネルを形成する半導体層に高い電界が印加されるため、高い信頼性を得ることができなかった。
本発明の一態様の目的は、高速応答性を有し、かつ高い信頼性を有する炭化珪素半導体装置およびその製造方法を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極と、第１電極と、第２電極とを備えている。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、かつ第２不純物領域よりも高い不純物濃度を有する第４不純物領域とを含む。炭化珪素基板の第１の主面には、第１の主面と連接し、かつ第３不純物領域と、第２不純物領域と、第１不純物領域とに接する第１側面と、第１側面と連接する第１底部とを有する第１トレンチが形成されており、かつ第１の主面には、第１の主面と連接し、かつ第３不純物領域と、第２不純物領域と接する第２側面と、第２側面と連接する第２底部とを有する第２トレンチが形成されている。第４不純物領域は、第２の主面と第２不純物領域との間に配置された第１領域と、第２トレンチの第２底部と第１領域とを繋ぐ第２領域とを有する。ゲート絶縁膜は、第１トレンチの第１側面において、第１不純物領域と、第２不純物領域と、第３不純物領域とに接する。ゲート電極は、ゲート絶縁膜上に設けられている。第１電極は、第１の主面側において第３不純物領域と電気的に接続され、かつ第２トレンチの第２底部において第２領域と接されている。第２電極は、第２の主面側において、第１不純物領域と電気的に接続されている。第４不純物領域は、第１電極と電気的に接続されている。
本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素基板が準備される。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、かつ第２不純物領域よりも高い不純物濃度を有する第４不純物領域とを含む。炭化珪素基板の第１の主面には、第１の主面と連接し、かつ第３不純物領域と、第２不純物領域と、第１不純物領域とに接する第１側面と、第１側面と連接する第１底部とを有する第１トレンチが形成されており、かつ第１の主面には、第１の主面と連接し、かつ第３不純物領域と、第２不純物領域と接する第２側面と、第２側面と連接する第２底部とを有する第２トレンチが形成されている。第４不純物領域は、第２の主面と第２不純物領域との間に配置された第１領域と、第２トレンチの第２底部と第１領域とを繋ぐ第２領域とを有する。第１トレンチの第１側面において、第１不純物領域と、第２不純物領域と、第３不純物領域とに接するゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。第１の主面側において第３不純物領域と電気的に接続され、かつ第２トレンチの第２底部において第２領域と接する第１電極が形成される。第２の主面側において、第１不純物領域と電気的に接続される第２電極が形成される。第４不純物領域は、第１電極と電気的に接続されている。
本発明の一態様によれば、高速応答性を有し、かつ高い信頼性を有する炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に説明するための縦断面模式図である。 図１の領域ＩＩ−ＩＩにおける横断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１０の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１１の工程を概略的に説明するための断面模式図である。 図１に示す炭化珪素半導体装置の変形例の領域ＩＩ−ＩＩにおける横断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 図１８の領域ＸＩＸの拡大図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 距離ａと特性オン抵抗との関係および距離ａと耐圧との関係とを示すシミュレーションデータである。 距離ｂと特性オン抵抗との関係および距離ａと耐圧との関係とを示すシミュレーションデータである。 距離ｃと特性オン抵抗との関係および距離ａと耐圧との関係とを示すシミュレーションデータである。 距離ｃが０．８μｍの場合における、距離ｄと特性オン抵抗との関係および距離ａと耐圧との関係とを示すシミュレーションデータである。 距離ｃが０．９μｍの場合における、距離ｄと特性オン抵抗との関係および距離ａと耐圧との関係とを示すシミュレーションデータである。 距離ｃが０．７μｍの場合における、第２不純物領域の不純物濃度と特性オン抵抗との関係を示すシミュレーションデータである。
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、第１電極１６と、第２電極２０とを備えている。炭化珪素基板１０は、第１の主面１０ａと、第１の主面と反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、かつ第２不純物領域１３よりも高い不純物濃度を有する第４不純物領域１７とを含む。炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接し、かつ第３不純物領域１４と、第２不純物領域１３と、第１不純物領域１２とに接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が形成されており、かつ第１の主面１０ａには、第１の主面１０ａと連接し、かつ第３不純物領域１４と、第２不純物領域１３と接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成されている。第４不純物領域１７は、第２の主面１０ｂと第２不純物領域１３との間に配置された第１領域１７ｂと、第２トレンチＴ２の第２底部Ｂ２と第１領域１７ｂとを繋ぐ第２領域１８とを有する。ゲート絶縁膜１５は、第１トレンチＴ１の第１側面Ｓ１において、第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とに接する。ゲート電極２７は、ゲート絶縁膜１５上に設けられている。第１電極１６は、第１の主面１０ａ側において第３不純物領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接されている。第２電極２０は、第２の主面１０ｂ側において、第１不純物領域１２と電気的に接続されている。第４不純物領域１７は、第１電極１６と電気的に接続されている。
上記（１）に係る炭化珪素半導体装置１によれば、第１電極１６は、第１の主面１０ａ側において第３不純物領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接されている。これにより、第１電極１６が第１領域１７ｂに近接して形成されるため、第１電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的に第１電極１６と電位固定することができるので、高速応答性を有する炭化珪素半導体装置を得ることができる。また第１領域１７ｂは、第２の主面１０ｂと第２不純物領域１３との間に配置されているため、第２不純物領域１３に対して高い電界がかかることを抑制することができる。そのため、高速応答性を有し、かつ高い信頼性を有する炭化珪素半導体装置を得ることができる。
（２）上記（１）に係る炭化珪素半導体装置１において好ましくは、第２領域１８は、第１不純物領域１２と第１領域１７ｂとに接する第３領域１８ｂと、第２不純物領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。これにより、第１領域１７ｂを効果的に第１電極１６に対して電位固定することができる。
（３）上記（２）に係る炭化珪素半導体装置１において好ましくは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界をさらに狭窄することにより、第２不純物領域１３に対して直接高い電界がかからないようにすることができる。
（４）上記（２）に係る炭化珪素半導体装置１において好ましくは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界を第１の主面１０ａと平行な方向に広げることにより、第２不純物領域１３にかかる電界の強度を弱めることができる。
（５）上記（１）に係る炭化珪素半導体装置１において好ましくは、第２トレンチＴ２の第２底部Ｂ２には、第２底部Ｂ２と連接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３が設けられている。第２領域１８は、第３トレンチＴ３の第３側面Ｓ３と第２トレンチＴ２の第２底部Ｂ２とに接する第５領域１８ｃと、第１領域１７ｂと接し、かつ第５領域１８ｃと電気的に接続された第６領域１８ｆとを有する。第３トレンチＴ３の第３側面Ｓ３と第２トレンチＴ２の第２底部Ｂ２の各々に接する第５領域１８ｃにより、第３不純物領域１４と第１不純物領域１２との間においてパンチスルーが発生することを抑制することができる。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置１において好ましくは、第４不純物領域１７は、第１トレンチＴ１の第１底部Ｂ１に対面し、かつ第１電極１６に電気的に接続される第７領域１７ｃをさらに有する。これにより、第１トレンチＴ１の第１底部Ｂ１における電界集中を緩和することができるので、より高い信頼性を有する炭化珪素半導体装置を得ることができる。
（７）上記（６）に係る炭化珪素半導体装置１において好ましくは、第４不純物領域１７は、第２の主面１０ｂに対して垂直な方向から見て、第１領域１７ｂの長軸方向の一辺の一部と第７領域１７ｃの長軸方向の一辺の一部とを繋ぐ第８領域１７ｄをさらに含む。第２トレンチＴ２の第２底部Ｂ２は、第１領域１７ｂと第８領域１７ｄとが交差する領域上に位置している。これにより、第１領域１７ｂと第７領域１７ｃとの双方を第１電極１６に対して効果的に接続することができるので、スイッチング速度を向上することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置１において好ましくは、第２の主面１０ｂに対して垂直な方向から見て、第１トレンチＴ１の第１底部Ｂ１の長軸方向における第１底部Ｂ１の幅は、第１底部Ｂ１の長軸方向における第２トレンチＴ２の第２底部Ｂ２の幅よりも長い。これにより、特性オン抵抗を低減することができる。
（９）本発明の一態様に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、かつ第２不純物領域１３よりも高い不純物濃度を有する第４不純物領域１７とを含む。炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接し、かつ第３不純物領域１４と、第２不純物領域１３と、第１不純物領域１２とに接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が形成されており、かつ第１の主面１０ａには、第１の主面１０ａと連接し、かつ第３不純物領域１４と、第２不純物領域１３と接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成されている。第４不純物領域１７は、第２の主面１０ｂと第２不純物領域１３との間に配置された第１領域１７ｂと、第２トレンチＴ２の第２底部Ｂ２と第１領域１７ｂとを繋ぐ第２領域１８とを有する。第１トレンチＴ１の第１側面Ｓ１において、第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とに接するゲート絶縁膜１５が形成される。ゲート絶縁膜１５上にゲート電極２７が形成される。第１の主面１０ａ側において第３不純物領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接する第１電極１６が形成される。第２の主面１０ｂ側において、第１不純物領域１２と電気的に接続される第２電極２０が形成される。第４不純物領域１７は、第１電極１６と電気的に接続されている。
上記（９）に係る炭化珪素半導体装置１の製造方法によれば、第１電極１６は、第１の主面１０ａ側において第３不純物領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接されている。これにより、第１電極１６が第１領域１７ｂに近接して形成されるため、第１電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的に第１電極１６と電位固定することができるので、高速応答性を有する炭化珪素半導体装置を得ることができる。また第１領域１７ｂは、第２の主面１０ｂと第２不純物領域１３との間に配置されているため、第２不純物領域１３に対して高い電界がかかることを抑制することができる。そのため、高速応答性を有し、かつ高い信頼性を有する炭化珪素半導体装置を得ることができる。
（１０）上記（９）に係る炭化珪素半導体装置１の製造方法において好ましくは、第２領域１８は、第１不純物領域１２と第１領域１７ｂとに接する第３領域１８ｂと、第２不純物領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。炭化珪素基板１０を形成する工程は、エピタキシャル成長により第１不純物領域１２の第１部分１２ｃを形成する工程と、第１不純物領域１２の第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂを形成する工程と、エピタキシャル成長により第１不純物領域１２の第１部分１２ｃおよび第１領域１７ｂ上に第１不純物領域１２の第２部分１２ａを形成する工程と、第１不純物領域の第２部分１２ａに対してイオン注入を行うことにより、第３領域１８ｂを形成する工程と、エピタキシャル成長により第３領域１８ｂおよび第２部分１２ａ上に第２不純物領域１３を形成する工程と、第２不純物領域１３に対してイオン注入を行うことにより、第３不純物領域１４を形成する工程と、第３不純物領域１４と第２不純物領域１３とに接する第２側面Ｓ２と、第２不純物領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第４領域１８ａを形成する工程とを含む。第２トレンチＴ２を形成した後に第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うため、比較的低いイオン注入エネルギーで、炭化珪素基板１０の深くまでイオンを注入することができる。そのため、イオン注入工程の負荷を低減することができる。
（１１）上記（１０）に係る炭化珪素半導体装置１の製造方法において好ましくは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界をさらに狭窄することにより、第２不純物領域１３に対して直接高い電界がかからないようにすることができる。
（１２）上記（１０）に係る炭化珪素半導体装置１の製造方法において好ましくは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界を第１の主面１０ａと平行な方向に広げることにより、第２不純物領域１３にかかる電界の強度を弱めることができる。
（１３）上記（９）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０を形成する工程は、エピタキシャル成長により第１不純物領域１２の第１部分１２ｃを形成する工程と、第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂを形成する工程と、エピタキシャル成長により第１部分１２ｃおよび第１領域１７ｂ上に第１不純物領域１２の第２部分１２ａを形成する工程と、エピタキシャル成長により第２部分１２ａ上に第２不純物領域１３を形成する工程と、第２不純物領域１３に対してイオン注入を行うことにより、第３不純物領域１４を形成する工程と、第３不純物領域１４と第２不純物領域１３とに接する第２側面Ｓ２と、第２不純物領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第２導電型を有し、かつ第１領域１７ｂと離間した状態で第２部分１２ａと接する第３部分４６を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に連接し、かつ第３部分４６に接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３を形成する工程と、第３トレンチＴ３の第３底部Ｂ３に対してイオン注入を行うことにより、第２導電型を有し、かつ第３部分４６および第１領域１７ｂを繋ぐ第４部分１８ｆを形成する工程とを含む。これにより、第１電極１６が第１領域１７ｂにより近接して形成されるため、第１電極１６と第１領域１７ｂとの間の抵抗をさらに低減することができる。結果として、第１領域１７ｂをより安定的に第１電極１６と電位固定することができるので、より高速な応答性を有する炭化珪素半導体装置を得ることができる。
（１４）上記（９）〜（１３）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、第４不純物領域１７は、第１トレンチＴ１の第１底部Ｂ１に対面し、かつ第１電極１６に電気的に接続される第７領域１７ｃをさらに有する。これにより、第１トレンチＴ１の第１底部Ｂ１における電界集中を緩和することができるので、より高い信頼性を有する炭化珪素半導体装置を得ることができる。
（１５）上記（９）に係る炭化珪素半導体装置１の製造方法において好ましくは、第２領域１８は、第１不純物領域１２と第１領域１７ｂとに接する第３領域１８ｂと、第２不純物領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。炭化珪素基板１０を形成する工程は、エピタキシャル成長により第１不純物領域１２の第１部分１２ｃを形成する工程と、第１不純物領域１２の第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂと、第１不純物領域１２の第１部分１２ｃおよび第１領域１７ｂ上に位置する第１不純物領域１２の第２部分１２ａと、第３領域１８ｂとを形成する工程と、エピタキシャル成長により第３領域１８ｂおよび第２部分１２ａ上に第２不純物領域１３を形成する工程と、第２不純物領域１３に対してイオン注入を行うことにより、第３不純物領域１４を形成する工程と、第３不純物領域１４と第２不純物領域１３とに接する第２側面Ｓ２と、第２不純物領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第４領域１８ａを形成する工程とを含む。これにより、第１電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的に第１電極１６と電位固定することができるので、高速応答性を有する炭化珪素半導体装置を得ることができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
図１を参照して、実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、ソース配線１９と、ドレイン電極２０と、保護膜２４とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。炭化珪素単結晶基板１１は、炭化珪素基板１０の第２の主面１０ｂを構成し、かつ炭化珪素エピタキシャル層５は、炭化珪素基板１０の第１の主面１０ａを構成する。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１５０ｍｍであり、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。炭化珪素単結晶基板１１の厚みは、たとえば４００μｍである。炭化珪素単結晶基板１１の抵抗率はたとえば０．０１７Ωｃｍである。
炭化珪素エピタキシャル層５は、ドリフト領域１２（第１不純物領域１２）と、ベース領域１３（第２不純物領域１３）と、ソース領域１４（第３不純物領域１４）と、第４不純物領域１７と、バッファ層２２とを主に有している。ドリフト領域１２は、窒素などのｎ型を付与するためのｎ型不純物（ドナー）を含むｎ型（第１導電型）の領域である。ドリフト領域１２は、バッファ層２２上に設けられた第３ドリフト領域１２ｃと、第３ドリフト領域１２ｃ上に設けられた第２ドリフト領域１２ｂと、第２ドリフト領域１２ｂ上に設けられた第１ドリフト領域１２ａとを有する。第１ドリフト領域１２ａは、ベース領域１３と接する。第２ドリフト領域１２ｂは、第１ドリフト領域１２ａと接し、第１ドリフト領域１２ａから見てベース領域１３と反対側に位置する。第３ドリフト領域１２ｃは、第２ドリフト領域１２ｂと接し、第２ドリフト領域１２ｂから見て第１ドリフト領域１２ａと反対側に位置する。バッファ層２２は、たとえば第３ドリフト領域１２ｃよりも高い不純物濃度を有し、かつ炭化珪素単結晶基板１１と第３ドリフト領域１２ｃとの間に設けられている。
ベース領域１３は、ドリフト領域１２の第１ドリフト領域１２ａおよび第４不純物領域１７の第３領域１８ｂの各々上に設けられている。ベース領域１３は、ｎ型とは異なるｐ型（第２導電型）を有する領域である。ベース領域１３は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などのｐ型を付与するためのｐ型不純物（アクセプタ）を含んでいる。好ましくは、ベース領域１３のｐ型不純物の濃度は、１×１０15ｃｍ-3以上４×１０17ｃｍ-3以下であり、より好ましくは３×１０15ｃｍ-3以上３×１０16ｃｍ-3以下であり、さらに好ましくは５×１０15ｃｍ-3以上１×１０16ｃｍ-3以下である。ベース領域１３のｐ型不純物の濃度は、５×１０15ｃｍ-3以上であることが好ましい。ベース領域１３は、たとえばエピタキシャル成長により形成されたエピタキシャル層である。ベース領域１３の厚みは、たとえば０．５μｍ以上１．５μｍ以下である。
ソース領域１４は、ベース領域１３によってドリフト領域１２から隔てられるようにベース領域１３上に設けられている。ソース領域１４は、リンなどのｎ型を付与するためのｎ型不純物を含んでおり、ｎ型を有する。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２の第１ドリフト領域１２ａ、第２ドリフト領域１２ｂおよび第３ドリフト領域１２ｃの各々が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むリンなどのｎ型不純物の濃度は、たとえば２×１０18ｃｍ-3以上１×１０19ｃｍ-3以下である。ソース領域１４の厚みは、たとえば０．１μｍ以上０．４μｍ以下である。
炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が形成されている。第１トレンチＴ１の第１側面Ｓ１は、ソース領域１４およびベース領域１３の各々を貫通し、ドリフト領域１２の第１ドリフト領域１２ａに至る。第１トレンチＴ１の第１底部Ｂ１は、ドリフト領域１２の第１ドリフト領域１２ａに位置する。つまり、第１ドリフト領域１２ａと、ベース領域１３と、ソース領域１４とは第１トレンチの第１側面Ｓ１に接し、かつ第１ドリフト領域１２ａは第１トレンチＴ１の第１底部Ｂ１に接する。第１トレンチＴ１の第１側面Ｓ１は、炭化珪素基板１０の第１の主面１０ａに対してほぼ垂直な方向に沿って延在しており、かつ第１トレンチＴ１の第１底部Ｂ１は、炭化珪素基板１０の第１の主面１０ａとほぼ平行である。第１トレンチＴ１の第１側面Ｓ１と第１底部Ｂ１との境界は曲率を有するように形成されていてもよい。第１トレンチＴ１の深さは、たとえば０．５μｍ以上２．３μｍ以下である。第１トレンチＴ１の幅は、たとえば０．５μｍ以上３μｍ以下である。
炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成されている。第２トレンチＴ２の第２側面Ｓ２は、ソース領域１４を貫通し、ベース領域１３に至る。第２トレンチＴ２の第２底部Ｂ２は、ベース領域１３に位置する。つまり、第２トレンチＴ２の第２側面Ｓ２は、第３不純物領域１４と、第２不純物領域１３とに接する。第２トレンチＴ２の第２底部Ｂ２は、第４不純物領域１７の第２領域１８に接する。
第４不純物領域１７は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含み、ｐ型を有する。第４不純物領域１７は、ベース領域１３よりも高い不純物濃度を有する。第４不純物領域１７は、ソース電極１６と電気的に接続されている。第４不純物領域１７は、第１領域１７ｂと、第７領域１７ｃと、第２領域１８とを主に含んでいる。第１領域１７ｂ、第７領域１７ｃおよび第２領域１８の各々が含むアルミニウムなどのｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上２×１０19ｃｍ-3以下であり、好ましくは、２×１０18ｃｍ-3以上９×１０18ｃｍ-3以下である。第７領域１７ｃは、第１トレンチＴ１の第１底部Ｂ１とベース領域１３の一部とに対面し、かつ第１電極１６に電気的に接続される。第７領域１７ｃは、第１トレンチＴ１の第１底部Ｂ１の全面を覆い、かつ第１トレンチＴ１の第１側面Ｓ１からベース領域１３に向かう方向に沿って延在している。好ましくは、第７領域１７ｃは、ゲート絶縁膜１５と接するベース領域１３におけるチャネル領域ＣＨ全体を覆うように配置されている。炭化珪素基板１０の第２の主面１０ｂと平行な方向に沿って見た場合（図１の視野）において、第７領域１７ｃの幅は、第１トレンチＴ１の第１底部Ｂ１の幅よりも大きい。第７領域１７ｃの厚みは、たとえば０．５μｍ以上１．５μｍ以下である。第７領域１７ｃは、第２の主面１０ｂと平行な方向において第２ドリフト領域１２ｂに接しており、かつ第２の主面１０ｂと垂直な方向において第１ドリフト領域１２ａと第３ドリフト領域１２ｃとに挟まれている。
第１領域１７ｂは、第２の主面１０ｂとベース領域１３との間に配置されている。第１領域１７ｂは、第２の主面１０ｂに対して垂直な方向において、第３領域１８ｂと第３ドリフト領域１２ｃとに挟まれて配置されており、かつ第２の主面１０ｂに平行な方向において第２ドリフト領域１２ｂに接して配置されている。第２領域１８は、第２トレンチＴ２の第２底部Ｂ２と第１領域１７ｂとを繋ぐ。好ましくは、第２領域１８は、ドリフト領域１２と第１領域１７ｂとに接する第３領域１８ｂと、ベース領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。第３領域１８ｂは、第２の主面１０ｂと平行な方向において第１ドリフト領域１２ａと接し、かつ第２の主面１０ｂと垂直な方向において第１領域１７ｂと第４領域１８ａとに挟まれている。
第３領域１８ｂは、ベース領域１３に対面して設けられている。第３領域１８ｂは、ベース領域１３と、第２の主面１０ｂとの間に設けられている。第２の主面１０ｂと平行な方向において、第３領域１８ｂの幅は、第４領域１８ａの幅よりも大きくてもよい。好ましくは、第３領域１８ｂは、第４領域１８ａと、ベース領域１３とに接して設けられている。第３領域１８ｂの厚みは、たとえば０．５μｍ以上１．５μｍ以下である。
第２の主面１０ｂに対面する第７領域１７ｃの面１７ｃ１は、第２の主面１０ｂに対面する第３領域１８ｂの面１８ｂ１よりも、第２の主面１０ｂに対して垂直な方向において第２の主面１０ｂ側に位置している。言い換えれば、第２の主面１０ｂに対して垂直な方向において、第２の主面１０ｂと第７領域１７ｃの面１７ｃ１との間の距離は、第２の主面１０ｂと第３領域１８ｂの面１８ｂ１よりも短い。好ましくは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。第２の主面１０ｂと平行な方向において、第３領域１８ｂの幅は、第１領域１７ｂの幅と同じであってもよい。
好ましくは、第２の主面１０ｂに対して垂直な方向における、ベース領域１３と第７領域１７ｃとの間の距離ａは、０．２μｍ以上２μｍ以下である。距離ａは、ベース領域１３と接する第１ドリフト領域１２ａの厚みと等しい。より好ましくは、距離ａは、０．５μｍ以上０．７μｍ以下である。
好ましくは、第２の主面１０ｂと平行な方向における、第１トレンチＴ１の第１側面Ｓ１と第１底部Ｂ１との接点と、第７領域１７ｃの側面１７ｃ２との距離ｂは、０．１μｍ以上０．５μｍ以下である。距離ｂは、ベース領域１３と対面する第７領域１７ｃの領域の幅と等しい。より好ましくは、距離ｂは、０．２μｍ以上０．４μｍ以下である。
好ましくは、第２の主面１０ｂと平行な方向における、第７領域１７ｃの側面１７ｃ２と、第３領域１８ｂの側面１７ａ２との距離ｃは、０．６μｍ以上１．５μｍ以下である。距離ｃは、第１トレンチＴ１の第１側面Ｓ１と、第３領域１８ｂとに挟まれた第１ドリフト領域１２ａの幅から、距離ａを引いた値と等しい。より好ましくは、距離ｃは、０．７μｍ以上１μｍ以下である。
好ましくは、第２の主面１０ｂと平行な方向における、第７領域１７ｃの側面１７ｃ２と、第３領域１８ｂの側面１８ｂ２との距離ｃは、第７領域１７ｃの側面１７ｃ２と、第１領域１７ｂの側面１７ｂ２との距離ｄよりも長い。距離ｄは、第７領域１７ｃと、第１領域１７ｂとに挟まれた第２ドリフト領域１２ｂの幅に等しい。第２の主面１０ｂと平行な方向における、距離ｄは、たとえば０．５μｍ以上１．５μｍ以下であり、好ましくは０．７μｍ以上１．５μｍ以下であり、さらに好ましくは０．７μｍ以上１．０μｍ以下である。
図２を参照して、平面視（第２の主面１０ｂに対して垂直な方向に沿って見た視野）において、第７領域１７ｃおよび第１領域１７ｂの各々は、たとえば長軸と短軸とを有する長尺状（たとえば長方形）の形状を有する。平面視において、第１トレンチＴ１の第１底部Ｂ１は、第７領域１７ｃと重なるように配置されている。第１トレンチＴ１の第１底部Ｂ１は、第７領域１７ｃの長軸方向に沿って延在している。第４不純物領域１７は、第７領域１７ｃと第１領域１７ｂとを繋ぐ接続部１７ｄ（第８領域１７ｄ）を含む。接続部１７ｄは、第２の主面１０ｂに対して垂直な方向から見て、第１領域１７ｂの長軸方向の一辺の一部と第７領域１７ｃの長軸方向一辺の一部とを繋ぐ。接続部１７ｄは、アルミニウムなどのｐ型不純物を含み、ｐ型を有する。平面視において、第２ドリフト領域１２ｂは、第７領域１７ｃと、第１領域１７ｂと、接続部１７ｄとに囲まれるように配置されている。接続部１７ｄは、第７領域１７ｃの長軸方向に沿って複数配置されていてもよい。接続部１７ｄは、第７領域１７ｃの短軸方向に沿って複数配置されていてもよい。平面視において、第２トレンチＴ２の第２底部Ｂ２は、第１領域１７ｂと重なるように配置されている。第２トレンチＴ２の第２底部Ｂ２は、第１領域１７ｂの長軸方向に沿って延在している。第２トレンチＴ２の第２底部Ｂ２の長軸方向は、第１トレンチＴ１の第１底部Ｂ１の長軸方向とほぼ平行である。
図１５を参照して、平面視において、第２トレンチＴ２の第２底部Ｂ２は、第１領域１７ｂと第８領域１７ｄとが交差する領域上に位置していることが好ましい。隣り合う２つの第２トレンチＴ２は、第１領域１７ｂの長軸方向において離間して設けられている。隣り合う２つの第２トレンチＴ２に挟まれた領域の下側には、ソース領域１４と、ベース領域１３と、第１ドリフト領域１２ａとが設けられていてもよい。第２の主面１０ｂに対して垂直な方向から見て、第１トレンチＴ１の第１底部Ｂ１の長軸方向における第１底部Ｂ１の幅は、第１底部Ｂ１の長軸方向における第２トレンチＴ２の第２底部Ｂ２の幅よりも長くてもよい。
図１を参照して、ドリフト領域１２の第１ドリフト領域１２ａは、第１トレンチＴ１の第１側面Ｓ１と、ベース領域１３と、第７領域１７ｃと、第３領域１８ｂと、第２ドリフト領域１２ｂと、第１領域１７ｂとに接する。ドリフト領域１２の第３ドリフト領域１２ｃは、第１ドリフト領域１２ａよりも第２の主面１０ｂ側に位置し、第１ドリフト領域１２ａと電気的に接続され、かつ第１ドリフト領域１２ａよりも低い不純物濃度を有する。ドリフト領域１２の第２ドリフト領域１２ｂは、第２の主面１０ｂに垂直な方向において第１ドリフト領域１２ａおよび第３ドリフト領域１２ｃに挟まれて配置されており、かつ第２の主面１０ｂに平行な方向において第７領域１７ｃおよび第１領域１７ｂに挟まれて配置されている。第２ドリフト領域１２ｂが含むｎ型不純物の濃度は、第３ドリフト領域１２ｃが含むｎ型不純物の濃度よりも高いことが好ましい。好ましくは、第１ドリフト領域１２ａおよび第２ドリフト領域１２ｂの各々の不純物濃度は、１×１０16ｃｍ-3以上４×１０17ｃｍ-3以下であり、より好ましくは、２×１０16ｃｍ-3以上２×１０17ｃｍ-3以下である。第２ドリフト領域１２ｂの厚みは、たとえば０．４μｍ以上１．５μｍ以下である。第１ドリフト領域１２ａの厚みは、たとえば０．２μｍ以上１．０μｍ以下である。
第３ドリフト領域１２ｃが含む窒素などの不純物の濃度および第３ドリフト領域１２ｃの厚みは、耐圧によって変化する。耐圧が１２００Ｖの場合、第３ドリフト領域１２ｃの厚みは、たとえば１０μｍ程度であり、かつ第３ドリフト領域１２ｃが含む窒素濃度は１×１０16ｃｍ-3程度である。また耐圧が１７００Ｖの場合、第３ドリフト領域１２ｃの厚みは、たとえば２０μｍ程度であり、かつ第３ドリフト領域１２ｃが含む窒素濃度は５×１０15ｃｍ-3程度である。さらに耐圧が３３００Ｖの場合、第３ドリフト領域１２ｃの厚みは、たとえば３０μｍ程度であり、かつ第３ドリフト領域１２ｃが含む窒素濃度は３×１０15ｃｍ-3程度である。
好ましくは、バッファ層２２が含む窒素などのｎ型不純物の濃度は、炭化珪素単結晶基板１１が含む窒素などのｎ型不純物の濃度よりも低い。炭化珪素単結晶基板１１が含む窒素などのｎ型不純物の濃度は、たとえば５×１０18ｃｍ-3以上９×１０18ｃｍ-3以下である。バッファ層２２が含む窒素などのｎ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上２×１０18ｃｍ-3以下である。なお上記各不純物領域に含まれている不純物の元素および濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
ゲート絶縁膜１５は、たとえば二酸化珪素からなり、第１トレンチＴ１の第１側面Ｓ１と、第１底部Ｂ１とに接するように設けられている。ゲート絶縁膜１５は、第１トレンチＴ１の第１側面Ｓ１において、第１ドリフト領域１２ａと、ベース領域１３と、ソース領域１４とに接し、第１トレンチＴ１の第１底部Ｂ１において、第１ドリフト領域１２ａと接する。ゲート絶縁膜１５に接するベース領域１３にチャネル領域ＣＨが形成可能に構成されている。ゲート絶縁膜１５の厚みは、たとえば５０ｎｍ以上１５０ｎｍ以下である。
ゲート電極２７は、ゲート絶縁膜１５上に設けられている。ゲート電極２７は、ゲート絶縁膜１５に接触して配置され、ゲート絶縁膜１５により形成される溝を埋めるように設けられている。ゲート電極２７は、第１の主面１０ａに対向する位置に設けられていてもよい。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンなどの導電体からなっている。
ソース電極１６は、たとえばＮｉとＴｉとを含む材料からなる。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａ側においてソース領域１４と電気的に接続されている。ソース電極１６は、第２トレンチＴ２の第２側面Ｓ２においてソース領域１４とベース領域１３とに接し、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接する。ソース電極１６は、ソース領域１４とオーミック接合している合金層を含む。合金層は、たとえばソース電極１６が含む金属とのシリサイドである。好ましくは、ソース電極１６は、Ｔｉと、Ａｌと、Ｓｉを含む材料からなる。
層間絶縁膜２１は、炭化珪素基板１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート絶縁膜１５の各々に接して設けられている。層間絶縁膜２１は、たとえばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜と、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）とを含む。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。ソース配線１９は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。ソース配線１９は、たとえば第２トレンチＴ２の内部においてソース電極１６と接している。ソース配線１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。ソース配線１９は、たとえばＡｌＳｉＣｕを含む材料からなる。保護膜２４は、ソース配線１９を覆うように、ソース配線１９上に設けられている。保護膜２４は、たとえば窒化膜とポリイミドとを含む。
ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。ドレイン電極２０は、第２の主面１０ｂ側において、第３ドリフト領域１２ｃと電気的に接続されている。ドレイン電極２０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。
次に、実施の形態１に係るＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、ベース領域１３と第１不純物領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、ベース領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４と第１不純物領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
図４を参照して、たとえば改良レーリー法により成長させた炭化珪素単結晶インゴットをスライスして基板を切り出し、基板の表面に対して鏡面研磨を行うことにより、炭化珪素単結晶基板１１が準備される。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１の主面の直径はたとえば１５０ｍｍであり、厚みはたとえば４００μｍである。炭化珪素単結晶基板１１の主面は、たとえば｛０００１｝面または｛０００１｝面から８°以下程度オフした面である。
次に、第１のｎ型エピタキシャル層形成工程（Ｓ１０：図３）が実施される。たとえば、炭化珪素単結晶基板１１上に、水素を含むキャリアガスと、シラン、プロパンを含む原料ガスと、窒素を含むドーパントガスが供給され、１００ｍｂａｒ（１０ｋＰａ）の圧力下、炭化珪素単結晶基板１１が、たとえば１５５０℃程度に加熱される。これにより、図５に示すように、ｎ型を有する炭化珪素エピタキシャル層が炭化珪素単結晶基板１１上に形成される。炭化珪素エピタキシャル層は、炭化珪素単結晶基板１１に形成されたバッファ層２２と、バッファ層２２上に形成された第３ドリフト領域１２ｃとを有する。第３ドリフト領域１２ｃには窒素がドーピングされており、窒素の濃度は、たとえば８．０×１０15ｃｍ-3である。第３ドリフト領域１２ｃの厚みは、たとえば１０μｍである。以上により、エピタキシャル成長によりドリフト領域１２の第３ドリフト領域１２ｃ（第１部分１２ｃ）が形成される。
次に、第１のｐ型不純物イオン注入工程（Ｓ２０：図３）が実施される。具体的には、図６を参照して、炭化珪素エピタキシャル層５の第３ドリフト領域１２ｃ上にイオン注入マスク４１が形成される。イオン注入マスク４１は、ＴＥＯＳ酸化膜を含む材料からなり、イオン注入マスク４１の厚みは、たとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いてイオン注入マスク４１に対してＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）エッチングが行われる。これにより、イオン注入が行われる予定の部分上に、たとえば８０ｎｍ程度のスルー膜（図６におけるイオン注入マスク４１の薄い領域）が残される。次に、スルー膜を有するイオン注入マスク４１を用いて、炭化珪素エピタキシャル層５の第３ドリフト領域１２ｃに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、スルー膜を通して炭化珪素エピタキシャル層５内に対して矢印の方向にイオン注入されることにより、ｐ型を有し、かつベース領域１３よりも高い不純物濃度を有する、第７領域１７ｃと第１領域１７ｂとが形成される（図７参照）。第７領域１７ｃおよび第１領域１７ｂの各々が含むアルミニウムなどのｐ型不純物の濃度は、たとえば２×１０18ｃｍ-3以上９×１０18ｃｍ-3以下である。第７領域１７ｃおよび第１領域１７ｂの各々の厚みは、たとえば０．５μｍ以上１．５μｍ以下である。
次に、第１のｎ型不純物イオン注入工程（Ｓ３０：図３）が実施される。具体的には、イオン注入マスク４１が除去された後、たとえば８０ｎｍの厚みを有するスルー膜４２が、第７領域１７ｃと、第１領域１７ｂと、第３ドリフト領域１２ｃとに接して形成される。次に、スルー膜４２上から矢印の方向に、第７領域１７ｃと、第１領域１７ｂと、第３ドリフト領域１２ｃとに対して、たとえば窒素イオンが注入される。これにより、断面視において、第７領域１７ｃと、第１領域１７ｂとに挟まれた領域に、ｎ型を有し、かつ第３ドリフト領域１２ｃよりも高い不純物濃度を有する第２ドリフト領域１２ｂが形成される。第２ドリフト領域１２ｂが含む窒素などのｎ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上７×１０16ｃｍ-3以下である。第２ドリフト領域１２ｂの厚みは、たとえば０．５μｍ以上１．０μｍ以下である（図８参照）。次に、第７領域１７ｃと、第１領域１７ｂと、第２ドリフト領域１２ｂとの上に形成されたスルー膜４２が除去される。
次に、第１のｎ型エピタキシャル層形成工程（Ｓ４０：図３）が実施される。具体的には、たとえば窒素などのｎ型不純物がドーピングされながら、第１ドリフト領域１２ａがエピタキシャル成長により形成される。第１ドリフト領域１２ａが含む窒素などのｎ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上７×１０16ｃｍ-3以下である。第１ドリフト領域１２ａは、第７領域１７ｃと、第１領域１７ｂと、第２ドリフト領域１２ｂとに接するように形成される。第１ドリフト領域１２ａの厚みは、たとえば０．３μｍ以上１．０μｍ以下である。以上のように、エピタキシャル成長によりドリフト領域１２の第１部分（つまり、第３ドリフト領域１２ｃと第２ドリフト領域１２ｂとにより構成される部分）および第１領域１７ｂ上にドリフト領域１２の第２部分１２ａが形成される。なお、第１ドリフト領域１２ａは、第１部分などの炭化珪素エピタキシャル領域に対して、たとえば窒素またはリンなどのｎ型不純物がイオン注入されることにより形成されてもよい。具体的には、第１部分に対してイオン注入を行うことにより、第１部分および第１領域１７ｂ上に位置する第１ドリフト領域１２ａ（第２部分１２ａ）が形成されてもよい。
次に、第２のｐ型不純物イオン注入工程（Ｓ５０：図３）が実施される。炭化珪素エピタキシャル層５の第１ドリフト領域１２ａの一部に対してイオン注入が実施される。たとえばアルミニウムなどのｐ型不純物が第１ドリフト領域１２ａの一部に対してイオン注入されることにより、第１領域１７ｂと接し、かつｐ型を有する第３領域１８ｂが形成される（図９参照）。第３領域１８ｂが含むアルミニウムなどのｐ型不純物の濃度は、たとえば２×１０18ｃｍ-3以上９×１０18ｃｍ-3以下である。第３領域１８ｂの厚みは、たとえば０．５μｍ以上１．０μｍ以下である。
次に、ｐ型エピタキシャル層形成工程（Ｓ６０：図３）が実施される。具体的には、たとえばアルミニウムなどのｐ型不純物がドーピングされながら、ベース領域１３がエピタキシャル成長により形成される。ベース領域１３が含むアルミニウムなどのｐ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上１×１０17ｃｍ-3以下である。ベース領域１３は、第３領域１８ｂおよび第１ドリフト領域１２ａの双方に接するように形成される（図１０参照）。ベース領域１３の厚みは、たとえば０．５μｍ以上１．５μｍ以下である。なお、ベース領域１３は、たとえば第３ドリフト領域１２ｃまたは第１ドリフト領域１２ａなどの炭化珪素エピタキシャル層に対して、アルミニウムなどのｐ型不純物がイオン注入されることにより形成されてもよい。
次に、第３のｎ型不純物イオン注入工程（Ｓ７０：図３）が実施される。具体的には、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。たとえばリンなどのｎ型不純物が、矢印の方向に炭化珪素エピタキシャル層５のベース領域１３内にイオン注入されることにより、ｎ型を有するソース領域１４が形成される。ｎ型不純物のイオン注入は、ベース領域１３上に形成されたスルー膜４３を用いて行われてもよい（図１１参照）。
次に、ソーストレンチ形成工程（Ｓ７５：図３）が実施される。第２トレンチＴ２（ソーストレンチ）が形成される領域上に開口を有するマスク４４が形成される。次に、当該マスク４４を用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッチングが行われる。これにより、炭化珪素基板１０の第１の主面１０ａに連接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成される。ソース領域１４と、ベース領域１３とは第２トレンチＴ２の第２側面Ｓ２に露出し、かつベース領域１３は第２トレンチＴ２の第２底部Ｂ２に露出する。以上により、ソース領域１４とベース領域１３とに接する第２側面Ｓ２と、ベース領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２が形成される。
次に、第３のｐ型不純物イオン注入工程（Ｓ８０：図３）が実施される。具体的には、マスク４４を用いて、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。図１２を参照して、たとえばアルミニウムイオンが、矢印に示すように第２トレンチＴ２の第２底部Ｂ２に対して垂直な方向に沿って、第３領域１８ｂに達する深さまで、第２トレンチＴ２の第２底部Ｂ２に対して注入される。これにより、ベース領域１３に接し、第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐように形成され、かつ導電型がｐ型の第４領域１８ａが形成される。第３領域１８ｂと第４領域１８ａとは第２領域１８を構成する。以上のように、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第４領域１８ａが形成される。
次に、活性化アニール工程が実施される。マスク４４が炭化珪素基板１０の第１の主面１０ａから除去された後、炭化珪素基板１０の第１の主面１０ａと、第２トレンチＴ２の第２側面Ｓ２と、第２底部Ｂ２とが保護膜により覆われる。次に、炭化珪素基板１０が、アルゴン雰囲気中において、たとえば１６００℃以上１７５０℃以下の温度で５分以上３０分以下程度加熱される。これにより、ベース領域１３が含んでいるアルミニウムなどのｐ型不純物と、ソース領域１４が含んでいるリンなどのｎ型不純物と、第２ドリフト領域１２ｂが含む窒素などのｎ型不純物と、第４不純物領域１７が含むアルミニウムなどのｐ型不純物とが活性化される。
次に、ゲートトレンチ形成工程（Ｓ９０：図３）が実施される。図１３を参照して、ソース領域１４および第４領域１８ａ上にエッチングマスク４５が形成される。エッチングマスク４５、たとえばＴＥＯＳ酸化膜を含む材料からなり、エッチングマスク４５の厚みはたとえば１．６μｍである。次に、ＣＨＦ3およびＯ2を用いて、第１トレンチＴ１が形成される領域上のエッチングマスク４４に対してＲＦエッチングが行われるによりエッチングマスク４５に開口が形成される。次に、第１トレンチＴ１が形成される領域上に開口が形成されたエッチングマスク４５を用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲプラズマエッチングが行われる。これにより、炭化珪素基板１０の第１の主面１０ａに連接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が形成される。ソース領域１４と、ベース領域１３と、第１ドリフト領域１２ａとは第１トレンチＴ１の第１側面Ｓ１に露出し、かつ第１ドリフト領域１２ａは第１トレンチＴ１の第１底部Ｂ１に露出する。第１トレンチＴ１の深さは、たとえば０．５μｍ以上２．３μｍ以下である。第１トレンチＴ１の幅は、たとえば０．５μｍ以上３μｍ以下である。好ましくは、第１トレンチＴ１の深さは、第２トレンチＴ２の深さよりも大きい。
以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、ｎ型を有するドリフト領域１２と、ドリフト領域１２と接し、かつｎ型とは異なるｐ型を有するベース領域１３と、ｎ型を有し、ベース領域１３によってドリフト領域１２から隔てられたソース領域１４と、ｐ型を有し、かつベース領域１３よりも高い不純物濃度を有する第４不純物領域１７とを含む。炭化珪素基板１０の第１の主面１０ａには、第１の主面１０ａと連接し、かつソース領域１４と、ベース領域１３と、ドリフト領域１２とに接する第１側面Ｓ１と、第１側面Ｓ１と連接する第１底部Ｂ１とを有する第１トレンチＴ１が形成されている。第１の主面１０ａには、第１の主面１０ａと連接し、かつソース領域１４と、ベース領域１３と接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成されている。第４不純物領域１７は、第２の主面１０ｂとベース領域１３との間に配置された第１領域１７ｂと、第２トレンチＴ２の第２底部Ｂ２と第１領域１７ｂとを繋ぐ第２領域１８とを有する。第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。第２領域１８は、ドリフト領域１２と第１領域１７ｂとに接する第３領域１８ｂと、ベース領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。
次に、ゲート絶縁膜形成工程（Ｓ１００：図３）が実施される。具体的には、マスク４５が除去された後、第１の主面１０ａに第１トレンチＴ１が形成された炭化珪素基板１０が加熱炉内に配置される。加熱炉に対して酸素を導入し、たとえば１１００℃以上１３００℃以下の温度で炭化珪素基板１０をドライ酸化することにより、第１トレンチＴ１の第１側面Ｓ１および第１底部Ｂ１に接するゲート絶縁膜１５が形成される（図１４参照）。ゲート絶縁膜１５は、第１トレンチＴ１の第１側面Ｓ１において、第１ドリフト領域１２ａと、ベース領域１３と、ソース領域１４とに接し、かつ第１トレンチＴ１の第１底部Ｂ１において第１ドリフト領域１２ａと接する。ゲート絶縁膜１５は、第１の主面１０ａにおいてソース領域１４に接し、第２トレンチＴ２の第２側面Ｓ２において、ソース領域１４とベース領域１３とに接し、かつ第２トレンチＴ２の第２底部Ｂ２において、第４領域１８ａと接する。ゲート絶縁膜１５の厚みは、たとえば５０ｎｍ以上１５０ｎｍ以下である。なお、ゲート絶縁膜１５は、堆積酸化膜であってもよい。
次に、ＮＯアニール工程が実施される。具体的には、窒素を含む雰囲気中において第１の主面１０ａにおいてゲート絶縁膜１５が形成された炭化珪素基板１０が、たとえば１１００℃以上１３００℃以下の温度で熱処理される。窒素を含む気体とは、たとえば窒素で１０％希釈された一酸化二窒素などである。好ましくは、ゲート絶縁膜１５が形成された炭化珪素基板１０が、窒素を含む気体中においてたとえば３０分以上３６０分以下の間保持される。
次に、ゲート電極形成工程（Ｓ１１０：図３）が実施される。具体的には、ゲート絶縁膜１５により形成された溝を埋めるようにゲート絶縁膜１５上にゲート電極２７が形成される。ゲート電極２７は、たとえば不純物を含むポリシリコンを含む材料からなる。次に、ゲート電極２７を覆うように層間絶縁膜２１が形成される。層間絶縁膜２１は、たとえばＴＥＯＳ酸化膜と、ＰＳＧとを含む。
次に、ソース電極形成工程（Ｓ１２０：図３）が実施される。具体的には、ソース電極１６が形成される予定の領域において層間絶縁膜２１およびゲート絶縁膜１５が除去されることにより、ソース領域１４、ベース領域１３および第４領域１８ａの各々が層間絶縁膜２１から露出する。次に、ソース電極１６が、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４と接し、第２トレンチＴ２の第２側面Ｓ２においてベース領域１３とソース領域１４とに接し、かつ第２トレンチＴ２の第２底部Ｂ２において第４領域１８ａと接するように、たとえばスパッタリングにより形成される。ソース電極１６は、たとえばＮｉおよびＴｉを含む。ソース電極１６は、ＴｉＡｌＳｉを含む材料から構成されていてもよい。次に、第１の主面１０ａ側において、ソース領域１４と接するソース電極１６が形成された炭化珪素基板１０に対して、たとえば９００℃以上１１００℃以下のＲＴＡ(Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ)が２分程度実施される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、ソース領域１４および第４領域１８ａの各々とオーミック接合する。以上のように、第１の主面１０ａ側において、ソース領域１４と電気的に接続されるソース電極１６が形成される。第４不純物領域１７の第７領域１７ｃは、第１トレンチＴ１の第１底部Ｂ１に対面し、かつソース電極１６に電気的に接続される。第４不純物領域１７の第１領域１７ｂと第２領域１８とは、ソース電極１６と電気的に接続される。
図１を参照して、第２トレンチＴ２の内部においてソース電極１６に接し、かつ層間絶縁膜２１を覆うようにソース配線１９が形成される。ソース配線１９は、好ましくはＡｌを含む材料からなり、たとえばＡｌＳｉＣｕを含む材料からなる。次に、ソース配線１９を覆うように保護膜２４が形成される。保護膜２４は、たとえば窒化膜とポリイミドとを含む材料からなる。
次に、ドレイン電極形成工程（Ｓ１３０：図３）が実施される。具体的には、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合し、第２の主面１０ｂ側において、第３ドリフト領域１２ｃと電気的に接続されるドレイン電極２０が形成される。以上のように、図１に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、ソース電極１６は、第１の主面１０ａ側においてソース領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接されている。これにより、第１電極１６が第１領域１７ｂに近接して形成されるため、ソース電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的にソース電極１６と電位固定することができるので、高速応答性を有するＭＯＳＦＥＴ１を得ることができる。また第１領域１７ｂは、第２の主面１０ｂとベース領域１３との間に配置されているため、ベース領域１３に対して高い電界がかかることを抑制することができる。そのため、高速応答性を有し、かつ高い信頼性を有するＭＯＳＦＥＴ１を得ることができる。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、第２領域１８は、ドリフト領域１２と第１領域１７ｂとに接する第３領域１８ｂと、ベース領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。これにより、第１領域１７ｂを効果的にソース電極１６に対して電位固定することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界を第１の主面１０ａと平行な方向に広げることにより、ベース領域１３にかかる電界の強度を弱めることができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第４不純物領域１７は、第１トレンチＴ１の第１底部Ｂ１に対面し、かつソース電極１６に電気的に接続される第７領域１７ｃをさらに有する。これにより、第１トレンチＴ１の第１底部Ｂ１における電界集中を緩和することができるので、より高い信頼性を有するＭＯＳＦＥＴ１を得ることができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第４不純物領域１７は、第２の主面１０ｂに対して垂直な方向から見て、第１領域１７ｂの長軸方向の一辺の一部と第７領域１７ｃの長軸方向の一辺の一部とを繋ぐ第８領域１７ｄをさらに含む。第２トレンチＴ２の第２底部Ｂ２は、第１領域１７ｂと第８領域１７ｄとが交差する領域上に位置している。これにより、第１領域１７ｂと第７領域１７ｃとの双方をソース電極１６に対して効果的に接続することができるので、スイッチング速度を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第２の主面１０ｂに対して垂直な方向から見て、第１トレンチＴ１の第１底部Ｂ１の長軸方向における第１底部Ｂ１の幅は、第１底部Ｂ１の長軸方向における第２トレンチＴ２の第２底部Ｂ２の幅よりも長い。これにより、特性オン抵抗を低減することができる。
実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、ソース電極１６は、第１の主面１０ａ側においてソース領域１４と電気的に接続され、かつ第２トレンチＴ２の第２底部Ｂ２において第２領域１８と接されている。これにより、ソース電極１６が第１領域１７ｂに近接して形成されるため、ソース電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的にソース電極１６と電位固定することができるので、高速応答性を有するＭＯＳＦＥＴ１を得ることができる。また第１領域１７ｂは、第２の主面１０ｂとベース領域１３との間に配置されているため、ベース領域１３に対して高い電界がかかることを抑制することができる。そのため、高速応答性を有し、かつ高い信頼性を有するＭＯＳＦＥＴ１を得ることができる。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第２領域１８は、ドリフト領域１２と第１領域１７ｂとに接する第３領域１８ｂと、ベース領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。炭化珪素基板１０を形成する工程は、エピタキシャル成長によりドリフト領域１２の第１部分１２ｃを形成する工程と、ドリフト領域１２の第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂを形成する工程と、エピタキシャル成長によりドリフト領域１２の第１部分１２ｃおよび第１領域１７ｂ上にドリフト領域１２の第２部分１２ａを形成する工程と、ドリフト領域の第２部分１２ａに対してイオン注入を行うことにより、第３領域１８ｂを形成する工程と、エピタキシャル成長により第３領域１８ｂおよび第２部分１２ａ上にベース領域１３を形成する工程と、ベース領域１３に対してイオン注入を行うことにより、ソース領域１４を形成する工程と、ソース領域１４とベース領域１３とに接する第２側面Ｓ２と、ベース領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第４領域１８ａを形成する工程とを含む。第２トレンチＴ２を形成した後に第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うため、比較的低いイオン注入エネルギーで、炭化珪素基板１０の深くまでイオンを注入することができる。そのため、イオン注入工程の負荷を低減することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１とは反対側に後退するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界を第１の主面１０ａと平行な方向に広げることにより、第２不純物領域１３にかかる電界の強度を弱めることができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第４不純物領域１７は、第１トレンチＴ１の第１底部Ｂ１に対面し、かつソース電極１６に電気的に接続される第７領域１７ｃをさらに有する。これにより、第１トレンチＴ１の第１底部Ｂ１における電界集中を緩和することができるので、より高い信頼性を有するＭＯＳＦＥＴ１を得ることができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、第２領域１８は、ドリフト領域１２と第１領域１７ｂとに接する第３領域１８ｂと、ベース領域１３を貫通して第２トレンチＴ２の第２底部Ｂ２と第３領域１８ｂとを繋ぐ第４領域１８ａとを有する。炭化珪素基板１０を形成する工程は、エピタキシャル成長によりドリフト領域１２の第１部分１２ｃを形成する工程と、ドリフト領域１２の第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂと、ドリフト領域１２の第１部分１２ｃおよび第１領域１７ｂ上に位置するドリフト領域１２の第２部分１２ａと、第３領域１８ｂとを形成する工程と、エピタキシャル成長により第３領域１８ｂおよび第２部分１２ａ上にベース領域１３を形成する工程と、ベース領域１３に対してイオン注入を行うことにより、ソース領域１４を形成する工程と、ソース領域１４とベース領域１３とに接する第２側面Ｓ２と、ベース領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第４領域１８ａを形成する工程とを含む。これにより、第１電極１６と第１領域１７ｂとの間の抵抗を低減することができる。結果として、第１領域１７ｂを安定的に第１電極１６と電位固定することができるので、高速応答性を有するＭＯＳＦＥＴ１を得ることができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態２に係るＭＯＳＦＥＴは、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴとほぼ同じである。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１６を参照して、第４不純物領域１７の第３領域１８ｂの側面１７ａ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている。この場合、第３領域１８ｂは、第２ドリフト領域１２ｂに接する。つまり、第３領域１８ｂは、第２の主面１０ｂに対して垂直な方向において、ベース領域１３と第２ドリフト領域１２ｂとに挟まれて設けられている。第２の主面１０ｂと平行な方向における、第７領域１７ｃの側面１７ｃ２と、第３領域１８ｂの側面１８ｂ２との距離ｃは、第７領域１７ｃの側面１７ｃ２と、第１領域１７ｂの側面１７ｂ２との距離ｄよりも短い。
実施の形態２に係るＭＯＳＦＥＴは、実施の形態１における第２のｐ型不純物イオン注入工程（Ｓ５０：図３）において、第１領域１７ｂよりも広い開口幅を有するイオン注入マスクを用いて、第１ドリフト領域１２ａに対してたとえばアルミニウムなどのｐ型不純物がイオン注入されることにより第３領域１８ｂが形成される。これにより、第３領域１８ｂの側面１８ｂ２が、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出する第３領域１８ｂが形成される。他の工程は、実施の形態１におけるＭＯＳＦＥＴの製造方法とほぼ同様である。
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１によれば、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界をさらに狭窄することにより、ベース領域１３に対して直接高い電界がかからないようにすることができる。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、第３領域１８ｂの側面１８ｂ２は、第１領域１７ｂの側面１７ｂ２から第１トレンチＴ１の第１側面Ｓ１に対して突出するように設けられている。これにより、第１領域１７ｂにより電界を一旦狭窄した上で、第３領域１８ｂで電界をさらに狭窄することにより、ベース領域１３に対して直接高い電界がかからないようにすることができる。
（実施の形態３）
次に、本発明の実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態３に係るＭＯＳＦＥＴは、第１トレンチＴ１の第１底部Ｂ１が第７領域１７ｃに接している点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴとほぼ同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１７を参照して、第１トレンチＴ１の第１底部Ｂ１は、第７領域１７ｃに接している。第１トレンチＴ１は、たとえば第１ドリフト領域１２ａを貫通して第７領域１７ｃに至っていてもよい。つまり、第１トレンチＴ１の第１底部Ｂ１と、第７領域１７ｃとの間には、第１ドリフト領域１２ａが設けられていなくてもよい。第１トレンチＴ１の第１底部Ｂ１は、第３領域１８ｂと第１領域１７ｂとの境界面と同一平面に位置していてもよい。第７領域１７ｃが第１トレンチＴ１の第１底部Ｂ１と接することによって、第１トレンチＴ１の第１底部Ｂ１における電界集中を効果的に緩和することができる。
（実施の形態４）
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。実施の形態４に係るＭＯＳＦＥＴは、第２トレンチＴ２の第２底部Ｂ２には、第２底部Ｂ２と連接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３が設けられている点において実施の形態１に係るＭＯＳＦＥＴと異なっており、他の構成は、実施の形態１に係るＭＯＳＦＥＴとほぼ同様である。そのため、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１８および図１９を参照して、第２トレンチＴ２の第２底部Ｂ２には、第２底部Ｂ２と連接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３が設けられている。ソース電極１６は、第３トレンチＴ３の第３側面Ｓ３において第２領域１８と接し、かつ第３トレンチＴ３の第３底部Ｂ３において第２領域１８と接する。第２領域１８は、ベース領域１３と接し、かつ第２トレンチＴ２の第２底部Ｂ２と、第３トレンチＴ３の第３側面Ｓ３と、第３トレンチＴ３の第３底部Ｂ３とに接する。第２領域１８は、第５領域１８ｃと、第６領域１８ｆと、第９領域１８ｄと、第１０領域１８ｅとを有する。第５領域１８ｃは、第３トレンチＴ３の第３側面Ｓ３と第２トレンチＴ２の第２底部Ｂ２とに接する。言い換えれば、第５領域１８ｃは、第３トレンチＴ３の第３側面Ｓ３においてソース電極１６と接し、かつ第２トレンチＴ２の第２底部Ｂ２においてソース電極１６と接する。第５領域１８ｃは、ベース領域１３と第１ドリフト領域１２ａとに接していてもよい。
第６領域１８ｆは、第１領域１７ｂと接し、かつ第５領域１８ｃと電気的に接続されている、第６領域１８ｆは、第５領域１８ｃよりも低いｐ型不純物の濃度を有していてもよい。第６領域１８ｆは、第２の主面１０ｂに対して垂直な方向において、第１０領域１８ｅと第１領域１７ｂとに挟まれている。第６領域１８ｆは、第１ドリフト領域１２ａと接していてもよい。第９領域１８ｄは、第２の主面１０ｂに対して垂直な方向において、第５領域１８ｃと第１ドリフト領域１２ａとに挟まれており、かつ第２の主面１０ｂと平行な方向において、第１ドリフト領域１２ａと第１０領域１８ｅとに挟まれている。第９領域１８ｄのｐ型不純物の濃度は、第５領域１８ｃおよび第１０領域１８ｅの各々のｐ型不純物の濃度よりも低くてもよい。第１０領域１８ｅは、第３トレンチＴ３の第３底部Ｂ３においてソース電極１６と接している。第１０領域１８ｅは、第２の主面１０ｂに対して垂直な方向において、第３トレンチＴ３の第３底部Ｂ３と第６領域１８ｆとに挟まれている。第１０領域１８ｅのｐ型不純物の濃度は、第６領域１８ｆのｐ型不純物の濃度よりも高くてもよい。第１０領域１８ｅは、第５領域１８ｃと第９領域１８ｄとに接していてもよい。
次に、実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
図４〜図８を参照して、実施の形態１で説明した第１のｎ型エピタキシャル層形成工程（Ｓ１０：図３）と、第１のｐ型不純物イオン注入工程（Ｓ２０：図３）と、第１のｎ型不純物イオン注入工程（Ｓ３０：図３）と、第２のｎ型エピタキシャル層形成工程（Ｓ４０：図３）とが実施される。
具体的には、たとえば改良レーリー法により成長させた炭化珪素単結晶インゴットをスライスして基板を切り出し、基板の表面に対して鏡面研磨を行うことにより、炭化珪素単結晶基板１１が準備される（図４参照）。次に、たとえば、炭化珪素単結晶基板１１上に、水素を含むキャリアガスと、シラン、プロパンを含む原料ガスと、窒素を含むドーパントガスが供給され、１００ｍｂａｒ（１０ｋＰａ）の圧力下、炭化珪素単結晶基板１１が、たとえば１５５０℃程度に加熱される。これにより、ｎ型を有する炭化珪素エピタキシャル層が炭化珪素単結晶基板１１上に形成される。エピタキシャル成長によりドリフト領域１２の第３ドリフト領域１２ｃが形成される（図５参照）。次に、炭化珪素エピタキシャル層５の第３ドリフト領域１２ｃ上にスルー膜を有するイオン注入マスク４１が形成される（図６参照）。次に、スルー膜を有するイオン注入マスク４１を用いて、炭化珪素エピタキシャル層５の第３ドリフト領域１２ｃに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、スルー膜を通して第３ドリフト領域１２ｃに対して矢印の方向にイオン注入されることにより、ｐ型を有し、かつベース領域１３よりも高い不純物濃度を有する第７領域１７ｃと、第１領域１７ｂとが形成される（図７参照）。次に、イオン注入マスク４１が除去された後、たとえば８０ｎｍの厚みを有するスルー膜４２が、第７領域１７ｃと、第１領域１７ｂと、第３ドリフト領域１２ｃとに接して形成される。次に、スルー膜４２上から矢印の方向に、第７領域１７ｃと、第１領域１７ｂと、第３ドリフト領域１２ｃとに対して、たとえば窒素イオンが注入される。これにより、断面視において、第７領域１７ｃと、第１領域１７ｂとに挟まれた領域に、ｎ型を有し、かつ第３ドリフト領域１２ｃよりも高い不純物濃度を有する第２ドリフト領域１２ｂが形成される（図８参照）。
次に、第２のｎ型エピタキシャル層形成工程（Ｓ４０：図３）が実施される。具体的には、たとえば窒素などのｎ型不純物がドーピングされながら、第１ドリフト領域１２ａがエピタキシャル成長により形成される。第１ドリフト領域１２ａが含む窒素などのｎ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上７×１０16ｃｍ-3以下である。第１ドリフト領域１２ａは、第７領域１７ｃと、第１領域１７ｂと、第２ドリフト領域１２ｂとに接するように形成される。第１ドリフト領域１２ａの厚みは、たとえば０．３μｍ以上１．０μｍ以下である。以上のように、エピタキシャル成長により第１部分（第３ドリフト領域１２ｃおよび第２ドリフト領域１２ｂにより構成される部分）および第１領域１７ｂ上にドリフト領域１２の第１ドリフト領域１２ａが形成される（図２０参照）。なお、第１ドリフト領域１２ａをエピタキシャル成長により形成する代わりに、たとえば第３ドリフト領域１２ｃなどの炭化珪素エピタキシャル領域に対して、窒素またはリンなどのｎ型不純物をイオン注入することにより、第１ドリフト領域１２ａが形成されてもよい。つまり、第３ドリフト領域１２ｃに対してイオン注入を行うことにより、第１領域１７ｂと、第３ドリフト領域１２および第１領域１７ｂ上に位置する第１ドリフト領域１２ａと、第３領域１８ｂとが形成されてもよい。
次に、ｐ型エピタキシャル層形成工程（Ｓ６０：図３）が実施される。第１ドリフト領域１２ａに対してｐ型不純物がイオン注入されることなく、エピタキシャル成長により第１ドリフト領域１２ａ上にベース領域１３が形成される。具体的には、たとえばアルミニウムなどのｐ型不純物がドーピングされながら、ベース領域１３がエピタキシャル成長により形成される。ベース領域１３が含むアルミニウムなどのｐ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上１×１０17ｃｍ-3以下である。ベース領域１３は、第３領域１８ｂおよび第１ドリフト領域１２ａの双方に接するように形成される（図２１参照）。ベース領域１３の厚みは、たとえば０．５μｍ以上１．５μｍ以下である。
なお、ｐ型エピタキシャル層形成工程（Ｓ６０：図３）を実施する代わりに、第２のｎ型エピタキシャル層形成工程（Ｓ４０：図３）により形成された第１ドリフト領域１２ａの表面から第１ドリフト領域１２ａの一部に対してアルミニウムなどのｐ型不純物をイオン注入することにより、ベース領域１３が形成されてもよい。この場合、ベース領域１３の下端面に接して第１ドリフト領域１２ａが残存するように、第１ドリフト領域１２ａに対してイオン注入が行われる。
次に、第３のｎ型不純物イオン注入工程（Ｓ７０：図３）が実施される。具体的には、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。たとえばリンなどのｎ型不純物が、矢印の方向に炭化珪素エピタキシャル層５のベース領域１３内にイオン注入されることにより、ｎ型を有するソース領域１４が形成される。ｎ型不純物のイオン注入は、ベース領域１３上に形成されたスルー膜４３を用いて行われてもよい。
次に、第２トレンチ形成工程が実施される。第２トレンチＴ２が形成される領域上に開口を有するマスク４４が形成される。次に、当該マスク４４を用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲプラズマエッチングが行われる。これにより、炭化珪素基板１０の第１の主面１０ａに連接する第２側面Ｓ２と、第２側面Ｓ２と連接する第２底部Ｂ２とを有する第２トレンチＴ２が形成される。ソース領域１４と、ベース領域１３とは第２トレンチＴ２の第２側面Ｓ２に露出し、かつベース領域１３は第２トレンチＴ２の第２底部Ｂ２に露出する。以上により、ソース領域１４とベース領域１３とに接する第２側面Ｓ２と、ベース領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２が形成される。
次に、第３のｐ型不純物イオン注入工程（Ｓ８０：図３）が実施される。具体的には、マスク４４を用いて、炭化珪素エピタキシャル層５のベース領域１３に対してイオン注入が実施される。図２２を参照して、たとえばアルミニウムイオンが、矢印に示すように第２トレンチＴ２の第２底部Ｂ２に対して垂直な方向に沿って、ベース領域１３および第１ドリフト領域１２ａの各々に対して注入される。第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、ｐ型を有し、かつ第１領域１７ｂと離間した状態で第１ドリフト領域１２ａと接する第３部分４６が形成される。第３部分４６は、第３部分４６の側面においてベース領域１３および第１ドリフト領域１２ａの各々に接し、第３部分４６の底面は、第１領域１７ｂに対面して形成される。
次に、第３トレンチ形成工程が実施される。たとえば、第３トレンチＴ３が形成される領域上に開口を有するマスクが形成され、当該マスクを用いて、炭化珪素基板１０に対してエッチングが行われる。たとえば、ＳＦ6およびＯ2を用いて、炭化珪素基板１０に対してＥＣＲプラズマエッチングが行われる。これにより、第２トレンチＴ２の第２底部Ｂ２に連接し、かつ第３部分４６に接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３が形成される。
次に、第４のｐ型不純物注入工程が実施される。具体的には、マスク４４を用いて、炭化珪素エピタキシャル層５の第３部分４６に対してイオン注入が実施される。図２３を参照して、たとえばアルミニウムイオンが、矢印に示すように第２トレンチＴ２の第２底部Ｂ２と、第３トレンチＴ３の第３底部Ｂ３とに対して垂直な方向に沿って、第３部分４６に対して注入される。第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、第５領域１８ｃと、第９領域１８ｄとが形成される。第３トレンチＴ３の第３底部Ｂ３に対してイオン注入を行うことにより、たとえばアルミニウムイオンが第３部分４６および第１ドリフト領域１２ａの各々に導入される。これにより、ｐ型を有し、かつ第３部分４６および第１領域１７ｂを繋ぐ第６領域１８ｆが形成される。結果として、第２トレンチＴ２の第２底部Ｂ２と第１領域１７ｂとを繋ぐ第２領域１８が形成される。なお、第３トレンチＴ３の第３底部Ｂ３に対してのみイオン注入が行われてもよい。第３領域４６と電気的に接続される第６領域１８ｆが形成されてもよい。
次に、実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態４に係るＭＯＳＦＥＴ１によれば、第２トレンチＴ２の第２底部Ｂ２には、第２底部Ｂ２と連接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３が設けられている。第２領域１８は、第３トレンチＴ３の第３側面Ｓ３と第２トレンチＴ２の第２底部Ｂ２とに接する第５領域１８ｃと、第１領域１７ｂと接し、かつ第５領域１８ｃと電気的に接続された第６領域１８ｆとを有する。第３トレンチＴ３の第３側面Ｓ３と第２トレンチＴ２の第２底部Ｂ２の各々に接する第５領域１８ｃにより、ソース領域１４とドリフト領域１２との間においてパンチスルーが発生することを抑制することができる。
実施の形態４に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を形成する工程は、エピタキシャル成長によりドリフト領域１２の第１部分１２ｃを形成する工程と、第１部分１２ｃに対してイオン注入を行うことにより、第１領域１７ｂを形成する工程と、エピタキシャル成長により第１部分１２ｃおよび第１領域１７ｂ上にドリフト領域１２の第２部分１２ａを形成する工程と、エピタキシャル成長により第２部分１２ａ上にベース領域１３を形成する工程と、ベース領域１３に対してイオン注入を行うことにより、ソース領域１４を形成する工程と、ソース領域１４とベース領域１３とに接する第２側面Ｓ２と、ベース領域１３に接する第２底部Ｂ２とを有する第２トレンチＴ２を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に対してイオン注入を行うことにより、ｐ型を有し、かつ第１領域１７ｂと離間した状態で第２部分１２ａと接する第３部分４６を形成する工程と、第２トレンチＴ２の第２底部Ｂ２に連接し、かつ第３部分４６に接する第３側面Ｓ３と、第３側面Ｓ３と連接する第３底部Ｂ３とを有する第３トレンチＴ３を形成する工程と、第３トレンチＴ３の第３底部Ｂ３に対してイオン注入を行うことにより、ｐ型を有し、かつ第３部分４６および第１領域１７ｂを繋ぐ第４部分１８ｆを形成する工程とを含む。これにより、ソース電極１６が第１領域１７ｂにより近接して形成されるため、ソース電極１６と第１領域１７ｂとの間の抵抗をさらに低減することができる。結果として、第１領域１７ｂをより安定的にソース電極１６と電位固定することができるので、より高速な応答性を有するＭＯＳＦＥＴ１を得ることができる。
なお上記各実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。炭化珪素半導体装置がＩＧＢＴの場合、第１電極１６はエミッタ電極であり、かつ第２電極２０はコレクタ電極であってもよい。第１トレンチＴ１の第１側面Ｓ１は、炭化珪素基板１０の第１の主面１０ａに対してほぼ垂直の場合について説明したが、第１トレンチＴ１の第１側面Ｓ１は、第１の主面１０ａに対して傾斜していてもよい。
実施の形態２に係るＭＯＳＦＥＴ（図１６参照）における距離ａ（第２の主面１０ｂに対して垂直な方向における、ベース領域１３と第７領域１７ｃとの間の距離）を変化させた場合におけるＭＯＳＦＥＴの特性オン抵抗および耐圧をシミュレーションによって計算した結果について説明する。距離ａの値を０．３μｍから２．５μｍまで変化させながら、ＭＯＳＦＥＴの特性オン抵抗および耐圧を計算した。距離ｂ（第２の主面１０ｂと平行な方向における、第１トレンチＴ１の第１側面Ｓ１と第１底部Ｂ１との接点と、第７領域１７ｃの側面１７ｃ２との距離）を０．２μｍとした。距離ｃ（第２の主面１０ｂと平行な方向における、第７領域１７ｃの側面１７ｃ２と、第３領域１８ｂの側面１７ａ２との距離）を０．７μｍとした。第３ドリフト領域１２ｃの不純物濃度を８×１０15ｃｍ-3とした。第２ドリフト領域１２ｂの不純物濃度を４．８×１０16ｃｍ-3とした。第１ドリフト領域１２ａの不純物濃度を４×１０16ｃｍ-3とした。第７領域１７ｃ、第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度を２×１０18ｃｍ-3とした。ベース領域１３の不純物濃度を５×１０15ｃｍ-3とした。
図２４を参照して、距離ａと特性オン抵抗との関係および距離ａと耐圧との関係について説明する。図中において横軸は距離ａ（μｍ）を示し、左側縦軸がＭＯＳＦＥＴの特性オン抵抗（ｍΩｃｍ2）を示し、かつ右側縦軸はＭＯＳＦＥＴの耐圧（ｋＶ）を示している。図中において白丸はオン抵抗の値を示しており、白四角は耐圧の値を示している。
特性オン抵抗に関しては、距離ａが０．７μｍ以上２．５μｍ以下の範囲においては、特性オン抵抗はほぼ一定である。しかしながら、距離ａが０．７μｍ未満になると特性オン抵抗が徐々に大きくなり、距離ａが０．５μｍ未満になると特性オン抵抗が急激に増大する。なお、距離ａが０．３μｍの場合は、特性オン抵抗は６ｍΩｃｍ2を超えているため図１８には表示されていない。耐圧に関しては、距離ａが０．５μｍ以上２．５μｍ以下の範囲においては、耐圧はほぼ一定である。しかしながら、距離ａが０．５μｍ未満になると、オン抵抗が上昇する。ただし、第１ドリフト領域１２ａおよび第２ドリフト領域１２ｂの不純物濃度を、図２４のプロットの条件より１桁あげると、距離ａの下限は０．２μｍ程度となる。以上の結果より、高耐圧と低特性オン抵抗とを両立可能な距離ａの範囲は、０．２μｍ以上２μｍ以下であり、好ましくは０．６μｍ以上１．５μｍ以下であることが判明した。
実施の形態２に係るＭＯＳＦＥＴ（図１６参照）における距離ｂを変化させた場合におけるゲート酸化膜（ゲート絶縁膜１５）の最大電界およびＭＯＳＦＥＴの耐圧をシミュレーションによって計算した結果について説明する。距離ｂの値を−０．１μｍから０．５μｍまで変化させながら、ゲート酸化膜の最大電界およびＭＯＦＥＴの耐圧を計算した。なお、距離ｂの値が０とは、第７領域１７ｃの側面１７ｃ２と、第１トレンチＴ１の第１側面Ｓ１とが同一直線上に位置していることを意味する。距離ｂがマイナスの値は、第７領域１７ｃの側面１７ｃ２が、第１トレンチＴ１の第１側面Ｓ１から第１領域１７ｂに対して後退していることを意味している。距離ｂがプラスの値は、第７領域１７ｃの側面１７ｃ２が、第１トレンチＴ１の第１側面Ｓ１から第１領域１７ｂに対して突出していることを意味している。距離ａを０．６μｍとした。距離ｃを０．７μｍとした。第３ドリフト領域１２ｃの不純物濃度を８×１０15ｃｍ-3とした。第２ドリフト領域１２ｂの不純物濃度を４．８×１０16ｃｍ-3とした。第１ドリフト領域１２ａの不純物濃度を４×１０16ｃｍ-3とした。第７領域１７ｃ、第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度を２×１０18ｃｍ-3とした。ベース領域１３の不純物濃度を５×１０15ｃｍ-3とした。
図２５を参照して、距離ｂとゲート酸化膜の最大電界との関係および距離ｂと耐圧との関係について説明する。図中において横軸は距離ｂ（μｍ）を示し、左側縦軸がＭＯＳＦＥＴの特性オン抵抗（ｍΩｃｍ2）を示し、かつ右側縦軸はゲート酸化膜の最大電界（ＭＶ／ｃｍ）を示している。図中において白丸はオン抵抗の値を示しており、白四角はゲート酸化膜の最大電界の値を示している。
特性オン抵抗に関しては、距離ｂが−０．１μｍ以上０．４μｍ以下の範囲においては、特性オン抵抗はほぼ一定である。しかしながら、距離ｂが０．５μｍ以上になると特性オン抵抗が徐々に大きくなる。ゲート酸化膜の最大電界に関しては、距離ｂが０．１μｍ以上０．５μｍ以下の範囲においては、酸化膜の信頼性を維持できる最大電界３ＭＶ／ｃｍよりも十分低い最大電界強度を維持することができる。しかしながら、距離ａが０．１μｍ未満になると、ゲート酸化膜の最大電界強度が上昇する。以上の結果より、ゲート酸化膜の最大電界強度を信頼性を維持できる最大電界強度（３ＭＶ／ｃｍ）以下に維持しつつ低特性オン抵抗を達成可能な距離ｂの範囲は、０．１μｍ以上０．５μｍ以下であり、好ましくは０．２μｍ以上０．４μｍ以下であることが判明した。
実施の形態２に係るＭＯＳＦＥＴ（図１６参照）における距離ｃを変化させた場合におけるＭＯＳＦＥＴの特性オン抵抗および耐圧をシミュレーションによって計算した結果について説明する。距離ｃの値を０．１μｍから１．９μｍまで変化させながら、ＭＯＳＦＥＴの特性オン抵抗および耐圧を計算した。距離ａを０．６μｍとした。距離ｂを０．２μｍとした。距離ｄを１．５μｍとした。第３ドリフト領域１２ｃの不純物濃度を８×１０15ｃｍ-3とした。第２ドリフト領域１２ｂの不純物濃度を４．８×１０16ｃｍ-3とした。第１ドリフト領域１２ａの不純物濃度を４×１０16ｃｍ-3とした。第７領域１７ｃ、第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度を２×１０18ｃｍ-3とした。ベース領域１３の不純物濃度を５×１０15ｃｍ-3とした。
図２６を参照して、距離ｃと特性オン抵抗との関係および距離ｃと耐圧との関係について説明する。図中において横軸は距離ｃ（μｍ）を示し、左側縦軸がＭＯＳＦＥＴの特性オン抵抗（ｍΩｃｍ2）を示し、かつ右側縦軸はＭＯＳＦＥＴの耐圧を示している。図中において白丸はオン抵抗の値を示しており、白四角は耐圧の値を示している。
特性オン抵抗に関しては、距離ｃが０．７μｍ以上１．９μｍ以下の範囲においては、特性オン抵抗はほぼ一定である。しかしながら、距離ｂが０．６μｍになると特性オン抵抗が徐々に大きくなり、距離ｂが０．６μｍ未満になると特性オン抵抗の値が２０ｍΩｃｍ2超と急激に大きくなる。耐圧に関しては、距離ｃが０．１μｍ以上０．７μｍ以下の範囲においては、ほぼ一定の高い耐圧を維持することができる。距離ｃが０．７μｍを超えると耐圧は除去に低下し、距離ｃが１．７μｍ以上１．９μｍ以下の範囲ではほぼ一定の値を維持する。以上の結果より、高耐圧と低特性オン抵抗とを両立可能な距離ｃの範囲は、０．６μｍ以上１．５μｍ以下であり、好ましくは０．７μｍ以上１．０μｍ以下であることが判明した。
実施の形態２に係るＭＯＳＦＥＴ（図１６参照）における距離ｄを変化させた場合におけるＭＯＳＦＥＴの特性オン抵抗および耐圧をシミュレーションによって計算した結果について説明する。第１の場合（図２７参照）においては、距離ｃを０．８μｍとして、距離ｄの値を０．７μｍから１．５μｍまで変化させながら、ＭＯＳＦＥＴの特性オン抵抗および耐圧を計算した。第２の場合（図２８参照）においては、距離ｃを０．９μｍとして、距離ｄの値を０．９μｍから１．５μｍまで変化させた。双方の場合において、距離ａを０．６μｍとした。距離ｂを０．２μｍとした。第３ドリフト領域１２ｃの不純物濃度を８×１０15ｃｍ-3とした。第２ドリフト領域１２ｂの不純物濃度を４．８×１０16ｃｍ-3とした。第１ドリフト領域１２ａの不純物濃度を４×１０16ｃｍ-3とした。第７領域１７ｃ、第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度を２×１０18ｃｍ-3とした。ベース領域１３の不純物濃度を５×１０15ｃｍ-3とした。
図２７および図２８を参照して、距離ｄと特性オン抵抗との関係および距離ｄと耐圧との関係について説明する。図中において横軸は距離ｄ（μｍ）を示し、左側縦軸がＭＯＳＦＥＴの特性オン抵抗（ｍΩｃｍ2）を示し、かつ右側縦軸はＭＯＳＦＥＴの耐圧を示している。図中において白丸はオン抵抗の値を示しており、白四角は耐圧の値を示している。
図２７を参照して、距離ｄが０．７μｍ以上１．５μｍ以下の範囲においては、低い特性オン抵抗と高い耐圧を維持することができる。図２８を参照して、距離ｄが１．１μｍ以下の範囲においては、低い特性オン抵抗を維持しつつ高い耐圧を維持することができる。以上の結果より、高耐圧と低特性オン抵抗とを両立可能な距離ｄの範囲は、０．５μｍ以上１．５μｍ以下であり、好ましくは０．７μｍ以上１．５μｍ以下であり、さらに好ましくは０．７μｍ以上１．０μｍ以下であることが判明した。
実施の形態２に係るＭＯＳＦＥＴ（図１６参照）における第２不純物領域１３における不純物濃度を変化させた場合におけるＭＯＳＦＥＴの特性オン抵抗をシミュレーションによって計算した結果について説明する、第２不純物領域１３における不純物濃度の値を３×１０15ｃｍ-3から５×１０16ｃｍ-3まで変化させながら、ＭＯＳＦＥＴの特性オン抵抗を計算した。距離ｃを０．７μｍとした。
図２９を参照して、第２不純物領域の不純物濃度と特性オン抵抗との関係について説明する。図中において横軸は第２不純物領域の不純物濃度（ｃｍ-3）を示し、左側縦軸がＭＯＳＦＥＴの特性オン抵抗（ｍΩｃｍ2）を示している。
チャネルを形成する第２不純物領域１３は、不純物濃度が低いほど移動度が高くなる。実施の形態２に示すＭＯＳＦＥＴの構造によれば、第２不純物領域の不純物濃度を１×１０17ｃｍ-3以下にしても、第２不純物領域においてパンチスルーが発生することなく高い耐圧を維持することができる。第２不純物領域の不純物濃度を３×１０15ｃｍ-3まで下げた場合であっても耐圧を維持することが可能である。しかしながら、不純物濃度を３×１０15ｃｍ-3未満に低減しても、移動度を高くする効果がない一方で短チャネル効果が発生する。そのため、第２不純物領域１３の不純物濃度は、３×１０15ｃｍ-3以上３×１０16ｃｍ-3以下であることが望ましい。第７領域１７ｃ、第３領域１８ｂおよび第１領域１７ｂの各々の不純物濃度は、耐圧を高く維持する観点から、１×１０18ｃｍ-3以上であることが好ましく、欠陥によるリーク電流を抑制する観点から、２×１０19ｃｍ-3以下であることが好ましい。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、５ 炭化珪素エピタキシャル層、１０ 炭化珪素基板、１０ａ 第１の主面、１０ｂ 第２の主面、１１ 炭化珪素単結晶基板、１２ 第１不純物領域（ドリフト領域）、１２ａ 第１ドリフト領域（第２部分）、１２ｂ 第２ドリフト領域、１２ｃ 第３ドリフト領域（第１部分）、１３ 第２不純物領域（ベース領域）、１４ 第３不純物領域（ソース領域）、１５ ゲート絶縁膜、１６ 第１電極（ソース電極）、１７ 第４不純物領域、１７ａ２，１７ｂ２，１７ｃ２，１８ｂ２ 側面、１７ａ１，１７ｃ１，１８ｂ１ 面、１７ｂ 第１領域、１７ｃ 第７領域、１７ｄ 接続部（第８領域）、１８ 第２領域、１８ａ 第４領域、１８ｂ 第３領域、１８ｃ 第５領域、１８ｄ 第９領域、１８ｅ 第１０領域、１８ｆ 第６領域（第４部分）、１９ ソース配線、２０ 第２電極（ドレイン電極）、２１ 層間絶縁膜、２２ バッファ層、２４ 保護膜、２７ ゲート電極、４１ イオン注入マスク、４２，４３ スルー膜、４４，４５ マスク、４６ 第３部分、Ｂ１ 第１底部、Ｂ２ 第２底部、Ｂ３ 第３底部、ＣＨ チャネル領域、Ｓ１ 第１側面、Ｓ２ 第２側面、Ｓ３ 第３側面、Ｔ１ 第１トレンチ、Ｔ２ 第２トレンチ、Ｔ３ 第３トレンチ、ａ，ｂ，ｃ，ｄ 距離。

Claims (15)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、かつ前記第２不純物領域よりも高い不純物濃度を有する第４不純物領域とを含み、
    前記炭化珪素基板の前記第１の主面には、前記第１の主面と連接し、かつ前記第３不純物領域と、前記第２不純物領域と、前記第１不純物領域とに接する第１側面と、前記第１側面と連接する第１底部とを有する第１トレンチが形成されており、かつ前記第１の主面には、前記第１の主面と連接し、かつ前記第３不純物領域と、前記第２不純物領域と接する第２側面と、前記第２側面と連接する第２底部とを有する第２トレンチが形成されており、
    前記第４不純物領域は、前記第２の主面と前記第２不純物領域との間に配置された第１領域と、前記第２トレンチの前記第２底部と前記第１領域とを繋ぐ第２領域とを有し、さらに、
    前記第１トレンチの前記第１側面において、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第１の主面側において前記第３不純物領域と電気的に接続され、かつ前記第２トレンチの前記第２底部において前記第２領域と接する第１電極と、
    前記第２の主面側において、前記第１不純物領域と電気的に接続された第２電極とを備え、
    前記第４不純物領域は、前記第１電極と電気的に接続されている、炭化珪素半導体装置。
  2. 前記第２領域は、前記第１不純物領域と前記第１領域とに接する第３領域と、前記第２不純物領域を貫通して前記第２トレンチの前記第２底部と前記第３領域とを繋ぐ第４領域とを有する、請求項１に記載の炭化珪素半導体装置。
  3. 前記第３領域の側面は、前記第１領域の側面から前記第１トレンチの前記第１側面に対して突出するように設けられている、請求項２に記載の炭化珪素半導体装置。
  4. 前記第３領域の側面は、前記第１領域の側面から前記第１トレンチの前記第１側面とは反対側に後退するように設けられている、請求項２に記載の炭化珪素半導体装置。
  5. 前記第２トレンチの前記第２底部には、前記第２底部と連接する第３側面と、前記第３側面と連接する第３底部とを有する第３トレンチが設けられており、
    前記第２領域は、前記第３トレンチの前記第３側面と前記第２トレンチの前記第２底部とに接する第５領域と、前記第１領域と接し、かつ前記第５領域と電気的に接続された第６領域とを有する、請求項１に記載の炭化珪素半導体装置。
  6. 前記第４不純物領域は、前記第１トレンチの前記第１底部に対面し、かつ前記第１電極に電気的に接続される第７領域をさらに有する、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第４不純物領域は、前記第２の主面に対して垂直な方向から見て、前記第１領域の長軸方向の一辺の一部と前記第７領域の長軸方向の一辺の一部とを繋ぐ第８領域をさらに含み、
    前記第２トレンチの前記第２底部は、前記第１領域と前記第８領域とが交差する領域上に位置している、請求項６に記載の炭化珪素半導体装置。
  8. 前記第２の主面に対して垂直な方向から見て、前記第１トレンチの前記第１底部の長軸方向における前記第１底部の幅は、前記第１底部の前記長軸方向における前記第２トレンチの前記第２底部の幅よりも長い、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を準備する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、前記第２導電型を有し、かつ前記第２不純物領域よりも高い不純物濃度を有する第４不純物領域とを含み、
    前記炭化珪素基板の前記第１の主面には、前記第１の主面と連接し、かつ前記第３不純物領域と、前記第２不純物領域と、前記第１不純物領域とに接する第１側面と、前記第１側面と連接する第１底部とを有する第１トレンチが形成されており、かつ前記第１の主面には、前記第１の主面と連接し、かつ前記第３不純物領域と、前記第２不純物領域と接する第２側面と、前記第２側面と連接する第２底部とを有する第２トレンチが形成されており、
    前記第４不純物領域は、前記第２の主面と前記第２不純物領域との間に配置された第１領域と、前記第２トレンチの前記第２底部と前記第１領域とを繋ぐ第２領域とを有し、さらに、
    前記第１トレンチの前記第１側面において、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とに接するゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記第１の主面側において前記第３不純物領域と電気的に接続され、かつ前記第２トレンチの前記第２底部において前記第２領域と接する第１電極を形成する工程と、
    前記第２の主面側において、前記第１不純物領域と電気的に接続される第２電極を形成する工程とを備え、
    前記第４不純物領域は、前記第１電極と電気的に接続されている、炭化珪素半導体装置の製造方法。
  10. 前記第２領域は、前記第１不純物領域と前記第１領域とに接する第３領域と、前記第２不純物領域を貫通して前記第２トレンチの前記第２底部と前記第３領域とを繋ぐ第４領域とを有し、
    前記炭化珪素基板を形成する工程は、
    エピタキシャル成長により前記第１不純物領域の第１部分を形成する工程と、
    前記第１不純物領域の前記第１部分に対してイオン注入を行うことにより、前記第１領域を形成する工程と、
    エピタキシャル成長により前記第１不純物領域の前記第１部分および前記第１領域上に前記第１不純物領域の第２部分を形成する工程と、
    前記第１不純物領域の前記第２部分に対してイオン注入を行うことにより、前記第３領域を形成する工程と、
    エピタキシャル成長により前記第３領域および前記第２部分上に前記第２不純物領域を形成する工程と、
    前記第２不純物領域に対してイオン注入を行うことにより、前記第３不純物領域を形成する工程と、
    前記第３不純物領域と前記第２不純物領域とに接する前記第２側面と、前記第２不純物領域に接する前記第２底部とを有する前記第２トレンチを形成する工程と、
    前記第２トレンチの前記第２底部に対してイオン注入を行うことにより、前記第４領域を形成する工程とを含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記第３領域の側面は、前記第１領域の側面から前記第１トレンチの前記第１側面に対して突出するように設けられている、請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記第３領域の側面は、前記第１領域の側面から前記第１トレンチの前記第１側面とは反対側に後退するように設けられている、請求項１０に記載の炭化珪素半導体装置の製造方法。
  13. 前記炭化珪素基板を形成する工程は、
    エピタキシャル成長により前記第１不純物領域の第１部分を形成する工程と、
    前記第１部分に対してイオン注入を行うことにより、前記第１領域を形成する工程と、
    エピタキシャル成長により前記第１部分および前記第１領域上に前記第１不純物領域の第２部分を形成する工程と、
    エピタキシャル成長により前記第２部分上に前記第２不純物領域を形成する工程と、
    前記第２不純物領域に対してイオン注入を行うことにより、前記第３不純物領域を形成する工程と、
    前記第３不純物領域と前記第２不純物領域とに接する前記第２側面と、前記第２不純物領域に接する前記第２底部とを有する前記第２トレンチを形成する工程と、
    前記第２トレンチの前記第２底部に対してイオン注入を行うことにより、前記第２導電型を有し、かつ前記第１領域と離間した状態で前記第２部分と接する第３部分を形成する工程と、
    前記第２トレンチの前記第２底部に連接し、かつ前記第３部分に接する第３側面と、前記第３側面と連接する第３底部とを有する第３トレンチを形成する工程と、
    前記第３トレンチの前記第３底部に対してイオン注入を行うことにより、前記第２導電型を有し、かつ前記第３部分および前記第１領域を繋ぐ第４部分を形成する工程とを含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  14. 前記第４不純物領域は、前記第１トレンチの前記第１底部に対面し、かつ前記第１電極に電気的に接続される第７領域をさらに有する、請求項９〜請求項１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  15. 前記第２領域は、前記第１不純物領域と前記第１領域とに接する第３領域と、前記第２不純物領域を貫通して前記第２トレンチの前記第２底部と前記第３領域とを繋ぐ第４領域とを有し、
    前記炭化珪素基板を形成する工程は、
    エピタキシャル成長により前記第１不純物領域の第１部分を形成する工程と、
    前記第１不純物領域の前記第１部分に対してイオン注入を行うことにより、前記第１領域と、前記第１不純物領域の前記第１部分および前記第１領域上に位置する前記第１不純物領域の第２部分と、前記第３領域とを形成する工程と、
    エピタキシャル成長により前記第３領域および前記第２部分上に前記第２不純物領域を形成する工程と、
    前記第２不純物領域に対してイオン注入を行うことにより、前記第３不純物領域を形成する工程と、
    前記第３不純物領域と前記第２不純物領域とに接する前記第２側面と、前記第２不純物領域に接する前記第２底部とを有する前記第２トレンチを形成する工程と、
    前記第２トレンチの前記第２底部に対してイオン注入を行うことにより、前記第４領域を形成する工程とを含む、請求項９に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6265278B2 (ja) * 2014-10-15 2018-01-24 富士電機株式会社 炭化珪素半導体装置およびその製造方法
DE112016003510B4 (de) 2015-10-16 2023-11-16 Fuji Electric Co., Ltd. HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112016006380B4 (de) 2016-02-09 2023-03-09 Mitsubishi Electric Corporation Halbleiterbauelement
JP6708954B2 (ja) * 2016-03-31 2020-06-10 住友電気工業株式会社 炭化珪素半導体装置
JP6587265B2 (ja) * 2016-04-14 2019-10-09 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
JP6617657B2 (ja) * 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP6766512B2 (ja) 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JPWO2018042835A1 (ja) * 2016-08-31 2019-06-24 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6640691B2 (ja) * 2016-09-21 2020-02-05 株式会社東芝 半導体装置及びその製造方法
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6864288B2 (ja) * 2016-12-28 2021-04-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6972680B2 (ja) * 2017-06-09 2021-11-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6910944B2 (ja) * 2017-12-27 2021-07-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6981890B2 (ja) * 2018-01-29 2021-12-17 ルネサスエレクトロニクス株式会社 半導体装置
CN112930601B (zh) * 2018-10-18 2021-12-10 日立能源瑞士股份公司 绝缘栅极功率半导体器件及其制造方法
JP7070393B2 (ja) * 2018-12-25 2022-05-18 株式会社デンソー 半導体装置
JP2020155739A (ja) * 2019-03-22 2020-09-24 富士電機株式会社 絶縁ゲート型半導体装置
CN116783715A (zh) * 2021-02-01 2023-09-19 罗姆股份有限公司 SiC半导体装置
WO2022163082A1 (ja) * 2021-02-01 2022-08-04 ローム株式会社 ＳｉＣ半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP2012044167A (ja) * 2010-08-12 2012-03-01 Infineon Technologies Austria Ag 炭化珪素トレンチ半導体装置
JP2012069797A (ja) * 2010-09-24 2012-04-05 Toyota Motor Corp 絶縁ゲート型トランジスタ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5037103B2 (ja) 2006-12-06 2012-09-26 三菱電機株式会社 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP2012044167A (ja) * 2010-08-12 2012-03-01 Infineon Technologies Austria Ag 炭化珪素トレンチ半導体装置
JP2012069797A (ja) * 2010-09-24 2012-04-05 Toyota Motor Corp 絶縁ゲート型トランジスタ

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