JPWO2015114677A1 - 設計支援装置、設計支援方法、プログラムおよびメモリ媒体 - Google Patents

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Abstract

配線基板を設計するための設計支援装置は、差動信号線対のうち設計基準を満たしている区間が前記差動信号線対の全体に対して占める度合を示す指標を求め、前記指標をディスプレイに表示させる指標提示部を備える。

Description

本発明は、設計支援装置、設計支援方法、プログラムおよびメモリ媒体に関する。
差動インターフェースは、ノイズの影響を受けにくいインターフェースとして知られている。差動インターフェースを有する半導体チップ間では、差動信号を伝送する差動信号線対が使用される。配線基板(プリント配線基板)における差動信号線対の設計では、十分なノイズ耐性を得るために種々の制約を満たす必要がある。
特許文献1には、差動ペア線路(差動信号線対)の配線パターンにおいて差動インピーダンスが基準範囲から外れるエラー箇所をチェックするエラーチェック機能を有する基板設計プログラムが記載されている。
特開2013−93056号公報
配線基板における差動信号線対の設計では、必ず満たすべき設計基準を定めておき、それを満たすかどうかで設計を評価するだけでは不十分である。差動信号線対の設計では、差動信号線対を構成する2つの信号線の配線幅を変更せざるを得ない区間、該2つの信号線の間隔を変更せざるを得ない区間、該2つの信号線を平行に配置できない区間などのように、理想的な設計から逸脱する区間が生じうる。このような区間の少々の発生は許容可能である一方で、このような区間の過剰な発生は信号の伝送品質の観点で看過できないであろう。
従来は、差動信号線対の設計が設計基準を満たしている度合を設計者に提示する設計支援装置は存在せず、設計者は、経験と勘を頼りにして設計を進めるしかなく、設計者によるばらつきが生じやすかった。
本発明は、差動信号線対の設計の支援に有利な技術を提供することを目的とする。
本発明の第1の側面は、配線基板を設計するための設計支援装置に係り、前記設計支援装置は、差動信号線対のうち設計基準を満たしている区間が前記差動信号線対の全体に対して占める度合を示す指標を求め、前記指標をディスプレイに表示させる指標提示部を備える。
本発明の第2の側面は、配線基板を設計するための設計支援方法に係り、前記設計支援方法は、差動信号線対のうち設計基準を満たしている区間が前記差動信号線対の全体に対して占める度合を示す指標を求め、前記指標をディスプレイに表示させる指標提示工程を含む。
本発明の第3の側面は、前記第1の側面に係る設計支援装置が構成されるようにコンピュータを動作させるためのプログラムに関する。
本発明の第4の側面は、前記第1の側面に係る設計支援装置が構成されるようにコンピュータを動作させるためのプログラムを格納したメモリ媒体に関する。
本発明によれば、差動信号線対の設計の支援に有利な技術が提供される。
本発明の1つの実施形態の設計支援装置の構成を示す図。 設計例を示す図。 設計支援装置によって作成された差動信号線対の配線パターンの設計例を模式的に示す図。 差動信号線対の配線パターンの評価結果を示す図。 差動信号線対の配線パターンの評価結果を示す図。 差動配線対を構成する区間の強調表示の例を示す図。 差動配線対を構成する区間の強調表示の例を示す図。 指標提示プログラムによる処理の流れの例を示す図。 差動信号線対を構成する2つの信号線の配線パターンの例を示す図。
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
図1には、本発明の1つの実施形態の設計支援装置100の構成が示されている。設計支援装置100は、コンピュータ101に設計支援プログラム160を組み込むことによって構成されうる。設計支援装置100あるいはコンピュータ101は、CPU110、メモリ120、入力デバイス(例えば、キーボード、タッチパネル、マウスなど)130、ディスプレイ140、ハードディスク(メモリ)150などで構成されうる。設計支援プログラム160は、ハードディスク150に組み込まれうる。設計支援プログラム160は、それを格納したメモリ媒体の形態で配布されうる。ハードディスク150には、設計支援プログラム160の実行によって作成される設計データ170が格納されうる。
設計支援プログラム160は、指標提示プログラム161を含みうる。指標提示プログラム161は、それが実行されることにより、コンピュータ101を、指標提示部を含む設計支援装置100として動作させる。設計支援プログラム160は、配線基板表示プログラム162を含みうる。配線基板表示プログラム162は、それが実行されることにより、コンピュータ101を、配線基板表示部を含む設計支援装置100として動作させる。
以下、図1〜図8を参照しながら設計支援装置100によって実行される設計支援方法を例示的に説明する。ここでは、図2に示されるように、半導体チップIC1のピンUSBO−1P、USBO−1Nと半導体チップIC2のピンUSBI−1P、USBI−1Nとを差動信号線対USB−1で接続する例を説明する。ここで、差動信号線対USB−1は、互いに逆相の信号が印加される2つの信号線USB−1P、USB−1Nで構成される。
図3には、設計支援装置100(設計支援プログラム160)によって作成された差動信号線対USB−1(USB−1P、USB−1N)の配線パターンの例が模式的に示されている。ここで、差動信号線対USB−1の配線パターンは、設計支援装置100を操作する設計者から入力デバイス130を介して与えられる指示に従って、あるいは、設計支援プログラム160に組み込まれた自動配線機能によって、あるいは、それらの双方によって作成されうる。
図8には、設計支援プログラム160に組み込まれた指標提示プログラム161(あるいは、それによって構成される指標提示部)による処理の流れが示されている。ステップS810では、指標提示プログラム161は、差動信号線対を複数の区間に分割する。例えば、図3に示す例では、差動信号線対USB−1の配線パターンは、区間1〜9と、区間A〜Fとに分割される。
ここで、指標提示プログラム161による差動信号線対の分割は、例えば、差動信号線対を構成する2つの信号線の配線パターンの特徴が変化する位置、例えば、以下のような位置でなされうる。
・2つの信号線の配線パターンが非平行な状態から平行な状態に変化する位置、
・2つの信号線の配線パターンが平行な状態から非平行な状態に変化する位置、
・2つの信号線の配線パターンの少なくとも一方が配置される層が変化する位置(ビアの位置)、
・2つの信号線の配線パターンの幅が変化する区間の開始位置および終了位置、
・2つの信号線の配線パターンの間隔が変化する区間の開始位置および終了位置、
・別の層に配置されたベタパターン(所定値以上の面積を有するパターン)を横切る区間の開始位置および終了位置
ステップS820では、指標提示プログラム161は、ステップS810で分割された複数の区間を評価することによってカップリング率を求める。ここで、図3において、区間1〜9は、差動信号線対USB−1の配線パターンが設計基準の一例としてのカップリング条件を満たす区間であり、区間A〜Fは、差動信号線対USB−1の配線パターンが該カップリング条件を満たさない区間である。カップリング条件は、例えば、差動信号線対を構成する2つの信号線が同一層に配置されるべきであるという基準(以下、基準1)と、該2つの信号線が相互に平行に配置されるべきであるという基準(以下、基準2)と、該2つの信号線の間の基準間隔(以下、基準3)と含む。区間A〜Fでは、2つの信号線USB−1P、USB−1Nの配線パターンが相互に平行ではないので、基準2を満たさない。なお、基準1、2、3は、例示に過ぎず、適宜に変更されうるものである。
カップリング率は、差動信号線対のうち設計基準の1つとしてのカップリング条件を満たしている区間が該差動信号線対の全体に対して占める度合を示す指標である。より具体的な例において、該度合は、差動信号線対のうち設計基準の1つとしてのカップリング条件を満たしている区間が該差動信号線対の全体に対して占める比率でありうる。
カップリング率は、例えば、以下の式に従って計算されうる。
(カップリング率)=(差動信号線対を構成する2つの信号線のうちカップリング条件を満たしている区間の総配線長)/(差動信号線対を構成する2つの信号線の総配線長)
図3に示す例では、前述のように、区間1〜9は、差動信号線対USB−1の配線パターンがカップリング条件を満たす区間であり、区間A〜Fは、差動信号線対USB−1の配線パターンがカップリング条件を満たさない区間である。よって、「差動信号線対を構成する2つの信号線のうちカップリング条件を満たしている区間の総配線長」は、差動信号線対USB−1を構成する2つの信号線USB−1P、USB−1Nのうち区間1〜9の総配線長である。また、「差動信号線対を構成する2つの信号線の総配線長」は、区間1〜9と区間A〜Fとの総配線長である。
ここで、一例において、「差動信号線対を構成する2つの信号線のうちカップリング条件を満たしている区間の総配線長」は、該2つの信号線の一方のうちのカップリング条件を満たしている区間の配線長と該2つの信号線の他方のうちの該区間の配線長との合計として定義されうる。また、「差動信号線対を構成する2つの信号線の総配線長」は、該2つの信号線の一方の配線長と該2つの信号線の他方の配線長との合計として定義されうる。このような定義は、差動信号線対を構成する2つの信号線の長さが相互に異なるものとして扱われる場合に便利である。例えば、図9に示すように、差動信号線対を構成する2つの信号線DSP、DSNの配線パターンのそれぞれの長さが、それぞれの中心線の長さL1、L2として定義される場合、L1とL2とは相互に異なる長さとなる。
ステップS830では、指標提示プログラム161は、ステップS810で分割された複数の区間を評価することによって、差動信号線対を構成する2つの信号線の差動インピーダンス準拠度を求める。差動インピーダンス準拠度は、差動信号線対のうち設計基準の1つとしての「差動インピーダンスの基準範囲」を満たしている区間が該差動信号線対の全体に対して占める度合を示す指標である。より具体的な例において、該度合は、差動信号線対のうち設計基準の1つとしての「差動インピーダンスの基準範囲」を満たしている区間が該差動信号線対の全体に対して占める比率でありうる。この基準範囲は、最小値および最大値である与えられうる。
差動インピーダンス準拠度は、例えば、以下の式に従って計算されうる。
(差動インピーダンス準拠度)=(差動信号線対を構成する2つの信号線のうち差動インピーダンスの基準範囲を満たしている区間の総配線長)/(差動信号線対を構成する2つの信号線の総配線長)
ここで、差動インピーダンスは、差動信号線対が配置された層とは異なる層に配置され、電源電位又は接地電位などの固定電位が与えられるベタパターンを考慮して計算されうる。一例において、「差動信号線対を構成する2つの信号線のうち差動インピーダンスの基準範囲を満たしている区間の総配線長」は、該2つの信号線の一方のうちの差動インピーダンスの基準範囲を満たしている区間の総配線長と該2つの信号線の他方のうちの差動インピーダンスの基準範囲を満たしている区間の総配線長との合計として定義されうる。
ステップS840では、指標提示プログラム161は、ステップS810で分割された複数の区間を評価することによって、差動信号線対の差動配線ルール準拠度を求める。差動配線ルール準拠度は、差動信号線対のうち設計基準の1つとしての差動配線ルールを満たしている区間が該差動信号線対の全体に対して占める度合を示す指標である。より具体的な例において、該度合は、差動信号線対のうち設計基準の1つとしての差動配線ルールを満たしている区間が該差動信号線対の全体に対して占める比率でありうる。
差動配線ルールは、例えば、差動信号線対を構成する2つの信号線が同一層に配置されるべきであるという基準(以下、基準4)と、層ごとに定められた該2つの信号線のそれぞれの基準幅(以下、基準5)と、層ごとに定められた該2つの信号線の間の基準間隔(以下、基準6)とを含む。
差動配線ルール準拠度は、例えば、以下の式に従って計算されうる。
(差動配線ルール準拠度)=(差動信号線対を構成する2つの信号線のうち差動配線ルールを満たしている区間の総配線長)/(差動信号線対を構成する2つの信号線の総配線長)
一例において、「差動信号線対を構成する2つの信号線のうち差動配線ルールを満たしている区間の総配線長」は、差動信号線対を構成する2つの信号線の一方のうちの差動配線ルールを満たしている区間の総配線長と該2つの信号線の他方のうちの差動配線ルールを満たしている区間の総配線長との合計として定義されうる。
ステップS850では、指標提示プログラム161は、ステップS820、S830およびS840で求めたカップリング率、差動インピーダンス準拠度および差動配線ルール準拠度を評価結果としてディスプレイ140に表示させる。図4には、ステップS850においてディスプレイ140に表示される評価結果が例示的に示されている。この評価結果は、複数の差動信号線対についての評価結果を含んでいる。「信号名」は、差動信号配線対の名称である。「総配線長」は、例えば、差動信号線対を構成する2つの信号線の一方の配線長と該2つの信号線の他方の配線長との合計である。「カップリング長」は、例えば、差動信号線対を構成する2つの信号線の一方のうちのカップリング条件を満たしている区間の配線長と該2つの信号線の他方のうちのカップリング条件を満たしている区間の配線長との合計である。「カップリング率」、「差動インピーダンス準拠度」、「差動配線ルール準拠度」は、前述の定義に従いうる。
以上のように、差動信号線対のうち設計基準を満たしている区間が該差動信号線対の全体に対して占める度合を示す指標をディスプレイに表示することによって、設計者は、その指標を頼りにして設計を進めることができる。これによって設計者によるばらつきを低減することができる。
図5には、差動信号線対USB−1についてステップS810で分割された各区間の属性(配線長、配線幅、信号線の間隔)および差動インピーダンスの表示例が示されている。例えば、入力デバイス130の操作を通して、図4に例示された評価結果において信号名が選択されることにより、図5に示す詳細な評価結果がディスプレイ140に表示されうる。
図5に示された例では、「カップリング区間」として示された区間1、2、3等は、カップリング条件を満たす区間であり、「非カップリング区間」として示された区間A、区間B等は、カップリング条件を満たさない区間である。つまり、図5には、カップリング条件を満たす区間と満たさない区間とが示されている。換言すると、ディスプレイ140には、複数の区間のそれぞれが設計基準としてのカップリング条件を満たすか否かを示す情報が表示される。
図5に示された例では、区間6における差動信号線対USB−1の差動インピーダンスは80Ωであり、設定された下限値(83Ω)を下回っている。また、区間8における差動信号線対USB−1の差動インピーダンスは99Ωであり、設定された上限値(97Ω)を上回っている。つまり、差動信号線対USB−1のうち区間6、8は、差動インピーダンスの基準範囲を満たしていない区間である。ここで、差動インピーダンスの基準範囲を満たしていない区間6、8は、他の区間と区別して表示される。つまり、図5には、差動インピーダンスが基準範囲を満たす区間と満たさない区間とが示されている。換言すると、ディスプレイ140には、複数の区間のそれぞれが設計基準としての基準インピーダンスの基準範囲を満たすか否かを示す情報が表示される。この例では、「差動信号線対を構成する2つの信号線のうち差動インピーダンスの基準範囲を満たしている区間の総配線長」は、区間1、2、3、4、5、7、9の配線長の合計である。この例では、「非カップリング区間」に関しては、差動インピーダンスが表示されていない。また、区間Aのように、区間内で配線幅が変化する場合は、例えば、最小配線幅などの代表的な線幅が表示されうる。
図5に示された例では、区間3における差動信号線対USB−1を構成する2つの信号線USB−1P、USB−1Nの間隔は0.08mmであり、不図示の基準間隔を下回っている。また、区間6における差動信号線対USB−1を構成する2つの信号線USB−1P、USB−1Nの幅は0.12mmであり、不図示の基準幅を上回っている。つまり、差動信号線対USB−1のうち区間3、6は、差動配線ルールを満たしていない区間である。ここで、差動配線ルールを満たしていない区間3、6は、他の区間と区別して表示される。つまり、図5には、差動配線ルールを満たす区間と満たさない区間とが示されている。換言すると、ディスプレイ140には、複数の区間のそれぞれが差動配線ルールを満たすか否かを示す情報が表示される。この例では、「差動信号線対が差動配線ルールを満たしている区間の総配線長」は、区間1、2、4、5、7、8、9の配線長の合計である。
指標提示プログラム161は、複数の差動信号線対のそれぞれについてディスプレイ140に表示された指標を含む情報をソートする機能を含みうる。ステップS860において、指標提示プログラム161が入力デバイス130を介して設計者からソートの指示を受けると、ステップS870において、指標提示プログラム161は、複数の差動信号線対のそれぞれについてディスプレイ140に表示された指標を含む情報をソートする。設計者は、例えば、図4に例示される評価結果において、カップリング率、差動インピーダンスおよび差動配線ルール準拠度のいずれかに基づいて該評価結果をソートさせることができる。
指標提示プログラム161はまた、複数の差動信号線対の全部又は一部を選択して、配線基板におけるそれらに対応する配線パターンを配線基板表示プログラム162に強調表示させる機能を有しうる。指標提示プログラム161はまた、選択された差動信号線対の任意の区間を選択して、配線基板におけるそれに対応する区間を配線基板表示プログラム162に強調表示させる機能を有しうる。ステップS875において、指標提示プログラム161が入力デバイス130を介して設計者から強調表示の指示を受けると、ステップS880において、指標提示プログラム161は、その指示に従って、該当する差動信号線対または区間を配線基板表示プログラム162に強調表示させる。
例えば、設計者は、図4に例示された評価結果における任意の信号名を選択することによって、その信号名を有する差動信号線対をディスプレイ140に強調表示させることができる。具体的には、図4に例示された表における任意の信号名が設計者によって選択されると、指標提示プログラム161は、その信号名を配線基板表示プログラム162に渡す。これに応じて、配線基板表示プログラム162は、その信号名を有する差動信号線対を強調表示する。
また、設計者は、図5に例示された表における任意の項目を選択することによって、差動信号配線対の配線パターンの全体のうち選択された項目に対応する区間をディスプレイ140に強調表示させることができる。具体的には、図5に例示された表における任意の項目が設計者によって選択されると、指標提示プログラム161は、その項目に対応する区間を識別する情報を配線基板表示プログラム162に渡す。これに応じて、配線基板表示プログラム162は、その情報に対応する区間を強調表示する。図6、7には、区間6、8に対応する項目(例えば、区間6、8の「差動インピーダンス」を示す「80Ω、99Ω」)が選択された場合に、配線基板表示プログラム162によって差動信号線対SUB−1のうち区間6、8に対応する区間が強調表示される様子が模式的に示されている。
このような強調表示機能によれば、設計者は、修正すべき差動信号線対または区間を即座に見つけ出すことができる。

Claims (15)

  1. 配線基板を設計するための設計支援装置であって、
    差動信号線対のうち設計基準を満たしている区間が前記差動信号線対の全体に対して占める度合を示す指標を求め、前記指標をディスプレイに表示させる指標提示部を備えることを特徴とする設計支援装置。
  2. 前記指標提示部は、前記差動信号線対を構成する複数の区間のそれぞれが前記設計基準を満たしているか否かを前記ディスプレイに表示させる、
    ことを特徴とする請求項1に記載の設計支援装置。
  3. 前記指標提示部は、複数の差動信号線対のそれぞれについて前記指標を前記ディスプレイに表示させ、更に、前記複数の差動信号線対のうち選択された差動信号線対を構成する複数の区間のそれぞれが前記設計基準を満たしているか否かを示す情報を前記ディスプレイに表示させる、
    ことを特徴とする請求項1に記載の設計支援装置。
  4. 前記指標提示部は、前記複数の差動信号線対のそれぞれについて前記ディスプレイに表示された前記指標を含む情報をソートする機能を含む、
    ことを特徴とする請求項3に記載の設計支援装置。
  5. 前記ディスプレイに前記配線基板を表示させる配線基板表示部を更に備え、
    前記配線基板表示部は、前記複数の差動信号線対のうち設計者によって選択された差動信号線対を前記ディスプレイに強調表示させる、
    ことを特徴とする請求項3又は4に記載の設計支援装置。
  6. 前記ディスプレイに前記配線基板を表示させる配線基板表示部を更に備え、
    前記配線基板表示部は、前記複数の区間のうち設計者によって選択された区間を前記ディスプレイに強調表示させる、
    ことを特徴とする請求項2乃至4のいずれか1項に記載の設計支援装置。
  7. 前記度合は、前記差動信号線対のうち前記設計基準を満たしている区間が前記差動信号線対の全体に対して占める比率を含む、
    ことを特徴とする請求項1乃至6のいずれか1項に記載の設計支援装置。
  8. 前記度合は、前記差動信号線対を構成する2つの信号線のうち前記設計基準を満たす区間の総配線長が前記2つの信号線の総配線長に対して占める比率である、
    ことを特徴とする請求項7に記載の設計支援装置。
  9. 前記2つの信号線のうち前記設計基準を満たす区間の総配線長は、前記2つの信号線の一方における前記区間の配線長と前記2つの信号線の他方における前記区間の配線長との合計であり、
    前記2つの信号線の総配線長は、前記2つの信号線の一方の配線長と前記2つの信号線の他方の配線長との合計である、
    ことを特徴とする請求項8に記載の設計支援装置。
  10. 前記設計基準は、前記差動信号線対を構成する2つの信号線が同一層に配置されるべきであるという基準と、前記2つの信号線が相互に平行に配置されるべきであるという基準と、前記2つの信号線の間の基準間隔と含む、
    ことを特徴とする請求項1乃至9のいずれか1項に記載の設計支援装置。
  11. 前記設計基準は、前記差動信号線対を構成する2つの信号線の差動インピーダンスの基準範囲を含む、
    ことを特徴とする請求項1乃至10のいずれか1項に記載の設計支援装置。
  12. 前記設計基準は、前記差動信号線対を構成する2つの信号線が同一層に配置されるべきであるという基準と、層ごとに定められた前記2つの信号線のそれぞれの基準幅と、層ごとに定められた前記2つの信号線の間の基準間隔とを含む、
    ことを特徴とする請求項1乃至7のいずれか1項に記載の設計支援装置。
  13. 配線基板を設計するための設計支援方法であって、
    差動信号線対のうち設計基準を満たしている区間が前記差動信号線対の全体に対して占める度合を示す指標を求め、前記指標をディスプレイに表示させる指標提示工程を含むことを特徴とする設計支援方法。
  14. 請求項1乃至12のいずれか1項に記載の設計支援装置が構成されるようにコンピュータを動作させるためのプログラム。
  15. 請求項1乃至12のいずれか1項に記載の設計支援装置が構成されるようにコンピュータを動作させるためのプログラムを格納したメモリ媒体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7004209B2 (ja) * 2018-01-10 2022-01-21 日立金属株式会社 差動伝送ケーブルモジュール
WO2020020324A1 (zh) 2018-07-27 2020-01-30 京东方科技集团股份有限公司 信号传输方法及装置、显示装置
US11227532B2 (en) * 2018-07-27 2022-01-18 Chongqing Boe Optoelectronics Technology Co., Ltd. Panel, manufacturing method thereof, and terminal
US11798668B1 (en) * 2018-10-02 2023-10-24 Cvs Pharmacy, Inc. Systems and methods for a numeric waiting bin for prescription fulfillment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005309873A (ja) * 2004-04-22 2005-11-04 Ngk Spark Plug Co Ltd 電子回路基板用cadシステムとそれに使用するコンピュータプログラム、および電子回路基板の製造方法
JP2010128700A (ja) * 2008-11-26 2010-06-10 Ydc Corp 基板設計プログラム及び基板設計装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9352222B2 (en) * 2002-12-10 2016-05-31 Sony Interactive Entertainment America Llc System and method for capturing text for an online application
US6983434B1 (en) * 2003-02-13 2006-01-03 Hewlett-Packard Development Company, L.P. Differential via pair impedance adjustment tool
US7002430B2 (en) * 2003-05-30 2006-02-21 Intel Corporation Compact non-linear geometry electromagnetic coupler for use with digital transmission systems
TWI259043B (en) * 2004-11-19 2006-07-21 Realtek Semiconductor Corp Structure of circuit layout and method thereof
US7568127B2 (en) * 2004-12-20 2009-07-28 Intel Corporation Signal drive de-emphasis control for serial bus
US7493578B1 (en) * 2005-03-18 2009-02-17 Xilinx, Inc. Correlation of data from design analysis tools with design blocks in a high-level modeling system
CN101160584B (zh) * 2005-04-15 2012-08-22 松下电器产业株式会社 电路布线干扰分析设备、方法及非对称耦合线路模型制品
US7265645B2 (en) * 2005-06-03 2007-09-04 Dell Products L.P. Matched-impedance high-bandwidth configuration jumper
JP4834385B2 (ja) * 2005-11-22 2011-12-14 株式会社日立製作所 プリント基板および電子装置
KR100737582B1 (ko) 2005-12-12 2007-07-10 현대자동차주식회사 배선회로 최적 설계 지원 시스템 및 방법
US7441222B2 (en) * 2006-09-29 2008-10-21 Nokia Corporation Differential pair connection arrangement, and method and computer program product for making same
EP2118760B1 (en) * 2007-03-02 2012-02-22 Rambus Inc. A bi-directional interface circuit having a switchable current-source bias
JP4438825B2 (ja) * 2007-05-29 2010-03-24 ソニー株式会社 到来角推定システム、通信装置、並びに通信システム
US8027749B2 (en) * 2007-06-19 2011-09-27 Omnicell, Inc. Handling of patient's own medicine systems, methods, and devices
US7861013B2 (en) * 2007-12-13 2010-12-28 Ati Technologies Ulc Display system with frame reuse using divided multi-connector element differential bus connector
US8793619B2 (en) * 2008-03-03 2014-07-29 The United States Of America, As Represented By The Secretary Of The Navy Graphical user control for multidimensional datasets
US9965035B2 (en) * 2008-05-13 2018-05-08 Apple Inc. Device, method, and graphical user interface for synchronizing two or more displays
US8395456B2 (en) * 2009-02-04 2013-03-12 Sand 9, Inc. Variable phase amplifier circuit and method of use
JP5212296B2 (ja) 2009-07-22 2013-06-19 富士通株式会社 配線設計支援装置、配線設計支援方法、及び配線設計支援プログラム
US8319788B2 (en) * 2009-07-22 2012-11-27 Behr Process Corporation Automated color selection method and apparatus
US8435082B2 (en) * 2010-08-03 2013-05-07 Tyco Electronics Corporation Electrical connectors and printed circuits having broadside-coupling regions
US8699674B2 (en) * 2010-04-21 2014-04-15 Angel.Com Incorporated Dynamic speech resource allocation
US8654934B2 (en) * 2010-04-21 2014-02-18 Angel.Com Incorporated Multimodal interactive voice response system
JP5184670B2 (ja) * 2011-03-24 2013-04-17 川崎マイクロエレクトロニクス株式会社 差動出力バッファ
US8878627B2 (en) * 2011-04-29 2014-11-04 Cyntec Co., Ltd. Monolithic power splitter for differential signal
US9977855B2 (en) * 2011-09-14 2018-05-22 Toshiba Memory Corporation Method of wiring layout, semiconductor device, program for supporting design of wiring layout, and method for manufacturing semiconductor device
US8595682B2 (en) * 2011-12-19 2013-11-26 International Business Machines Corporation Phase compensation in a differential pair of transmission lines
US8640081B2 (en) * 2012-05-07 2014-01-28 Cypress Semiconductor Corporation Graphical user interface for display of system resistance
US10318158B2 (en) * 2012-05-17 2019-06-11 Brilliant Points, Inc. System and method for digital signaling and digital storage
US10156455B2 (en) * 2012-06-05 2018-12-18 Apple Inc. Context-aware voice guidance
CN103577615A (zh) * 2012-07-18 2014-02-12 鸿富锦精密工业(深圳)有限公司 高速差分信号线过孔自动检查系统及方法
JP5451915B2 (ja) 2013-02-04 2014-03-26 株式会社ワイ・ディ・シー 基板設計プログラム及び基板設計装置
US8839184B1 (en) * 2013-03-12 2014-09-16 Cypress Semiconductor Corporation Computer-assisted router for a programmable device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005309873A (ja) * 2004-04-22 2005-11-04 Ngk Spark Plug Co Ltd 電子回路基板用cadシステムとそれに使用するコンピュータプログラム、および電子回路基板の製造方法
JP2010128700A (ja) * 2008-11-26 2010-06-10 Ydc Corp 基板設計プログラム及び基板設計装置

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