JPWO2014184988A1 - 半導体装置及びその製造方法 - Google Patents

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達也 可部
達也 可部
秀幸 新井
秀幸 新井
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Abstract

半導体装置は、第１電極１３２及び第２電極１３３を含む第１表面層１１３を有する第１の基板１０１と、第３電極１４２及び第４電極１４３を含む第２表面層１２３とを有し、第２表面層１２３を第１表面層１１３と接するようにして、第１の基板１０１と直接接合された第２の基板１０２と、第２電極１３３と第４電極１４３との間に設けられた機能性膜１０３とを備えている。第１電極１３２と第３電極１４２とは互いに接して接合されており、第２電極１３３、機能性膜１０３及び第４電極１４３により受動素子が構成されている。

Description

本発明は、半導体装置及びその製造方法に関し、特に積層半導体装置及びその製造方法に関する。
近年の電子機器の高機能化及び高性能化に伴い、電子機器に用いられる半導体デバイスの高性能化及び高集積化を図るための様々な検討が行われている。中でも複数の半導体チップを積層した３次元積層半導体装置が注目されている。３次元積層半導体装置においては、２つ以上の半導体チップを電気的に接続することが重要である。
２つ以上の半導体チップを電気的に接続する技術として、金属からなるバンプを溶融接合する技術がある。しかし、バンプの溶融接合には、バンプの変形に起因して互いに隣接するバンプ同士が短絡するという問題がある。また、積層する半導体チップ同士のアライメントは、通常室温で行われるが、バンプの溶融接合は２００℃付近の高温で実施する。このため、接合装置と半導体チップとの線膨張係数（ＣＴＥ）の差により半導体チップに反りが生じ、半導体チップの最終的なアライメントに、数マイクロメートルの誤差が生じることが避けられない。その結果、バンプの溶融接合を用いる場合には、バンプ間のピッチをこれ以上縮小することが困難となってきている。
バンプの溶融接合に代わる新たな接合技術として、２つの半導体チップを直接に接合する直接接合が検討されている（例えば、特許文献１を参照。）。２つの半導体チップを直接接合する方法として、具体的には、それぞれの半導体チップについてその表面を清浄化してダングリングボンドを形成し、形成したダングリングボンド同士を共有結合させる方法、同種金属同士を金属結合させる方法、及び表面にＮＨx基又はＯＨ基等を設け、水素結合させる方法等が検討されている。
半導体チップを直接接合する場合は、バンプの溶融接合の場合よりも低い温度で行うことができる。このため、バンプの溶融接合の場合よりも電極のピッチを縮小することが可能となる。この技術は直接接合、常温接合又はダイレクトボンディング等の名称で呼ばれているが、本明細書では直接接合と称する。
半導体チップは、トランジスタ等の能動素子だけでなく、抵抗素子、容量素子及びインダクタ素子等の受動素子を含んでいる場合がある。受動素子は配線層に設けられることが一般的である。直接接合を用いた３次元積層半導体装置においては、一方の半導体チップの配線層に受動素子を設けることにより、受動素子を有する３次元積層半導体装置を実現できる（例えば、特許文献２を参照。）。
米国特許出願公開第２００５／０１６１７９５号明細書 特開２０１１-２１１２３６号公報
しかしながら、前記従来の３次元積層半導体装置の場合、受動素子を設けるための新たな工程が必要となる。例えば、金属膜−絶縁膜−金属膜（ＭＩＭ）容量素子は、下部電極、容量絶縁膜及び上部電極を有している。このため、ＭＩＭ容量素子を形成するために、理論的にはリソグラフィ、エッチング及び平坦化がそれぞれ３回必要となる。下部電極を通常の配線と一括して作成できたとしても、容量絶縁膜及び上部電極のための工程を追加する必要がある。また、ＭＩＭ容量素子を設けていない部分においては、最表面に電極を引き出すために、追加した層を貫通するビアプラグを設ける必要がある。従って、受動素子を設けるためには、半導体チップの製造工数が増加し、製造コストを上昇させるという問題がある。
本開示の課題は、受動素子を形成するために追加する工程を最小限に抑えた３次元積層半導体装置及びその製造方法を実現できるようにすることである。
本開示の半導体装置の一態様は、第１の基板本体と、第１の基板本体の主面の上に設けられ、第１表面膜並びに第１電極及び第２電極を含む第１表面層とを有する第１の基板と、第２の基板本体と、第２の基板本体の主面の上に設けられ、第２表面膜並びに第３電極及び第４電極を含む第２表面層とを有し、第２表面層を第１表面層と接するようにして、第１の基板と直接接合された第２の基板と、第２電極と第４電極との間に設けられた機能性膜とを備え、第１電極と第３電極とは互いに接して接合されており、第２電極、機能性膜及び第４電極により受動素子が構成されている。
半導体装置の一態様において、機能性膜の平面サイズは、第２電極における第１表面膜から露出する部分の平面サイズ及び第４電極における第２表面膜から露出する部分の平面サイズよりも大きくてもよい。
半導体装置の一態様において、機能性膜は、絶縁膜であり、第２電極、機能性膜及び第４電極により容量素子が構成されていてもよい。
この場合において、機能性膜は、ＳｉＯx、ＳｉＮx、ＨｆＯx又はＨｆＳｉＯxからなる膜としてもよい。
半導体装置の一態様において、機能性膜は、高抵抗金属からなる膜であり、第２電極、機能性膜及び第４電極により抵抗素子が構成されていてもよい。
この場合において、高抵抗金属は、コンスタンタン、ニッケルシルバー、コバルトタングステンリン（Ｃｏ−Ｗ−Ｐ）又はニッケルホウ素（Ｎｉ−Ｂ）としてもよい。
半導体装置の一態様において、第１電極、第２電極、第３電極及び第４電極は、アルミニウム、銅、ニッケル又はタングステンとしてもよい。
半導体装置の一態様において、第１の基板は、第１の基板本体を貫通する第１の貫通電極を有していてもよい。
本開示の半導体装置の一態様において、第２の基板は、第２の基板本体を貫通する第２の貫通電極を有していてもよい。
本開示の半導体装置の製造方法の一態様は、第１の基板本体と、第１の基板本体の主面の上に設けられ、第１表面膜並びに第１電極及び第２電極を含む第１表面層とを有する第１の基板を準備する工程と、第２の基板本体と、第２の基板本体の主面の上に設けられ、第２表面膜並びに第３電極及び第４電極を含む第２表面層とを有する第２の基板を準備する工程と、第２電極を覆うように、機能性膜を選択的に形成する工程と、機能性膜を形成した第１の基板の表面及び第２の基板の表面を表面処理する工程と、表面処理する工程よりも後に、第１表面層と第２表面層とを接触させて、第１の基板と第２の基板とを直接接合する工程とを備え、直接接合する工程において、第１電極と第３電極とを互いに接して接合すると共に、第２電極、機能性膜及び第４電極により構成された受動素子を形成する。
製造方法の一態様において、第１の基板を準備する工程は、第１の基板本体の上に第１表面膜を形成する工程と、第１表面膜の所定の位置に開口部を形成する工程と、第１表面膜に設けられた開口部に導電膜を埋め込むことにより第１電極及び第２電極を形成する工程と、第１表面膜並びに第１電極及び第２電極を平坦化する工程とを含み、第２の基板を準備する工程は、第２の基板本体の上に第２表面膜を形成する工程と、第２表面膜の所定の位置に開口部を形成する工程と、第２表面膜に設けられた開口部に導電膜を埋め込むことにより第３電極及び第４電極を形成する工程と、第２表面膜並びに第３電極及び第４電極の表面を平坦化する工程とを含んでいてもよい。
製造方法の一態様において、表面処理する工程は、ウエット洗浄する工程を含んでいてもよく、表面処理する工程は、プラズマ照射をする工程を含んでいてもよい。
製造方法の一態様は、機能性膜を形成する工程において、絶縁膜を形成してもよく、機能性膜を形成する工程において、高抵抗金属からなる膜を形成してもよい。
本開示の半導体装置及びその製造方法によれば、受動素子を形成するために追加する工程を最小限に抑えた３次元積層半導体装置及びその製造方法を実現できる。
一実施形態に係る半導体装置を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の変形例を示す断面図である。
本開示において、ＡはＢの「上」に設けられている又は形成されている等の表現は、ＡとＢとの間に他の部材が介在している場合と、ＡとＢとが接している場合との両方を含む。
図１に示すように、本実施形態に係る半導体装置は、第１の基板１０１と第２の基板１０２とが積層された３次元積層半導体装置である。第１の基板１０１は、シリコン基板等の第１の基板本体１１１と、第１の基板本体１１１の主面上に設けられた第１配線層１１２と、第１配線層１１２の上に設けられた第１表面層１１３とを有している。第２の基板１０２は、シリコン基板等の第２の基板本体１２１と、第２の基板本体１２１の主面上に設けられた第２配線層１２２と、第２配線層１２２の上に設けられた第２表面層１２３とを有している。
第１表面層１１３は、絶縁膜である第１表面膜１３１と、第１電極１３２及び第２電極１３３とを有している。第２表面層１２３は、絶縁膜である第２表面膜１４１と、第３電極１４２及び第４電極１４３とを有している。第１の基板１０１と第２の基板１０２とは、第１の表面層１１３と第２の表面層１２３とを接するようにして直接接合され、貼り合わされている。具体的に、第１表面膜１３１と第２表面膜１４１とは間に接着剤等を介することなく互いに接して接合されている。第１電極１３２と第３電極１４２とも、接着剤等を介することなく互いに接して接合され、電気的にも導通している。第２電極１３３と第４電極１４３とは、機能性膜１０３を介在させて接合されている。第２電極１３３、機能性膜１０３及び第４電極１４３により、例えばＭＩＭ容量素子等の受動素子が構成されている。
本明細書において「直接接合」とは、表面間引力を利用して２つの平滑な表面同士が、接着部材等を介することなく結合していることをいい、同種の材料同士だけでなく、互いに異なる材料同士が結合している場合も含む。本実施形態においては、第１の基板１０１と第２の基板１０２との間に機能性膜１０３が存在している部分がある。しかし、第１表面層１１３と第２表面層１２３との間には、接着剤、はんだ又は接着層等の接着部材は存在しておらず、本明細書においては、第１の基板１０１と第２の基板１０２とが直接接合しているという。
第１の基板本体１１１にはトランジスタ１１５を含む回路素子が設けられている。第１配線層１１２は、絶縁膜である第１層間膜１３５、第１導電膜１３６及びコンタクトプラグ１３７を含む。第１導電膜１３６は、配線、パッド及びビアプラグ等を構成する。第１層間膜１３５及び第１導電膜１３６は、それぞれ複数の膜の組み合わせとすることができる。第１導電膜１３６は、コンタクトプラグ１３７を介してトランジスタ１１５等と接続されている。また、第１電極１３２及び第２電極１３３と接続されている。
第２の基板本体１２１にはトランジスタ１２５を含む回路素子が設けられている。第２配線層１２２は、第２層間膜１４５、第２導電膜１４６及びコンタクトプラグ１４７を含む。第２導電膜１４６は、配線、パッド及びビアプラグ等を構成する。第２層間膜１４５及び第２導電膜１４６は、それぞれ複数の膜の組み合わせとすることができる。第２導電膜１４６は、コンタクトプラグ１４７を介してトランジスタ１２５等と接続されている。また、第３電極１４２及び第４電極１４３と接続されている。
第１層間膜１３５及び第２層間膜１４５は、例えば酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮx）、炭素含有窒化シリコン（ＳｉＣxＮy）、炭素含有酸化シリコン（ＳｉＣxＯy）又はメチルシロキサン（ＳｉＯx（ＣＨ3）y）等からなる。第１導電膜１３６及び第２導電膜１４６は、例えば銅、アルミニウム又は銀等の低抵抗金属からなる。第１導電膜１３６と第１層間膜１３５との間及び第２導電膜１４６と第２層間膜１４５との間に、タンタル、チタン、コバルト、マンガン若しくはジルコン等の高融点金属又はこれらの窒化物からなる拡散防止層を設けてもよい。拡散防止層を設けることにより、導電膜を構成する金属材料の層間膜への拡散を防止すると共に、導電膜と層間膜との密着性を向上させることができる。
第１層間膜１３５と第２層間膜１４５とは同じ材料からなる膜とすればよいが、互いに異なる材料からなる膜としてもよい。第１層間膜１３５及び第２層間膜１４５が複数の膜からなる場合に、それぞれの膜は同じ材料からなる膜とすればよいが、異なる材料からなる膜が混在していてもよい。第１導電膜１３６と第２導電膜１４６とは、同じ材料からなる膜とすればよいが、互いに異なる材料からなる膜としてもよい。第１導電膜１３６及び第２導電膜１４６が複数の膜からなる場合に、それぞれの膜は同じ材料からなる膜とすればよいが、異なる材料からなる膜が混在していてもよい。
第１表面層１１３を構成する第１表面膜１３１及び第２表面層１２３を構成する第２表面膜１４１は、例えばＳｉＯx、ＳｉＮx若しくはＳｉＯxＮy等のシリコン化合物又はベンゾシクロブテン（ＢＣＢ）、ポリベンザオキサゾール（ＰＢＯ）若しくはポリイミド（ＰＩ）等の有機膜からなる。第１表面膜１３１及び第２表面膜１４１の厚さは１００ｎｍ〜１０μｍ程度とすればよい。第１表面膜１３１と第２表面膜１４１とは、同じ材料からなる膜とすればよいが、互いに異なる材料からなる膜としてもよい。
第１表面層１１３を構成する第１電極１３２及び第２電極１３３と、第２表面層１２３を構成する第３電極１４２及び第４電極１４３とは、例えば銅、アルミニウム、ニッケル又はタングステン等からなる。第１電極１３２及び第２電極１３３の第１表面膜１３１から露出する部分と、第３電極１４２及び第４電極１４３の第２表面膜１４１から露出する部分の平面サイズは１００ｎｍ2〜１０μｍ2程度とすればよい。第１電極１３２及び第２電極１３３と第１表面膜１３１との間並びに第３電極１４２及び第４電極１４３と第２表面膜１４１との間に、タンタル、チタン、コバルト、マンガン若しくはジルコン等の高融点金属又はこれらの窒化物からなる拡散防止層を設けてもよい。拡散防止層の膜厚は１００ｎｍ以下とすればよい。第１電極１３２、第２電極１３３、第３電極１４２及び第４電極１４３は、同じ材料により形成すればよいが、互いに異なる材料により形成してもよい。
第２電極１３３、機能性膜１０３及び第４電極１４３により構成する受動素子をＭＩＭ容量素子とする場合には、機能性膜１０３を容量絶縁膜とすればよい。具体的には、酸化ハフニウム（ＨｆＯx）、酸化シリコンハフニウム（ＨｆＳｉＯx）又はＳｉＮx等の高誘電率材料からなる高誘電体膜とすればよい。
第２電極１３３、機能性膜１０３及び第４電極１４３により構成する受動素子を抵抗素子とする場合には、機能性膜１０３を銅及びニッケルの合金であるコンスタンタン、銅、亜鉛及びニッケルの合金であるニッケルシルバー、リンを含むコバルトとタングステンとの合金であるコバルトタングステンリン（Ｃｏ−Ｗ−Ｐ）又はニッケルホウ素（Ｎｉ−Ｂ）等の高抵抗金属からなる高抵抗金属膜とすればよい。
機能性膜１０３の膜厚は、１ｎｍ〜２０ｎｍ程度とすることができる。このような膜厚とすれば、第１の基板１０１と第２の基板１０２との直接接合による貼り合わせが容易となる。機能性膜１０３の平面サイズは、受動素子に必要とされる特性を考慮して決定すればよい。機能性膜１０３が高誘電体膜の場合には、１００ｎｍ2〜２０μｍ2程度とすることができる。また、第２電極１３３の第１表面膜１３１から露出する部分の平面サイズ及び第４電極１４３の第２表面膜１４１から露出する部分の平面サイズよりも大きくし、電極の周囲の表面膜を覆うようにすればよい。第１表面膜１３１における第１電極１３２の周囲の部分及び第２表面膜１４１における第４電極１４３の周囲の部分を機能性膜１０３により覆うことにより、第２電極１３３及び第４電極１４３から第１表面膜１３１及び第２表面膜１４１への金属の拡散を抑える効果が得られる。機能性膜１０３の端部から、隣接する電極までの間隔は、第１表面膜１３１と第２表面膜１４１との接続強度を確保する観点からは大きい方がよい。例えば、機能性膜１０３の端部から、隣接する電極までの間隔は、１００ｎｍ以上とすることができる。
第２の基板１０２は、第２の基板本体１２１の主面と反対側の面（裏面）に設けられた保護膜１５１を有している。保護膜１５１は、例えばＳｉＯx、ＳｉＮx若しくはＳｉＯxＮy等のシリコン化合物又はベンゾシクロブテン（ＢＣＢ）、ポリベンザオキサゾール（ＰＢＯ）若しくはポリイミド（ＰＩ）等の有機膜からなる。保護膜１５１の膜厚は１００ｎｍ〜１０μｍ程度とすればよい。保護膜１５１の上には、アルミニウム等からなる電極パッド１５２が設けられている。電極パッド１５２は、第２の基板本体１２１を貫通する貫通電極１５３により、第２配線層１２２に設けられた第２導電膜１４６と接続されている。貫通電極１５３は、直径が１μｍ〜２００μｍ程度で、アスペクト比が１〜２０程度とすればよい。貫通電極１５３は銅、タングステン又はポリシリコン等により形成することができる。
本実施形態の半導体装置は、電極の一部を受動素子の電極として用いる。このため、受動素子を設けていない半導体装置と比べて、機能性膜１０３を形成する工程が増加するだけである。このように、本実施形態の半導体装置は、受動素子を形成するために追加する工程を最小限に抑えることができる。従って、低コストでチップ面積が小さく且つ高機能な３次元積層半導体装置を安定して形成することが可能となる。
本実施形態の半導体装置は、以下のようにして形成することができる。まず、図２に示すように、トランジスタ１１５等の素子を有する第１の基板本体１１１を準備する。この後、第１の基板本体１１１の主面上に第１層間膜１３５、コンタクトプラグ１３７及び第１導電膜１３６等を有する第１配線層１１２を形成する。第１配線層１１２の形成は、例えば以下のようにすることができる。まず、トランジスタ１１５を覆う１層目の層間膜を形成した後、所定の位置にコンタクトホールを形成し、導電膜を埋め込むことによりコンタクトプラグ１３７を形成する。次に、２層目の層間膜を形成した後、所定の位置に配線溝を形成する。配線溝に導電膜を埋め込むことにより配線を形成する。次に、３層目の層間膜を形成した後、所定の位置にパッド用溝部及びビアホールを形成する。パッド用溝部及びビアホールに導電膜を埋め込むことにより、パッド及び配線とパッドとを接続するビアを形成する。
次に、図３に示すように、第１配線層１１２の上に第１表面層１１３を形成する。第１表面層１１３は、ダマシン法、セミアクティブ法又はアルミ配線において用いられる積み上げ成膜法等の配線形成方法を用いて形成すればよい。ダマシン法の場合には、例えば以下のようにして第１表面層１１３を形成することができる。まず、化学気相堆積（ＣＶＤ）法又は塗布法等により、ＳｉＯx、ＳｉＮx又はＳｉＯxＮy等からなる第１表面膜１３１を、第１配線層１１２の上に形成する。この後、リソグラフィ及びエッチングを用いて、第１表面膜１３１の所定の位置にパッドを露出する開口部を形成する。続いて、物理気相堆積（ＰＶＤ）法等を用いて開口部にタンタル又は窒化タンタル等からなる拡散バリア膜と、銅めっきシード層とを順次形成する。次に、めっき法を用いて開口部に銅膜を埋込む。この後、化学機械研磨（ＣＭＰ）法等により銅膜の不要な部分を除去して、第１電極１３２及び第２電極１３３を形成する。第１電極１３２及び第２電極１３３の表面は、第１表面膜１３１から露出した状態となる。
銅膜の不要な部分を除去する際に、第１表面層１１３の表面を平坦化すればよい。例えば、第１表面膜１３１における第１電極１３２及び第２電極１３３の周辺部分における１μｍ2当たりの算術平均粗さ（Ｒａ）は１ｎｍ以下とすればよい。ＣＭＰにより発生する第１電極１３２及び第２電極１３３のディッシングの大きさは１００ｎｍ以下とすればよい。
次に、図４に示すように、第２電極１３３を覆うように機能性膜１０３を選択的に形成する。受動素子としてＭＩＭ容量素子を形成する場合には、まずＳｉＮx等からなる高誘電体膜を第１表面層１１３の上に形成する。高誘電体膜は、例えばＣＶＤ法により形成すればよい。高誘電体膜の膜厚は１ｎｍ〜２０ｎｍ程度とすることができる。この後、リソグラフィ及びエッチングを用いて、不要な高誘電体膜を除去し、第２電極１３３の上に機能性膜１０３を形成する。機能性膜１０３は、平面サイズが、第２電極１３３の平面サイズよりも大きく、第２電極１３３の周囲の第１表面膜１３１を覆うようにすればよい。機能性膜１０３が第２電極１３３の周囲の第１表面膜１３１を覆うことにより、第２電極１３３を構成する銅が第１表面膜１３１へ拡散することを抑えることができる。
次に、図５に示すように、第２の基板１０２を準備する。第２の基板１０２は、第１の基板１０１と同様にして、Ｓｉ基板等の第２の基板本体１２１の上に、トランジスタ１２５等の素子と、第２層間膜１４５及び第２導電膜１４６を含む第２配線層１２２と、第２表面膜１４１並びに第３電極１４２及び第４電極１４３を含む第２表面層１２３とを形成すればよい。第２の基板１０２の第３電極１４２及び第４電極１４３は、それぞれ第１の基板１０１の第１電極１３２及び第２電極１３３に対応する位置に形成する。第３電極１４２及び第４電極１４３の表面は第２表面膜１４１から露出した状態とする。第２の表面層１２３の表面も第１の表面層１１３と同様に平坦化すればよい。
次に、図６に示すように、第１の基板１０１と第２の基板１０２とを第１表面層１１３と第２表面層１２３とを対向させて直接接合により貼り合わせる。第１の基板１０１と第２の基板１０２との直接接合は以下のようにすることができる。まず、第１表面層１１３及び第２表面層１２３の表面を表面処理する。表面処理として、まず洗浄を行い、第１表面層１１３及び第２表面層１２３の表面から炭素系の付着物及び反応物等を除去すればよい。洗浄は、アンモニア−過酸化水素（ＡＰＭ）を用いたウエット洗浄とすることができる。また、プラズマ、イオン又はオゾン等を用いたドライ洗浄とすることもできる。次に、例えば第１表面層１１３及び第２表面層１２３の表面に酸素プラズマの照射等を行い、第１表面膜１３１及び第２表面膜１４１の表面を水酸基（ＯＨ基）により終端させる。
但し、酸素プラズマ等による処理は必須ではなく、例えば第１表面膜１３１及び第２表面膜１４１にダングリングボンドを形成し、大気中に保持することで水酸基（ＯＨ基）により終端することも可能である。
第１表面層１１３及び第２表面層１２３を表面処理した後、第１表面層１１３と第２表面層１２３とを直接接触させる。これにより、第１表面膜１３１と第２表面膜１４１との間に水素結合が生じ、水素結合による引力により、最初に接触した界面から周囲に接合が自然に拡がる。対向する電極同士においては、同種金属からなる清浄表面同士を接触させるため、理想的には第１電極１３２と第３電極１４２との間に金属結合が形成される。第２電極１３３と第４電極１４３との間には機能性膜１０３が存在するが、機能性膜１０３が第２電極１３３と第４電極１４３とにより圧縮されるため、相互に接着が生じる。第１表面層１１３及び第２表面層１２３は、全体として上に凸な形状となっていた方が第１の基板１０１と第２の基板１０２との直接接合を容易に行うことができる。
この後、４００℃以下の温度で熱処理を行えばよい。第１電極１３２、第２電極１３３、第３電極１４２及び第４電極１４３は、第１表面膜１３１及び第２表面膜１４１並びに機能性膜１０３よりも線膨張係数が大きい。このため、熱処理により第１電極１３２と第３電極１４２とはより強く圧着され、第２電極１３３と第４電極１４３とは機能性膜１０３をより圧縮する。これにより、機能性膜１０３が高誘電体膜である場合には、第２電極１３３及び第４電極１４３と機能性膜１０３が熱圧着される。また、各接触面において元素の拡散もより生じやすくなる。これにより、接続強度がより向上する。さらに、第１表面膜１３１と第２表面膜１４１との接触面においては、脱水反応が生じ、水素結合がより強固になり、信頼性がさらに向上する。
第１表面膜１３１及び第２表面膜１４１の表面は、水酸基ではなくアミノ基（ＮＨ2）により終端させてもよい。アミノ基により終端させた場合にも、第１表面膜１３１と第２表面膜１４１との間に水素結合を生じさせることができる。アミノ基により終端させる場合には、窒素プラズマ等を照射すればよい。
また、第１表面膜１３１及び第２表面膜１４１の表面を終端させるのではなく、第１表面膜１３１及び第２表面膜１４１の表面にダングリングボンドを形成してもよい。この場合には、ダングリングボンド同士が結合することにより第１表面膜１３１と第２表面膜１４１とを接合させることができる。ダングリングボンドを形成する場合には、アルゴン等の不活性ガスのプラズマを照射したり、イオンビーム又はプラズマビームを照射したりすればよい。
第１表面膜１３１及び第２表面膜１４１の表面を水酸基により終端した場合には、第１表面膜１３１と第２表面膜１４１との界面に水酸基の残渣が確認できる場合がある。第１表面膜１３１及び第２表面膜１４１の表面をアミノ基により終端した場合には、第１表面膜１３１と第２表面膜１４１との界面にアミノ基の残渣が確認できる場合がある。第１表面膜１３１と第２表面膜１４１とをダングリングボンドを用いて貼り合わせた場合には、第１表面膜１３１と第２表面膜１４１との界面を観察できない場合がある。
第１電極１３２と第３電極１４２とを同種金属として金属結合させる例を示したが、第１電極１３２と第３電極１４２とを異種材料により形成し、分子間力を利用して結合させたり、金属の結晶構造を利用して結合させたりしてもよい。
第２電極１３３及び第４電極１４３と機能性膜１０３とは熱圧着する例を示したが、機能性膜１０３が高抵抗金属膜等である場合には、金属結合又は熱による元素の相互拡散により第２電極１３３及び第４電極１４３と機能性膜１０３とを貼り合わせてもよい。
機能性膜１０３が高誘電体膜である場合には、第２電極１３３及び第４電極１４３の周囲の第１表面膜１３１及び第２表面膜１４１と機能性膜１０３とは、水素結合又はダングリングボンドを用いて貼り合わされる。機能性膜１０３が高抵抗金属膜である場合には、第２電極１３３及び第４電極１４３の周囲の第１表面膜１３１及び第２表面膜１４１と機能性膜１０３とは、材料の熱膨張による圧着及び周囲の第１表面膜１３１と第２表面膜１４１とが接合されることによる挟み込みにより貼り合わされる。
次に、図７に示すように、第２の基板本体１２１を裏面から研磨して、膜厚を２μｍ〜２００μｍ程度とする。研磨にはグラインダー等を用いることができる。
次に、図８に示すように、第２の基板本体１２１の裏面にＳｉＮ又はＢＣＢからなる保護膜１５１を形成する。この後、第２の基板本体１２１を貫通する貫通電極１５３を形成する。貫通電極１５３は以下のようにして形成することができる。まず、リソグラフィ及びエッチングにより第２の基板本体１２１を貫通する貫通孔を形成する。続いて、貫通孔内を含む第２の基板本体１２１の裏面全体にＰＶＤ法等によりタンタル及び窒化タンタルからなる拡散バリア膜と銅めっきシード層を順次形成する。次に、めっき法により貫通孔に銅膜を埋め込み、ＣＭＰ法により不要な銅膜及び拡散バリア層を除去して平坦化することにより貫通電極１５３を形成する。この後、第２の基板本体１２１の裏面に貫通電極１５３と接するように電極パッド１５２を形成する。電極パッド１５２は第２の基板本体１２１の裏面にアルミニウム膜を形成した後、リソグラフィ及びエッチングにより不要分を除去して形成すればよい。
電極パッド１５２及び貫通電極１５３を１つしか図示していないが、電極パッド１５２及び貫通電極１５３は必要に応じて複数設けることができる。また、貫通電極１５３及び電極パッド１５２の構造は１つの例であり、電気的導通を確保できる構造であればいかなる材料及び形状を用いてもよい。例えば、材料として銅以外にポリシリコンやタングステンなどを用いることができ、貫通孔の形状として貫通孔内を導電材料で埋め込む以外に、貫通孔内に導電材料をリング状に形成し、その中を絶縁膜で埋め込む構造なども可能である。電極パッド１５２は、バンプを介して実装基板等と接続することができる。また、第３の基板を積層することもできる。第３の基板を積層する場合には、バンプを用いるのではなく直接接合を用いることもできる。直接接合により第３の基板を積層する場合には、第２の基板本体１２１の裏面においても、絶縁膜及び絶縁膜から露出した電極を有する層を設け、その表面を平坦化すればよい。
電極パッド１５２が第２の基板本体１２１の裏面に設けられている例を示したが、第１の基板本体１１１の裏面に電極パッドが設けられていてもよい。この場合には、第１の基板本体に貫通電極を設ければよい。また、第１の基板本体１１１及び第２の基板本体１２１の両方に電極パッド及び貫通電極が設けられていてもよい。
本実施形態においては、第１の基板及び第２の基板の両方にトランジスタが設けられている例を示したが、第１の基板及び第２の基板の一方にのみトランジスタが設けられていてもよい。トランジスタがプレーナ型である例を示したが、フィンフェット型又は他の形状のトランジスタが設けられていてもよい。また、種々のトランジスタが混在していてもよい。
本実施形態においては、第１配線層及び第２配線層に含まれる配線が１層である例を示したが、第１配線層及び第２配線層は、複数層の配線を含む多層配線層であってもよい。また、第１配線層と第２配線層とに含まれる配線の層数は異なっていてもよい。
本実施形態において、第１電極１３２と第３電極１４２との大きさ及び第２電極１３３と第４電極１４３との大きさが同じである例を示したが、第１電極１３２と第３電極１４２との大きさ及び第２電極１３３と第４電極１４３との大きさは異なっていてもよい。また、第１電極１３２、第２電極１３３、第３電極１４２及び第４電極１４３をそれぞれ複数設ける場合には、大きさが異なる電極が混在していてもよい。
本実施形態においては、受動素子として高誘電率材料からなる容量絶縁膜を有するＭＩＭ容量素子又は高抵抗金属膜を有する抵抗素子を形成する例を示した。しかし、受動素子を複数設ける場合には、ＭＩＭ容量素子と抵抗素子とを混在させてもよい。この場合には、図９に示すようにＭＩＭ容量素子を形成する位置には高誘電率材料からなる機能性膜１０３Ａを形成し、抵抗素子を形成する位置には高抵抗金属からなる機能性膜１０３Ｂを形成すればよい。機能性膜１０３Ａの膜厚と機能性膜１０３Ｂの膜厚とは同一である必要はない。但し、機能性膜１０３Ａ及び機能性膜１０３Ｂの膜厚が１ｎｍ〜２０ｎｍの範囲であれば素子の形成が容易となる。また、高誘電体膜及び高抵抗金属膜は１種類に限らず、必要とする特性に応じて複数種類の高誘電体膜及び高抵抗金属膜を形成してもよい。機能性膜は、高誘電体膜及び高抵抗金属膜に限らず、他の材料からなる膜であってもよい。受動素子はＭＩＭ容量素子及び抵抗素子の２種類に限らない。ＭＩＭ容量素子及び抵抗素子以外の受動素子を設けたり、混在させたりすることも可能である。例えば、第２電極と第４電極との位置をずらし、第２電極と第４電極との間をループ状に配置した導電膜により接続するようにすれば、インダクタ素子を形成することも可能である。
本開示に係る半導体装置及びその製造方法は、受動素子を形成するために追加する工程を最小限に抑えることができ、３次元積層半導体装置及びその製造方法等として有用である。
１０１ 第１の基板
１０２ 第２の基板
１０３ 機能性膜
１０３Ａ 機能性膜
１０３Ｂ 機能性膜
１１１ 第１の基板本体
１１２ 第１配線層
１１３ 第１表面層
１１５ トランジスタ
１２１ 第２の基板本体
１２２ 第２配線層
１２３ 第２表面層
１２５ トランジスタ
１３１ 第１表面膜
１３２ 第１電極
１３３ 第２電極
１３５ 第１層間膜
１３６ 第１導電膜
１３７ コンタクトプラグ
１４１ 第２表面膜
１４２ 第３電極
１４３ 第４電極
１４５ 第２層間膜
１４６ 第２導電膜
１４７ コンタクトプラグ
１５１ 保護膜
１５２ 電極パッド
１５３ 貫通電極

Claims (15)

  1. 第１の基板本体と、前記第１の基板本体の主面の上に設けられ、第１表面膜並びに第１電極及び第２電極を含む第１表面層とを有する第１の基板と、
    第２の基板本体と、前記第２の基板本体の主面の上に設けられ、第２表面膜並びに第３電極及び第４電極を含む第２表面層とを有し、前記第２表面層を前記第１表面層と接するようにして、前記第１の基板と直接接合された第２の基板と、
    前記第２電極と前記第４電極との間に設けられた機能性膜とを備え、
    前記第１電極と前記第３電極とは互いに接して接合されており、
    前記第２電極、機能性膜及び第４電極により受動素子が構成されている、半導体装置。
  2. 前記機能性膜の平面サイズは、前記第２電極における前記第１表面膜から露出する部分の平面サイズ及び前記第４電極における前記第２表面膜から露出する部分の平面サイズよりも大きい、請求項１に記載の半導体装置。
  3. 前記機能性膜は、絶縁膜であり、
    前記第２電極、機能性膜及び第４電極により容量素子が構成されている、請求項１又は２に記載の半導体装置。
  4. 前記機能性膜は、ＳｉＯx、ＳｉＮx、ＨｆＯx又はＨｆＳｉＯxからなる、請求項３に記載の半導体装置。
  5. 前記機能性膜は、高抵抗金属からなる膜であり、
    前記第２電極、機能性膜及び第４電極により抵抗素子が構成されている、請求項１又は２に記載の半導体装置。
  6. 前記高抵抗金属は、コンスタンタン、ニッケルシルバー、コバルトタングステンリン又はニッケルホウ素である、請求項５に記載の半導体装置。
  7. 前記第１電極、第２電極、第３電極及び第４電極は、アルミニウム、銅、ニッケル又はタングステンからなる、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記第１の基板は、前記第１の基板本体を貫通する第１の貫通電極を有している、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第２の基板は、前記第２の基板本体を貫通する第２の貫通電極を有している、請求項１〜８のいずれか１項に記載の半導体装置。
  10. 第１の基板本体と、前記第１の基板本体の主面の上に設けられ、第１表面膜並びに第１電極及び第２電極を含む第１表面層とを有する第１の基板を準備する工程と、
    第２の基板本体と、前記第２の基板本体の主面の上に設けられ、第２表面膜並びに第３電極及び第４電極を含む第２表面層とを有する第２の基板を準備する工程と、
    前記第２電極を覆うように、機能性膜を選択的に形成する工程と、
    前記機能性膜を形成した前記第１の基板の表面及び前記第２の基板の表面を表面処理する工程と、
    前記表面処理する工程よりも後に、前記第１表面層と前記第２表面層とを接触させて、前記第１の基板と前記第２の基板とを直接接合する工程とを備え、
    前記直接接合する工程において、前記第１電極と前記第３電極とを互いに接して接合すると共に、前記第２電極、機能性膜及び前記第４電極により構成された受動素子を形成する、半導体装置の製造方法。
  11. 前記第１の基板を準備する工程は、前記第１の基板本体の上に第１表面膜を形成する工程と、前記第１表面膜の所定の位置に開口部を形成する工程と、前記第１表面膜に設けられた開口部に導電膜を埋め込むことにより前記第１電極及び第２電極を形成する工程と、前記第１表面膜並びに前記第１電極及び第２電極を平坦化する工程とを含み、
    前記第２の基板を準備する工程は、前記第２の基板本体の上に第２表面膜を形成する工程と、前記第２表面膜の所定の位置に開口部を形成する工程と、前記第２表面膜に設けられた開口部に導電膜を埋め込むことにより前記第３電極及び第４電極を形成する工程と、前記第２表面膜並びに前記第３電極及び第４電極の表面を平坦化する工程とを含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記表面処理する工程は、ウエット洗浄する工程を含む、請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記表面処理する工程は、プラズマ照射をする工程を含む、請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記機能性膜を形成する工程において、絶縁膜を形成する、請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記機能性膜を形成する工程において、高抵抗金属からなる膜を形成する、請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
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