JPWO2013115075A1 - 半導体装置及び電子機器 - Google Patents

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Abstract

本技術は、光の漏れ込みによるノイズの発生を抑制することが可能な半導体装置を提供することができるようにする半導体装置及び電子機器に関する。受光素子３４と、信号処理のための能動素子と、受光素子３４と能動素子との間であって、能動素子上を覆う配線４５，４６による遮光構造４０を備える半導体装置を構成する。半導体装置には、例えば、前記受光素子が形成された第１の基体と、前記能動素子が形成された第２の基体と、前記第２の基体上に形成された前記配線による遮光構造を有する配線層とをさらに設けることができ、前記第２の基体は、前記配線層を介して前記第１の基体に接合することができる。

Description

本技術は、半導体装置及び電子機器に係わる。
近年、電子式カメラはますます普及が進んでおり、その中心部品である受光素子を備える半導体装置、例えば固体撮像装置（イメージセンサ）の需要はますます高まっている。性能面では高画質化、高機能化を実現するための技術開発が続けられている。一方、ビデオカメラや携帯型カメラはもとより、携帯電話やＰＤＡ(Personal Digital Assistant)、ノート型パーソナルコンピュータ等の普及が進んでいる。これらの普及が進むにつれて、固体撮像装置及びその部品についても、持ち運びを容易にするための小型化・軽量化・薄型化、普及拡大のための低コスト化が必須のものとなってきている。
一般的に、固体撮像装置、例えばＭＯＳ型固体撮像装置は、シリコン基板上に光電変換部や増幅回路、多層配線層を形成し、この上にオンチップマイクロレンズやカラーフィルタを形成したチップを有する。さらに、このチップに端子を形成して固体撮像装置が構成される。そして、この固体撮像装置に対し、出力された画像を処理するための信号処理回路を搭載したチップが接続されている。
この固体撮像装置に対し、出力された画像を処理するための信号処理回路を搭載したチップが接続されている。固体撮像装置の多機能化に伴い、信号処理回路で行う処理も増える傾向にある。
これら複数の機能、複数のチップを小型化していくために、様々な手法が取られている。例えば、複数のチップをＳＩＰ（Silicon in Package）技術により一つのパッケージに入れることで、小型化が行われる。この場合、既存のチップを組み合わせることで実現出来ることが利点であるが、チップ間を接続するために伝送距離が長くなり、高速接続が困難になるため、高速動作を実現しにくいといった弊害がある。
一方、複数のチップ同士を貼り合わせて接合することで高速伝送出来るようにするという取り組みも始まっている（特許文献１参照）。
特開２０１０−２４５５０６号公報
しかしながら、上述の受光素子を備える半導体装置では、光の漏れ込みによるノイズの発生が問題となっている。
本技術においては、光の漏れ込みによるノイズの発生を抑制することが可能な半導体装置及び電子機器を提供するものである。
本技術の半導体装置は、受光素子と、信号処理のための能動素子と、受光素子と能動素子との間であって、能動素子上を覆う配線による遮光構造とを備える。
また、本技術の電子機器は、上記半導体装置と、半導体装置の出力信号を処理する信号処理回路とを備える。
上述の半導体装置によれば、受光素子と能動素子との間に、能動素子上を覆う配線による遮光構造を備えることにより、受光素子への光の漏れ込みによるノイズの発生を抑制することが可能となる。
さらに、この半導体装置を用いることにより、信頼性の高い電子機器を構成することが可能となる。
本技術によれば、光の漏れ込みによりノイズの発生を抑制することが可能な半導体装置及び電子機器を提供を提供することができる。
第１実施形態の半導体装置の構成を示す平面図である。 （Ａ），（Ｂ）は、第１実施形態の半導体装置の構造を示す模式図である。 第１実施形態の半導体装置の構成を示す断面図である。 （Ａ），（Ｂ）は、回路ブロックの平面配置を示す図である。（Ｃ）は、回路ブロックのトランジスタに接続する配線の配置を示す図である。 遮光対象領域と緩衝領域の位置関係を示す図である。 （Ａ）は、遮光構造を構成する配線層の断面構造である。（Ｂ）は、遮光構造を構成する配線層の平面構造である。 第２実施形態の半導体装置の構造を示す模式図である。 電子機器の構成を示す図である。
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の概要
２．半導体装置の第１実施形態
３．半導体装置の第２実施形態
４．半導体装置の変形例
５．電子機器
〈１．半導体装置の概要〉
以下、半導体装置の概要について、固体撮像装置を例に挙げて説明する。
一般的に、固体撮像装置では、複数の機能、複数の素子を小型化していくために、様々な手法が取られている。例えば、複数の基体同士を貼り合わせて接合することで高速伝送出来るようにするという取り組みも始まっている。しかし、この場合、光電変換素子部と周辺回路部が至近距離に形成されるため、イメージセンサ特有の課題が発生する。
光電変換素子は微少なキャリア（電子）を信号として扱うため、周辺にある回路からの熱や電磁場の影響が雑音として混入しやすい。加えて、周辺回路に構成されたトランジスタやダイオードで発生する微少なホットキャリア発光が、光電変換素子に漏れ込むことによりイメージセンサ特性に大きな影響を与えることが問題となる。
ホットキャリア発光は、ソース・ドレイン間で加速されたキャリアがドレイン端で衝突、電離するときに出る電子とホールの生成再結合、或いはそのどちらかの状態遷移によって起きる発光である。この発光は、特性上何の問題もないトランジスタであっても微少であるが定常的に発生している。発光は四方に拡散するため、トランジスタから離れると影響は非常に小さくなるが、光電変換素子と回路を非常に近くに配置した場合、発光がそれほど拡散せず、光電変換素子に光子が相当数注入される。
このように、光電変換素子と能動素子との距離が近く、ホットキャリア発光の拡散が不十分であると、周辺回路のトランジスタ配置密度やアクティブ率の違いに起因するホットキャリア発光の発生分布が、２次元情報として固体撮像装置の画像に写り込む。
このため、光電変換素子へのホットキャリア発光の注入量を検出限界以下に抑えるための遮光用の構成が必要となる。
また、トランジスタやダイオードで発生する微少なホットキャリア発光は、上述の固体撮像装置の光電変換素子だけでなく、例えば、高感度のアナログ素子を備える半導体装置においても、同様に大きな影響を与える可能性がある。
つまり、高感度のアナログ素子を備える半導体装置では、ホットキャリア発光に対して高感度アナログ素子が受光素子となってしまう。そして、高感度アナログ素子にホットキャリア発光からの光が漏れ込むことにより、高感度アナログ素子にノイズが発生する。このため、半導体装置の特性に影響を与える。例えば、フラッシュメモリのようなデバイスは高密度化・多値化が進んでいるため、外部からのノイズ混入が起きると保持している値が変化する懸念がある。
このため、高感度アナログ素子を備える半導体装置においても、受光素子（高感度アナログ素子）へのホットキャリア発光の注入量を検出限界以下に抑えるための遮光用の構成が必要である。
上述のように、受光素子と周辺回路部とが至近距離に構成されている半導体装置では、ホットキャリア発光を遮光するための構成が必要となる。ここで、至近距離とは、ホットキャリア発光等の能動素子からの光が、充分に減衰せずに、光電変換素子や高感度アナログ素子の信号に影響を与える強度で、受光素子に入射する距離である。
そこで、受光素子を含む受光素子部と、受光素子部の周辺回路部とを備え、受光素子部の周辺回路部とが至近距離に構成されている構造において、受光素子部と周辺回路部の間の領域に遮光構造を形成する。遮光構造は、２層以上の配線層を組み合わせ、異なる配線層の配線を、平面位置で重ね合わせることにより、光が漏れないようにした構成である。
ただし、受光素子部と周辺回路部の間の全ての領域において配線を重ね合わせようとすると、配線配置の自由度が著しく下がり、効率的でない。例えば、周辺回路部において複数の回路ブロックに電源供給する場合の電源線は、途中で分岐及び交差しながら供給される。遮光構造が形成されている部分では、配線の分岐点及び交差点での重ね合わせが困難になる。
そこで、周辺回路部に設けられている複数の能動素子群を、いくつかの回路ブロックに分割する。そして、それぞれの回路ブロックを遮光対象領域と定義し、回路ブロック同士の間の領域を遮光非対象領域と定義する。
遮光対象領域のみ遮光対象とすることで、回路ブロック間の接続を遮光非対象領域で自由に行えるようにし、遮光性能と回路自由度とを両立させた構造を提供する。
〈２．半導体装置の第１実施形態〉
［固体撮像装置の概略構成］
図１に、本実施形態の半導体装置の一例として、固体撮像装置に適用されるＭＯＳ型固体撮像装置の概略構成を示す。本例の固体撮像装置１は、図示しない半導体基体、例えばシリコン基体に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８等を有して構成される。
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置の内部情報等のデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号に対して画素列ごとにノイズ除去等の信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
次に、本実施形態に係るＭＯＳ型固体撮像装置の構造について説明する。図２の（Ａ）及び図２の（Ｂ）は、本実施形態に係るＭＯＳ型固体撮像装置の構造を示す概略構成図である。
本実施形態例のＭＯＳ型固体撮像装置２１は、図２の（Ａ）に示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６に制御回路２４、信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２１が構成される。
また、実施形態例におけるＭＯＳ型固体撮像装置２７は、図２の（Ｂ）に示すように、第１の半導体チップ部２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２７が構成される。
さらに図示しないが、他の実施形態例におけるＭＯＳ型固体撮像装置は、第１の半導体チップ部２２に、画素領域２３と、制御回路の一部となる画素領域の制御に適した制御回路部とを搭載する。また、第２の半導体チップ部２６に、ロジック回路２５と、制御回路の他部となるロジック回路の制御に適した制御回路部とを搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２７が構成される。
上述の実施形態例に係るＭＯＳ型固体撮像装置は、異種の半導体チップが積層した構造を有しており、後述する構成に特徴を有している。
［固体撮像装置の断面構成］
図３に、本実施形態の固体撮像装置、特にＭＯＳ型固体撮像装置の第１実施形態を示す。本実施形態のＭＯＳ型固体撮像装置は、裏面照射型の固体撮像装置である。本実施形態のＭＯＳ型固体撮像装置は、図２の（Ａ）の構成を適用したが、他の図２の（Ｂ）の構成、或いは、制御回路をそれぞれの第１及び第２の半導体チップ部に分けて搭載した構成にも適用できる。
第１実施形態に係る固体撮像装置は、第１の半導体チップ部３１と、第２の半導体チップ部４１とが貼り合わされて構成される。第１の半導体チップ部３１には、例えば、光電変換部となるフォトダイオードＰＤ等の受光素子３４と、複数の画素トランジスタとからなる画素が２次元的に複数配列された画素アレイが形成される。
受光素子３４は、例えば、第１の半導体基体３２に形成されたウェル領域内にｎ型半導体領域と基体表面側のｐ型半導体領域を有して形成される。画素を構成する第１の半導体基体３２上には、図示しないゲート絶縁膜を介して形成されたゲート電極、及び、ゲート電極と対のソース／ドレイン領域により画素トランジスタが形成される。
第１の半導体基体３２の表面側には、層間絶縁膜を介して複数層の配線が配置された多層配線層３３が形成される。配線は例えば銅配線で形成される。画素トランジスタ及び制御回路のＭＯＳトランジスタは、異なる配線層の配線同士が、配線層間を貫通する接続導体により所要箇所で接続される。
第１の半導体基体３２の裏面上には、例えば、反射防止膜、所要領域を遮光する遮光膜、及び、各フォトダイオードＰＤに対応する位置に設けられたカラーフィルタやオンチップマイクロレンズ等の光学部材３５が形成される。
一方、第２の半導体チップ部４１には、固体撮像装置の制御回路、及び、信号処理するための信号処理回路を含むロジック回路が形成される。制御回路及びロジック回路は、例えば、第２の半導体基体４２のｐ型の半導体ウェル領域に形成された、複数のＭＯＳトランジスタ４４からなる。複数のＭＯＳトランジスタ４４は、図示しない夫々１対のｎ型のソース／ドレイン領域と、ゲート絶縁膜を介して形成されたゲート電極とを有して形成される。
第２の半導体基体４２上には、層間絶縁膜を介して配線が配置された配線層を複数備える多層配線層４３が形成される。図３では、複数の配線層に形成された配線から、二層の配線から第１配線４５、第２配線４６を代表として示している。
本実施形態の半導体装置では、第１の半導体チップ部３１の多層配線層３３、若しくは、第２の半導体チップ部４１の多層配線層４３、又は、その双方に配線を重ね合わせて隙間なく被覆するような遮光構造を配置する。このとき、画素領域の全てや、ロジック回路領域の全てを覆うように遮光構造を形成せずに、能動素子群４７のみを遮光対象した遮光構造を構成する。
ここで、第２の半導体チップ部４１において、ＭＯＳトランジスタ４４等の能動素子が形成されている領域を能動素子群４７とする。第２の半導体チップ部４１では、例えば、複数のｎＭＯＳトランジスタやｐＭＯＳトランジスタ等の能動素子を組み合わせて一つの機能を実現するための回路が構成される。各能動素子は信号を交換するために近距離に配置される。このように、一つの機能を実現するために近距離に配置された複数の能動素子を、能動素子群４７とする。そして、この能動素子群が形成された領域を、回路ブロックとする。第２の半導体チップ部４１に形成される能動素子としては、上述のＭＯＳトランジスタ４４以外にも、半導体装置に形成される保護用のダイオード等も含まれる。
能動素子群４７が形成されている回路ブロックを、遮光対象領域４８と定義する。また能動素子群４７同士の間の領域を、遮光非対象領域４９と定義する。そして、第２の半導体チップ部４１の多層配線層４３において、第１配線４５と、第１配線４５と異なる配線層に形成された第２配線４６とによる遮光構造４０が、能動素子群４７上に形成されている。第１配線４５と第２配線４６とを用いて、平面位置で互いにある程度重なり合うように配置することで、光の回折の影響を防ぎ、下部からの光の入射を抑制できる遮光構造が構成される。
［遮光対象領域］
次に、能動素子群が形成された領域に定義される遮光対象領域について説明する。図４の（Ａ）及び図４の（Ｂ）は、回路ブロックの平面配置を示す概略構成図である。図４の（Ｃ）は、回路ブロックのトランジスタに接続する配線の配置を示す図である。
図４の（Ａ）及び図４の（Ｂ）に示すように、基体５１上で能動素子群が形成された領域を、第１回路ブロック５２、第２回路ブロック５３、第３回路ブロック５４とする。そして、図４の（Ａ）では、第１回路ブロック５２、第２回路ブロック５３、及び、第３回路ブロック５４の全ての領域を遮光対象領域５５として示している。また、図４の（Ｂ）では、第１回路ブロック５２、第２回路ブロック５３、及び、第３回路ブロック５４をそれぞれ独立した遮光対象領域５６，５７，５８として示している。
図４の（Ｃ）に示すように、各トランジスタ６１等が複数形成された能動素子群を遮光対象領域６２とする場合、遮光対象領域内では、配線６３と配線６４との配線が並行して配列される。このため、各トランジスタ６１に接続され、遮光構造を構成する配線６３及び配線６４の分岐点６５及び交差点６６は、遮光対象領域６２の外の領域に設ける必要がある。また、各ブロック間の配線接続についても遮光対象領域６２の外の領域で行う必要がある。
このため、図４の（Ａ）のように、複数の回路ブロックを遮光対象領域５５とした場合には、第１〜第３回路ブロック５２〜５３において、配線の接続や配線分岐、交差に支障をきたす。遮光対象領域５５では、複数の配線層を組み合わせたる遮光構造が構成されるため、配線層の自由度が制限される。
そこで、図４の（Ｂ）に示すように、能動素子群が形成される回路ブロックを、第１回路ブロック５２、第２回路ブロック５３、及び、第３回路ブロック５４に分割し、それぞれ独立した遮光対象領域５６，５７，５８とする。そして、この遮光対象領域５６，５７，５８以外の領域を遮光非対象領域５９とする。
このように、遮光対象領域を能動素子群の回路ブロックに分け、それぞれの回路ブロックを覆うように配線による遮光構造を形成する。そして、各回路ブロック間を遮光非対象領域とする。このように、遮光構造を構成するために配線を並行配列させる領域を限定し、配線の分岐及び交差等が行われる遮光非対象領域を各回路ブロック間に設けることにより、配線の自由度を向上させることができる。
また、遮光対象領域は、ホットキャリア発光の発光源となる能動素子を敷き詰めた能動素子群の領域に加えて、能動素子群の周辺にも遮光対象領域となる緩衝領域を設ける。発光源の周囲に緩衝領域を設けることにより、発光源から斜め方向に射出される光を防ぐことができる。
図５に、遮光対象領域の位置と、緩衝領域との関係を示す。
図５に示すように、能動素子群７１が形成された領域と、この能動素子群７１の周囲の緩衝領域７７とを遮光対象領域７５とし、遮光対象領域７５間を遮光非対象領域７６としている。そして、遮光対象領域７５上に、配線による遮光構造７２が形成されている。
能動素子群７１から配線による遮光構造までの長さを層間距離７３とする。また、能動素子群７１の端部から配線による遮光構造の端部までの長さを緩衝領域幅７４とする。層間距離７３は、例えば、ホットキャリア発光の発光源から、遮光構造の端部を構成する配線層の下端までの長さとすることができる。また、緩衝領域幅７４は、例えば、能動素子群において最も外側のホットキャリア発光の発光源から、遮光構造を構成する配線の端部までの長さとすることができる。
このとき、緩衝領域幅７４が、層間距離７３よりも大きくなるように遮光構造７２を構成する。この構成により、点光源として発生するホットキャリア発光の斜め成分の光についても遮光することが可能となる。
緩衝領域７７の幅の適切な値は、遮光構造７２と能動素子群７１との距離に依存して変わる。例えば、トランジスタから遠い配線層において遮光構造を構成する場合には、能動素子から斜めに出てくる光を十分に遮蔽出来るよう、緩衝領域７７を大きく設ける必要がある。一方、低層側の配線層を用いて遮光構造を構成する場合、緩衝領域７７を大きく設けなくても能動素子からのホットキャリア発光を防ぐことができる。従って、能動素子群７１に近い低層側の配線層において遮光構造を設けることにより、配線の設計自由度が向上する。
［配線による遮光構造］
次に、遮光対象領域に形成する配線による遮光構造について説明する。
配線による遮光構造の構成例を図６の（Ａ），（Ｂ）に示す。図６の（Ａ）は、配線層の断面構造を示す図であり、図６の（Ｂ）は、配線層の平面構造を示す図である。
少なくとも２層の配線８０Ａ及び配線８０Ｂにより、遮光構造が構成される。
この遮光構造において、下層の配線８０Ａと上層の配線８０Ｂとの積層間隔を、配線間の距離８１とする。同様に、下層の配線８０Ａと上層の配線８０Ｂとが平面方向で重なり合う長さを、重なり量８２とする。下層の配線８０Ａ同士の間隔を、開口幅８３とする。
重なり量８２は、配線間の距離８１と開口幅８３から定まる。ホットキャリア発光は点光源として発生するため、斜めから来る光も遮光する必要がある。このため、重なり量８２を、少なくとも配線間の距離８１より大きくすることにより、斜め方向からのホットキャリア発光の遮光性が向上する。
なお、この組み合わせは一例であり、構成を限定するものではない。例えば、３層以上の配線層を上述の構成のように組み合わせて遮光構造を構成してもよい。また、配線層同士が重なる位置や、重なり量についても上述の構成に限らず任意の構成とすることができる。
＜３．半導体装置の第２実施形態＞
次に、第２実施形態の半導体装置の構成について説明する。
第２実施形態では、受光素子として、高感度アナログ素子が形成された半導体装置について説明する。なお、第２実施形態においても、受光素子の構成を除き、上述の第１実施形態と同様の半導体装置の構成を適用することができる。
第２実施形態の半導体装置の構造は、上述の第１実施形態において半導体装置の一例として示した固体撮像装置において、光電変換部となるフォトダイオードＰＤを、高感度アナログ素子とする以外は、同様の構成である。
図７に、第２実施形態の半導体装置の構成を示す。図７は、上述の第１実施形態の半導体装置の説明において、図２の（Ａ）に示す構成に対応する図面である。
図７に示す半導体装置１００は、第１の半導体チップ１０１と第２の半導体チップ部１０３とが、相互に電気的に接続して構成される。第１の半導体チップ１０１に、高感度アナログ素子１０２が搭載されている。第２の半導体チップ部１０３に、高感度アナログ素子の制御回路１０５、及び、信号処理のための信号処理回路を含むロジック回路１０４が搭載されている。
上述の構成の半導体装置では、高感度アナログ素子１０２と制御回路１０５及びロジック回路１０４とが至近距離に配置された構成となる。このため、能動素子群から発生するホットキャリア発光が、第１の半導体チップ部１０１に形成された高感度アナログ素子１０２に入射する。つまり、ホットキャリア発光に対して、高感度アナログ素子が受光素子相当に影響を受けることになる。
このような構成の半導体装置１００では、ホットキャリア発光が高感度アナログ素子１０２に漏れ込むことによるノイズの発生が問題となる。
このため、上述の第１実施形態と同様に、制御回路１０５及びロジック回路１０４を構成する能動素子群を、回路ブロック毎の領域に分けて遮光対象領域と遮光非対象領域とを定義する。そして、遮光対象領域上の多層配線層に、異なる層の配線を組み合わせた遮光構造を形成する。遮光対象領域の定義や、配線による遮光構造は、上述の第１実施形態と同様に構成することができる。
上述の第２実施形態の半導体装置によれば、上下に至近距離で配置された高感度アナログ素子１０２と制御回路１０５及びロジック回路１０４との間に、配線による遮光構造が形成される。この構成により、第２の半導体チップ部１０３の制御回路１０５及びロジック回路１０４で発生したホットキャリア発光が、配線層において遮られる。このため、第１の半導体チップ部１０１の高感度アナログ素子へのホットキャリア発光の入射を抑制することができる。
従って、ホットキャリア発光による高感度アナログ素子のノイズの発生が抑制され、信頼性に優れた半導体装置を構成することができる。
なお、図示しないが、第２実施形態の半導体装置では、上述の図２の（Ｂ）に示す構成のように、第１の半導体チップ部に、高感度アナログ素子と制御回路とを搭載する構成としてもよい。また、第１の半導体チップ部に、高感度アナログ素子と、制御回路の一部となる高感度アナログ素子の制御に適した制御回路部とを搭載する。そして、第２の半導体チップ部に、ロジック回路と、制御回路の他部となるロジック回路の制御に適した制御回路部とを搭載する構成としてもよい。
＜４．半導体装置の変形例＞
［固体撮像装置の構成例：表面照射型の半導体装置］
上述の第１実施形態では、半導体装置の一例として裏面照射型の固体撮像装置を説明したが、表面照射型の固体撮像装置についても、本技術を適用することができる。
図示しないが、例えば、第１の半導体チップ部と第２の半導体チップ部とが一体に接合して構成された固体撮像装置を構成する。
第１の半導体チップ部は、薄膜化された第１の半導体基体に、半導体基体の表面側が光の入射側となり、フォトダイオードＰＤと複数の画素トランジスタとからなる画素が複数配列された画素領域が形成される。そして、半導体基体の表面上に多層配線層、カラーフィルタ、オンチップマイクロレンズが形成されて成る。
第２の半導体チップ部は、シリコンの半導体基板に信号処理するためのロジック回路、制御回路を含む周辺回路部が形成され、半導体基板上に多層配線層が形成されて成る。ロジック回路、制御回路は、ＭＯＳトランジスタ等の素子で構成される。
そして、第１の半導体基体の裏面側に、第２の半導体基体が多層配線層を介して接合されることにより、第１の半導体チップ部と、第２の半導体チップ部とが接合される。第１の半導体チップ部と第２の半導体チップ部は、上述の第１実施形態と同様に接続導体により電気的に接続される。
このような表面照射型の固体撮像装置においては、第２の半導体チップ部の多層配線層に、配線による遮光構造が形成される。例えば、第２の半導体基体に形成された能動素子群を、回路ブロック毎の領域に分け、遮光対象領域と、遮光非対象領域と定義する。そして、遮光対象領域を覆うように、配線による遮光構造が形成される。
表面照射型の固体撮像装置においては、上下に至近距離で配置された受光素子と、周辺回路部の能動素子との間に、遮光構造が配置される。この構成により、周辺回路部のロジック回路から発生したホットキャリア発光が、第２の半導体チップ部の多層配線層の遮光構造により遮られ、第１の半導体チップ部の受光素子への入射が抑制される。従って、画素領域に写り込むホットキャリア発光が低減され、画質が向上した固体撮像装置を提供することができる。
なお、上記表面照射型の固体撮像装置の構成において、受光素子を高感度アナログ素子に置き換えることにより、上記変形例の半導体装置の構成を上述の第２実施形態に示した半導体装置に適用することができる。
＜５．電子機器＞
［電子機器の構成例］
次に、上述の固体撮像装置を備える電子機器の実施形態について説明する。
上述の固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、撮像機能を備えた他の機器、又は、フラッシュメモリ等の高感度アナログ素子を有する半導体装置を備える電子機器に適用することができる。図８に、電子機器の一例として、固体撮像装置からなる半導体装置を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
この例のカメラ１１０は、固体撮像装置１１１と、固体撮像装置１１１の受光センサ部に入射光を導く光学系１１２と、固体撮像装置１１１及び光学系１１２間に設けられたシャッタ装置１１３と、固体撮像装置１１１を駆動する駆動回路１１４とを備える。さらに、カメラ１１０は、固体撮像装置１１１の出力信号を処理する信号処理回路１１５を備える。
固体撮像装置１１１には、上述の各実施形態及び変形例に示す半導体装置を適用することができる。光学系（光学レンズ）１１２は、被写体からの像光（入射光）を固体撮像装置１１１の撮像面（不図示）上に結像させる。これにより、固体撮像装置１１１内に、一定期間、信号電荷が蓄積される。なお、光学系１１２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置１１３は、入射光の固体撮像装置１１１への光照射期間及び遮光期間を制御する。
駆動回路１１４は、固体撮像装置１１１及びシャッタ装置１１３に駆動信号を供給する。そして、駆動回路１１４は、供給した駆動信号により、固体撮像装置１１１の信号処理回路１１５への信号出力動作、及び、シャッタ装置１１３のシャッタ動作を制御する。すなわち、この例では、駆動回路１１４から供給される駆動信号（タイミング信号）により、固体撮像装置１１１から信号処理回路１１５への信号転送動作を行う。
信号処理回路１１５は、固体撮像装置１１１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
上述のカメラ１１０等の電子機器によれば、固体撮像装置１１１において、周辺回路部における動作時のＭＯＳトランジスタ、ダイオード等の能動素子からのホットキャリア発光等の光の受光素子へ漏れ込みによるノイズ発生を抑制することができる。従って、画質が向上した高品質の電子機器を提供することができる。
なお、上述の電子機器は、固体撮像装置を高感度アナログ素子を備える半導体装置に置き換え、この半導体装置に必要に応じて駆動回路や信号処理回路を構成することにより、カメラ以外も構成することができる。
また、上述の各実施形態では、遮光構造を２層の配線層により構成する例について説明したが、遮光構造に使用する配線層の数は、３層以上であってもよい。この場合にも、配線層の配線間の距離よりも配線の重なり量を大きくすることで、遮光構造を構成することができる。また、上述の各実施形態では、ロジック回路が形成された半導体チップ側の配線層に遮光構造を構成したが、ホットキャリア発光の発光源となる能動素子と、受光素子との間の配線層であれば、遮光構造は任意の位置の配線層に構成することができる。
なお、本開示は以下のような構成も取ることができる。
（１）受光素子と、信号処理のための能動素子と、前記受光素子と前記能動素子との間であって、前記能動素子上を覆う配線による遮光構造と、を備える半導体装置。
（２）前記受光素子が形成された第１の基体と、前記能動素子が形成された第２の基体と、前記第２の基体上に形成された前記配線による遮光構造を有する配線層とを備え、前記第２の基体が前記配線層を介して前記第１の基体に接合されている（１）に記載の半導体装置。
（３）前記第２の基体の前記能動素子が形成された領域に、遮光対象領域と遮光非対象領域とを定義し、前記遮光対象領域に前記遮光構造が構成され、前記遮光非対象領域に前記遮光構造を構成する前記配線の交差部が設けられる（２）に記載の半導体装置。
（４）前記第２の基体の前記能動素子が形成された領域において、複数の前記能動素子が設けられた能動素子群を回路ブロックに分割し、前記回路ブロックを前記遮光対象領域に定義し、前記回路ブロック同士の間を遮光非対象領域に定義する（３）に記載の半導体装置。
（５）前記能動素子群の周囲に、前記能動素子群から前記遮光構造までの距離よりも広い幅の緩衝領域が設けられ、前記遮光構造が前記能動素子群及び前記緩衝領域上に構成される（４）に記載の半導体装置。
（６）前記遮光構造が、並行して配列された第１配線と、前記第１配線と異なる配線層に形成され、前記第１配線と少なくとも一部が平面位置で重なり合う位置に並行して配列された第２配線とからなる（１）から（５）のいずれかに記載の半導体装置。
（７）前記受光素子が、光電変換素子である（１）から（６）のいずれかに記載の半導体装置。
（８）前記受光素子が光ノイズに対して高感度のアナログ素子である（１）から（６）のいずれかに記載の半導体装置。
（９）（１）〜（８）のいずれかに記載の半導体装置と、前記半導体装置の出力信号を処理する信号処理回路と、を備える電子機器。
１，１１１ 固体撮像装置、２ 画素、３，２３ 画素領域、４ 垂直駆動回路、５ カラム信号処理回路、６ 水平駆動回路、７ 出力回路、８，２４，１０５ 制御回路、９ 垂直信号線、１０ 水平信号線、１２ 入出力端子、２１，２７ ＭＯＳ型固体撮像装置、２２，３１，１０１ 第１の半導体チップ部、２５，１０４ ロジック回路、２６，４１，１０３ 第２の半導体チップ部、３２ 第１の半導体基体、３３，４３ 多層配線層、３４ 受光素子、３５ 光学部材、４０，７２ 遮光構造、４４ ＭＯＳトランジスタ、４５ 第１配線、４６ 第２配線、４７，７１ 能動素子群、４８，５５，５６，６２，７５ 遮光対象領域、４９，５９，７６ 遮光非対象領域、５１ 基体、５２ 第１回路ブロック、５３ 第２回路ブロック、５４ 第３回路ブロック、６１ トランジスタ、６３，６４，８０Ａ，８０Ｂ 配線、６５ 分岐点、６６ 交差点、７３ 層間距離、７４ 緩衝領域幅、７７ 緩衝領域、８１ 配線間の距離、８２ 重なり量、８３ 開口幅、１００ 半導体装置、１０２ 高感度アナログ素子、１１０ カメラ、１１２ 光学系、１１３ シャッタ装置、１１４ 駆動回路、１１５ 信号処理回路

Claims (9)

  1. 受光素子と、
    信号処理のための能動素子と、
    前記受光素子と前記能動素子との間であって、前記能動素子上を覆う配線による遮光構造と、
    を備える半導体装置。
  2. 前記受光素子が形成された第１の基体と、前記能動素子が形成された第２の基体と、前記第２の基体上に形成された前記配線による遮光構造を有する配線層とを備え、前記第２の基体が前記配線層を介して前記第１の基体に接合されている請求項１に記載の半導体装置。
  3. 前記第２の基体の前記能動素子が形成された領域に、遮光対象領域と遮光非対象領域とを定義し、前記遮光対象領域に前記遮光構造が構成され、前記遮光非対象領域に前記遮光構造を構成する前記配線の交差部が設けられる請求項２に記載の半導体装置。
  4. 前記第２の基体の前記能動素子が形成された領域において、複数の前記能動素子が設けられた能動素子群を回路ブロックに分割し、前記回路ブロックを前記遮光対象領域に定義し、前記回路ブロック同士の間を遮光非対象領域に定義する請求項３に記載の半導体装置。
  5. 前記能動素子群の周囲に、前記能動素子群から前記遮光構造までの距離よりも広い幅の緩衝領域が設けられ、前記遮光構造が前記能動素子群及び前記緩衝領域上に構成される請求項４に記載の半導体装置。
  6. 前記遮光構造が、並行して配列された第１配線と、前記第１配線と異なる配線層に形成され、前記第１配線と少なくとも一部が平面位置で重なり合う位置に並行して配列された第２配線とからなる請求項１に記載の半導体装置。
  7. 前記受光素子が、光電変換素子である請求項１に記載の半導体装置。
  8. 前記受光素子が光ノイズに対して高感度のアナログ素子である請求項１に記載の半導体装置。
  9. 受光素子、及び、信号処理のための能動素子、並びに、前記受光素子と前記能動素子との間に設けられた前記能動素子上を覆う配線による遮光構造を備える半導体装置と、
    前記半導体装置の出力信号を処理する信号処理回路と、を備える
    電子機器。
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