KR20220127624A

KR20220127624A - 이미지 센싱 장치

Info

Publication number: KR20220127624A
Application number: KR1020210032160A
Authority: KR
Inventors: 이은광
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-03-11
Filing date: 2021-03-11
Publication date: 2022-09-20
Also published as: US11611716B2; US20220295003A1; CN115086583A

Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는 복수의 단위 픽셀들을 포함하는 제1 기판, 상기 복수의 단위 픽셀들에 영향을 주는 제1 자기장이 발생하는 제2 기판 및 상기 제1 기판과 상기 제2 기판 사이에 위치하는 적어도 하나의 차폐 장치를 포함하고, 상기 차폐 장치는, 상기 제1 자기장에 대응하는 제1 전압을 검출하는 센싱부 및 상기 제1 전압을 이용하여 제2 자기장을 생성하는 상쇄부를 포함할 수 있다.

Description

이미지 센싱 장치{image sensing device}

본 발명은 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 자기장 차폐 장치를 포함하는 이미지 센싱 장치에 관한 발명이다.

이미지 센싱 장치는 빛에 반응하는 광 감지 반도체 물질의 성질을 이용하여 광학 이미지를 캡쳐(capture)하는 장치이다. 자동차, 의료, 컴퓨터 및 통신 등 산업의 발전에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등과 같은 다양한 분야에서 고성능(high-performance) 이미지 센싱 장치에 대한 수요가 증대되고 있다.

이미지 센싱 장치는 크게 CCD(Charge Coupled Device) 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센싱 장치로 구분될 수 있다. CCD 이미지 센싱 장치는 CMOS 이미지 센싱 장치에 비해 더 나은 이미지 품질을 제공하나, 더 큰 크기로 구현되고 더 많은 전력을 소비하는 경향이 있다. 반면에, CMOS 이미지 센싱 장치는 CCD 이미지 센싱 장치에 비해 더 작은 크기로 구현될 수 있고, 더 적은 전력을 소비한다. 또한, CMOS 이미지 센싱 장치는 CMOS 제조 기술을 이용하여 제조되므로, 광 감지 소자 및 신호 처리 회로를 단일 칩에 통합할 수 있으며, 이를 통해 저렴한 비용으로 소형의 이미지 센싱 장치를 생산할 수 있다. 이러한 이유로, CMOS 이미지 센싱 장치는 모바일 장치를 포함한 많은 애플리케이션을 위해 개발되고 있다.

본 발명의 기술적 사상은 기판에서 발생하는 자기장을 상쇄하여 노이즈에 의한 영향이 저감된 이미지 센싱 장치를 제공할 수 있다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 복수의 단위 픽셀들을 포함하는 제1 기판, 상기 복수의 단위 픽셀들에 영향을 주는 제1 자기장이 발생하는 제2 기판 및 상기 제1 기판과 상기 제2 기판 사이에 위치하는 적어도 하나의 차폐 장치를 포함하고, 상기 차폐 장치는, 상기 제1 자기장에 대응하는 제1 전압을 검출하는 센싱부 및 상기 제1 전압을 이용하여 제2 자기장을 생성하는 상쇄부를 포함할 수 있다.

또한, 일 실시 예에서, 상기 센싱부는 제1 전류를 발생시키는 전류 발생부 및 상기 제1 전압을 검출하는 전압 검출부를 포함하고, 상기 제1 전압은 상기 제1 전류에 수직하게 제공되는 상기 제1 자기장에 의해 발생하는 홀 전압(Hall voltage)일 수 있다.

또한, 일 실시 예에서, 상기 전류 발생부에 흐르는 상기 제1 전류는 미리 설정된 거리 내에 위치한 인접한 다른 전류 발생부에 흐르는 상기 제1 전류와 서로 평행하고 방향이 반대일 수 있다.

또한, 일 실시 예에서, 상기 상쇄부는 상기 센싱부로부터 상기 제1 전압을 수신하고, 상기 제1 전압을 증폭하여 제2 전압을 생성하는 증폭부를 포함할 수 있다.

또한, 일 실시 예에서, 상기 상쇄부는 도체판을 포함하는 자기장 발생부를 포함하고, 상기 제2 자기장은 상기 제2 전압이 상기 자기장 발생부에 제공됨에 따라 생성되는 유도 자기장일 수 있다.

또한, 일 실시 예에서, 상기 이미지 센싱 장치는 상기 제1 전압에 대응하는 제2 전압을 연산하기 위한 테스트 모드 동작 시, 상기 상쇄부에 테스트 전압을 제공하는 차폐 제어부를 포함하고, 상기 상쇄부는 도체판을 포함하는 자기장 발생부를 포함하고, 상기 자기장 발생부에 제공되는 상기 테스트 전압을 이용하여 테스트 자기장을 생성할 수 있다.

또한, 일 실시 예에서, 상기 센싱부는, 상기 테스트 자기장이 생성된 후 발생하는 제3 자기장에 대응하여 제3 전압을 검출하고, 상기 차폐 제어부는, 기 제3 전압이 미리 설정된 전압 범위를 갖는 상기 테스트 전압을 상기 제2 전압으로 결정하고 상기 제1 전압을 상기 제2 전압과 대응시켜 저장할 수 있다.

또한 일 실시 예에서, 상기 제1 자기장을 상쇄하기 위한 일반 모드 동작 시, 상기 센싱부는 상기 제1 전압을 상기 상쇄부로 전송하고, 상기 상쇄부는 상기 차폐 제어부에 저장된 상기 제2 전압에 기초하여 상기 제1 전압을 상기 제2 전압으로 증폭하는 증폭부 및 도체판을 포함하는 자기장 발생부를 포함하고, 상기 제2 자기장은 상기 제2 전압이 상기 자기장 발생부에 제공됨에 따라 생성되는 유도 자기장일 수 있다.

또한, 일 실시 예에서, 상기 차폐 장치는 상기 제1 기판과 상기 제2 기판 간의 거리, 단위 면적당 상기 제1 자기장이 발생하는 밀도 및 상기 제2 기판에 포함되는 로직 회로의 위치에 따라 상기 제2 기판에 오버랩되는 위치가 결정될 수 있다.

또한, 본 발명의 다른 실시 예에서, 이미지 센싱 장치는, 전자를 포함하는 제1 기판, 상기 전자에 자기력을 제공하는 제1 자기장이 발생하는 제2 기판 및 상기 제1 자기장을 검출하고, 상기 제1 자기장을 이용하여 제2 자기장을 생성하는 차폐 장치를 포함하고, 상기 차폐 장치는, 상기 제1 기판 및 상기 제2 기판 사이에 위치할 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 제2 자기장은 상기 제1 자기장과 크기가 같고 위상이 반대일 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 차폐 장치는 상기 차폐 장치에 대해 미리 설정된 각도로 제공되는 상기 제1 자기장에 기초하여 제1 전압을 검출하고, 상기 제1 전압에 증폭하여 상기 제2 자기장을 생성하기 위한 제2 전압을 생성할 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 차폐 장치는 상기 제2 전압이 제공되는 자기장 발생 영역을 포함하고, 상기 제2 자기장은 상기 제2 전압에 의해 발생하는 유도 자기장일 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 이미지 센싱 장치는, 상기 제1 자기장에 대응하는 제2 전압을 연산하기 위한 테스트 모드 동작 시 상기 차폐 장치에 테스트 전압을 제공하는 차폐 제어부를 포함하고, 상기 차폐 장치는 상기 테스트 전압에 대응하는 테스트 자기장을 발생시킬 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 차폐 장치는 상기 테스트 자기장이 제공된 후 제3 자기장을 검출하고, 상기 차폐 제어부는 상기 제3 자기장이 미리 설정된 값이 되는 상기 테스트 전압을 상기 제2 전압으로 결정하고, 상기 제1 자기장과 상기 제2 전압을 대응시켜 저장할 수 있다.

또한, 본 발명의 다른 실시 예에서, 상기 제1 자기장을 상쇄하기 위한 일반 모드 동작 시, 상기 차폐 장치는 상기 제1 자기장을 검출하고, 상기 제1 자기장에 대응하는 상기 제2 전압에 기초하여 상기 제2 자기장을 생성할 수 있다.

본 문서에서 개시되는 실시 예들에 따르면, 차폐 장치를 통해 기판에서 발생하는 자기장을 상쇄할 수 있다. 이미지 센싱 장치는 기판에서 발생하는 자기장을 상쇄함으로써 이미지 데이터의 노이즈를 방지하고 화질 열화를 방지할 수 있다.

이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.

도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치를 나타낸 것이다.
도 2는 본 발명의 일 실시 예에 따른 이미지 센싱 장치 및 차폐 제어부를 도시한 것이다.
도 3은 본 발명의 일 실시 예에 따른 차폐 장치 및 차폐 제어부를 도시한 것이다.
도 4는 본 발명의 일 실시 예에 따른 차폐 장치 및 제2 기판을 도시한 것이다.
도 5는 본 발명의 일 실시 예에 따른 상쇄부를 도시한 것이다.
도 6은 본 발명의 일 실시 예에 따른 제1 기판에서 제1 자기장에 의한 노이즈 발생을 설명하기위한 것이다.
도 7은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 테스트 모드 동작 방법을 도시한 것이다.
도 8은 본 발명의 일 실시 예에 따른 이미지 센싱 장치의 제1 자기장 상쇄 방법을 도시한 것이다.

이하, 첨부된 도면을 참조하여 다양한 실시 예가 설명될 것이다. 그러나, 본 개시는 특정한 실시 예에 한정되지 않고, 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 본 개시의 실시 예는 본 개시를 통해 직간접적으로 인식될 수 있는 다양한 효과를 제공할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 이미지 센싱 장치(100)를 나타낸 것이다.

도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(row driver, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 드라이버(column driver, 160), 타이밍 컨트롤러(timing controller, 170) 및 차폐 장치(shielding device, 200)를 포함할 수 있다. 또한, 상기 이미지 센싱 장치(100)는 차폐 제어부(shielding controller, 300)와 접속될 수 있다. 여기서, 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.

픽셀 어레이(110)는 2차원으로 배열된 복수의 단위 픽셀들(Unit Pixels, PX)을 포함할 수 있다. 복수의 단위 픽셀들(PX)은 각각 또는 적어도 2 이상의 단위 픽셀들이 적어도 하나의 소자를 공유하는 공유 픽셀(shared pixel) 단위로 광 신호를 전기적 신호로 변환하거나 각 단위 픽셀(PX) 별로 광 신호를 전기적 신호로 변환할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)로부터 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호 등을 포함하는 구동 신호를 수신할 수 있으며, 구동 신호에 의하여 픽셀 어레이(110)가 구동될 수 있다.

로우 드라이버(120)는 타이밍 컨트롤러(170)의 제어에 따라 픽셀 어레이(110)를 구동할 수 있다. 구체적으로, 로우 드라이버(120)는 픽셀 어레이(110)의 적어도 하나의 로우를 선택할 수 있다. 로우 드라이버(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 그리고, 로우 드라이버(120)는 선택된 적어도 하나의 로우에 대응하는 단위 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 이미지 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호와 이미지 신호는 픽셀 신호로 통칭될 수 있다.

상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 이미지 신호의 레벨을 샘플링하고 홀딩할 수 있다.

상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 컬럼들 각각의 기준 신호와 이미지 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.

ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. ADC(140)는 각각의 컬럼에 대한 상관 이중 샘플링 신호 및 타이밍 컨트롤러(170)로부터 제공되는 램프 신호(ramp signal)를 기반으로 카운팅 동작과 연산 동작을 수행함에 따라 각각의 컬럼에 해당하는 노이즈(예컨대, 각 픽셀 고유의 리셋 노이즈)가 제거된 디지털 형태의 이미지 데이터를 생성할 수 있다.

ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함하고, 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시켜 이미지 데이터를 생성할 수 있다. 다른 실시 예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다.

출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 이미지 데이터를 캡쳐하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 ADC(140)에서 출력되는 이미지 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센싱 장치(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.

컬럼 드라이버(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 컬럼을 선택하고, 선택된 출력 버퍼(150) 컬럼에 일시 저장된 이미지 데이터가 순차적으로 출력될 수 있다. 구체적으로, 컬럼 드라이버(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있으며, 컬럼 드라이버(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 선택된 출력 버퍼(150)의 컬럼으로부터 이미지 데이터가 출력되도록 제어할 수 있다.

타이밍 컨트롤러(170)는 로우 드라이버(120), ADC(140), 출력 버퍼(150) 및 컬럼 드라이버(160)를 제어할 수 있다.

타이밍 컨트롤러(170)는 이미지 센싱 장치(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 드라이버(120), 컬럼 드라이버(160), ADC(140) 및 출력 버퍼(150)에 제공할 수 있다. 실시 예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.

차폐 장치(200)는 이미지 센싱 장치(100)에서 발생하는 제1 자기장을 검출할 수 있다. 차폐 장치(200)는 제1 자기장에 대응하는 제1 전압을 생성하고, 상기 제1 전압을 검출함으로써 제1 자기장을 검출할 수 있다.

또한, 차폐 장치(200)는 상기 제1 자기장을 상쇄하기 위한 제2 자기장을 생성할 수 있다. 차폐 장치(200)는 제2 자기장을 통해 제1 자기장을 상쇄함으로써 이미지 센싱 장치(100)에서 출력되는 이미지 데이터의 노이즈를 저감할 수 있다.

차폐 제어부(300)는 이미지 센싱 장치(100)와 별도로 구성될 수 있다. 차폐 제어부(300)는 테스트 동작 시 차폐 장치(200)에 테스트 전압을 제공할 수 있다.

테스트 동작은 제1 자기장을 상쇄하기 위한 제2 자기장을 연산하는 동작일 수 있다. 차폐 제어부(300)는 테스트 동작을 통해 제1 자기장을 상쇄하기 위해 차폐 장치(200)에 제공되는 제2 전압을 제1 자기장 또는 제1 전압과 대응시켜 저장할 수 있다.

차폐 장치(200)는 차폐 제어부(300)에 의해 제공되는 테스트 전압에 대응하여 테스트 자기장을 생성할 수 있다. 차폐 장치(200)는 상기 테스트 자기장이 생성된 후 제3 자기장을 검출함으로써 제1 자기장을 상쇄하기 위한 테스트 전압을 연산할 수 있고, 상기 제3 자기장에 대응하여 검출된 제3 전압이 미리 설정된 전압 미만이 되는 테스트 전압을 제2 전압으로 결정할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 이미지 센싱 장치(100) 및 차폐 제어부(300)를 도시한 것이다.

이미지 센싱 장치(100)는 복수의 단위 픽셀들을 포함하는 제1 기판(400), 로직 회로들을 포함하는 제2 기판(500) 및 상기 제1 기판(400)과 제2 기판(500) 사이에 위치하는 차폐 장치(200)를 포함할 수 있다.

상기 차폐 장치(200)는 이미지 센싱 장치(100)의 외부에 위치하는 차폐 제어부(300)와 접속될 수 있다.

제1 기판(400)은 픽셀 어레이(도 1의 110)를 포함할 수 있다. 도 1에서 설명한 바와 같이 픽셀 어레이(도 1의 110)는 이차원으로 배열된 복수의 단위 픽셀(unit pixel)들을 포함할 수 있다. 또한 복수의 단위 픽셀들은 제1 기판(400) 내부에 로오(row) 방향 및 컬럼(column) 방향으로 배열될 수 있다.

제1 기판(400)은 예시적으로 실리콘 단결정 기판일 수 있으며, P형 또는 N형 벌크(bulk)기판, P형 벌크 기판에 P형 또는 N형 에피택셜층(epitaxial layer)이 성장된 기판, 또는 N형 벌크 기판에 P형 또는 N형 에피택셜층이 성장된 기판일 수 있다.

각각의 단위 픽셀들은 마이크로 렌즈, 광전 변환 영역 및 트랜지스터 영역을 포함할 수 있다.

마이크로 렌즈는 단위 픽셀로 입사하는 입사광을 광전 변환 영역으로 가이드할 수 있다.

광전 변환 영역은 각 단위 픽셀들 별로 배치될 수 있다. 광전 변환 영역은 예시적으로 포토 다이오드(photodiode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 또는 이들의 조합으로 구성될 수 있다. 이하에서 예시적으로 광전 변환 영역은 포토 다이오드인 것으로 가정하여 설명한다.

광전 변환 영역은 N형 이온을 주입하는 이온 주입(ion implantation) 공정을 통해 N형 도핑 영역으로 형성될 수 있다. 광전 변환 영역은 복수의 도핑 영역이 수직방향으로 적층된 구조를 포함할 수 있다.

광전 변환 영역은 수광 효율을 증가시킬 수 있도록 가능한 넓은 면적에 걸쳐 형성될 수 있다. 광전 변환 영역은 입사한 입사광에 대응하는 전자를 생성할 수 있다.

트랜지스터 영역은 리셋 트랜지스터, 전송 트랜지스터, 플로팅 디퓨전 영역, 구동 트랜지스터, 선택 트랜지스터 및 상기 트랜지스터들에 접속되는 신호선 등을 포함할 수 있다.

리셋 트랜지스터는 리셋 신호에 응답하여 액티브 상태가 됨으로써, 단위 픽셀의 전위를 소정의 레벨(픽셀 전압 레벨)로 리셋할 수 있다.

또한, 리셋 트랜지스터가 액티브 상태가 될 때, 플로팅 디퓨전 영역의 리셋을 위해 전송 트랜지스터도 동시에 액티브 상태가 될 수 있다. 트랜지스터가 액티브 상태가 된다는 것은 각각의 트랜지스터들에 활성화 신호가 입력되어 트랜지스터의 소스와 드레인 사이에 채널이 형성되는 상태를 의미할 수 있다.

전송 트랜지스터는 액티브 상태가 되는 경우, 광전 변환 영역에 축적되어 있는 전하를 플로팅 디퓨전 영역으로 전송할 수 있다.

구동 트랜지스터의 드레인에 픽셀 전압이 접속되고, 구동 트랜지스터의 게이트에 플로팅 디퓨전 영역이 접속될 수 있다. 또한 구동 트랜지스터의 소스에 선택 트랜지스터가 접속될 수 있다. 따라서, 구동 트랜지스터는 게이트 전극에 접속된 플로팅 디퓨전 영역의 전위에 대응하는 전류를 선택 트랜지스터를 통하여 신호선으로 출력할 수 있다.

선택 트랜지스터는 게이트 전극에 공급되는 선택 신호에 응답하여 액티브 상태가 됨으로써, 구동 트랜지스터로부터 출력되는 신호를 신호선으로 출력할 수 있다.

리셋 신호, 전송 신호 및 선택 신호는 로우 드라이버(도 1의 120)로부터 입력될 수 있다.

트랜지스터 영역으로부터 신호선으로 출력된 각 신호는 아날로그-디지털 변환을 거쳐 이미지 신호로 변환될 수 있다.

일 실시 예에 따르면 트랜지스터 영역은 광전 변환 영역 하부에 위치할 수 있다. 또한, 다른 실시 예에 따르면 트랜지스터 영역은 인접한 단위 픽셀들 사이에 위치할 수 있다. 트랜지스터 영역이 광전 변환 영역 하부 또는 인접 단위 픽셀들 사이에 위치 함으로써 광전 변환 영역의 수광 면적을 확보할 수 있다.

제2 기판(500)은 로직 영역 및 도체 영역을 포함할 수 있다. 로직 영역에는 도 1 에서 설명한 로우 드라이버(도 1의 120), 상관 이중 샘플러(도 1의 130), ADC(도 1의 140), 출력 버퍼(도 1의 150), 컬럼 드라이버(도 1의 160) 및 타이밍 컨트롤러(도 1의 170)가 배치될 수 있다.

도체 영역은 금속 배선과 같은 도체가 밀집되어 있는 영역을 의미할 수 있다. 도체 영역은 이미지 센싱 장치(100)의 레이아웃에 따라 형성되는 위치가 달라질 수 있다. 예를 들어, 단위 픽셀들과 접속되는 신호선이 밀집되는 영역이 도체 영역이 될 수 있다.

도체 영역 또는 상기 로직 영역에 흐르는 전류에 의해 유도 자기장이 발생할 수 있다. 상기 유도 자기장이 제1 자기장이 될 수 있다.

예시적으로 제1 기판(400) 및 제2 기판(500)을 포함하는 이미지 센싱 장치(100)에 관해 도시하였으나, 실시 예에 따라 제1 기판(400) 및 제2 기판(500) 외에 복수의 기판을 더 포함하는 이미지 센싱 장치(100)도 본 발명의 기술적 사상에 포함될 수 있다.

예를 들어, 제2 기판(500)의 하부에 형성되는 제3 기판을 포함하는 이미지 센싱 장치의 경우, 제3 기판에 도체 영역 또는 로직 영역이 배치될 수 있다.

제3 기판에 도체 영역 또는 로직 영역이 배치되는 경우, 상기 제1 자기장이 생성되는 영역과 상기 제1 기판(400)간의 거리가 멀어질 수 있다. 또한 제1 기판(400)과 제3 기판 사이에 위치하는 제2 기판(500)이 상기 제1 자기장을 차폐할 수 있다. 다시말해, 제3 기판에 도체 영역 또는 로직 영역이 배치되는 경우, 제1 자기장이 제1 기판(400)에 미치는 영향을 감소시킬 수 있다.

제1 자기장은 제1 기판(400)에 포함된 전자에 자기력을 제공할 수 있다. 자기력을 받은 전자는 제1 기판(400)에서 생성되는 신호에 영향을 줄 수 있다.

일 실시 예에 따르면, 차폐 장치(200)는 제1 기판(400)과 제2 기판(500) 사이에 위치하고, 제2 기판(500)에 포함되는 로직 영역 또는 도체 영역에 오버랩 되도록 위치할 수 있다. 차폐 장치(200)는 제1 자기장이 발생하는 위치, 단위 면적당 제1 자기장이 발생하는 양 및 제2 기판의 형상에 따라 배치되는 위치가 달라질 수 있다.

예를들어, 제1 기판(400)과 제1 자기장 발생 영역 간의 거리가 미리 설정된 거리보다 멀어지는 경우, 제1 기판(400)과 제1 자기장 발생 영역 간의 거리가 미리 설정된 거리 이내인 경우 보다 제1 자기장이 제1 기판(400)에 미치는 영향이 감소될 수 있다.

따라서, 차폐 장치(200)를 제1 기판(400)과 제1 자기장이 발생하는 영역(예를들어, 도체 영역 또는 로직 영역) 간의 거리가 미리 설정된 거리 이내인 영역에만 배치함으로써 차폐 장치(200)에 의한 소모 전력을 감소시킬 수 있다. 상기 미리 설정된 거리는 실험적으로 결정될 수 있다.

차폐 장치(200)는 제1 자기장을 검출하는 센싱부(210) 및 제2 자기장을 생성하는 상쇄부(220)를 포함할 수 있다. 상쇄부(220)는 센싱부(210)로부터 제1 자기장에 대응하는 제1 전압을 수신할 수 있다.

센싱부(210)는 제2 기판(500)에서 발생하는 제1 자기장을 검출할 수 있다. 센싱부(210)는 제1 자기장에 대응하는 제1 전압을 생성하고, 상기 제1 전압을 검출함으로써 제1 자기장을 검출할 수 있다. 제1 전압의 세기는 제1 자기장의 세기에 비례할 수 있으며, 제1 자기장이 상기 센싱부(210)에 제공되는 방향에 따라 제1 전압의 부호가 달라질 수 있다.

센싱부(210)는 예시적으로 홀 센서(hall sensor)로 구성될 수 있다. 홀 센서는 센서 내부에 흐르는 전류의 흐름 변화에 의한 전압을 검출함으로써 홀 센서에 제공되는 자기장을 검출하는 센서일 수 있다. 센서 내부에 흐르는 전류의 흐름 변화는 홀 센서에 제공되는 자기장에 의해 발생할 수 있다.

센싱부(210)에는 미리 설정된 방향으로 제1 전류가 흐를 수 있다. 센싱부(210)에 제1 자기장이 제공되면 제1 전류 흐름에 변화가 발생할 수 있다. 센싱부(210)는 상기 제1 전류 흐름의 변화에 의해 발생하는 홀 전압(Hall voltage)을 검출할 수 있다.

일 실시 예에 따르면, 센싱부(210)는 센싱부(210)에 흐르는 제1 전류에 수직하게 제공되는 상기 제1 자기장에 대응하는 홀 전압을 검출할 수 있다. 센싱부(210)는 제1 전류에 수직하게 제공되는 제1 자기장이 최대가 되도록 제2 기판(500)과 평행하게 배치될 수 있다. 센싱부(210)가 제2 기판(500)과 평행하게 배치됨으로써 센싱부(210)의 제1 자기장에 대한 감도가 향상될 수 있다. 상기 제1 자기장에 대응하여 생성되는 홀 전압을 제1 전압이라고 할 수 있다. 센싱부(210)는 검출된 제1 전압을 상쇄부(220)에 전송할 수 있다.

상쇄부(220)는 제1 전압을 이용하여 제2 자기장을 생성할 수 있다. 상쇄부(220)는 제1 전압을 증폭하여 제2 전압을 생성할 수 있고, 제2 전압에 대응하는 제2 자기장을 생성할 수 있다. 제2 자기장은 제1 자기장을 상쇄할 수 있다. 제1 자기장이 상쇄됨에 따라 제1 자기장에 의해 발생하는 노이즈가 감소될 수 있다.

일 실시 예에 따르면, 상쇄부(220)가 생성하는 제2 자기장은 제1 자기장과 위상이 반대이고 크기는 동일할 수 있다. 상쇄부(220)는 제공되는 제2 전압에 기초하여 제2 전류가 흐르는 도체판을 포함할 수 있으며, 제2 자기장은 상기 제2 전류에 의한 유도 자기장일 수 있다.

상쇄부(220)에 제공되는 제2 전압은 센싱부(210)에 제공되는 제1 자기장의 크기 및 위상에 따라 크기 및 부호가 달라질 수 있다. 상쇄부(220)가 제1 전압을 제2 전압으로 증폭하는 비율은 테스트 모드를 통해 결정될 수 있다.

일 실시 예에 따르면, 센싱부(210)는 상쇄부(220)와 비교하여 제1 기판(400)에 인접하게 위치하고, 상쇄부(220)는 센싱부(210)와 비교하여 제2 기판(500)에 인접하게 위치할 수 있다.

센싱부(210)가 제1 기판(400)과 제2 기판(500) 중 제1 기판(400)에 인접하게 위치함으로써 제1 기판(400) 영향을 미치는 자기장과 가장 근접한 값을 갖는 자기장을 센싱할 수 있다. 차폐 제어부(300)는 테스트 모드 동작 시 상쇄부(220)에 테스트 전압을 제공하고, 제1 자기장을 상쇄하기 위한 제2 전압을 제1 전압 또는 제1 자기장과 대응시켜 저장하는 장치일 수 있다.

차폐 제어부(300)는 상쇄부(220)에 테스트 전압을 제공함으로써 제1 자기장을 상쇄하기 위한 제2 전압을 제1 전압 또는 제1 자기장과 대응시켜 저장할 수 있다. 센싱부(210)는 센싱부(210)가 검출한 자기장에 대응하는 전압을 차폐 제어부(300)로 전송할 수 있다.

본 발명의 일 실시 예에 따르면, 미리 설정된 거리 내에 위치하는 임의의 두 차폐 장치(200)에 각각 흐르는 제1 전류는 서로 평행할 수 있다. 또한 상기 두 차폐 장치(200)에 각각 흐르는 제1 전류의 방향은 서로 반대일 수 있다.

상기 미리 설정된 거리는 차폐 장치(200)에 포함된 센싱부(210)에서 발생하는 유도 자기장들이 서로 상쇄될 수 있는 거리에 위치하는 것을 의미할 수 있다. 다시 말해, 센싱부(210)에 흐르는 제1 전류에 의해 발생하는 유도 자기장이 인접하는 다른 센싱부(210)에 흐르는 제1 전류에 의해 발생하는 유도 자기장과 서로 상쇄되도록 센싱부(210)들이 배치될 수 있다.

차폐 제어부(300)는 복수의 차폐 장치(200)들과 접속할 수 있다. 차폐 제어부(300)는 복수의 차폐 장치(200)들을 제어하기 위한 메모리 및 프로세서를 포함할 수 있다.

차폐 제어부(300)는 차폐 장치(200)가 검출한 제1 전압을 수신할 수 있다. 또한, 차폐 제어부(300)는 테스트 동작 시 임의의 차폐 장치(200)에 테스트 전압을 각각 제공할 수 있다. 각각의 차폐 장치(200)는 제공되는 테스트 전압에 기초한 테스트 자기장을 생성하고, 제3 자기장에 대응하는 제3 전압을 검출할 수 있다. 차폐 장치(200)는 제3 전압을 검출함으로써 제3 자기장을 검출할 수 있다.

차폐 제어부(300)는 제3 전압이 미리 설정된 전압 범위를 갖는 테스트 전압을 각각의 차폐 장치(200)에서 검출된 제1 전압과 대응시켜 차폐 장치(200) 별로 상기 메모리에 저장할 수 있다.

차폐 제어부(300)가 포함하는 프로세서는 동작 모드에 따라 차폐 장치(200)에 대한 테스트 전압 제공여부를 결정할 수 있다. 또한, 프로세서는 테스트 모드 동작 시, 차폐 장치(200)들에 각각 제공되는 테스트 전압의 크기를 결정할 수 있다.

도 3은 본 발명의 일 실시 예에 따른 차폐 장치(200) 및 차폐 제어부(300)를 도시한 것이다.

도 3에 도시된 바와 같이 차폐 장치(200)는 센싱부(210) 및 상쇄부(220)를 포함할 수 있다. 또한, 센싱부(210)는 전류 발생부(211) 및 전압 검출부(212)를 포함할 수 있다. 상쇄부(220)는 증폭부(221) 및 자기장 발생부(222)를 포함할 수 있다.

일 실시 예에 따르면, 차폐 장치(200)는 이미지 센싱 장치(100)에 포함될 수 있다. 차폐 제어부(300)는 이미지 센싱 장치(100)의 외부에 구성될 수 있다.

전류 발생부(211)에는 전압원에 의해 미리 설정된 크기와 방향으로 제1 전류가 흐를 수 있다. 제1 전류는 제2 기판(500)의 일면에 평행하게 흐를 수 있다. 센싱부(210)는 제2 기판(500)에서 발생하는 제1 자기장 중 제2 기판(500)에 수직하게 발생하는 자기장에 대응하는 홀 전압을 검출할 수 있다.

전압 검출부(212)는 전류 발생부(211)에 접속되어 제1 자기장에 대응하는 제1 전압을 검출할 수 있다. 제1 전압은 제1 자기장에 의해 전류 발생부(211)에서 생성되는 홀 전압일 수 있다. 예시적으로 전압 검출부(212)는 제1 전류의 방향과 수직한 방향에 대한 전압 차를 검출하는 전압계일 수 있다.

센싱부(210)는 검출된 제1 전압을 상쇄부(220)로 전송할 수 있다.

상쇄부(220)는 수신한 제1 전압을 증폭하는 증폭부(221)를 포함할 수 있다. 제1 전압은 증폭부(221)에 의해 제2 전압으로 증폭될 수 있다.

증폭부(221)는 예시적으로 OP-AMP로 구성될 수 있으나, 이는 예시적인 것에 불과할 뿐 전압을 증폭할 수 있는 수단이면 상기 실시 예로 제한되지 않는다,

증폭부(221)는 센싱부(210)로부터 검출된 제1 전압을 실시간으로 수신하고 증폭하여 제2 전압을 생성할 수 있다. 제1 전압의 증폭 비율은 테스트 모드를 통해 결정될 수 있다.

자기장 발생부(222)는 증폭부(221)로부터 제2 전압을 수신하여 제2 자기장을 생성할 수 있다. 일 실시 예에 따르면, 자기장 발생부(222)에 제2 전압이 제공됨에 따라 제2 전압에 대응하는 제2 전류가 흐를 수 있다.

자기장 발생부(222)에 흐르는 제2 전류에 의해 제2 자기장이 발생할 수 있다. 상기 제2 자기장은 제2 전류에 의해 발생하는 유도 자기장일 수 있다. 상쇄부(220)는 자기장 발생부(222)에 제공되는 제2 전압을 조절함으로써 제2 자기장을 조절할 수 있다.

차폐 제어부(300)는 복수의 차폐 장치(200)와 각각 접속될 수 있다. 차폐 제어부(300)는 각각의 차폐 장치(200)들을 제어할 수 있도록 프로세서 및 메모리를 포함할 수 있다.

테스트 동작 시, 차폐 제어부(300)는 센싱부(210)로부터 제1 전압을 수신할 수 있다. 또한, 차폐 제어부(300)는 상쇄부(220)에 테스트 전압을 제공할 수 있다. 상쇄부(220)에 포함된 자기장 발생부(222)에 제공된 테스트 전압에 대응하는 테스트 전류가 흐를 수 있다.

자기장 발생부(222)는 테스트 전류에 대응하는 유도 자기장을 발생시킬 수 있으며, 상기 테스트 전류에 의해 발생하는 유도 자기장을 테스트 자기장이라고 할 수 있다.

센싱부(210)는 테스트 자기장이 생성된 후 발생하는 제3 자기장에 대응하여 제3 전압을 검출할 수 있다. 센싱부(210)는 검출된 제3 전압을 차폐 제어부(300)로 송신할 수 있다.

차폐 제어부(300)는 제3 전압에 기초하여 상쇄부(220)에 제공되는 테스트 전압을 다시 설정할 수 있다. 차폐 제어부(300)는 제3 전압이 미리 설정된 전압이 되도록 상쇄부(220)에 제공되는 테스트 전압을 조절할 수 있다.

테스트 자기장에 의해 제1 자기장이 완전히 상쇄된 경우 상기 제3 전압은 0 V가 될 수 있다. 따라서 상기 미리 설정된 전압이 0 V에 가까울수록 상기 차폐 장치(200)에 의한 제1 자기장 차폐 효과가 클 수 있다.

차폐 제어부(300)는 상기 제3 전압이 미리 설정된 전압 범위를 갖는 테스트 전압을 제2 전압으로 결정할 수 있다. 또한, 차폐 제어부(300)는 상기 제1 전압과 상기 제2 전압을 대응시켜 메모리에 저장할 수 있다.

차폐 제어부(300)에 포함되는 프로세서는 접속되는 각각의 차폐 장치(200)에 제공되는 테스트 전압을 각 차폐 장치(200)별로 설정할 수 있다. 차폐 장치(200) 별로 테스트 전압을 다르게 제공함으로써 각각의 차폐 장치(200)에서 검출되는 제1 자기장을 차폐 장치(200) 별로 상쇄할 수 있다.

차폐 장치(200)는 일반 모드 동작 시, 센싱부(210)를 통해 제1 전압을 검출할 수 있다. 상쇄부(220)는 제1 전압을 수신하고, 증폭부(221)를 통해 수신한 제1 전압을 차폐 제어부(300)에 저장된 제2 전압으로 증폭할 수 있다.

도 4는 본 발명의 일 실시 예에 따른 차폐 장치(200) 및 제2 기판(500)을 도시한 것이다.

도 4를 통해 하나의 차폐 장치(200) 및 제2 기판(500)의 일부가 도시된다.

차폐 장치(200)는 제2 기판(500)의 일부 영역에 오버랩 되도록 배치될 수 있다. 차폐 장치(200)가 제2 기판(500)과 오버랩되는 영역은 제1 자기장이 발생하는 영역일 수 있다. 차폐 장치(200)는 전류 발생부(211), 전압 검출부(212) 및 상쇄부(220)를 포함할 수 있다.

전류 발생부(211)는 전류 발생부(211)의 일 평면에 수직하게 제공되는 제1 자기장(MF1)을 용이하게 검출할 수 있도록 제2 기판(500)과 평행하게 배치될 수 있다.

전류 발생부(211)에 미리 설정된 크기 및 방향으로 제1 전류(C1)가 흐를 수 있다. 제1 전류(C1)는 전압원(VS, voltage source)에 의해 발생할 수 있다. 또한 제1 전류(C1)는 제2 기판(500)의 일면에 대해 평행하는 방향으로 흐를 수 있다. 일 실시 예에 따르면, 전류 발생부(211)는 도체판을 포함할 수 있으며, 전압원(VS)은 상기 도체판에 제공되는 직류 전압원일 수 있다.

전압 검출부(212)는 전류 발생부(211)에 흐르는 제1 전류(C1)의 방향에 수직하는 양 단의 전압을 검출할 수 있다. 일 실시 예에 따르면, 전압 검출부(212)는 전압계일 수 있다.

전압 검출부(212)가 검출하는 전압은 제1 자기장(MF1)에 대응하는 전압일 수 있으며, 상기 전압을 제1 전압(V1)이라고 할 수 있다. 센싱부(210)는 전압 검출부(212)가 검출한 제1 전압(V1)을 상쇄부(220)로 전송할 수 있다.

상쇄부(220)는 수신한 제1 전압(V1)을 제2 전압으로 증폭할 수 있다. 상쇄부(220)는 제2 전압에 기초하여 제2 자기장(MF2)을 생성할 수 있다. 제2 전압이 제공됨에 따라 상쇄부(220)에 제2 전류가 흐를 수 있다. 제2 자기장(MF2)은 제2 전류에 의해 발생하는 유도 자기장일 수 있다. 제2 자기장(MF2)은 제1 자기장(MF1)을 상쇄할 수 있도록 제1 자기장과 위상이 반대일 수 있다. 제2 자기장(MF2)이 제1 자기장(MF1)과 상쇄됨에 따라 제1 자기장(MF1)이 제1 기판(400)에 미치는 영향이 최소화 될 수 있다.

도 5는 본 발명의 일 실시 예에 따른 상쇄부(220)를 도시한 것이다.

상쇄부(220)는 센싱부(210)로부터 제1 전압(V1)을 수신할 수 있다. 상쇄부(220)는 수신된 제1 전압(V1)을 제2 전압(V2)으로 증폭하는 증폭부(221) 및 제2 전압(V2)을 제공 받아 제2 자기장(MF2)을 발생시키는 자기장 발생부(222)를 포함할 수 있다.

일 실시 예에 따르면 증폭부(221)는 OP-AMP를 포함할 수 있다. 증폭부(221)는 수신한 제1 전압(V1)을 제2 전압(V2)으로 증폭할 수 있는 구성이면 상기 예시에 제한되지 않는다.

일 실시 예에 따르면 자기장 발생부(222)는 제2 전압(V2)에 대응하여 제2 전류(C2)가 흐르는 도체판을 포함할 수 있다. 상기 도체판은 예시적으로 금속을 포함할 수 있다. 도체판은 제2 기판(500)의 일면과 평행하게 형성될 수 있다. 제2 전압(V2)은 도체판의 일단에 제공될 수 있고, 제2 전압(V2)이 제공되는 일단의 반대편은 접지(VGND 예를 들어, 0 V)될 수 있다.

제2 자기장(MF2)은 자기장 발생부(222)에 흐르는 제2 전류(C2)에 의한 유도 자기장일 수 있다. 따라서 제2 자기장(MF2)의 크기 및 방향은 자기장 발생부(222)에 흐르는 제2 전류(C2)의 크기 및 방향에 따라 결정될 수 있다. 제2 전류(C2)의 크기 및 방향은 자기장 발생부(220)에 제공되는 제2 전압(V2)에 의해 결정될 수 있다.

도 6은 본 발명의 일 실시 예에 따른 제1 기판(400)에서 제1 자기장에 의한 노이즈 발생을 설명하기위한 것이다.

도 6을 통해 제1 기판(400)에 형성되는 전송 트랜지스터(TX), 광전 변환 영역(PD), 플로팅 디퓨전 영역(FD) 및 분리 영역(DTI)이 도시된다.

전송 트랜지스터(TX)에 활성화 신호가 제공되는 경우, 광전 변환 영역(PD)에서 생성되는 전자가 플로팅 디퓨전 영역(FD)로 전송될 수 있다. 플로팅 디퓨전 영역(FD)으로 전송된 전자는 픽셀 신호로 리드 아웃(read out)될 수 있다.

제1 자기장은 제1 기판(400)에 포함되는 전자에 자기력을 제공할 수 있다. 상기 제1 자기장은 예시적으로 광전 변환 영역(PD)과 제1 기판(400)의 경계, 분리 영역(DTI)과 제1 기판(400)의 경계 및 전송 트랜지스터(TX)와 제1 기판(400)의 경계에 위치한 전자에 자기력을 제공할 수 있다. 자기력을 제공 받은 전자들은 제1 기판(400) 내부의 포텐셜 분포에 따라 플로팅 디퓨전 영역(FD)으로 이동할 수 있다.

다시 말해, 전송 트랜지스터(TX)에 활성화 신호가 입력되지 않더라도 제1 자기장에 의해 전자들이 플로팅 디퓨전 영역(FD)으로 이동할 수 있다. 또한, 제1 자기장에 의해 광전 변환 영역(PD)에서 입사광에 대응하여 생성된 전자보다 많은 전자들이 플로팅 디퓨전 영역(FD)으로 이동할 수 있다.

제1 자기장에 의해 이동한 제1 기판(400) 내부의 전자들은 픽셀 신호에 영향을 줄 수 있고, 상기 전자들에 의해 픽셀 신호에 노이즈가 발생할 수 있다. 따라서, 제1 자기장이 제2 자기장에 의해 상쇄되지 않는 경우, 제1 기판(400)에 포함된 전자들의 이동에 의해 픽셀 신호가 왜곡될 수 있다.

도 7은 본 발명의 일 실시 예에 따른 이미지 센싱 장치(100)의 테스트 모드 동작 방법을 도시한 것이다.

테스트 모드 동작 시, 이미지 센싱 장치(100)는 센싱부(210)를 통해 제1 자기장에 대응하는 제1 전압을 검출할 수 있다(S100). 제1 자기장은 제2 기판(500)에서 생성되는 자기장일 수 있다. 센싱부(210)는 센싱부(210)에 포함된 전류 발생부(211)에 수직하게 제공되는 제1 자기장에 대응하는 제1 전압을 생성할 수 있다. 센싱부(210)는 생성한 제1 전압을 차폐 제어부(300)로 송신할 수 있다.

차폐 제어부(300)는 상쇄부(220)에 테스트 전압을 제공할 수 있다(S200). 일 실시 예에 따르면, 차폐 제어부(300)는 제1 전압에 기초하여 상쇄부(220)에 제공될 테스트 전압을 결정할 수 있다. 예를 들어, 차폐 제어부(300)는 제1 전압과 동일한 크기를 갖고 부호가 반대인 전압을 테스트 전압으로 결정할 수 있다.

테스트 전압을 제공받은 상쇄부(220)는 테스트 전압에 대응하는 테스트 자기장을 생성할 수 있다(S300).

상쇄부(220)의 자기장 발생부(222)에서 테스트 전압에 대응하는 테스트 전류가 흐를 수 있다. 자기장 발생부(222)에 흐르는 테스트 전류에 의해 유도 자기장이 생성될 수 있으며 상기 유도 자기장이 테스트 자기장일 수 있다.

센싱부(210)는 테스트 자기장이 생성된 후, 발생하는 제3 자기장에 대응하여 제3 전압을 검출할 수 있다(S400).

테스트 자기장이 생성됨에 따라 제1 자기장에 변화가 발생할 수 있으며, 센싱부(210)에 제공되는 자기장이 변화할 수 있다. 테스트 자기장이 생성된 후, 센싱부(210)에 제공되는 자기장을 제3 자기장이라고 할 수 있으며, 상기 제3 자기장에 대응하여 검출되는 전압이 제3 전압일 수 있다. 센싱부는 검출된 제3 전압을 차폐 제어부(300)로 전송할 수 있다.

차폐 제어부(300)는 수신한 제3 전압이 미리 설정된 전압 범위를 갖는지 판단할 수 있다(S500).

상기 테스트 자기장에 의해 상기 제1 자기장이 완전히 상쇄되는 경우, 상기 제3 전압이 0 V를 가질 수 있다. 다시 말해 상기 미리 설정된 전압이 0 V에 가까울수록 상기 테스트 자기장에 의해 상쇄되는 상기 제1 자기장이 클 수 있다.

수신한 제3 전압이 미리 설정된 전압 범위를 갖지 않는 경우(S500의 NO 경로), 차폐 제어부(300)는 상쇄부(220)에 테스트 전압을 다시 제공할 수 있다. 이때, 차폐 제어부(300)는 수신한 제3 전압 및 기존에 수신한 제1 전압에 기초하여 테스트 전압을 결정할 수 있다.

예를 들어, 검출한 제3 전압이 기존에 수신한 제1 전압보다 커진 경우, 제1 자기장이 테스트 자기장에 의해 보강된 것일 수 있다. 이때, 차폐 제어부(300)는 테스트 전압의 부호를 바꿀 수 있다.

다른 예시에서 검출한 제3 전압이 제1 전압보다 작으나 미리 설정된 전압 범위보다 큰 경우, 차폐 제어부(300)는 상쇄부(220)에 제공될 테스트 전압을 기존 테스트 전압보다 크게 할 수 있다.

수신한 제3 전압이 미리 설정된 전압 범위를 갖는 경우(S500의 YES 경로), 차폐 제어부(300)는 상기 테스트 전압을 제2 전압으로 결정할 수 있다(S600).

차폐 제어부(300)는 결정된 제2 전압을 센싱부(210)가 검출한 제1 전압과 대응시켜 저장할 수 있다(S700). 차폐 제어부(300)는 각 차폐 장치(200)별로 제1 전압과 제2 전압을 대응시켜 저장할 수 있다.

도 8은 본 발명의 일 실시 예에 따른 이미지 센싱 장치(100)의 제1 자기장 상쇄 방법을 도시한 것이다.

센싱부(210)는 센싱부(210)에 제공되는 제1 자기장에 대응하는 제1 전압을 검출할 수 있다(S800).

센싱부(210)는 센싱부(210)에 수직하게 제공되는 제1 자기장에 대응하는 제1 전압을 검출할 수 있다. 센싱부(210)는 검출한 제1 전압을 상쇄부(220)로 송신할 수 있다.

상쇄부(220)는 수신한 제1 전압에 대응하는 제2 전압을 확인할 수 있다(S900). 제1 전압에 대응하는 제2 전압은 테스트 모드 동작을 통해 차폐 제어부(300)에 저장될 수 있다.

상쇄부(220)는 수신한 제1 전압을 이용해 제2 전압을 생성할 수 있다(S1000). 상쇄부(220)는 제1 전압을 증폭하는 증폭부(221)를 포함할 수 있으며, 증폭부(221)를 통해 제1 전압을 대응하는 제2 전압으로 증폭할 수 있다.

상쇄부(220)는 제2 전압에 대응하는 제2 자기장을 생성할 수 있다(S1100). 상쇄부(220)는 도체판을 포함하는 자기장 발생부(222)를 포함할 수 있고, 상기 제2 전압이 자기장 발생부(222)에 제공됨에 따라 자기장 발생부(222)에 제2 전류가 흐를 수 있다. 자기장 발생부(222)에 흐르는 제2 전류에 의해 유도 자기장이 발생할 수 있고, 상기 유도 자기장이 제2 자기장이 될 수 있다.

제2 자기장에 의해 제1 자기장이 상쇄됨에 따라 제1 기판(400)에 발생하는 노이즈가 감쇄될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

복수의 단위 픽셀들을 포함하는 제1 기판;
상기 복수의 단위 픽셀들에 영향을 주는 제1 자기장이 발생하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 위치하는 적어도 하나의 차폐 장치를 포함하고,
상기 차폐 장치는,
상기 제1 자기장에 대응하는 제1 전압을 검출하는 센싱부; 및 상기 제1 전압을 이용하여 제2 자기장을 생성하는 상쇄부를 포함하는 이미지 센싱 장치.
제1 항에 있어서,
상기 센싱부는 제1 전류를 발생시키는 전류 발생부 및 상기 제1 전압을 검출하는 전압 검출부를 포함하고,
상기 제1 전압은 상기 제1 전류에 수직하게 제공되는 상기 제1 자기장에 의해 발생하는 홀 전압(Hall voltage)인 이미지 센싱 장치.
제2 항에 있어서,
상기 전류 발생부에 흐르는 상기 제1 전류는 미리 설정된 거리 내에 위치한 인접한 다른 전류 발생부에 흐르는 상기 제1 전류와 서로 평행하고 방향이 반대인 이미지 센싱 장치.
제1 항에 있어서,
상기 상쇄부는
상기 센싱부로부터 상기 제1 전압을 수신하고, 상기 제1 전압을 증폭하여 제2 전압을 생성하는 증폭부를 포함하는 이미지 센싱 장치.
제4 항에 있어서,
상기 상쇄부는
도체판을 포함하는 자기장 발생부를 포함하고, 상기 제2 자기장은 상기 제2 전압이 상기 자기장 발생부에 제공됨에 따라 생성되는 유도 자기장인 이미지 센싱 장치.
제1 항에 있어서,
상기 이미지 센싱 장치는
상기 제1 전압에 대응하는 제2 전압을 연산하기 위한 테스트 모드 동작 시 상기 상쇄부에 테스트 전압을 제공하는 차폐 제어부를 포함하고,
상기 상쇄부는
도체판을 포함하는 자기장 발생부를 포함하고, 상기 자기장 발생부에 제공되는 상기 테스트 전압을 이용하여 테스트 자기장을 생성하는 이미지 센싱 장치.
제6 항에 있어서,
상기 센싱부는,
상기 테스트 자기장이 생성된 후 발생하는 제3 자기장에 대응하여 제3 전압을 검출하고,
상기 차폐 제어부는,
상기 제3 전압이 미리 설정된 전압 범위를 갖는 상기 테스트 전압을 상기 제2 전압으로 결정하고 상기 제1 전압을 상기 제2 전압과 대응시켜 저장하는 이미지 센싱 장치.
제7 항에 있어서,
상기 제1 자기장을 상쇄하기 위한 일반 모드 동작 시
상기 센싱부는 상기 제1 전압을 상기 상쇄부로 전송하고,
상기 상쇄부는 상기 차폐 제어부에 저장된 상기 제2 전압에 기초하여 상기 제1 전압을 상기 제2 전압으로 증폭하는 증폭부 및
도체판을 포함하는 자기장 발생부를 포함하고, 상기 제2 자기장은 상기 제2 전압이 상기 자기장 발생부에 제공됨에 따라 생성되는 유도 자기장인 이미지 센싱 장치.
제1 항에 있어서,
상기 차폐 장치는
상기 제1 기판과 상기 제2 기판 간의 거리, 단위 면적당 상기 제1 자기장이 발생하는 밀도 및 상기 제2 기판에 포함되는 로직 회로의 위치 에 따라 상기 제2 기판에 오버랩되는 위치가 결정되는 이미지 센싱 장치.
전자를 포함하는 제1 기판;
상기 전자에 자기력을 제공하는 제1 자기장이 발생하는 제2 기판; 및
상기 제1 자기장을 검출하고, 상기 제1 자기장을 이용하여 제2 자기장을 생성하는 차폐 장치를 포함하고,
상기 차폐 장치는,
상기 제1 기판 및 상기 제2 기판 사이에 위치하는 이미지 센싱 장치.
제10 항에 있어서,
상기 제2 자기장은 상기 제1 자기장과 크기가 같고 위상이 반대인 이미지 센싱 장치.
제11 항에 있어서,
상기 차폐 장치는 상기 차폐 장치에 대해 미리 설정된 각도로 제공되는 상기 제1 자기장에 기초하여 제1 전압을 검출하고,
상기 제1 전압에 증폭하여 상기 제2 자기장을 생성하기 위한 제2 전압을 생성하는 이미지 센싱 장치.
제12 항에 있어서,
상기 차폐 장치는 상기 제2 전압이 제공되는 자기장 발생 영역을 포함하고,
상기 제2 자기장은 상기 제2 전압에 의해 발생하는 유도 자기장인 이미지 센싱 장치.
제10 항에 있어서,
상기 이미지 센싱 장치는,
상기 제1 자기장에 대응하는 제2 전압을 연산하기 위한 테스트 모드 동작 시
상기 차폐 장치에 테스트 전압을 제공하는 차폐 제어부를 포함하고,
상기 차폐 장치는
상기 테스트 전압에 대응하는 테스트 자기장을 발생시키는 이미지 센싱 장치.
제14 항에 있어서,
상기 차폐 장치는
상기 테스트 자기장이 제공된 후 제3 자기장을 검출하고,
상기 차폐 제어부는 상기 제3 자기장이 미리 설정된 값이 되는 상기 테스트 전압을 상기 제2 전압으로 결정하고, 상기 제1 자기장과 상기 제2 전압을 대응시켜 저장하는 이미지 센싱 장치.
제15 항에 있어서,
상기 제1 자기장을 상쇄하기 위한 일반 모드 동작 시,
상기 차폐 장치는
상기 제1 자기장을 검출하고,
상기 제1 자기장에 대응하는 상기 제2 전압에 기초하여 상기 제2 자기장을 생성하는 이미지 센싱 장치.