JPWO2012165328A1 - 負荷駆動装置及びこれを用いた電子機器 - Google Patents

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Abstract

本発明に係る負荷駆動装置は、電源電圧ＨＶ（またはＬＶ）の供給を受けて動作する内部回路（ＤＲＶ）と、電源電圧ＨＶ（またはＬＶ）の供給を受けて負荷を駆動する出力回路（ＰＤ１及びＰＤ２）と、電源電圧ＨＶ及びＬＶを監視して異常検出信号Ｓ１を生成する異常検出回路１２と、異常検出信号Ｓ１に応じて内部回路（ＤＲＶ）への電源電圧供給ラインを導通／遮断する電源スイッチＰ０と、を有する。

Description

本発明は、負荷駆動装置及びこれを用いた電子機器に関するものである。
従来より、モータドライバＩＣやスイッチングレギュレータＩＣなどの負荷駆動装置が広く一般的に用いられている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００８−２６３７３３号公報
一般に、負荷駆動装置の出力回路を形成する素子（特にパワートランジスタ等の出力素子）は、負荷駆動装置の仕様で規定された電気的特性（電源電圧の絶対最大定格値など）に応じて、その耐圧設計が行われている。そのため、定格を超える過電圧破壊試験を実施した場合には、負荷駆動装置に発煙や破壊を生じるおそれがあった。
上記の課題を解決する手段として、最も単純に取り得る措置は、素子の耐圧を高めることである。しかし、回路を形成する素子の中でも出力素子の耐圧（特にゲート・ソース間耐圧）を高めるためには出力素子のサイズを大型化しなければならず、チップ面積の増大を招くという別の課題があった。特に、負荷に大電流を供給する必要のある負荷駆動装置では、出力素子のオン抵抗を下げるために大型の出力素子が用いられており、チップ全体に占める出力素子の面積比率が非常に大きい。そのため、破壊試験対策のみを目的として出力素子のサイズをさらに大型化すると、チップ面積が大きくなり結果としてコストが上がるので、現実的な解決策とは言えなかった。
また、上記の課題を解決する手段としては、負荷駆動装置を搭載するセット側に過電圧保護機能を持たせることも考えられる。しかし、セット側での過電圧保護機能を実現するためには、負荷駆動装置の外部に別途部品が必要となるので、セット全体のコストアップを招くという別の課題があった。
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、素子の耐圧を不要に高めることなく破壊試験にも耐えることが可能な負荷駆動装置、及び、これを用いた電子機器を提供することを目的とする。
上記目的を達成するために、本発明に係る負荷駆動装置は、電源電圧の供給を受けて動作する内部回路と、前記電源電圧の供給を受けて負荷を駆動する出力回路と、前記電源電圧を監視して異常検出信号を生成する異常検出回路と、前記異常検出信号に応じて前記内部回路への電源電圧供給ラインを導通／遮断する電源スイッチと、を有する構成（第１の構成）とされている。
なお、上記第１の構成から成る負荷駆動装置において、前記内部回路は、前記出力回路に駆動信号を供給する駆動回路を含む構成（第２の構成）にするとよい。
また、上記第２の構成から成る負荷駆動装置は、前記内部回路の電源電圧入力端と接地端との間に接続されたプルダウン抵抗を有する構成（第３の構成）にするとよい。
また、上記第３の構成から成る負荷駆動装置において、前記出力回路は、電源端と出力端との間に接続されたＰ型の上側トランジスタを含む構成（第４の構成）にするとよい。
また、上記第４の構成から成る負荷駆動装置は、前記異常検出信号に応じて前記上側トランジスタのゲートと前記電源端との間を導通／遮断する第１上側スイッチを有する構成（第５の構成）にするとよい。
また、上記第５の構成から成る負荷駆動装置は、前記異常検出信号に応じて前記上側トランジスタのゲートと前記駆動回路との間を導通／遮断する第２上側スイッチを有する構成（第６の構成）にするとよい。
また、上記第４〜第６いずれかの構成から成る負荷駆動装置において、前記出力回路は前記接地端と前記出力端との間に接続されたＮ型の下側トランジスタを含む構成（第７の構成）にするとよい。
また、上記第７の構成から成る負荷駆動装置は、前記異常検出信号に応じて前記下側トランジスタのゲートと前記接地端との間を導通／遮断する第１下側スイッチを有する構成（第８の構成）にするとよい。
また、上記第８の構成から成る負荷駆動装置は、前記異常検出信号に応じて前記下側トランジスタのゲートと前記駆動回路との間を導通／遮断する第２下側スイッチを有する構成（第９の構成）にするとよい。
また、上記第１〜第９いずれかの構成から成る負荷駆動装置は、前記内部回路として、第１電源電圧を受けて動作する第１内部回路と、前記第１電源電圧よりも低い第２電源電圧を受けて動作する第２内部回路と、を有し、前記出力回路として、前記第１電源電圧を受けて第１負荷を駆動する第１出力回路と、前記第２電源電圧を受けて第２負荷を駆動する第２出力回路と、を有する構成（第１０の構成）にするとよい。
また、上記第１０の負荷駆動装置において、前記異常検出回路は、前記第１電源電圧を監視して第１過電圧検出信号を生成する第１過電圧検出部と、前記第２電源電圧を監視して第２過電圧検出信号を生成する第２過電圧検出部と、前記第１過電圧検出信号と前記第２過電圧検出信号に基づいて前記異常検出信号を生成する異常検出信号生成部と、を含む構成（第１１の構成）にするとよい。
また、上記第１１の構成から成る負荷駆動装置において、前記第１過電圧検出部は、前記第１電源電圧と第１過電圧検出電圧とを比較して前記第１過電圧検出信号を生成する第１コンパレータを含み、前記第２過電圧検出部は、前記第２電源電圧と第２過電圧検出電圧とを比較して前記第２過電圧検出信号を生成する第２コンパレータを含む構成（第１２の構成）にするとよい。
また、上記第１１または第１２の構成から成る負荷駆動装置は、前記第１過電圧検出信号の信号レベルを調整して前記異常検出信号生成部に供給する第１レベルシフタを有する構成（第１３の構成）にするとよい。
また、上記第１３の構成から成る負荷駆動装置において、前記第１レベルシフタは、ドレインが前記第１電源電圧の印加端に接続され、ゲートが前記第１過電圧検出信号の印加端に接続されたトランジスタと、前記トランジスタのソースと接地端との間に接続された電流源と、入力端が前記トランジスタのソースに接続され、出力端が前記異常検出信号生成部に接続され、第１電源端が前記第２電源電圧の印加端に接続され、第２電源端が接地端に接続されたインバータとを含む構成（第１４の構成）にするとよい。
また、上記第１１〜第１４いずれかの構成から成る負荷駆動装置において、前記異常検出回路は、さらに前記第１電源電圧を監視して減電圧検出信号を生成する減電圧検出部を含み、前記異常検出信号生成部は、前記第１過電圧検出信号、前記第２過電圧検出信号、及び、前記減電圧検出信号に基づいて前記異常検出信号を生成する構成（第１５の構成）にするとよい。
また、上記第１５の構成から成る負荷駆動装置において、前記減電圧検出部は、前記第１電源電圧と減電圧検出電圧とを比較して前記減電圧検出信号を生成する第３コンパレータを含む構成（第１６の構成）にするとよい。
また、上記第１〜第１６いずれかの構成から成る負荷駆動装置は、前記異常検出信号の信号レベルを調整する第２レベルシフタを有する構成（第１７の構成）にするとよい。
また、上記第１７の構成から成る負荷駆動装置において、前記第２レベルシフタは、前記異常検出信号の信号レベルを、前記第２電源電圧と接地電圧との間でパルス駆動される状態から、前記第１電源電圧と前記第１電源電圧よりも所定値だけ低い第１補正電源電圧との間でパルス駆動される状態、または、前記第２電源電圧と前記第２電源電圧よりも所定値だけ低い第２補正電源電圧との間でパルス駆動される状態に調整する構成（第１８の構成）にするとよい。
また、上記第１８の構成から成る負荷駆動装置は、前記第１電源電圧または前記第２電源電圧から前記第１補正電源電圧または前記第２補正電源電圧を生成して前記第２レベルシフタに供給する補正電源電圧生成部を有する構成（第１９の構成）にするとよい。
また、上記第１９の構成から成る負荷駆動装置において、前記補正電源電圧生成部は、ソースが前記第１補正電源電圧または前記第２補正電源電圧の印加端に接続され、ドレインが接地端に接続された第１トランジスタと、エミッタが前記第１トランジスタのゲートに接続された第２トランジスタと、アノードが前記第２トランジスタのベース及びコレクタに接続され、カソードが前記第１電源電圧または前記第２電源電圧の印加端に接続されたツェナダイオードと、前記第１トランジスタのソースと前記第１電源電圧または前記第２電源電圧の印加端との間に接続された第１抵抗と、前記第２トランジスタのエミッタと接地端との間に接続された第２抵抗と、を含む構成（第２０の構成）にするとよい。
また、本発明に係る電子機器は、上記第１〜第２０いずれかの構成から成る負荷駆動装置と、前記負荷駆動装置によって駆動される負荷と、を有する構成（第２１の構成）とされている。
また、上記第２１の構成から成る前記電子機器は、コンピュータに搭載されて光ディスクの再生または記録／再生を行う光ディスク再生装置であり、前記負荷は、スピンドルモータ、スレッドモータ、ローディングモータ、フォーカスアクチュエータ、トラッキングアクチュエータ、及び、チルトアクチュエータの少なくとも一つである構成（第２２の構成）にするとよい。
本発明によれば、素子の耐圧を不要に高めることなく破壊試験にも耐えることが可能な負荷駆動装置、及び、これを用いた電子機器を提供することが可能となる。
本発明に係る光ディスク再生装置の一構成例を示すブロック図 負荷駆動回路１１と異常検出回路１２の一構成例を示す回路図 負荷駆動回路１１の一変形例を示す回路図 スイッチングレギュレータＩＣの一構成例を示す回路図 第１過電圧検出部１２１の一構成例を示す回路図 減電圧検出部１２２の一構成例を示す回路図 第２過電圧検出部１２３の一構成例を示す回路図 レベルシフタ１２４ａの一構成例を示す回路図 補正電源電圧生成部ＣＶＧの一構成例を示す回路図 異常保護動作の一例を示すタイミングチャート 光ディスク再生装置を搭載したデスクトップパソコンの外観図
＜光ディスク再生装置＞
以下では、光ディスク再生装置に搭載されるモータドライバＩＣに本発明を適用した場合を例に挙げて詳細な説明を行う。
図１は、本発明に係る光ディスク再生装置の一構成例を示すブロック図である。光ディスク再生装置１は、例えば、パーソナルコンピュータに搭載されて光ディスク（ＢＤ、ＤＶＤ、ＣＤなど）の再生または記録／再生を行う。光ディスク再生装置１は、モータドライバＩＣ１０と、複数の負荷２０と、マイコン３０と、を有する。
モータドライバＩＣ１０は、マイコン３０からの指示に基づいて複数の負荷２０（スピンドルモータ２１、スレッドモータ２２、ローディングモータ２３、フォーカスアクチュエータ２４、トラッキングアクチュエータ２５、及び、チルトアクチュエータ２６）の駆動制御を行う多チャンネルの負荷駆動装置である。モータドライバＩＣ１０は、多チャンネルの負荷駆動回路１１として、スピンドルモータドライバ回路１１１と、スレッドモータドライバ回路１１２と、ローディングモータドライバ回路１１３と、フォーカスアクチュエータドライバ回路１１４と、トラッキングアクチュエータドライバ回路１１５と、チルトアクチュエータドライバ回路１１６と、を有している。また、モータドライバＩＣ１０は、ＩＣ外部から供給される第１電源電圧ＨＶ（１２Ｖ系統）と第２電源電圧ＬＶ（５Ｖ系統）を各々監視して異常検出信号Ｓ１を生成する異常検出回路１２を有している。
スピンドルモータドライバ回路１１１は、第１電源電圧ＨＶの供給を受けてスピンドルモータ２１の駆動制御を行うことにより、光ディスクが載置されるターンテーブル（不図示）を線速度一定または回転速度一定で回転させる。なお、スピンドルモータ２１としては、ブラシ付きＤＣモータや３相ブラシレスモータなどを用いることができる。
スレッドモータドライバ回路１１２は、第１電源電圧ＨＶの供給を受けてスレッドモータ２２の駆動制御を行うことにより、光ピックアップ（不図示）を光ディスクの半径方向にスライド移動させる。なお、スレッドモータ２２としては、ブラシ付きＤＣモータや２相ブラシレスステッピングモータなどを用いることができる。
ローディングモータドライバ回路１１３は、第１電源電圧ＨＶの供給を受けてローディングモータ２３の駆動制御を行うことにより、光ディスクが載置されるローディングトレイ（不図示）をスライド移動させる。なお、ローディングモータ２３としては、ブラシ付きＤＣモータなどを用いることができる。
フォーカスアクチュエータドライバ回路１１４は、第２電源電圧ＬＶの供給を受けてフォーカスアクチュエータ２４の駆動制御を行うことにより、光ピックアップの対物レンズを駆動して、光ディスク上に形成されるビームスポットのフォーカス制御を行う。
トラッキングアクチュエータドライバ回路１１５は、第２電源電圧ＬＶの供給を受けてトラッキングアクチュエータ２５の駆動制御を行うことにより、光ピックアップの対物レンズを駆動して、光ディスク上に形成されるビームスポットのトラッキング制御を行う。
チルトアクチュエータドライバ回路１１６は、第２電源電圧ＬＶの供給を受けてチルトアクチュエータ２６の駆動制御を行うことにより、光ピックアップの対物レンズを駆動して、光ディスクの反りに起因する信号強度のばらつき補正を行う。
図２は、負荷駆動回路１１と異常検出回路１２の一構成例を示す回路図である。なお、本図中に描写されている負荷駆動回路１１については、スピンドルモータドライバ回路１１１、スレッドモータドライバ回路１１２、ローディングモータドライバ回路１１３、フォーカスアクチュエータドライバ回路１１４、トラッキングアクチュエータドライバ回路１１５、及び、チルトアクチュエータドライバ回路１１６のいずれかについて、ある一相の出力段近傍が描写されたものと理解すればよい。
異常検出回路１２は、第１過電圧検出部１２１と、減電圧検出部１２２と、第２過電圧検出部１２３と、異常検出信号生成部１２４と、を含む。
第１過電圧検出部１２１は、第１電源電圧ＨＶが過電圧検出電圧Ｖｔｈ１（例えばＶｔｈ１＝１８Ｖ）を上回っているか否かを監視して第１過電圧検出信号ＳＡを生成する。第１過電圧検出信号ＳＡは、第１電源電圧ＨＶが過電圧検出電圧Ｖｔｈ１よりも低いときに正常時の論理レベル（ローレベル（ＧＮＤ））となり、第１電源電圧ＨＶが過電圧検出電圧Ｖｔｈ１よりも高いときに異常時の論理レベル（ハイレベル（ＨＶ））となる。
図５は、第１過電圧検出部１２１の一構成例を示す回路図である。第１過電圧検出部１２１は、非反転入力端（＋）に印加される第１電源電圧ＨＶと、反転入力端（−）に印加される過電圧検出電圧Ｖｔｈ１とを比較して、第１過電圧検出信号ＳＡを生成するコンパレータ１２１ａを含む。コンパレータ１２１ａの第１電源端（高電位端）は、第１電源電圧ＨＶの印加端に接続されている。コンパレータ１２１ａの第２電源端（低電位端）は、接地電圧ＧＮＤの印加端に接続されている。
減電圧検出部１２２は、第１電源電圧ＨＶが減電圧検出電圧Ｖｔｈ２（例えばＶｔｈ２＝６Ｖ）を下回っているか否かを監視して減電圧検出信号ＳＢを生成する。減電圧検出信号ＳＢは、第１電源電圧ＨＶが減電圧検出電圧Ｖｔｈ２よりも高いときに正常時の論理レベル（ローレベル（ＧＮＤ））となり、第１電源電圧ＨＶが減電圧検出電圧Ｖｔｈ２よりも低いときに異常時の論理レベル（ハイレベル（ＨＶ））となる。
図６は、減電圧検出部１２２の一構成例を示す回路図である。減電圧検出部１２２は、反転入力端（−）に印加される第１電源電圧ＨＶと、非反転入力端（＋）に印加される減電圧検出電圧Ｖｔｈ２とを比較して、減電圧検出信号ＳＢを生成するコンパレータ１２２ａを含む。コンパレータ１２２ａの第１電源端（高電位端）は、第１電源電圧ＨＶの印加端に接続されている。コンパレータ１２２ａの第２電源端（低電位端）は、接地電圧ＧＮＤの印加端に接続されている。
第２過電圧検出部１２３は、第２電源電圧ＬＶが過電圧検出電圧Ｖｔｈ３（例えばＶｔｈ３＝８．５Ｖ）を上回っているか否かを監視して第２過電圧検出信号ＳＣを生成する。第２過電圧検出信号ＳＣは、第２電源電圧ＬＶが過電圧検出電圧Ｖｔｈ３よりも低いときに正常時の論理レベル（ローレベル（ＧＮＤ））となり、第２電源電圧ＬＶが過電圧検出電圧Ｖｔｈ３よりも高いときに異常時の論理レベル（ハイレベル（ＬＶ））となる。
図７は、第２過電圧検出部１２３の一構成例を示す回路図である。第２過電圧検出部１２３は、非反転入力端（＋）に印加される第２電源電圧ＬＶと、反転入力端（−）に印加される過電圧検出電圧Ｖｔｈ３とを比較して、第２過電圧検出信号ＳＣを生成するコンパレータ１２３ａを含む。コンパレータ１２３ａの第１電源端（高電位端）は、第２電源電圧ＬＶの印加端に接続されている。コンパレータ１２３ａの第２電源端（低電位端）は、接地電圧ＧＮＤの印加端に接続されている。
異常検出信号生成部１２４は、第１過電圧検出信号ＳＡ、減電圧検出信号ＳＢ、及び、第２過電圧検出信号ＳＣを監視して異常検出信号Ｓ１を生成する。異常検出信号生成部１２４は、レベルシフタ１２４ａと、論理和演算器１２４ｂと、を含む。
レベルシフタ１２４ａは、第１電源電圧ＨＶと接地電圧ＧＮＤとの間でパルス駆動される第１過電圧検出信号ＳＡをレベルシフトして、第２電源電圧ＬＶと接地電圧ＧＮＤとの間でパルス駆動される第１過電圧検出信号ＳＡ’を生成する。レベルシフタ１２４ａを有する構成であれば、論理和演算器１２４ｂを不要に高耐圧化する必要がなくなる。
図８は、レベルシフタ１２４ａの一構成例を示す回路図である。本構成例のレベルシフタ１２４ａは、Ｎチャネル型ＭＯＳ電界効果トランジスタａ１と、電流源ａ２と、インバータａ３とを含む。トランジスタａ１のドレインは、第１電源電圧ＨＶの印加端に接続されている。トランジスタａ１のソースは、電流源ａ２を介して接地電圧ＧＮＤの印加端に接続されている。トランジスタａ１のゲートは第１過電圧検出信号ＳＡの印加端に接続されている。インバータａ３の入力端は、トランジスタａ１のソースに接続されている。インバータａ３の出力端は、第１過電圧検出信号ＳＡ’の印加端に接続されている。インバータａ３の第１電源端（高電位端）は、第２電源電圧ＬＶの印加端に接続されている。インバータａ３の第２電源端（低電位端）は、接地電圧ＧＮＤの印加端に接続されている。
論理和演算器１２４ｂは、第１過電圧検出信号ＳＡ’、減電圧検出信号ＳＢ、及び、第２過電圧検出信号ＳＣの論理和演算を行うことにより、異常検出信号Ｓ１を生成する。異常検出信号Ｓ１は、第１過電圧検出信号ＳＡ’、減電圧検出信号ＳＢ、及び、第２過電圧検出信号ＳＣのいずれか一つでもハイレベルであればハイレベル（ＬＶ）となり、全てがローレベルであればローレベル（ＧＮＤ）となる。
負荷駆動回路１１は、Ｐチャネル型ＤＭＯＳ電界効果トランジスタＰＤ１と、Ｎチャネル型ＤＭＯＳ電界効果トランジスタＮＤ１と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ０及びＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、抵抗Ｒ１と、プリドライバＤＲＶと、バッファＢＵＦと、インバータＩＮＶと、補正電源電圧生成部ＣＶＧとを含む。
トランジスタＰＤ１のソースは、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端に接続されている。トランジスタＰＤ１のドレインは、出力信号ＯＵＴの出力端に接続されている。トランジスタＰＤ１のゲートは、プリドライバＤＲＶに接続されている。トランジスタＮＤ１のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＮＤ１のドレインは、出力信号ＯＵＴの出力端に接続されている。トランジスタＮＤ１のゲートは、プリドライバＤＲＶに接続されている。
トランジスタＰ０のソースは、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端に接続されている。トランジスタＰ０のドレインは、プリドライバＤＲＶの電源電圧入力端に接続されている。トランジスタＰ０のゲートは、バッファＢＵＦの出力端に接続されている。バッファＢＵＦの入力端は、異常検出信号Ｓ１の印加端に接続されている。抵抗Ｒ１の第１端は、プリドライバＤＲＶの電源電圧入力端に接続されている。抵抗Ｒ１の第２端は、接地電圧ＧＮＤの印加端に接続されている。
トランジスタＰ１のソースは、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端に接続されている。トランジスタＰ１のドレインは、トランジスタＰＤ１のゲートに接続されている。トランジスタＰ１のゲートはインバータＩＮＶの出力端に接続されている。インバータＩＮＶの入力端は、異常検出信号Ｓ１の印加端に接続されている。トランジスタＮ１のソースは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＮ１のドレインは、トランジスタＮＤ１のゲートに接続されている。トランジスタＮ１のゲートは、異常検出信号Ｓ１の印加端に接続されている。
上記構成から成る負荷駆動回路１１において、トランジスタＰＤ１及びＮＤ１は、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の供給を受けて負荷を駆動するプッシュプル出力回路に相当する。特に、トランジスタＰＤ１は、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端と出力信号ＯＵＴの出力端との間に接続された上側トランジスタに相当する。また、トランジスタＮＤ１は、接地電圧ＧＮＤの印加端と出力信号ＯＵＴの出力端との間に接続された下側トランジスタに相当する。
プリドライバＤＲＶは、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の供給を受けて動作する内部回路の一つであり、マイコン３０からの指示に基づいて上記したプッシュプル出力回路の駆動信号（トランジスタＰＤ１及びＮＤ１のゲート信号）を生成する駆動回路に相当する。
トランジスタＰ０は、異常検出信号Ｓ１に応じて内部回路（プリドライバＤＲＶなど）への電源電圧供給ラインを導通／遮断する電源スイッチに相当する。トランジスタＰ０は異常検出信号Ｓ１がローレベル（正常時の論理レベル）であるときにオンされて、内部回路への電源電圧供給ラインを導通する。一方、トランジスタＰ０は、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）であるときにオフされて、内部回路への電源電圧供給ラインを遮断する。
トランジスタＰ１は、異常検出信号Ｓ１に応じてトランジスタＰＤ１のゲートと第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端との間を導通／遮断する第１上側スイッチに相当する。トランジスタＰ１は、異常検出信号Ｓ１がローレベル（正常時の論理レベル）であるときにオフされてトランジスタＰＤ１のゲートと第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端との間を遮断する。一方、トランジスタＰ１は、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）であるときにオンされて、トランジスタＰＤ１のゲートと第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端との間を導通する。
トランジスタＮ１は、異常検出信号Ｓ１に応じてトランジスタＮＤ１のゲートと接地電圧ＧＮＤの印加端との間を導通／遮断する第１下側スイッチに相当する。トランジスタＮ１は、異常検出信号Ｓ１がローレベル（正常時の論理レベル）であるときにオフされてトランジスタＮＤ１のゲートと接地電圧ＧＮＤの印加端との間を遮断する。一方、トランジスタＮ１は、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）であるときにオンされて、トランジスタＮＤ１のゲートと接地電圧ＧＮＤの印加端との間を導通する。
抵抗Ｒ１は、内部回路の電源電圧入力端と接地電圧ＧＮＤの印加端との間に接続されたプルダウン抵抗に相当する。
バッファＢＵＦは、第２電源電圧ＬＶと接地電圧ＧＮＤとの間でパルス駆動される異常検出信号Ｓ１をレベルシフトして、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）と第１補正電源電圧ＨＶ’（または第２補正電源電圧ＬＶ’）との間でパルス駆動されるゲート信号Ｇ０を生成し、このゲート信号Ｇ０をトランジスＰ０のゲートに供給する。第１補正電源電圧ＨＶ’（または第２補正電源電圧ＬＶ’）は、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）よりも所定値α（例えばα＝５Ｖ）だけ低い電圧値に設定すればよい。レベルシフト機能付きのバッファＢＵＦを有する構成であれば、トランジスタＰ０を不要に高耐圧化する必要がなくなる。
インバータＩＮＶは、第２電源電圧ＬＶと接地電圧ＧＮＤとの間でパルス駆動される異常検出信号Ｓ１をレベルシフトして、さらにこれを論理反転させることにより、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）と第１補正電源電圧ＨＶ’（または第２補正電源電圧ＬＶ’）との間でパルス駆動されるゲート信号Ｇ１を生成し、このゲート信号Ｇ１をトランジスタＰ１のゲートに供給する。レベルシフト機能付きのインバータＩＮＶを有する構成であれば、トランジスタＰ１を不要に高耐圧化する必要がなくなる。
図９は、補正電源電圧生成部ＣＶＧの一構成例を示す回路図である。本構成例の補正電源電圧生成部ＣＶＧは、Ｐチャネル型ＭＯＳ電界効果トランジスタｂ１と、ｎｐｎ型バイポーラトランジスタｂ２と、ツェナダイオードｂ３と、抵抗ｂ４及びｂ５と、を含む。トランジスタｂ１のソースは、第１補正電源電圧ＨＶ’（または第２補正電源電圧ＬＶ’）の印加端に接続される一方、抵抗ｂ４を介して第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端にも接続されている。トランジスタｂ１のドレインは、接地電圧ＧＮＤの印加端に接続されている。トランジスタｂ１のゲートは、トランジスタｂ２のエミッタに接続される一方、抵抗ｂ５を介して接地電圧ＧＮＤの印加端にも接続されている。トランジスタｂ２のコレクタ及びベースは、いずれもツェナダイオードｂ３のアノードに接続されている。ツェナダイオードｂ３のカソードは、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端に接続されている。本構成例の補正電源電圧生成部ＣＶＧによれば、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）よりも所定値αだけ低い第１補正電源電圧ＨＶ’（または第２補正電源電圧ＬＶ’）を生成することが可能となる。
上記構成から成る負荷駆動回路１１では、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となったときにトランジスタＰ０がオフされて、プリドライバＤＲＶを含む内部回路への電源電圧供給ラインが遮断される。従って、第１電源電圧ＨＶや第２電源電圧ＬＶに異常（過電圧または減電圧）が生じた場合であっても、内部回路の破壊を防止することが可能となる。
なお、トランジスタＰ０がオフされて、内部回路への電源電圧供給ラインが遮断されたとき、内部回路の電源電圧入力端は、抵抗Ｒ１を介して接地電圧ＧＮＤの印加端にプルダウンされる。従って、内部回路の電源電圧入力端が不定電圧とならないので、内部回路の異常動作を招かずに済む。
一方、上記構成から成る負荷駆動回路１１では、スイッチのオン抵抗成分が原因で生じる電力効率の低下を回避するために、プッシュプル出力回路への電源電圧供給ラインにはこれを導通／遮断するためのスイッチが設けられていない。
その代わりに、上記構成から成る負荷駆動回路１１では、トランジスタＰＤ１及びＮＤ１を保護するための手段として、トランジスタＰ１及びＮ１が設けられている。異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となったときには、トランジスタＰ１及びＮ１がオンされ、トランジスタＰＤ１及びＮＤ１のゲート・ソース間がショートされる。従って、トランジスタＰＤ１及びＮＤ１のゲート・ソース間には、何ら電圧が掛からない状態となるので、トランジスタＰＤ１及びＮＤ１のゲート・ソース間耐圧を不要に高めることなく、トランジスタＰＤ１及びＮＤ１を保護することが可能となる。もちろん、トランジスタＰＤ１及びＮＤ１のソース・ドレイン耐圧は、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の異常時にも耐え得る値に設計しておく必要があることは言うまでもない。なお、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となったときには、トランジスタＰＤ１及びＮＤ１がいずれも完全にオフするので、出力信号ＯＵＴの出力端はフローティング状態（ハイインピーダンス状態）となる。図１０は、上記で説明した異常保護動作の一例を示すタイミングチャートであり、上から順に、第１電源電圧ＨＶ、異常検出信号Ｓ１、トランジスタＰ１及びＮ１のゲート電圧、トランジスタＰＤ１及びＮＤ１のゲート電圧、並びに、出力信号ＯＵＴが描写されている。
また、図２では明示されていないが、第１電源電圧ＨＶ（または第２電源電圧ＬＶ）の印加端と、接地電圧ＧＮＤの印加端との間には、一般に静電保護ダイオードが接続されている。この静電保護ダイオードには、異常検出信号Ｓ１に基づいた保護動作が及ばないので、素子自体に十分な耐圧を持たせておく必要がある。
図３は、負荷駆動回路１１の一変形例を示す回路図である。図３で示したように、負荷駆動回路１１は、トランジスタＰＤ１及びＮＤ１の各ゲートにアナログスイッチＳＷ１及びＳＷ２を接続した構成としてもよい。
アナログスイッチＳＷ１は、異常検出信号Ｓ１に応じてトランジスタＰＤ１のゲートとプリドライバＤＲＶとの間を導通／遮断する第２上側スイッチに相当する。アナログスイッチＳＷ１は、異常検出信号Ｓ１がローレベル（正常時の論理レベル）であるときにオンされて、トランジスタＰＤ１のゲートとプリドライバＤＲＶとの間を導通する。一方、アナログスイッチＳＷ１は、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）であるときにオフされ、トランジスタＰＤ１のゲートとプリドライバＤＲＶとの間を遮断する。アナログスイッチＳＷ１を有する構成であれば、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となったとき、トランジスタＰＤ１のゲートをより確実に第１電源電圧ＨＶ（または第２電源電圧ＬＶ）に固定することが可能となる。
アナログスイッチＳＷ２は、異常検出信号Ｓ１に応じてトランジスタＮＤ１のゲートとプリドライバＤＲＶとの間を導通／遮断する第２下側スイッチに相当する。アナログスイッチＳＷ２は、異常検出信号Ｓ１がローレベル（正常時の論理レベル）であるときにオンされて、トランジスタＮＤ１のゲートとプリドライバＤＲＶとの間を導通する。一方、アナログスイッチＳＷ２は、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）であるときにオフされ、トランジスタＮＤ１のゲートとプリドライバＤＲＶとの間を遮断する。アナログスイッチＳＷ２を有する構成であれば、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となったとき、トランジスタＮＤ１のゲートをより確実に接地電圧ＧＮＤに固定することが可能となる。
上記で説明したように、図２ないしは図３の構成を採用したモータドライバＩＣ１０であれば、過電圧破壊試験や２系統の電源電圧を逆に接続する破壊試験（いわゆる逆挿し試験）の対策として、トランジスタＰＤ１及びＮＤ１の耐圧を不要に高めたり、モータドライバＩＣ１０に別途の外付け部品を接続したりする必要がなくなるので、チップ面積の縮小やセットのコストダウンに貢献することが可能となる。
例えば、第１電源電圧ＨＶや第２電源電圧ＬＶを意図的に過電圧状態とする過電圧破壊試験が実施される場合、第１電源電圧ＨＶまたは第２電源電圧ＬＶが過電圧状態になっている間、第１過電圧検出信号ＳＡや第２過電圧検出信号ＳＣがハイレベルとなり、延いては、異常検出信号Ｓ１がハイレベル（異常時の論理レベル）となって先述の異常保護動作（図１０を参照）が働くので、ＩＣの発煙や破壊を免れることが可能となる。
このように、上記の保護技術によれば、まず、小信号系の素子については電源ラインのスイッチをオフすることで破壊から保護することができ、それでは防ぎ切れない出力素子については、ゲートオフ用のスイッチを導入することで破壊から保護することができる。つまり、上記の保護技術を実現するための回路要素としては、出力素子破壊対策用のゲートオフスイッチと電源ライン遮断用のスイッチの双方がいずれも重要であると言える。なお、出力素子に接続される電源ラインの遮断を行わない理由は、スイッチの挿入によって出力素子のオン抵抗が見かけ上増大してしまうことを避けるためである。
また、第１電源電圧ＨＶと第２電源電圧ＬＶを逆に接続する破壊試験（いわゆる逆挿し試験）が実施される場合には、減電圧検出信号ＳＢや第２過電圧検出信号ＳＣがハイレベルとなって先述の保護動作が働くので、ＩＣの発煙や破壊を免れることが可能となる。
＜デスクトップパソコン＞
図１１は、光ディスク再生装置１を搭載したデスクトップパソコンの外観図である。本構成例のデスクトップパソコンＸは、本体ケースＸ１０と、液晶モニタＸ２０と、キーボードＸ３０と、マウスＸ４０と、を有する。
本体ケースＸ１０は、中央演算処理装置Ｘ１１、メモリＸ１２、光学ドライブＸ１３、及び、ハードディスクドライブＸ１４などを収納する。
中央演算処理装置Ｘ１１は、ハードディスクドライブＸ１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、デスクトップパソコンＸの動作を統括的に制御する。
メモリＸ１２は、中央演算処理装置Ｘ１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。
光学ドライブＸ１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray disc］などを挙げることができる。なお、光学ドライブＸ１３としては、先出の光ディスク再生装置１を好適に用いることが可能である。
ハードディスクドライブＸ１４は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。
液晶モニタＸ２０は、中央演算処理装置Ｘ１１からの指示に基づいて映像を出力する。
キーボードＸ３０及びマウスＸ４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。
＜その他の変形例＞
なお、上記の実施形態では、モータドライバＩＣ１０に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、図４のスイッチングレギュレータＩＣなど、負荷駆動装置全般に広く適用することが可能である。
図４は、本発明の適用対象となり得るスイッチングレギュレータＩＣの一構成例を示す回路図である。本構成例のスイッチングレギュレータＩＣ４０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ４１と、整流用ダイオード４２と、スイッチ制御部４３と、過電圧保護部４４と、電源スイッチ４５と、を有する半導体集積回路装置であり、その外部には、出力段を形成するディスクリート素子として、コイルＬ１１、キャパシタＣ１１、並びに抵抗Ｒ１１及びＲ１２が接続されている。なお、本構成例では出力段が降圧型とされているが、出力段の構成はこれに限定されるものではなく、昇圧型や昇降圧型としてもよい。
本構成例のスイッチングレギュレータＩＣ４０において、トランジスタ４１は、図２のトランジスタＰＤ１に相当し、整流用ダイオード４２は、図２のトランジスタＮＤ１に相当する。なお、整流用ダイオード４２については、これを同期整流用トランジスタに置き換えることも可能である。また、スイッチ制御部４３は、図２のドライバＤＲＶ（内部回路）に相当し、過電圧検出部４４は、図２の異常検出回路１２に相当する。さらに、電源スイッチ４５は、図２のトランジスタＰ０に相当する。なお、図４では明示されていないが、例えば、トランジスタ４１のゲート・ソース間には、図２のトランジスタＰ１に相当する素子を設けることも可能である。
また、上記の実施形態では、モータドライバＩＣ１０に２系統の電源電圧（ＨＶ及びＬＶ）が入力される構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、入力される電源電圧が３系統以上に増えた場合であっても、電源系統毎に過電圧検出部や減電圧検出部を設け、負荷駆動回路毎に異常検出信号の信号レベルを適合させるためのレベルシフトを用意することにより、柔軟に対応することが可能である。
このように、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、負荷駆動装置の信頼性を高めるために利用することが可能である。
１ 光ディスク再生装置
１０ 負荷駆動装置（モータドライバＩＣ）
１１ 負荷駆動回路
１１１ スピンドルモータドライバ回路
１１２ スレッドモータドライバ回路
１１３ ローディングモータドライバ回路
１１４ フォーカスアクチュエータドライバ回路
１１５ トラッキングアクチュエータドライバ回路
１１６ チルトアクチュエータドライバ回路
１２ 異常検出回路
１２１ 第１過電圧検出部
１２１ａ コンパレータ
１２２ 減電圧検出部
１２２ａ コンパレータ
１２３ 第２過電圧検出部
１２３ａ コンパレータ
１２４ 異常検出信号生成部
１２４ａ レベルシフタ
ａ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ａ２ 電流源
ａ３ インバータ
１２４ｂ 論理和演算器
２０ 負荷（モータ／アクチュエータ）
２１ スピンドルモータ
２２ スレッドモータ
２３ ローディングモータ
２４ フォーカスアクチュエータ
２５ トラッキングアクチュエータ
２６ チルトアクチュエータ
３０ マイコン
４０ スイッチングレギュレータＩＣ
４１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
４２ 整流用ダイオード
４３ スイッチ制御部（内部回路）
４４ 過電圧保護部（異常検出回路）
４５ 電源スイッチ
ＰＤ１ Ｐチャネル型ＤＭＯＳ電界効果トランジスタ
ＮＤ１ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ
Ｐ０、Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１ 抵抗
ＤＲＶ プリドライバ
ＢＵＦ バッファ（レベルシフト機能付き）
ＩＮＶ インバータ（レベルシフト機能付き）
ＣＶＧ 補正電源電圧生成部
ｂ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｂ２ ｎｐｎ型バイポーラトランジスタ
ｂ３ ツェナダイオード
ｂ４、ｂ５ 抵抗
ＳＷ１、ＳＷ２ アナログスイッチ
Ｌ１１ コイル
Ｃ１１ キャパシタ
Ｒ１１、Ｒ１２ 抵抗
Ｘ デスクトップパソコン
Ｘ１０ 本体ケース
Ｘ１１ 中央演算処理装置
Ｘ１２ メモリ
Ｘ１３ 光学ドライブ
Ｘ１４ ハードディスクドライブ
Ｘ２０ 液晶モニタ
Ｘ３０ キーボード
Ｘ４０ マウス

Claims (22)

  1. 電源電圧の供給を受けて動作する内部回路と、
    前記電源電圧の供給を受けて負荷を駆動する出力回路と、
    前記電源電圧を監視して異常検出信号を生成する異常検出回路と、
    前記異常検出信号に応じて前記内部回路への電源電圧供給ラインを導通／遮断する電源スイッチと、
    を有することを特徴とする負荷駆動装置。
  2. 前記内部回路は、前記出力回路に駆動信号を供給する駆動回路を含むことを特徴とする請求項１に記載の負荷駆動装置。
  3. 前記内部回路の電源電圧入力端と接地端との間に接続されたプルダウン抵抗を有することを特徴とする請求項２に記載の負荷駆動装置。
  4. 前記出力回路は、電源端と出力端との間に接続されたＰ型の上側トランジスタを含むことを特徴とする請求項３に記載の負荷駆動装置。
  5. 前記異常検出信号に応じて前記上側トランジスタのゲートと前記電源端との間を導通／遮断する第１上側スイッチを有することを特徴とする請求項４に記載の負荷駆動装置。
  6. 前記異常検出信号に応じて前記上側トランジスタのゲートと前記駆動回路との間を導通／遮断する第２上側スイッチを有することを特徴とする請求項５に記載の負荷駆動装置。
  7. 前記出力回路は、前記接地端と前記出力端との間に接続されたＮ型の下側トランジスタを含むことを特徴とする請求項４〜請求項６のいずれか一項に記載の負荷駆動装置。
  8. 前記異常検出信号に応じて前記下側トランジスタのゲートと前記接地端との間を導通／遮断する第１下側スイッチを有することを特徴とする請求項７に記載の負荷駆動装置。
  9. 前記異常検出信号に応じて前記下側トランジスタのゲートと前記駆動回路との間を導通／遮断する第２下側スイッチを有することを特徴とする請求項８に記載の負荷駆動装置。
  10. 前記内部回路として、第１電源電圧を受けて動作する第１内部回路と、前記第１電源電圧よりも低い第２電源電圧を受けて動作する第２内部回路と、を有し、
    前記出力回路として、前記第１電源電圧を受けて第１負荷を駆動する第１出力回路と、前記第２電源電圧を受けて第２負荷を駆動する第２出力回路と、を有することを特徴とする請求項１〜請求項９のいずれか一項に記載の負荷駆動装置。
  11. 前記異常検出回路は、
    前記第１電源電圧を監視して第１過電圧検出信号を生成する第１過電圧検出部と、
    前記第２電源電圧を監視して第２過電圧検出信号を生成する第２過電圧検出部と、
    前記第１過電圧検出信号と前記第２過電圧検出信号に基づいて前記異常検出信号を生成する異常検出信号生成部と、
    を含むことを特徴とする請求項１０に記載の負荷駆動装置。
  12. 前記第１過電圧検出部は、前記第１電源電圧と第１過電圧検出電圧とを比較して前記第１過電圧検出信号を生成する第１コンパレータを含み、
    前記第２過電圧検出部は、前記第２電源電圧と第２過電圧検出電圧とを比較して前記第２過電圧検出信号を生成する第２コンパレータを含む、
    ことを特徴とする請求項１１に記載の負荷駆動装置。
  13. 前記第１過電圧検出信号の信号レベルを調整して前記異常検出信号生成部に供給する第１レベルシフタを有することを特徴とする請求項１１または請求項１２に記載の負荷駆動装置。
  14. 前記第１レベルシフタは、
    ドレインが前記第１電源電圧の印加端に接続され、ゲートが前記第１過電圧検出信号の印加端に接続されたトランジスタと、
    前記トランジスタのソースと接地端との間に接続された電流源と、
    入力端が前記トランジスタのソースに接続され、出力端が前記異常検出信号生成部に接続され、第１電源端が前記第２電源電圧の印加端に接続され、第２電源端が接地端に接続されたインバータと、
    を含むことを特徴とする請求項１３に記載の負荷駆動装置。
  15. 前記異常検出回路は、さらに、前記第１電源電圧を監視して減電圧検出信号を生成する減電圧検出部を含み、
    前記異常検出信号生成部は、前記第１過電圧検出信号、前記第２過電圧検出信号、及び前記減電圧検出信号に基づいて前記異常検出信号を生成することを特徴とする請求項１１〜請求項１４のいずれか一項に記載の負荷駆動装置。
  16. 前記減電圧検出部は、前記第１電源電圧と減電圧検出電圧とを比較して前記減電圧検出信号を生成する第３コンパレータを含むことを特徴とする請求項１５に記載の負荷駆動装置。
  17. 前記異常検出信号の信号レベルを調整する第２レベルシフタを有することを特徴とする請求項１〜請求項１６にいずれか一項に記載の負荷駆動装置。
  18. 前記第２レベルシフタは、前記異常検出信号の信号レベルを、前記第２電源電圧と接地電圧との間でパルス駆動される状態から、前記第１電源電圧と前記第１電源電圧よりも所定値だけ低い第１補正電源電圧との間でパルス駆動される状態、または、前記第２電源電圧と前記第２電源電圧よりも所定値だけ低い第２補正電源電圧との間でパルス駆動される状態に調整することを特徴とする請求項１７に記載の負荷駆動装置。
  19. 前記第１電源電圧または前記第２電源電圧から前記第１補正電源電圧または前記第２補正電源電圧を生成して前記第２レベルシフタに供給する補正電源電圧生成部を有することを特徴とする請求項１８に記載の負荷駆動装置。
  20. 前記補正電源電圧生成部は、
    ソースが前記第１補正電源電圧または前記第２補正電源電圧の印加端に接続され、ドレインが接地端に接続された第１トランジスタと、
    エミッタが前記第１トランジスタのゲートに接続された第２トランジスタと、
    アノードが前記第２トランジスタのベース及びコレクタに接続され、カソードが前記第１電源電圧または前記第２電源電圧の印加端に接続されたツェナダイオードと、
    前記第１トランジスタのソースと前記第１電源電圧または前記第２電源電圧の印加端との間に接続された第１抵抗と、
    前記第２トランジスタのエミッタと接地端との間に接続された第２抵抗と、
    を含むことを特徴とする請求項１９に記載の負荷駆動装置。
  21. 請求項１〜請求項２０のいずれか一項に記載の負荷駆動装置と、前記負荷駆動装置によって駆動される負荷と、を有することを特徴とする電子機器。
  22. 前記電子機器は、コンピュータに搭載されて光ディスクの再生または記録／再生を行う光ディスク再生装置であり、前記負荷は、スピンドルモータ、スレッドモータ、ローディングモータ、フォーカスアクチュエータ、トラッキングアクチュエータ、及び、チルトアクチュエータの少なくとも一つであることを特徴とする請求項２１に記載の電子機器。
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