JPWO2011141981A1 - 半導体装置 - Google Patents

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Abstract

複数の間隔を持って形成されるフローティングガードリングにおけるアクセプタ濃度を不均一とし、表面側での最大アクセプタ濃度を基板側アクセプタ濃度よりも高くすることにより、炭化珪素と絶縁膜の間に存在する正電荷の影響を受けにくくし製造ごとに変動する課題を解決した。

Description

本発明は炭化珪素パワーデバイスに適したフローティングガードリングを用いた半導体装置に関する。特に、半導体装置の終端構造に関する。
炭化珪素と絶縁膜の界面に存在する約1×1012から2×1012cm−2の正電荷がフローティングガードリング終端構造に与える影響を低減するため、表面電荷補償領域を複数のフローティングガードリング間のn型炭化珪素表面に設ける技術が特許文献1に開示されている。また、炭化珪素主接合とフローティングガードリングを同時に形成する技術が非特許文献1に開示されている。
特表2006−516815号公報
ソリッド・ステート・エレクトロニクス第44巻(2000年)第303頁−第308頁(Solid State Electronics vol.44(2000)pp.303−308)
第1の課題は、正電荷の密度による製造ばらつきである。フローティングガードリングを構成するp型炭化珪素領域と絶縁膜の界面に存在する正電荷の密度が製造ごとにばらつく結果、炭化珪素パワーデバイスにおける耐圧の製造ばらつきが大きくなることである。
第2の課題は、フローティングガードリングの構造に起因する耐圧である。特許文献1には、フローティングガードリングは均一のアクセプタ濃度分布を有するp型炭化珪素領域から形成されている。そのため、フローティングガードリングとn型炭化珪素領域の間に、pn接合に対して逆バイアスが印加された場合、フローティングガードリング内へ空乏層が伸びずに電界強度が高くなる結果、炭化珪素パワーデバイスの耐圧を高くすることが困難である。
第3の課題は、主接合とフローティングガードリングとを同一工程で形成することによる起因する耐圧である。非特許文献1には、主接合とフローティングガードリングとを略同一のアクセプタ濃度及び略同一の深さを有するp型炭化珪素とすることが開示されており、主接合とフローティングガードリングとの耐圧を別個独立に制御されていないため、炭化珪素パワーデバイスの耐圧を高くすることが困難である。
本願に係る発明の代表的なものは以下の通りである。
本願発明の一つは、炭化珪素基板と、炭化珪素基板上に形成されたn型の炭化珪素層と、炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、第一半導体領域と炭化珪素層の表面との間の第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、炭化珪素基板の表面に形成された絶縁膜と、を備え、第一および第二半導体領域は、フローティングガードリングであり、第一および第二半導体領域は、不純物としてAlを含有し、炭化珪素層が5×1015cm−3以下の不純物濃度であり、第二半導体領域の深さ(d1:μm)は、7×10−19×N2−0.14より小さい半導体装置である。
また、別の本願発明は、炭化珪素基板と、炭化珪素基板上に形成されたn型の炭化珪素層と、炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、第一半導体領域と炭化珪素基板の表面との間の第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、炭化珪素層の表面に形成された絶縁膜と、を備え、第一および第二半導体領域は、フローティングガードリングであり、第一および第二半導体領域は、不純物としてAlを含有し、炭化珪素層が5×1015cm−3より大きく2×1016cm−3未満の不純物濃度であり、第二半導体領域の深さ(d1:μm)は、8×10−19×N2−0.24(μm)より小さい半導体装置である。
また、別の本願発明は、炭化珪素基板と、炭化珪素基板上に形成されたn型の炭化珪素層と、炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、第一半導体領域と炭化珪素層の表面との間の第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、炭化珪素基板の表面に形成された絶縁膜と、を備え、第一および第二半導体領域は、フローティングガードリングであり、第一および第二半導体領域は、不純物としてAlを含有し、第一半導体領域の表面端と第二半導体領域の表面端との距離(d2:μm)が、−5×10−18×N2+3.9より小さい半導体装置である。
また、別の本願発明は、炭化珪素基板と、炭化珪素基板上に形成されたn型の炭化珪素層と、炭化珪素層内に形成されたp型の第一半導体領域と、第一半導体領域を囲む複数のp型の第二半導体領域と、を備え、第一および第二半導体領域は、不純物としてAlを含有し、第一半導体領域の深さは第二半導体領域の深さよりも浅く、且つ第二半導体領域の最内周の第二半導体領域は第一半導体領域と接触若しくは一部重複する半導体装置である。
本発明の構成によれば、炭化珪素パワーデバイスが炭化珪素と絶縁膜の間に存在する正電荷の影響を受けにくくなる。また、フローティングガードリング内のアクセプタ密度を不均一にすることによって、電界集中を抑制し、炭化珪素パワーデバイスの耐圧を高くできる。さらに、主接合とフローティングガードリングを独立に最適化することで耐圧を高くすることができる。
本発明の第一の実施例であるpnダイオードの縦断面構造図である。 フローティングガードリングにおける深さ方向のAl濃度プロファイルの例である。 本発明の第一の実施例の効果を示すシミュレーション結果である。 本発明の第一の実施例の効果を示すシミュレーション結果である。 本発明の第一の実施例の効果を示すシミュレーション結果である。 終端構造を設けず主接合のAl濃度を変えてpnダイオードの耐圧を測定した結果である。 従来技術によるpnダイオードの縦断面構造図である。 図1に示すpnダイオードにおける耐圧の、絶縁膜/フローティングガードリング界面電荷密度依存性を示すシミュレーション結果である。 許容最大d1のN2ならびにNd依存性を示すシミュレーション結果である。 本発明の第一の実施例および第二の実施例における許容最大d1および許容最大d2を説明する図である。 本発明の第一の実施例におけるNdが5×1015cm−3以下の場合における、許容最大深さd1のN2の依存性を示すシミュレーション結果である。 本発明の第一の実施例におけるNdが5×1015cm−3より大きい場合における、許容最大深さd1のN2の依存性を示すシミュレーション結果である。 本発明の第一の実施例であるpnダイオードの製造工程を示す縦断面構造図である。 本発明の第一の実施例であるpnダイオードの製造工程を示す縦断面構造図である。 本発明の第一の実施例であるpnダイオードの製造工程を示す縦断面構造図である。 本発明の第二の実施例であるpnダイオードの縦断面構造図である。 本発明の第二の実施例における、許容最大幅d2のN2の依存性を示すシミュレーション結果である。 (a)は主接合を形成するp型炭化珪素領域4の方がフローティングガードリング5よりも深い場合の縦断面構造図であり、(b)は主接合を形成するp型炭化珪素領域4の方がフローティングガードリング5よりも浅い場合の縦断面構造図である。 本発明の第三の実施例であるJBSダイオードの縦断面構造図である。
以下、本発明の第一の実施例である炭化珪素pnダイオードの実施形態について説明する。
図1は、本発明に係る半導体装置の断面図である。図1に示すように、本願発明に係る実施例1の半導体装置は、n型炭化珪素基板2上に形成されたn型炭化珪素で構成されたドリフト層3と、ドリフト層内に形成されたフローティングガードリング9と、最内周のフローティングガードリング9の内側に形成された主接合を形成するp型炭化珪素領域4と、p型炭化珪素領域上に形成されたアノード電極7と、n型炭化珪素基板2の裏面に形成されたカソード電極1と、フローティングガードリング9上に形成された絶縁膜8からなる。絶縁膜8にはアノード電極7を外部に引き出すための開口部が設けられ、この開口部を介して、アノード電極7はp型炭化珪素領域4と電気的に接続に接続されている。なお、平面レイアウト自体は周知であるため上面図は省略しているが、p型炭化珪素領域4は、複数のフローティングガードリング9に囲まれている。また、p型炭化珪素領域4とn型炭化珪素で構成されたドリフト層3とでpnダイオードを構成している。
ここで、実施例1の半導体装置の特徴を説明する。特徴の1つは、フローティングガードリング9が、所定の不純物濃度を有するp型の第一半導体領域5と、第一半導体領域5とn型炭化珪素基板2の表面との間に形成された第一半導体領域5より高い不純物濃度を有するp型の第二半導体領域6とからなる点である。
次に図2を用いて、これらの第一半導体領域5と第二半導体領域6との不純物濃度の詳細について説明する。図2は、横軸に深さ、縦軸にp型半導体領域の不純物であるAlの濃度を示した不純物濃度プロファイルである。このプロファイルは、図1のフローティングガードリング9を含む領域の垂直方向の深さに沿って示している。前述した様に、第一半導体領域内での濃度ピークが約9.5×1017cm−3と、第二半導体領域内での濃度ピークである約3.5×1017cm−3よりも高くなっており、第一半導体領域の不純物濃度が第二半導体領域の濃度よりも高くなっているのが分かる。ここで、第一半導体領域内の濃度ピークは、1.0×1017cm−3以上5.0×1017cm−3以下であり、第二半導体領域内の濃度ピークは、5.0×1017cm−3より大きく1.0×1018cm−3以下であることが望ましい。
次に図3を用いて、不純物濃度と耐圧との関係について検討した結果について説明する。図3では、上段には深さ方向に対するAl不純物濃度の分布図を示し、下段には上段に対応する不純物濃度の分布におけるアバランシェ降伏時の電位分布の二次元シミュレーション結果を示す。このシミュレーションでは、実際は、フローティングガードリングを主接合で代用しているが、p型半導体領域という点で同じであり、結果自体はフローティングガードリングのものと置き換えて理解することができる。図3の左図は、第二半導体領域のAl濃度を1018cm−3台、中図は1017cm−3台、右図は1016cm−3台としたものである。夫々、Alを25から380keVの7種の加速エネルギーで注入している。
次にこれらの耐圧シミュレーション結果について説明する。左図下段の図は基板表面に600Vの等電位線が示され、400V及び200Vとの等電位線の関係を考慮すると、アバランシェ降伏時に基板表面は約700V程度の電位となっていることが分かる。すなわち、耐圧は700V程度である。一方、同様に中図での耐圧は1000V程度であり、右図での耐圧は400V強である。これらのことから、仮に耐圧600Vのpn接合ダイオードを製造しようとすると、フローティングガードリングの第二半導体領域は、10の18乗若しくは17乗cm−3台の不純物濃度が好ましく、さらには、10の17乗cm−3台が好ましいことが分かる。
次にこのような結果が得られた理由について検討した結果を図4及び5を用いて説明する。図4及び5は、図3左図上段及び中図上段のボックス状Al濃度分布を有する場合における、アバランシェ降伏時の正孔濃度分布を二次元シミュレーションした夫々の結果である。夫々の図では、逆方向電圧が引加されているため、空乏層が高次の正孔濃度側へ広がり、電界勾配が大きくなっていることが分かる。そして、図4の破線で示された円内に示す通り、比較的曲率半径の小さい正孔濃度分布が形成される。このため、この領域内で高い電界が集中し、比較的低い耐圧が得られたものと考えられる。一方、図5では、破線で示された円内に示す通り、比較的曲率半径の大きい正孔濃度分布が形成される。このため、図4に比べ、電界集中が緩和され、比較的高い耐圧が得られたものと考えられる。このようなp型炭化珪素領域の空乏化を考慮した耐圧向上策は従来報告がなかったものである。なお、図3右図上段のAlの濃度分布の場合は、図示しないが、アバランシェ降伏時の正孔濃度が基板表面で1015cm−3以下となり、このため耐圧が400V強となったものと考えられる。なお、本シミュレーションでは、ドリフト層のドナー密度Ndを、耐圧数kVのパワーデバイスに適した条件である2×1015cm−3とした。また、本シミュレーションでは、中図を3つの不純物濃度の異なる半導体領域、左図を4つの不純物濃度の異なる半導体領域を用いて行っているが、先に説明した通り、図1に示すように、少なくとも2種の半導体領域(第一及び第二半導体領域)によっても、同様の効果が得られる。
次に、比較例として、本発明のように2種の半導体領域とせず、フローティングガードリング5を1種の半導体領域とした耐圧数kVのpnダイオードについて説明する。まず、フローティングガードリング5のAlの不純物濃度を決めるに当たり、主接合のAl濃度を3.0×1017から7.6×1017cm−3の範囲で変えて、ドリフト層中のドナー濃度とpnダイオードの逆方向耐圧との関係を測定した。図6は、その結果である。なお、測定には、フローティングガードリングのような終端構造を形成していない構造を用いた。図6に示すように、Alの不純物濃度は、3.8×1017から5.7×1017cm−3の範囲で耐圧が顕著に増加することが分かった。
そこで、図7に示す炭化珪素pnダイオードのフローティングガードリング5をAl濃度3.8×1017cm−3のp型炭化珪素(1種の半導体領域)から構成し、19から23本配置して、ドナー濃度2×1015cm−3、膜厚30μmのドリフト層に適用したところ、耐圧はフローティングガードリング5の本数にほとんど依存せず、3.3kV程度に留まった。
そして、比較例となるpnダイオード(図7)において、絶縁膜8として用いたSiO膜とp型炭化珪素との間には3×1012cm−2の正電荷の存在することが別実験から明らかになった。正電荷が存在すると、SiO膜8との界面近傍で、フローティングガードリング5内の負に帯電するアクセプタイオンが補償されてしまうため、p型濃度が低減、またはフローティングガードリング5表面がn型化してしまい、n型炭化珪素中で空乏層を伸ばし電界を緩和するという、フローティングガードリング5の機能が損なわれたことが耐圧が3.3kVに留まった原因と考察した。
そこで、図1及び2に示すように、フローティングガードリング9を不純物濃度が相対的に高い半導体領域6と相対的に低い半導体領域5とで構成した。製造プロセス上は、最小注入エネルギー25keVにおける注入量を5x1011cm−2から5x1012cm−2に増やすことでフローティングガードリング6を形成した。その結果、pnダイオード耐圧は3.8kVまで向上した。
図8は、界面電荷密度と耐圧との関係を示した図である。図では、フローティングガードリングの本数を21とした場合の二次元シミュレーション結果である。破線は比較例である最小注入エネルギー25eVにおける注入量を5×1011cm−2とした構造であり、実線は本発明に係る注入量を5×1012cm−2とした構造である。図から明らかなように、本発明に係る構造では、界面電荷密度に対する耐圧の依存性が少ない。すなわち、仮に製造ばらつきで界面電荷密度が1x1013cm−2まで増加しても耐圧の低下が見られないことが確認できた。
次に、図1に示すフローティングガードリング6を形成できる最大深さd1について図9〜12を用いて説明する。このd1は、フローティングガードリング6の最大アクセプタ濃度N2と、ドリフト層3のドナー密度Ndに依存するためd1の求め方についてN2とNdを用いて説明する。まず、図10について説明する。図10は、図5に示したアバランシェ降伏時の正孔濃度分布である。逆電圧を引加しても空乏層がほとんど侵入しない1×1017cm−3台の正孔濃度端の深さをd1とした。図9は、1×1017cm−3台の正孔濃度をさらに細く4×1017cm−3、5×1017cm−3、6×1017cm−3とし、d1を求めた二次元シミュレーション図である。横軸Ndはドリフト層3のドナー密度、縦軸d1は許容最大深さである。図9から明らかなように、Ndが5×1015cm−3以下の場合、d1はNdにほとんど依存しないことが分かった。一方、Ndが5×1015cm−3より大きい場合、Ndに対し依存性を示し、Ndが大きくなるにつれ、最大許容深さd1が顕著に減少することが分かった。
図11はNdが5×1015cm−3以下における、最大アクセプタ濃度N2を横軸、許容最大深さd1とした場合のグラフである。丸、三角、四角は、図9の濃度に対応している。図にて描いた直線は三点による近似を行った近似直線であり、d1=7×10−19×N2−0.14(μm)である。つまり、d1<7×10−19×N2−0.14(μm)を満たすd1であれば、図4のような曲率半径の小さな領域が生じにくく、耐圧の高い素子を得ることができる。なお、丸は、0.15μm、三角は0.21μm、四角は0.28μmである。
一方、図12はNdが5×1015cm−3より大きい場合における、同様のグラフを示す。ここで、Nd>2×1016cm−3より大きい場合の応用例はほとんどないため、Nd=1×1016cm−3の時の値で代表させると、図12に示すような近似直線が描ける。図にて描いた直線は三点による近似を行った近似直線であり、d1=8×10−19×N2−0.24(μm)である。つまり、Ndが5×1015cm−3より大きく2×1016cm−3未満の場合には、d1<8×10−19×N2−0.24(μm)を満たすd1であれば、図4のような曲率半径の小さな領域が生じにくく、耐圧の高い素子を得ることができる。なお、丸は0.09μm、三角は0.16μm、四角は0.24μmである。
次に、図13〜15を用いて素子の製造方法について説明する。図13に示す通り、n型炭化珪素基板2上に気相エピタキシー法を用いてn型炭化珪素ドリフト層(膜厚30μm、窒素濃度2×1015cm−3)3を成長後、図示しないSiO膜を堆積し、フォトリソグラフィーおよびドライエッチングによりイオン注入用マスクを形成した。そして、25keVから380keVの間の7つのエネルギーを用いて、深さ方向に図2の実線で示す濃度分布を有するAlイオンを注入した。この際、25keVのエネルギーではAlイオン注入量を他のエネルギーに比較して高くし、深さd1が0.1μm以下となるよう基板表面側のAl濃度を高めた。このAl濃度分布は図1のフローティングガードリング5および6に該当する。なお、フローティングガードリング5および6の本数は、所望の耐圧とn型炭化珪素ドリフト層3中の窒素濃度によって変更可能である。その後、イオン注入用のマスクをフッ酸により除去した(図13)。なお、Nd=2×1015cm−3、N2=4×1017cm−3の場合、図9若しくは11よりd1は0.15μm以下とすることが必須であり、上述0.1μmはこの条件を満足している。
引き続き、再び、図示しないSiO膜を堆積して、フォトリソグラフィーおよびドライエッチングにより主接合を形成するp型炭化珪素領域4用にイオン注入用マスクを形成した。そして、25keVから130keVの間の4つのエネルギーを用いて、1019cm−3台の濃度を有するAlイオンを注入した。その後、イオン注入用マスクをフッ酸により除去し、1700℃にて、イオン注入したAlの活性化アニールを行った(図14)。
その後、SiO膜8(膜厚0.2μm)を堆積し、フォトリソグラフィーおよびドライエッチングにより主接合を形成するp型炭化珪素領域4上に開口部を設けた(図15)。最後に、アノード電極7、カソード電極1を形成することにより、pnダイオードを作製し(図1)、逆方向耐圧測定した結果、3.8kVが得られた。
本実施例によれば、pnダイオードの耐圧向上に最適な、アクセプタ濃度の深さ方向分布を有するフローティングガードリングを用いて、該フローティングガードリングの最表面のみ高濃度化した結果、該フローティングガードリングと絶縁膜界面に存在する3x1012cm−2程度の正電荷が耐圧に与える影響を無視できる、炭化珪素pnダイオードを製造できる。
なお、Ndが1x1016cm−3程度と高い、耐圧1kV程度のpnダイオードの場合、最表面の注入エネルギーを例えば15keVまで下げて、d1<8×10−19×N2−0.24(μm)を満足させることにより、同様な炭化珪素pnダイオードを製造できる。
また、ダイオードに限らず、電界効果トランジスタやバイポーラトランジスタなどの炭化珪素を用いたトランジスタについても、同様に終端構造を実現できる。
次に、第二の実施例である炭化珪素pnダイオードの実施形態について説明する。なお、実施例1に記載の内容は特段の事情がない限り、本実施例にも適用できる。実施例1では、第一半導体領域5より高い不純物濃度を有するp型の第二半導体領域6の好ましい深さについて説明し、第一半導体領域5と第二半導体領域6との好ましい水平方向の距離については略0としたが、実施例2では、第一半導体領域5と第二半導体領域6との水平方向に一定の距離を設けた。
図16は、第二半導体領域6を第一半導体領域5よりも幅広にし、水平方向の距離d2を設けた素子である。但し、本実施の形態は実施例1で説明したような深さd1に限定されない。その他の構成は、図1と同様である。このようにすることによって、図5に示すのと同様に、アバランシェ降伏時の空乏層が、フローティングガードリング5内で水平方向にも延びてくる結果、アバランシェ降伏時の正孔濃度曲線の曲率半径を大きくできる。そのため、そこでの電界を緩和することができ、炭化珪素パワーデバイスの耐圧を高くすることができる。また、正電荷が耐圧に与える影響を無視できる、炭化珪素pnダイオードを提供できる。
次に、d2の必要条件について説明する。図10はアバランシェ降伏時の正孔濃度分布を用いて、d2を示した説明である。ここでd2は、空乏層がほとんど侵入しない1x1017cm−3台の正孔濃度端とフローティングガードリング5の側面端、すなわちAlイオン注入領域端からの水平方向距離である。また、d2は第一半導体領域5の表面端と第二半導体領域6の表面端との距離に略等しい。シミュレーションの結果、d2はドリフト層のドナー濃度Ndにほとんど依存せず、フローティングガードリングの最大アクセプタ濃度N2に顕著に依存することが分かった(図17)。
次に、図17について説明する。図17は、横軸をフローティングガードリングの最大アクセプタ濃度N2として、縦軸に所定の耐圧が得られるd2の許容最大幅を取ったグラフである。最小二乗法により求めた図17のフィッティング直線から、この直線はd2=−5×10−18×N2+3.9(μm)であることが求められた。すなわち、d2<−5×10−18×N2+3.9(μm)なる関係を満たす条件において、アバランシェ降伏時の正孔濃度曲線の曲率半径を大きくし、電界を緩和できる条件である。なお、左からd2は、1.9μm、1.4μm、0.9μmである。
この製造方法については、図13のフローティングガードリング6を形成する際に、フローティングガードリング5を形成するマスクよりも上記d2の条件を満たす小さい開口部を有するマスクを別途形成し、Alを注入すればよい。このようにすることで、図16の素子を得ることができる。
なお、実施例2では、深さd1について限定しなかったが、実施例2に加え、深さd1につき実施例1の深さの条件を加えることにより良い効果が得られる。
また、ダイオードに限らず、電界効果トランジスタやバイポーラトランジスタなどの炭化珪素を用いたトランジスタについても、同様に終端構造を実現できる。
次に第三の実施例である炭化珪素pnダイオードの実施形態について説明する。これまでの実施例1および2については、フローティングガードリング5および6の濃度分布を変えることにより、耐圧を確保する実施形態について説明した。一方、本実施例3においては、フローティングガードリング5と主接合4との不純物濃度領域の深さを制御することで、耐圧を確保した例である。
まず、図18を用いて検討した構造について説明する。図18(a)は、主接合を形成するp型炭化珪素領域4の方がフローティングガードリング5よりも深い場合、図18(b)は、主接合を形成するp型炭化珪素領域4の方がフローティングガードリング5よりも浅い場合である。共に、p型炭化珪素領域4に最も近い最内周のフローティングガードリングと、p型炭化珪素領域4とが接触若しくは一部重複している。図18の(a)及び(b)のいずれも異なるマスクにて主接合を形成するp型炭化珪素領域4とフローティングガードリング5とを形成するので、p型炭化珪素領域の不純物濃度を独立して制御することができる。しかしながら、その一方では異なるマスクを用いることになるので、p型炭化珪素領域4とフローティングガードリング5との位置合わせずれという課題が生じ得る。このことは特に、主接合を形成するp型炭化珪素領域4と最内周フローティングリングとの間隔が0.1μmずれると耐圧が数百V変化するような、数kV耐圧のパワーデバイスの終端構造にとって大きな課題となる。そこで、このような高耐圧のパワーデバイスにおいては位置合わせずれの影響を回避するため、意図的にp型炭化珪素領域4と最内周フローティングリングとが接触若しくは一部重複させることが有効である。この場合に、図18(a)と(b)との二通りの実施形態が考えられる。通常、アノード電極を低接触抵抗で形成する必要上、p型炭化珪素領域4の方が、フローティングガードリング5よりも高い不純物濃度となる。そのため、図18(a)の構造では、記号Aで示した箇所に高電界が集中しやすい端が形成されてしまう。それに対し、図18(b)の構造では、記号Aで示した箇所はフローティングガードリング5に接触若しくは一部重複しており、一体となるp型炭化珪素領域となっているためp型炭化珪素領域4の実質的な端は記号Bとなる。そのため、最大アクセプタ濃度N2のフローティングガードリング5端でアバランシェ降伏耐圧が決まるようになる。このように、図18(b)の構造では、記号Aの箇所をドリフト層3に露出することがないため、耐圧を高めることができ、またさらに、マスクの合わせずれにより生じる製造ごとの耐圧変動を抑制した高耐圧の炭化珪素パワーデバイスを製造することができる。
次に、炭化珪素JBS(Junction Barrier Schottky)ダイオードの実施形態について図19を用いて説明する。なお、実施例1および2に記載の内容は特段の事情がない限り、本実施例にも適用できる。
図1と図19との相違点は、JBSダイオードはショットキー接合とpn接合が交互に繰り返す配置を有するため、p型炭化珪素領域4の構成と、フローティングガードリング5の不純物濃度分布と、主接合となるp型炭化珪素領域4とフローティングガードリングが接触若しくは一部重複しており、主接合となるp型炭化珪素領域4がフローティングガードリング5よりも浅い点である。なお、主接合4の不純物濃度はフローティングガードリング5の不純物濃度よりも高い。
本実施例によれば、JBSの主接合と最内周フローティングガードリングとを接触させ、主接合を最内周フローティングガードリングよりも浅くした結果、JBS主接合とフローティングガードリングを独立に最適化しても、製造ごとの耐圧変動のない高耐圧の炭化珪素JBSダイオードを実現できる効果がある。
製造方法については、フローティングガードリングとJBSダイオードの主接合となるp型炭化珪素領域とを別々のマスクでAlをイオン注入することで形成し、フローティングガードリングのp型炭化珪素領域を主接合となるp型炭化珪素領域と接触若しくは重複するようにし、かつ、フローティングガードリング側のイオン注入を深くすることで実現できる。なお、主接合とフローティングガードリングとでどちらを先に形成しても構わない。
なお、本実施の形態と、実施例1の形態若しくは実施例2の形態と組み合わせても良い。
また、JBSダイオードに限らず、電界効果トランジスタやバイポーラトランジスタやpnダイオードなどの炭化珪素を用いたトランジスタについても、同様に終端構造を実現できる。
1:カソード電極、2:n型炭化珪素基板、3:n型炭化珪素ドリフト層、4:p型炭化珪素領域、5、6、9:フローティングガードリング、7:アノード電極、8:絶縁膜

Claims (16)

  1. 炭化珪素基板と、
    前記炭化珪素基板上に形成されたn型の炭化珪素層と、
    前記炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、
    前記第一半導体領域と前記炭化珪素層の表面との間の前記第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、
    前記炭化珪素層の表面に形成された絶縁膜と、を備え、
    前記第一および第二半導体領域は、フローティングガードリングであり、
    前記第一および第二半導体領域は、不純物としてAlを含有し、
    前記炭化珪素層が5×1015cm−3以下の不純物濃度であり、
    前記第二半導体領域の深さ(d1:μm)は、7×10−19×N2−0.14より小さいことを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第二不純物濃度(N2)は、10の17乗台若しくは10の18乗台であることを特徴とする半導体装置。
  3. 請求項1記載の半導体装置において、
    前記第二不純物濃度(N2)は、10の17乗台であることを特徴とする半導体装置。
  4. 請求項1記載の半導体装置において、
    前記第一不純物濃度は、1.0×1017cm−3以上5.0×1017cm−3以下であり、前記第二不純物濃度は、5.0×1017cm−3より大きく1.0×1018cm−3以下であることを特徴とする半導体装置。
  5. 請求項1記載の半導体装置において、
    前記第一半導体領域の表面端と前記第二半導体領域の表面端との距離(d2:μm)が、−5×10−18×N2+3.9より小さいであることを特徴とする半導体装置。
  6. 請求項1記載の半導体装置において、
    さらに、前記フローティングガードリングに囲まれたp型の第三半導体領域とを備え、前記第三半導体領域の前記炭化珪素層表面からの深さは、前記第一半導体領域の深さよりも浅く、且つ前記第一半導体領域は前記第三半導体領域と一部重複することを特徴とする半導体装置。
  7. 請求項1記載の半導体装置において、
    前記フローティングガードリングは、前記第一および第二半導体領域の複数の組から成ることを特徴とする半導体装置。
  8. 炭化珪素基板と、
    前記炭化珪素基板上に形成されたn型の炭化珪素層と、
    前記炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、
    前記第一半導体領域と前記炭化珪素基板の表面との間の前記第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、
    前記炭化珪素層の表面に形成された絶縁膜と、を備え、
    前記第一および第二半導体領域は、フローティングガードリングであり、
    前記第一および第二半導体領域は、不純物としてAlを含有し、
    前記炭化珪素層が5×1015cm−3より大きく2×1016cm−3未満の不純物濃度であり、
    前記第二半導体領域の深さ(d1:μm)は、8×10−19×N2−0.24(μm)より小さいことを特徴とする半導体装置。
  9. 炭化珪素基板と、
    前記炭化珪素基板上に形成されたn型の炭化珪素層と、
    前記炭化珪素層内に形成された第一不純物濃度(N1:cm−3)を有するp型の第一半導体領域と、
    前記第一半導体領域と前記炭化珪素基板の表面との間の前記第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第二半導体領域と、
    前記炭化珪素層の表面に形成された絶縁膜と、を備え、
    前記第一および第二半導体領域は、フローティングガードリングであり、
    前記第一および第二半導体領域は、不純物としてAlを含有し、
    前記第一半導体領域の表面端と前記第二半導体領域の表面端との距離(d2:μm)が、−5×10−18×N2+3.9より小さいことを特徴とする半導体装置。
  10. 請求項9記載の半導体装置において、
    前記第二不純物濃度(N2)は、10の17乗台若しくは10の18乗台であることを特徴とする半導体装置。
  11. 請求項9記載の半導体装置において、
    前記第二不純物濃度(N2)は、10の17乗台であることを特徴とする半導体装置。
  12. 請求項9記載の半導体装置において、
    前記第一不純物濃度は、1.0×1017cm−3以上5.0×1017cm−3以下であり、前記第二不純物濃度は、5.0×1017cm−3より大きく1.0×1018cm−3以下であることを特徴とする半導体装置。
  13. 請求項9記載の半導体装置において、
    さらに、前記フローティングガードリングに囲まれたp型の第三半導体領域とを備え、前記第三半導体領域の前記炭化珪素層表面からの深さは、前記第一半導体領域の深さよりも浅く、且つ前記第一半導体領域は前記第三半導体領域と一部重複することを特徴とする半導体装置。
  14. 請求項9記載の半導体装置において、
    前記フローティングガードリングは、前記第一および第二半導体領域の複数の組から成ることを特徴とする半導体装置。
  15. 炭化珪素基板と、
    前記炭化珪素基板上に形成されたn型の炭化珪素層と、
    前記炭化珪素層内に形成されたp型の第一半導体領域と、
    前記第一半導体領域を囲む複数のp型の第二半導体領域と、を備え、
    前記第一および第二半導体領域は、不純物としてAlを含有し、
    前記第一半導体領域の深さは前記第二半導体領域の深さよりも浅く、且つ前記第二半導体領域の最内周の第二半導体領域は前記第一半導体領域と接触若しくは一部重複することを特徴とする半導体装置。
  16. 請求項15記載の半導体装置において、
    前記第二半導体領域の夫々は、
    第一不純物濃度(N1:cm−3)を有する第三半導体領域と、
    前記第三半導体領域と前記炭化珪素層の表面との間の前記第一不純物濃度よりも大きい第二不純物濃度(N2:cm−3)を有するp型の第四半導体領域と、を有し、
    前記第二半導体領域の深さ(d1:μm)は、7×10−19×N2−0.14より小さいことを特徴とする半導体装置。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2610914B1 (en) * 2010-10-29 2015-01-07 Panasonic Corporation Semiconductor element
JP2013168549A (ja) * 2012-02-16 2013-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN103390654B (zh) * 2012-05-10 2017-02-15 朱江 一种多沟槽终端肖特基器件及其制备方法
JP5628462B1 (ja) * 2012-12-03 2014-11-19 パナソニック株式会社 半導体装置およびその製造方法
WO2014184839A1 (ja) * 2013-05-13 2014-11-20 株式会社日立製作所 炭化珪素半導体装置
WO2016002057A1 (ja) * 2014-07-03 2016-01-07 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、3相モータシステム、自動車、並びに鉄道車両
WO2018074228A1 (ja) * 2016-10-18 2018-04-26 株式会社デンソー 半導体装置およびその製造方法
JP2018067690A (ja) 2016-10-21 2018-04-26 トヨタ自動車株式会社 半導体装置とその製造方法
CN106887470B (zh) * 2017-01-23 2019-07-16 西安电子科技大学 Ga2O3肖特基二极管器件结构及其制作方法
JP6407354B2 (ja) * 2017-05-22 2018-10-17 三菱電機株式会社 電力用半導体装置
CN110364575A (zh) * 2019-07-23 2019-10-22 中国科学院长春光学精密机械与物理研究所 一种具有浮动场环终端结构的结势垒肖特基二极管及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
WO2001022498A1 (de) * 1999-09-22 2001-03-29 Siced Electronics Development Gmbh & Co. Kg Sic-halbleitervorrichtung mit einem schottky-kontakt und verfahren zu deren herstellung
JP2001196604A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 半導体装置
JP2002231965A (ja) * 2001-02-01 2002-08-16 Hitachi Ltd 半導体装置
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
JP2005135972A (ja) * 2003-10-28 2005-05-26 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法
JP4907341B2 (ja) * 2004-05-26 2012-03-28 新電元工業株式会社 サイリスタ
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
JP4982082B2 (ja) * 2005-12-26 2012-07-25 株式会社豊田中央研究所 窒化物半導体装置
JP5052169B2 (ja) * 2007-03-15 2012-10-17 新電元工業株式会社 炭化珪素半導体装置の製造方法
JP5324157B2 (ja) * 2008-08-04 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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