JPWO2010110180A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
カーボンナノチューブのような筒状形状半導体構造を導電層に用いた半導体装置において、電気特性におけるヒステリシスを低減するため、本発明の半導体装置は、第1の絶縁層と、第1の絶縁層に接する導電層と、導電層を被覆し第1の絶縁層と接する部分を有する第2の絶縁層と、第1の絶縁層の導電層と反対側の面と接する第1の電極とを有し、導電層は半導体構造物を含み、第1の電極の電位がVであるときに生じる電界の、導電層の第1の絶縁層と接する面における電界強度をE1とし、第1の電極の電位Vと第1の絶縁層の厚さTからV/Tとして求まる電界強度をE2としたとき、E1/E2≦10である関係を満たすように、前記半導体構造物が互いに離間して配置されている。
Description
本発明は、半導体装置及びその製造方法に係り、特に半導体構造物を導電層に用いた電界効果トランジスタ及びその製造方法に関する。
カーボンナノチューブ(以下、CNTと称する)は溶媒に分散させることが可能であることから、CNTを用いた半導体装置、例えばCNTをチャネル層に用いた電界効果トランジスタ(以下、CNT−FETと称する)などの作製には、塗布・印刷などによる製造方法を用いることが出来る。このため、巨大な真空装置が不要となり製造コストを大幅に抑制できる。また、高温での処理が不要となることから、プラスティック基板などを使用することができ、フレキシブルな表示装置などの作製が可能となる。
CNT−FETの一例が特許文献1に記載されている。図17に、特許文献1に記載されたCNT−FETの断面図を示す。ソース電極301とドレイン電極302の間のチャネル部をCNT305で形成している。ゲート電極303とCNT305はゲート絶縁層306を介して容量(コンデンサー)を構成し、ゲート電極303の電圧によってチャネル部の一部の電圧(あるいは電位、ポテンシャル)を変化させることができる。そしてチャネル部の電位を変化させることにより、チャネル部内の電荷濃度または電位障壁を変化させることができる。この結果、チャネル部内の電流量をゲート電圧によって制御することが可能となる。これは、一般的なシリコンを用いた電界効果トランジスタと同じ動作原理である。
特許文献1に記載されたCNT−FETの製造方法では、まず(1)ゲート電極303として用いるシリコン基板を用意し、(2)シリコン基板の表面にゲート絶縁層306を形成し、(3)ゲート絶縁層306の表面にソース電極301とドレイン電極302を形成し、次に(4)ゲート絶縁層306の表面にチャネル部となるCNT305を、CNTが有機溶媒中に分散した分散溶液を滴下することにより形成することとしている。
一方、CNT−FETの電気特性には非常に大きなヒステリシスが生じることが知られている(例えば、非特許文献1参照)。これは、ある一定の電圧をドレイン電極に印加した状態で、ゲート電圧VGを往復して掃引した場合(例えば、+VG max→−VG max→+VG max)に、往路と復路におけるドレイン電流の値が異なる現象である。
関連するCNT−FETにおける典型的なヒステリシス特性を図18に示す。図中の矢印は、ゲート電圧を負側から正側に掃引した時のドレイン電流値が、逆向きに掃引した時のドレイン電流値よりも小さくなる向きをヒステリシスの向きとして示したものである。このヒステリシスが生じる現象は、シリコンを用いたMOSFETにおいては、一般的に絶縁層への電荷の注入によるものであると考えられている。CNT−FETの場合も同様に、電荷の注入によりヒステリシスが生じると考えられている(例えば、非特許文献1参照)。ここで本明細書では、ヒステリシスの幅を図18の図中に示したように、次のように定義して用いる。すなわち、ゲート電圧を負側から正側に掃引した時に、ドレイン電流の対数軸上の最大値と最小値の中点となる電流値をとる時のゲート電圧をVT 1とし、正側から負側に掃引した時に、同じ電流値をとる時のゲート電圧をVT 2とした時に、ヒステリシスの幅hをh=VT 2−VT 1と定義する。
ヒステリシスの幅は掃引するゲート電圧とともに増大することが知られている。例えば、ゲート電圧を±VG maxの範囲で掃引した場合、ヒステリシスの幅がVG maxと同程度の大きさになる場合がある。
このヒステリシスの存在はFETをスイッチング素子として動作させる場合に問題となる。すなわち、スイッチング素子としてのon状態とoff状態との境界となるゲート電圧(いわゆる閾値)が、ゲート電圧を+VG max→−VG maxの方向に変化させた場合と、−VG max→+VG maxの方向に変化させた場合とで異なることになるからである。このような電気特性を有する関連するCNT−FETは、実際の製品として、例えば集積化した場合に、安定した動作を実現することが困難である。
CNT−FETのヒステリシスを低減する試みがいくつか提案されている。例えば特許文献1では、高誘電率を有する材料をゲート絶縁層に用いた構造としている。また、シリコン酸化膜上にオクタデシルトリクロロシラン(octadecyltrichlorosilane)処理を行うこととしているものもある(例えば、非特許文献2参照)。
特開2008−071898号公報(段落「0022」、「0026」〜「0032」、図2)
「アプライド フィジックス レターズ(APPLIED PHYSICS LETTERS)」、(米国)、2006年、第89巻、p.162108
「アプライド フィジックス レターズ(APPLIED PHYSICS LETTERS)」、(米国)、2006年、第89巻、p.163123
CNT−FETの一例が特許文献1に記載されている。図17に、特許文献1に記載されたCNT−FETの断面図を示す。ソース電極301とドレイン電極302の間のチャネル部をCNT305で形成している。ゲート電極303とCNT305はゲート絶縁層306を介して容量(コンデンサー)を構成し、ゲート電極303の電圧によってチャネル部の一部の電圧(あるいは電位、ポテンシャル)を変化させることができる。そしてチャネル部の電位を変化させることにより、チャネル部内の電荷濃度または電位障壁を変化させることができる。この結果、チャネル部内の電流量をゲート電圧によって制御することが可能となる。これは、一般的なシリコンを用いた電界効果トランジスタと同じ動作原理である。
特許文献1に記載されたCNT−FETの製造方法では、まず(1)ゲート電極303として用いるシリコン基板を用意し、(2)シリコン基板の表面にゲート絶縁層306を形成し、(3)ゲート絶縁層306の表面にソース電極301とドレイン電極302を形成し、次に(4)ゲート絶縁層306の表面にチャネル部となるCNT305を、CNTが有機溶媒中に分散した分散溶液を滴下することにより形成することとしている。
一方、CNT−FETの電気特性には非常に大きなヒステリシスが生じることが知られている(例えば、非特許文献1参照)。これは、ある一定の電圧をドレイン電極に印加した状態で、ゲート電圧VGを往復して掃引した場合(例えば、+VG max→−VG max→+VG max)に、往路と復路におけるドレイン電流の値が異なる現象である。
関連するCNT−FETにおける典型的なヒステリシス特性を図18に示す。図中の矢印は、ゲート電圧を負側から正側に掃引した時のドレイン電流値が、逆向きに掃引した時のドレイン電流値よりも小さくなる向きをヒステリシスの向きとして示したものである。このヒステリシスが生じる現象は、シリコンを用いたMOSFETにおいては、一般的に絶縁層への電荷の注入によるものであると考えられている。CNT−FETの場合も同様に、電荷の注入によりヒステリシスが生じると考えられている(例えば、非特許文献1参照)。ここで本明細書では、ヒステリシスの幅を図18の図中に示したように、次のように定義して用いる。すなわち、ゲート電圧を負側から正側に掃引した時に、ドレイン電流の対数軸上の最大値と最小値の中点となる電流値をとる時のゲート電圧をVT 1とし、正側から負側に掃引した時に、同じ電流値をとる時のゲート電圧をVT 2とした時に、ヒステリシスの幅hをh=VT 2−VT 1と定義する。
ヒステリシスの幅は掃引するゲート電圧とともに増大することが知られている。例えば、ゲート電圧を±VG maxの範囲で掃引した場合、ヒステリシスの幅がVG maxと同程度の大きさになる場合がある。
このヒステリシスの存在はFETをスイッチング素子として動作させる場合に問題となる。すなわち、スイッチング素子としてのon状態とoff状態との境界となるゲート電圧(いわゆる閾値)が、ゲート電圧を+VG max→−VG maxの方向に変化させた場合と、−VG max→+VG maxの方向に変化させた場合とで異なることになるからである。このような電気特性を有する関連するCNT−FETは、実際の製品として、例えば集積化した場合に、安定した動作を実現することが困難である。
CNT−FETのヒステリシスを低減する試みがいくつか提案されている。例えば特許文献1では、高誘電率を有する材料をゲート絶縁層に用いた構造としている。また、シリコン酸化膜上にオクタデシルトリクロロシラン(octadecyltrichlorosilane)処理を行うこととしているものもある(例えば、非特許文献2参照)。
上述した特許文献1に記載された半導体装置においては、大気中に設置された場合にはヒステリシスを低減することができないという問題があった。また非特許文献2に記載された半導体装置においては、製品化する場合には何らかの被覆が必要であり、被覆をした場合に電気特性に及ぼす影響が不明であるという問題があった。
本発明の目的は、上述した課題である半導体装置の電気特性におけるヒステリシスが大きく、ヒステリシスを低減することが困難である、という課題を解決する半導体装置及びその製造方法を提供することにある。
本発明の目的は、上述した課題である半導体装置の電気特性におけるヒステリシスが大きく、ヒステリシスを低減することが困難である、という課題を解決する半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、第1の絶縁層と、第1の絶縁層に接する導電層と、導電層を被覆し第1の絶縁層と接する部分を有する第2の絶縁層と、第1の絶縁層の導電層と反対側の面と接する第1の電極とを有し、導電層は半導体構造物を含み、第1の電極の電位がVであるときに生じる電界の、導電層の第1の絶縁層と接する面における電界強度をE1とし、第1の電極の電位Vと第1の絶縁層の厚さTからV/Tとして求まる電界強度をE2としたとき、E1/E2≦10である関係を満たすように、半導体構造物が互いに離間して配置されている。
本発明の半導体装置の製造方法は、第1の絶縁層の上に、半導体構造物を含む導電層を第1の絶縁層に接して形成し、導電層を被覆し、その一部が第1の絶縁層と接するように第2の絶縁層を形成し、第1の絶縁層の導電層と反対側の面に第1の電極を形成することを含み、第1の絶縁層に接する面上における半導体構造物間の平均距離をD0、半導体構造物の断面幅の平均値をdとしたとき、1<D0/d≦35である関係を満たすように、半導体構造物を互いに離間して配置する。
本発明の半導体装置の製造方法は、第1の絶縁層の上に、半導体構造物を含む導電層を第1の絶縁層に接して形成し、導電層を被覆し、その一部が第1の絶縁層と接するように第2の絶縁層を形成し、第1の絶縁層の導電層と反対側の面に第1の電極を形成することを含み、第1の絶縁層に接する面上における半導体構造物間の平均距離をD0、半導体構造物の断面幅の平均値をdとしたとき、1<D0/d≦35である関係を満たすように、半導体構造物を互いに離間して配置する。
本発明の半導体装置は、電気特性におけるヒステリシスを低減することができるという効果を有する。
図1は本発明の第1の実施形態に係る半導体装置の断面図である。
図2は本発明の第1の実施形態に係るCNT−FETの断面図である。
図3A、図3Bは本発明の第1の実施形態に係るCNT−FETの電気特性を示す特性図である。
図4A〜図4Dは本発明に関連するCNT−FETの電気特性を示す特性図である。
図5はCNT−FETの電気特性から求めたD/dとヒステリシス幅hの関係を示す特性図である。
図6は関連するCNT−FETにおける各電圧の関係を模式的に示した概略図である。
図7A〜図7Dはデバイス構造におけるチャネル層の電界の様子を模式的に示した概略図である。
図8A、図8BはCNTとゲート電極間の等ポテンシャル線を模式的に示した概略図である。
図9はCNTとゲート絶縁層界面における相対的な電界強度とCNTの配列構造との関係を示す特性図である。
図10A、図10Bは導電層におけるCNTの配置を模式的に示した概略図である。
図11は導電層の厚さとCNTの配置の関係を説明するための概略図である。
図12はゲート絶縁層と導電層の界面近傍における電界を計算により求めた結果を示す特性図である。
図13A〜図13Eは本発明の第1の実施形態に係るCNT−FETの製造方法を説明するための断面工程図である。
図14は本発明の第2の実施形態に係るCNT−FETの断面図である。
図15は本発明の第2の実施形態に係る別のCNT−FETの断面図である。
図16A〜図16Eは本発明の第2の実施形態に係るCNT−FETの製造方法を説明するための断面工程図である。
図17は本発明に関連するCNT−FETの断面図である。
図18は本発明に関連するCNT−FETにおける典型的なヒステリシス特性を示す特性図である。
図2は本発明の第1の実施形態に係るCNT−FETの断面図である。
図3A、図3Bは本発明の第1の実施形態に係るCNT−FETの電気特性を示す特性図である。
図4A〜図4Dは本発明に関連するCNT−FETの電気特性を示す特性図である。
図5はCNT−FETの電気特性から求めたD/dとヒステリシス幅hの関係を示す特性図である。
図6は関連するCNT−FETにおける各電圧の関係を模式的に示した概略図である。
図7A〜図7Dはデバイス構造におけるチャネル層の電界の様子を模式的に示した概略図である。
図8A、図8BはCNTとゲート電極間の等ポテンシャル線を模式的に示した概略図である。
図9はCNTとゲート絶縁層界面における相対的な電界強度とCNTの配列構造との関係を示す特性図である。
図10A、図10Bは導電層におけるCNTの配置を模式的に示した概略図である。
図11は導電層の厚さとCNTの配置の関係を説明するための概略図である。
図12はゲート絶縁層と導電層の界面近傍における電界を計算により求めた結果を示す特性図である。
図13A〜図13Eは本発明の第1の実施形態に係るCNT−FETの製造方法を説明するための断面工程図である。
図14は本発明の第2の実施形態に係るCNT−FETの断面図である。
図15は本発明の第2の実施形態に係る別のCNT−FETの断面図である。
図16A〜図16Eは本発明の第2の実施形態に係るCNT−FETの製造方法を説明するための断面工程図である。
図17は本発明に関連するCNT−FETの断面図である。
図18は本発明に関連するCNT−FETにおける典型的なヒステリシス特性を示す特性図である。
以下に、図面を参照しながら、本発明の実施形態について説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置100の断面図である。半導体装置100は、第1の絶縁層101と、第1の絶縁層に接する導電層102と、導電層102を被覆し第1の絶縁層101と接する部分を有する第2の絶縁層103と、第1の絶縁層101の導電層102と反対側の面と接する第1の電極104とを有する。導電層102はキャリア(電子または正孔)の移動方向(図1の紙面に垂直方向)の少なくとも一部に半導体構造物105Aを含んでいる。ここで、第1の電極104の電位がVであるときに生じる電界の、導電層102の第1の絶縁層101と接する面における電界強度をE1とし、第1の電極104の電位Vと第1の絶縁層101の厚さTからV/Tとして求まる電界強度をE2としたとき、
E1/E2≦10 (1)
である関係を満たすように、半導体構造物105Aが互いに離間して配置されている。
このとき、第1の絶縁層101に接する面上における半導体構造物105A間の平均距離をD0、半導体構造物105Aの断面幅の平均値をdとしたとき、
1<D0/d≦35 (2)
である関係を満たすように、半導体構造物105Aが互いに離間して配置された構成とすることができる。
半導体構造物105Aとしては、例えば、筒状形状の一種である円筒形状を有するカーボンナノチューブ(CNT)を用いることができる。ここで、関連するCNT−FETの製造に際しては、均一性を確保するためにCNTを均質に散布することが重要となる。そのため、関連するCNT−FETにおいては、個々のCNT同士の間隔はより大きい方が望ましいとされている。
それに対して本実施形態による半導体装置では、CNTなどからなる半導体構造物105Aが互いに離間した所定の構成で配置されている。このような構成をとることにより、離間して配置された半導体構造物と接する絶縁層における電荷の捕獲を抑制することができるので、本実施形態による半導体装置では、特性の均質性を確保しつつ、電気特性におけるヒステリシスを低減することができる。
図2に、本実施形態による、半導体構造物としてカーボンナノチューブ(CNT)105を導電層に用いた電界効果トランジスタ(CNT−FET)110の断面図を示す。ここで、CNT−FET110は、ゲートとなる基板111の裏面に形成された第1の電極であるゲート電極112と、第1の絶縁層としてのゲート絶縁層101と、導電層102であるCNT105と、第2の絶縁層である保護層103と、さらに導電層102の一方の端部領域に第3の電極としてソース電極113を、他方の端部領域に第4の電極としてドレイン電極114を備える。
基板111にはドープされたシリコン基板を用いることができる。本実施形態では、ドーパントがアンチモンであり、抵抗率が約0.02Ω・cmであるn型のシリコン基板を用いた。ゲート絶縁層101として膜厚約200nmのシリコン窒化膜を用いた。ゲート絶縁層101の上にCNTチャネル105を形成した。素子領域以外のCNTは除去され、隣接する素子間での電気的な干渉がないように配置される。CNTチャネル105の上部に保護層103として厚さ約100nmのSiO2膜が形成されている。
CNTチャネル105の上から、ソース電極113およびドレイン電極114を形成する。本実施形態では、電極間の長さ(チャネル長)は約30μm、チャネル幅は約300μmとした。
図3A、図3Bに、第1の実施形態によるCNT−FET110の電気特性を示す。横軸はゲート電圧VG、縦軸はドレイン電流IDであり、ゲート電圧の最大値VG maxは20Vとした。ここで、導電層102にはCNT105が互いに離間して配置されている。このCNTの配置構成は、CNTの直径をd、CNTの密度の逆数から求めたCNTの等価的な平均距離をDとしたときのD/dの値を用いて表すことができる。図3AはD/dの値が16.7である配置構成の場合、図3BはD/dの値が11.1である配置構成の場合のCNT−FET110の電気特性である。ここで、CNTは直径dが約1nmのものを用いた。このときのヒステリシスの幅hの平均値はそれぞれ、図3Aの構成のCNT−FET110では約0.91V、図3Bの構成では約1.4Vである。なお、ヒステリシスの幅hは、背景技術で説明した定義により求めた。
図4A〜図4Dに、関連するCNT−FETの電気特性を示す。ここでD/dの値はそれぞれ、図4Aの場合66.7、図4Bの場合55.6、図4Cの場合41.6、図4Dの場合33.3、である。このときヒステリシスの幅hの平均値はそれぞれ、図4Aの場合約8.5V、図4Bの場合約3.0V、図4Cの場合約3.0V、図4Dの場合約2.1V、である。図3A、図3Bと図4A〜図4Dに示す結果より、本実施形態によるCNT−FETによれば、電気特性におけるヒステリシス幅を顕著に低減させることができることがわかる。
図5に、CNT−FETの電気特性から求めたD/dとヒステリシス幅との関係を示す。横軸はD/d、縦軸はヒステリシス幅hである。図から、D/dが小さくなるとともに、ヒステリシス幅hも小さくなることがわかる。
ここで本実施形態によるCNT−FET110は、ゲート絶縁層101に接する面上におけるCNT105間の平均距離をD0、CNT105の断面幅の平均値をdとしたとき、1<D0/d≦35である関係を満たすように、CNT105が互いに離間して配置されている。後述するように、上記条件はCNTの密度の逆数から求めたCNTの等価的な平均距離Dを用いて、
1<D/d≦30 (3)
と表される。ここで、D/dの下限の値は、CNTが重ならずに互いに接して理想的に配置された場合(D=d)を示す。
式(3)と図5から、本実施形態によるCNT−FET110によれば、電気特性におけるヒステリシス幅hはゲート電圧の最大値(VG max=20V)の1/10以下となることがわかる。よって、安定したトランジスタ動作を実現することができ、さらに、ゲート電圧の閾値の設定に余裕が得られることから、回路設計が容易になるという効果が得られる。
次に、本実施形態に係る発明の効果について、さらに詳細に説明する。以下では、半導体構造物としてカーボンナノチューブ(CNT)105を導電層に用いた電界効果トランジスタ(CNT−FET)110を用いて説明する。なお半導体構造物としては、この他に、シリコンナノワイヤー、またはシリコン・ゲルマニウム(Si/Ge)、ガリウム砒素(GaAs)などの化合物半導体ナノワイヤー、および酸化亜鉛(ZnO)などの酸化物半導体ナノワイヤーなども用いることができる。
まず、関連するCNT−FETにおいてヒステリシスの生じる機構を説明する。関連するCNT−FETにおいては、電荷がゲート絶縁層中(のトラップ)に捕獲され、その電荷による遮蔽電圧(VT)によってチャネルに印加される実効的なポテンシャル(VC)がゲート電圧の値(VG)と異なることによってヒステリシスが生じると考えられる。図6に、このときの各電圧の関係を模式的に示す。絶縁層中に捕獲された電荷による遮蔽電圧(VT)、チャネルに印加される実効的なポテンシャル(VC)、ゲート電圧の値(VG)の関係は
VC=VG−VT (4)
となる。
例えば、VGをゼロから+VG maxまで増加させると、CNTチャネルからゲート絶縁層に向かって増大する電界によって、電荷(電子)がCNTチャネルからトンネルして絶縁層に注入される。この注入された電荷量(数)Nによって、遮蔽電圧
VT=−eN/C (5)
が生じる。ここで、eは単位電荷、CはCNTチャネルと絶縁層中のトラップとの間の容量である。
ここで、VGを+VG maxまで増大させた後に、減少させる場合を考える。この場合、捕獲された電荷は、捕獲される時と同程度の大きさの逆向きの電界が与えられないと放出されない(ある時定数で自然に放出される確率はゼロではないが、放出には非常に時間を要する)。そのため、一度捕獲された電荷は、あるVGの範囲で保持される。すなわち式(5)のVTは保持されたままになる。このため、式(4)におけるVCはVGを変化させても、VTの分だけは変化しない。すなわちVGで制御できない電圧が残ることになる。
逆に、VGを−VG maxの方向まで減少させていく場合においても同様の状況となる。ただし、ある負のVG値において捕獲されていた電子が放出され、正孔が捕獲される点で異なる。そのため、式(5)の符号は正になるが、電子が捕獲される時と同様に式(5)のVTは保持されたままになる。したがって、この場合も式(4)におけるVCはVGを変化させても、VTの分だけは変化しない。すなわち、負のVG領域においても、VGで制御できない電圧が残る。以上により、VGを±VG maxに掃引した時にヒステリシスが生じることになる。
上述したように、電荷が捕獲されることによって遮蔽電圧VTが生じることが、ヒステリシスが生じる原因であることから、電荷が捕獲される確率を低減することによりヒステリシスを低減することができる。電荷が捕獲されるのは絶縁層を電荷がトンネルするためであるから、トンネル確率を低減させることが必要となる。トンネル確率はトンネルする障壁の高さと障壁の厚さに依存する。障壁の高さは材料の選択によって決定されるが、トンネルする障壁の厚さは障壁に印加される電界強度に依存し、電界強度が大きいほど障壁が薄くなりトンネル確率は増大する。したがって、CNTチャネルに印加される電界強度を低下させることにより、ヒステリシスを低減することができる。
ここで、デバイス構造におけるチャネル層の電界強度について説明する。シリコン材料を用いたFETに適用される平行平板構造の場合、電界強度Eはゲート絶縁層の膜厚をTGとすれば
E=VG/TG (6)
となる。
一方CNT−FETの場合、CNTは円筒状の半導体構造物であることから平行平板構造とは電界分布は大きく異なる。円筒構造の場合、円筒とゲート絶縁層界面での電界強度の近似値は、一般的な電磁気学理論から
E=VG/(d/2×In(TG−d/2)/(d/2)) (7)
と求まる。ここで、Inは自然対数、dは円筒の直径、TGは円筒からゲート電極までの距離(ゲート絶縁層の厚さに相当)である。
式(6)(7)より、典型的なCNTの直径を1nm、ゲート絶縁層の厚さTGを100nmとすると、平行平板構造の場合に比べて円筒構造の場合には約50倍電界強度が強くなることがわかる。
図7A〜図7Dは、このときの電界の様子を模式的に示したものである。図7Aに示すように、円筒構造120の場合はゲート電極121からの電気力線122が円筒の周囲にすべて回り込むことが出来る。このため、例えば直径1nmの円筒の周囲(約3.14nm)にゲート電極からの電気力線が全て集中してしまう。この場合のポテンシャルの様子を示したのが図7Bである。ここでは円筒構造としてCNTを用いた場合を示す。電気力線がCNTに集中するため、CNTと絶縁層との界面におけるポテンシャル障壁の厚さが薄くなっていることがわかる。このためCNT側から絶縁層にキャリアが注入されやすくなる。
それに対して平行平板構造130の場合は、図7Cに示すように、電気力線132がゲート電極131と対向する電極(チャネル層)の裏側に回り込むことはない。つまり、平行平板構造では、どちらか一方の電極に電気力線が集中することはなく、電界強度は対向する二つの電極間距離にだけ依存する(式(6))。平行平板構造の場合、図7Dに示すように、ゲート電極131と対向する電極(チャネル層)と絶縁層との界面におけるポテンシャル障壁の厚さが極端に薄くなることがない。したがって、チャネル層側からキャリアが注入されにくい構造になっている。以上より、平行平板構造で記述されるシリコン材料を用いたMOSFETと比較して、円筒構造を有するCNT−FETではヒステリシスがより顕著に生じることとなる。このように、ヒステリシスが生じる原因となる電荷が絶縁層をトンネルする確率を低減させるためには、チャネルにおける電界強度を低減させる必要がある。
次に、CNTの配列構造とヒステリシスを生じさせる電界強度の関係について説明する。ここでCNTの配列構造は、上述したように、CNTの直径をd、CNTの密度の逆数から求めたCNT間の等価的な平均距離をDとしたときのDとdの比(D/d)で表すこととする。
図8A、図8Bに、有限要素法を用いて計算により求めたCNTとゲート電極間の等ポテンシャル線の概略を示す。図8Aは孤立したCNTの場合であり、図8Bは複数のCNTが配列している場合である。同図中、等ポテンシャル線の間隔が狭い箇所はポテンシャルが急激に変化していることを示している。図8Aに示す孤立したCNTの場合は、式(7)で表されるように急激なポテンシャル変化、すなわち強い電界が生じている。一方、図8Bに示す複数のCNTが配列した構成においては、一本のCNTに電界が集中することなく、ポテンシャルの変化が緩和されていることがわかる。
図9に、CNT周辺のポテンシャル変化つまり電界強度とCNTの配列構造との関係を上述の計算結果から求めた結果を示す。図9において、横軸はCNTの配列構造を示すD/dであり、縦軸は、平行平板構造における電界強度をE2、ゲート絶縁層と接する面におけるCNTの電界強度をE1としたときの相対的な電界強度E1/E2である。電界強度は有限要素法を用いてポテンシャルを計算し、そのポテンシャルの微分から求めた。図中、実線はCNTが基板に垂直方向に重なり合い、導電層の厚さtがCNTの直径dよりも大きい場合を示す。このとき、D/dが10のときに導電層の厚さtが20nmになるとした。これは図3A、図3Bと図4A〜図4Dの実験結果をシミュレーションでフィッティングすることにより求めたものである。一方、図9中の点線はCNTがゲート絶縁層上に重なり合うことなく理想的に配列している場合であり、導電層の厚さtがCNTの直径dとほぼ等しいとみなせる場合を示す。また図9には、孤立したCNTに対応するD=∞のときの電界強度(図中の破線)と、平行平板構造に対応するE1=E2のときの電界強度(図中の一点鎖線)をあわせて示す。
本実施形態によるCNT−TFT110においては、式(1)で示したE1/E2≦10である関係を満たすように、CNTが互いに離間して配置されている。このとき、図9に示した計算結果より、CNTの密度の逆数から求めたCNTの等価的な平均距離Dを用いると、1<D/d≦30である関係にあることがわかる。このことと図5に示す実験結果とから、本実施形態によるCNT−FET110によれば、電気特性におけるヒステリシス幅をトランジスタの安定動作が可能な程度まで低減できることがわかる。
次に、CNTの配置と導電層の厚さtの関係について説明する。導電層におけるCNTの配置は、その製造方法に依存する。後述するようにCNTを溶液に溶かしてディスペンサー、インクジェット、スピンコート、またはディップコートなどにより基板上に配置する場合、CNTは基板面に並行な方向にランダムに配置される。D/dを小さくするためにCNTの面積当りの本数を増大させると、CNT同士が不規則に重なり合う。そのときの様子を図10A、図10Bに模式的に示す。図10AはCNTがゲート絶縁層101上に重なり合うことなく理想的に配列している場合であり、図10BはCNT同士が重なり合い基板面に垂直方向に厚さが生じる場合を示している。
図10Bに示すように、厚さが生じる配置である場合、導電層102の膜厚tがCNT105の直径dより大きくなるため、ゲート絶縁層101と接していないCNTが存在する。ゲート絶縁層101から離れて配置されたCNTは、ゲート絶縁層101の近傍に配置されたCNTによって静電遮蔽されるので、個々のCNTに集中する電界強度を緩和する効果に寄与する割合は低下する。したがって、CNTの密度を増大させてD/dの値を減少させても、一定の範囲以下では電界強度の緩和効果は減少する。この導電層の有限の厚さの影響により、図9に見られるようにt>dの場合には、D/dが1となる極限においても平行平板構造における値(E1/E2=1)にはならない。また、図5に示す実験結果においても、D/d=17のときヒステリシス幅hは最小となるが、D/dがそれ以下となってもhは減少することなく飽和傾向を示す。
図9より、CNTがゲート絶縁層上に重なり合うことなく理想的に配列している場合(図中の点線)には、式(1)の条件、すなわちE1/E2≦10となるのは
D0/d≦35 (8)
となる場合であることがわかる。ここで、D0はCNTが理想的に配列している場合のCNT間の平均距離、つまりゲート絶縁層101に接する面上におけるCNT105間の平均距離を表す。そしてCNTを含む導電層の厚さが増大するに従い、D/dの値の上限を与える式(8)の右辺の値は減少する。これは以下の理由による。すなわち、CNTを含む導電層の厚さが増大するとCNTは重なり合って配置するようになる。そのため、CNTの密度、すなわちD/dの値が同じ場合であっても、ゲート絶縁層に接する面上に存在するCNTの個数は減少するので、その平均距離D0は逆に増大することになる。そのため、ゲート絶縁層界面における電界集中を緩和する効果は減殺されるので、D/dの値をCNTが理想的に配列している場合よりもさらに減少させる必要があるからである。
次に、導電層の厚さとゲート絶縁層に接する面上におけるCNT間の平均距離D0の関係について説明する。まず、CNTの密度をn、そのときの導電層の厚さをtとし、単位密度当たりの導電層の厚さtdを以下のように定義する。
td=t/n (9)
ここでCNTの密度nは、CNTを含む導電層を基板の上面から観察したときの単位面積(1μm2)当たりのCNTの本数と定義する。例えば、CNTの密度nが100本/μm2であり、導電層の膜厚が20nmである場合は、tdは0.2nmとなる。
図9に示した、CNTが重なり合うことなく理想的に配列している場合の特性(点線:t≒d)からCNTが重なり合う場合の特性(実線:t>d)を内挿することにより、式(8)は以下のように書き直すことができる。
D/d≦35−25×td (10)
式(8)と式(9)から、
D0=D+25×td×d
と求まる。Dの定義からD=1/nであるから、導電層の厚さtとゲート絶縁層に接する面上におけるCNT間の平均距離D0との関係は以下のようになる。
D0=1/n+25×t×d/n (11)
式(11)を用いて、導電層の厚さtとCNTの密度nからゲート絶縁層に接する面上におけるCNT間の平均距離D0を設定することができるので、式(2)の条件を充足する本実施形態によるCNT−FETを作成することができる。なお、導電層の膜厚tは、段差計または原子間力顕微鏡(AFM:Atomic Force Microscope)などを用いて計測することができる。
また、単位密度当たりの導電層の厚さtdはCNTを含む導電層の形成方法に依存するが、スピンコートなどを用いて形成する場合には、tdは近似的に0.2nmとすることができる。このとき式(10)の条件は、
D/d≦30 (12)
となる。
次に、導電層の厚さの影響について説明する。ゲート絶縁層との界面から離れて配置されたCNTは界面近傍のCNTによって静電遮蔽される。そのため導電層の膜厚が過度に増大すると、ゲート電界で制御されないCNTの個数が増加する。その結果、ゲート電圧による制御性が著しく低下しトランジスタ動作が困難になる。
この導電層の厚さの影響を回避するため、導電層の厚さtはCNTの密度の逆数から求めたCNTの等価的な平均距離Dの10倍以下、すなわち
t≦10×D (13)
とすることが望ましい。ここで膜厚tは導電層の形成方法に依存し、ランダムに堆積する場合はCNTの密度と相関を有するが、CNTを配向させる場合は、必ずしもCNTの密度には依存しない。したがって、一般的には、導電層の膜厚tとCNTの密度つまりCNT間の平均距離Dとは独立に決定することができる。
次に、式(13)で表される条件による効果について、図11を用いて説明する。図11は、導電層におけるCNTの配置を模式的に示したものである。図中、CNT1とCNT3はゲート絶縁層101と接しており、CNT2はゲート絶縁層101から離れて配置している。ここで、CNT1とCNT3との距離はCNTの密度の逆数から求めた等価的な平均距離Dの2倍とし、CNT2のゲート絶縁層101表面からの距離をtとする。このときゲート絶縁層101の表面からの距離tが、CNT間の平均距離Dの大きさを越えて増加するに従い、ゲート電極112からCNT1とCNT3の間を通ってCNT2の位置まで達する電気力線の数は減少していく。そのため、ゲート電極112から生じる電界によってCNT2を効果的に制御するためには、CNT2はゲート絶縁層からの距離tがCNT間の平均距離Dの10倍よりも小さくなるように配置することが望ましい。
図12に、ゲート絶縁層と導電層の界面近傍における電界強度を計算により求めた結果を示す。ここでは、ゲート絶縁層101の厚さを200nmとし、ゲート電極112とCNTを含む導電層102でゲート絶縁層101を挟んだ構造とした。横軸はゲート電極112とゲート絶縁層101との界面からの距離L、縦軸は平行平板構造における電界強度で規格化した電界強度Enである。CNTはゲート絶縁層101と導電層102の界面(L=200nm)に配置されているとした。このとき、ゲート絶縁層に接する面上におけるCNT間の平均距離D0を変化させて電界強度を求めた。
図12からわかるように、ゲート絶縁層101と導電層102の界面近傍における電界強度の遷移領域の幅は界面におけるCNT間の平均距離D0と同程度の大きさとなっている。このことから、ゲート絶縁層に接する面上におけるCNT間の平均距離D0に対しても式(13)と同様に
t≦10×D0 (14)
の範囲を満たさない領域に配置されたCNTには、ゲート電極からの電気力線はほとんど到達しないことがわかる。この条件と式(8)の条件から、ゲート絶縁層に接する面上におけるCNT間の平均距離D0は
t/10≦D0≦35×d (15)
とすることが望ましい。
なお、本実施形態においてゲート絶縁層101の厚さT1は特に制限されないが、CNTの直径dとゲート絶縁層の厚さT1との比が20以上であるとき、すなわち
T1/d>20 (16)
の範囲にあるとき、特に有効となる。
本実施形態によるCNT−FET110においては、CNTはp型あるいはn型にドーピングされたものであってもよい。また、ゲート電極112の材料には、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いることができる。ソース電極113、ドレイン電極114には、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどを用いことができる。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース電極およびドレイン電極に接するCNTがp型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなるので、より望ましい。ソース電極およびドレイン電極に接するCNTがn型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなるので、より望ましい。
CNT−FET110において、ソース電極およびドレイン電極の配置位置は、必ずしもゲート電極に対して対称でなくてもよい。ソース−ドレイン間の耐圧を高くする必要がある場合には、ゲート−ドレイン間の距離をゲート−ソース間の距離よりも大きく(長く)配置することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にすることができる。
本実施形態によるCNT−FET110においては、基板、CNTチャネル、ソース電極およびドレイン電極の順に配置することとしたが、これに限らず、基板の上にソース電極およびドレイン電極を配置し、その上にCNTチャネルを配置した構成としてもよい。すなわち、基板を下側とした時に、CNTチャネルがソース電極およびドレイン電極の上側に位置する構成としても良い。この場合には、CNTチャネル以外の構造をリソグラフィ技術などを用いて製造した後に、CNTチャネルのみを印刷技術または塗布技術により形成することができるので、製造工程の簡略化、低コスト化を図ることができる。
次に、本実施形態によるCNT−FET110の製造方法を説明する。図13A〜図13Eは、CNT−FET110の製造方法を説明するための断面工程図である。
まず、図13Aに示すように、シリコン基板111の裏面にゲート電極112を蒸着により形成する。ゲート電極の材料として本実施形態では、Al(約50nm)/Au(約50nm)からなる積層構造を用いた。シリコン基板と接する面にAlを形成すると密着性が良くなるからである。シリコン基板111の表面側にはシリコン窒化膜からなるゲート絶縁層101を約200nm形成した。成膜にプラズマCVD法を用いると良好な膜質が得られる。ゲート絶縁層101の上にスピンコート法を用いてCNTを塗布し、CNTチャネル105を形成する。このスピンコート工程において、チャネルを形成するCNTの間隔−直径比率D/dを制御することができる。すなわち、スピンコートによるCNTの密度はスピンコートの総回数にほぼ比例するので、あらかじめスピンコート一回当たりのCNT密度をAFM(原子間力顕微鏡:Atomic Force Microscope)を用いた観察から求めておくことにより制御することができる。このとき、CNT溶液の濃度によってスピンコートの回数を数回から10回程度まで数段階に分けて準備し、AFM観察からCNT密度を計測することとすれば、より正確に制御することができる。CNTの密度は基板表面の状態にも依存するが、例えば、濃度約3ppmのCNTジクロロエタン溶液では、一回のスピンコートによってCNT密度が約1本/μm2のCNT膜が形成される。
このスピンコート回数による密度制御から、CNTの平均間隔Dの近似値を求めておく。例えば1μm2当りにCNTがn本の場合は
D=1000/n[nm]
となる。
CNTの直径は、上記のAFM観察の工程で直接求めることが出来る。ここでは約1nmのCNTを用いた。このように、スピンコート回数によって密度を制御することで、CNTの平均間隔と直径の比D/dを制御することができる。本実施形態においては、密度が35本/μm2から90本/μm2になるようにスピンコート回数を制御した。
CNTチャネルの形成方法としては、スピンコート法に限らず、インクジェット法、ディスペンサー(注射器)法、ディッピング(引き上げ)法などを用いることができる。
インクジェット法を用いる場合においてもスピンコート法と同様に、あらかじめ吐出量を測定し、微量の吐出量を吹き付けて形成したCNT膜をAFMで観察することにより密度を求めておく。この場合も異なる吐出量について測定しておくと精度が向上する。AFM観察で一回の吐出によるCNT膜のCNT密度を測定し、吹き付けた範囲の面積を光学顕微鏡または電子顕微鏡で計測することにより総CNT本数を算出する。これにより一回の吐出時のCNT本数が求められる。以上より、吐出回数を調整することによって、所望のCNT密度のCNTチャネルを形成することができる。従って、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
ディスペンサー法を用いる場合にもインクジェット法と同様に、一回の吐出量によるCNT本数をあらかじめ算出しておくことにより、CNTの密度を制御することができる。従って、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
また、ディッピング(引き上げ)法を用いる場合においても、一回の引き上げで基板上に付着するCNT密度を同様に計測しておき、素子サイズ(面積)を乗じて一回の引き上げ毎のCNT本数を算出しておけばよい。これにより、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
次に図13Bに示すように、CNTチャネル105の上に厚さ約100nmのSiO2膜からなる保護層103を形成し、CNTチャネル105の全面を被覆する。成膜には例えば熱CVD法を用いることができる。本実施形態では、窒素をキャリアガスとし、モノシランと酸素の混合ガスを用いた熱CVD法により、基板温度約400℃以下で成膜を行った。
図13Cに示す素子分離工程は、チャネルとなる領域をフォトレジストで覆い、それ以外の保護層103を例えば緩衝フッ化水素酸液などを用いて除去することにより行う。その後、チャネル領域以外の領域に露出したCNT膜を、酸素アッシングなどにより除去する。
次に図13Dに示すように、ソース電極113、ドレイン電極114を形成するための窓開けを行なう。窓開けは、一般的なリソグラフィを用いてパターニングし、保護層103の上からコンタクト領域を形成することにより行う。
続いて図13Eに示すように、ソース電極113、ドレイン電極114を形成する。本実施形態では、厚さ約50nmの金(Au)を蒸着することにより形成した。この電極形成には、リフトオフ法を用いることができる。すなわち、まずソース電極、ドレイン電極を形成する領域のレジストが除去されたレジストパターンをリソグラフィ法により形成する。その上に蒸着法など異方性の強い成膜法を用いて金(Au)を成膜する。その後、レジストを溶解する溶剤で不要な金(Au)をレジストと共に除去しパターンを形成する。以上の工程により、本実施形態によるCNT−FET110が完成する。
本実施形態によるCNT−FET110においては、基板としてシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。
また、ゲート絶縁層としてシリコン酸化膜、シリコン窒化膜、アルミ酸化膜、またはチタン酸化物、ハフニア(ハフニウム酸化物)、ジルコニア(ジルコニウム酸化物)などの高誘電率材料などを用いることができる。また、ポリイミド、フォトレジスト、PMMAなどのアクリル樹脂、ポリカーボネートなど有機材料膜を用いることとしてもよい。
[第2の実施形態]
次に、本発明の第2の実施形態について説明する。図14に、本実施形態によるカーボンナノチューブ(CNT)膜205を導電層に用いた電界効果トランジスタ(CNT−FET)200の断面図を示す。基本的な構造は第1の実施形態によるCNT−FET110と同様である。本実施形態では、基板211として厚さ約200μmのポリイミドを用いた。CNT−FET200は、導電層202であるCNTチャネル205、その両端に接して構成されたソース電極213およびドレイン電極214、ソース電極とドレイン電極の間に延在するCNTチャネル領域に形成されたゲート絶縁層201、およびゲート絶縁層201に接して構成されたゲート電極212からなる。ここで、ソース電極とドレイン電極の間隔(チャネル長)は約150μm、チャネル幅は約500μmとした。なお、基板211にはポリイミドに限らず、例えばポリ・エチレン・ナフタレート(PEN:polyethylene naphthalate)などを用いることとしてもよい。
ポリイミド基板211上に厚さ約1μmの銀(Ag)からなるゲート電極212を形成し、その上にゲート絶縁層201として、熱CVD法で形成した厚さ約0.5μmのパリレン(ポリパラキシリレン)膜を形成した。ゲート電極212のチャネル長方向に沿った長さは約100μmとした。
ゲート絶縁層201の上にCNTチャネル205を形成する。ソース電極213およびドレイン電極214には厚さ約0.5μmの銀を用いた。ソース電極端(またはドレイン電極端)とゲート電極212との間の距離は約10μmである。
CNTチャネル205の上に、第2の絶縁膜である保護層203として厚さ約0.2μmのパリレン膜を形成する。保護層203は水分や空気中の酸素などによるトランジスタ特性の変化を防止する効果がある。
ここで、CNTはp型またはn型にドーピングしたものであってもよい。また、図15に示すように、ソース領域またはドレイン領域とCNTチャネルが接触する部分(それぞれ領域1、2という)、およびゲート絶縁層201を介してゲート電極212と対向する領域を含むCNTチャネルの部分(領域3という)を相補的にドーピングすることとしてもよい。例えば、領域1、2はp型と、領域3はn型とすることができる。相補的にドーピングされたチャネル構成とすることによって、ゲート電圧が印加されない時にドレイン電流をゼロにすることができる。すなわちMOS−FETにおけるいわゆるエンハンスメント型の動作が実現できる。
次に、本実施形態によるCNT−FET200の製造方法を説明する。図16A〜図16Eは、CNT−FET200の製造方法を説明するための断面工程図である。
まず図16Aに示すように、ポリイミド基板211上にゲート電極212を形成する。本実施形態ではゲート電極材料は銀(Ag)とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。ゲート電極パターンを形成後に、銀粒子間に含まれる添加物を除去するため、大気中において約180℃で加熱処理を行った。これに限らず、スパッタ(または蒸着)法を用いてゲート電極材料を基板211上の全面に成膜した後にリソグラフィ法を用いてパターン形成し、ウェットエッチングによりゲート電極212を形成することとしてもよい。このとき、ゲート電極材料としてアルミニウムを用いれば、一般的なエッチャント、例えばリン酸、硝酸、酢酸、水からなる混合液を使用することができる。また、光リソグラフィで用いるポジレジストのアルカリ現像液もエッチャントとして使用できる。なお、銀(Ag)も一般に用いられるエッチャントでエッチングできるので、ウェットエッチングによっても電極パターンを形成することができる。
次に図16Bに示すように、ゲート絶縁層201としてパリレン膜を約0.5μmの厚さで成膜した。成膜にはジパラキシリレンモノマーを原料とした蒸着法を用いた。これに限らず、シリコン窒化膜をスパッタ法により形成することとしてもよい。例えば、スパッタ条件としてターゲット材料は窒化シリコンとし、プラズマガスにアルゴンガスを用い、圧力は約2パスカルとして、膜厚が約0.5μmのシリコン窒化膜を形成することとしてもよい。また、ポリイミドを滴下または塗布することによりゲート絶縁層201を形成することとしてもよい。この場合も膜厚は約0.5μmとすることができる。
次に図16Cに示すように、CNT膜205を形成する。本実施形態では、ディスペンサーと注射器を用いてチャネル部分にのみCNT溶液を滴下し、その後に乾燥する方法により形成した。溶媒にはジクロロエタンを用い、重量比で約1〜100ppm程度の濃度に調整した。ディスペンサーと注射器を用いて、このCNT溶液を約10〜500マイクロリットル滴下した後に、自然乾燥させた。基板の表面状態に応じてCNT膜におけるCNTの密度は異なるが、1〜5回の滴下工程で、約1本/μm2程度の密度となる。滴下工程の回数によって、CNT膜におけるCNTの密度を調整することができる。このように、滴下工程の回数によって密度を制御することで、CNTの平均間隔と直径の比D/dを制御することができる。本実施形態においては、密度が30本/μm2から120本/μm2になるように滴下工程の回数を制御した。
CNT溶液の作製は、水に界面活性剤と共にCNTを混入し、撹拌・超音波処理により分散させることとしてもよい。また、インクジェット印刷機で印刷することによりCNT膜を形成することもできる。これらのような局所的に滴下する形成方法を用いた場合は、チャネル領域以外の不要となるCNT膜を除去する工程が不要となる。
CNT膜205の形成方法はこれに限らず、スピンコート法で形成することとしてもよい。まずCNTをジクロロエタン溶媒中に分散し、重量比で約10−6程度の濃度に調整する。スピンコートは、基板上に希釈超音波分散したCNT溶液を約20〜200マイクロリットル滴下した後に、例えば基板を約800rpmで約10秒間回転させることにより行う。基板の表面状態に応じてCNTの密度は異なるが、4〜5回のスピンコート工程で、約0.6本/μm2程度のCNT密度になる。スピンコート工程の回数によって、CNTの密度を調整することができる。隣接する素子との分離を図るため、基板全面に塗布されたCNT膜のうち、チャネル領域となる部分以外の不要なCNT膜を除去する。このCNT膜を部分的に除去する工程には、通常のリソグラフィ法を用いることができる。すなわち、アッシング時のマスクとしてシリコン窒化膜またはシリコン酸化膜をスパッタ法で形成し、光リソグラフィ法によりパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後、酸素アッシングによりCNT膜を除去する。
CNT膜を部分的に除去する工程には、リフトオフ法を用いてもよい。すなわち、チャネルとなる部分のレジストのみが除去されたレジストパターンをリソグラフィ法で形成し、その後にCNT膜をスピンコートにより塗布する。その後、チャネル領域以外の不要なCNT膜を、レジスト溶剤でレジストと共に除去することとしてもよい。
さらに、CNT溶液に基板を浸した後に引き上げ、乾燥することによりCNT膜を形成することとしてもよい。この場合も基板全面にCNT膜が付着するため、CNT膜を部分的に除去する工程が必要となる。
その後、図16Dに示すように、ソース電極213、ドレイン電極214を形成する。本実施形態では、電極材料は銀(Ag)とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。電極パターンの形成後に銀粒子間に含まれる添加物を除去するため、大気中において約180℃で加熱処理を施した。この時の温度は、銀ペーストの架橋を促進するため、基板が耐え得る最も高い温度で行うのが望ましい。
ソース電極、ドレイン電極の形成はこれに限らず、光リソグラフィ法によりフォトレジストをパターン状に形成し、蒸着法で金を成膜した後、リフトオフ法で不要な部分を除去することにより形成することとしてもよい。また、通常の半導体装置の製造方法で一般的に使用されている技術を用いこともできる。例えば、電極材料となる金属をゲート絶縁層201の全面に成膜し、その後にリソグラフィ法を用いてパターン形成したレジスト膜をマスクとしてエッチングすることにより、ソース電極、ドレイン電極を形成することができる。
なお、上述のCNT膜を形成する工程とソース電極、ドレイン電極を形成する工程の順番を入れ替えて、ソース電極およびドレイン電極上にCNT膜を形成することとしてもよい。
次に、図16Eに示すように、保護膜203を形成することにより本実施形態によるCNT−FET200が完成する。本実施形態では、保護膜203としてパリレン膜を用い、ジパラキシリレンモノマーを原料した蒸着法により成膜した。これに限らず、スパッタ法を用いてシリコン窒化膜を成膜することとしてもよい。
なお、ゲート絶縁層および保護膜の成膜には、上述した製造方法以外であっても、半導体装置の製造工程で一般的に用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。
上述した本発明の各実施形態における導電層を構成する半導体構造物の配列構造は、半導体構造物がCNTの場合に限定されるものではない。導電層に筒状形状の半導体構造物として、例えばナノワイヤーを用いた場合であっても、本発明の効果が得られる。
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
この出願は、2009年3月24日に出願された日本出願特願2009−071218を基礎とする優先権を主張し、その開示の全てをここに取り込む。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置100の断面図である。半導体装置100は、第1の絶縁層101と、第1の絶縁層に接する導電層102と、導電層102を被覆し第1の絶縁層101と接する部分を有する第2の絶縁層103と、第1の絶縁層101の導電層102と反対側の面と接する第1の電極104とを有する。導電層102はキャリア(電子または正孔)の移動方向(図1の紙面に垂直方向)の少なくとも一部に半導体構造物105Aを含んでいる。ここで、第1の電極104の電位がVであるときに生じる電界の、導電層102の第1の絶縁層101と接する面における電界強度をE1とし、第1の電極104の電位Vと第1の絶縁層101の厚さTからV/Tとして求まる電界強度をE2としたとき、
E1/E2≦10 (1)
である関係を満たすように、半導体構造物105Aが互いに離間して配置されている。
このとき、第1の絶縁層101に接する面上における半導体構造物105A間の平均距離をD0、半導体構造物105Aの断面幅の平均値をdとしたとき、
1<D0/d≦35 (2)
である関係を満たすように、半導体構造物105Aが互いに離間して配置された構成とすることができる。
半導体構造物105Aとしては、例えば、筒状形状の一種である円筒形状を有するカーボンナノチューブ(CNT)を用いることができる。ここで、関連するCNT−FETの製造に際しては、均一性を確保するためにCNTを均質に散布することが重要となる。そのため、関連するCNT−FETにおいては、個々のCNT同士の間隔はより大きい方が望ましいとされている。
それに対して本実施形態による半導体装置では、CNTなどからなる半導体構造物105Aが互いに離間した所定の構成で配置されている。このような構成をとることにより、離間して配置された半導体構造物と接する絶縁層における電荷の捕獲を抑制することができるので、本実施形態による半導体装置では、特性の均質性を確保しつつ、電気特性におけるヒステリシスを低減することができる。
図2に、本実施形態による、半導体構造物としてカーボンナノチューブ(CNT)105を導電層に用いた電界効果トランジスタ(CNT−FET)110の断面図を示す。ここで、CNT−FET110は、ゲートとなる基板111の裏面に形成された第1の電極であるゲート電極112と、第1の絶縁層としてのゲート絶縁層101と、導電層102であるCNT105と、第2の絶縁層である保護層103と、さらに導電層102の一方の端部領域に第3の電極としてソース電極113を、他方の端部領域に第4の電極としてドレイン電極114を備える。
基板111にはドープされたシリコン基板を用いることができる。本実施形態では、ドーパントがアンチモンであり、抵抗率が約0.02Ω・cmであるn型のシリコン基板を用いた。ゲート絶縁層101として膜厚約200nmのシリコン窒化膜を用いた。ゲート絶縁層101の上にCNTチャネル105を形成した。素子領域以外のCNTは除去され、隣接する素子間での電気的な干渉がないように配置される。CNTチャネル105の上部に保護層103として厚さ約100nmのSiO2膜が形成されている。
CNTチャネル105の上から、ソース電極113およびドレイン電極114を形成する。本実施形態では、電極間の長さ(チャネル長)は約30μm、チャネル幅は約300μmとした。
図3A、図3Bに、第1の実施形態によるCNT−FET110の電気特性を示す。横軸はゲート電圧VG、縦軸はドレイン電流IDであり、ゲート電圧の最大値VG maxは20Vとした。ここで、導電層102にはCNT105が互いに離間して配置されている。このCNTの配置構成は、CNTの直径をd、CNTの密度の逆数から求めたCNTの等価的な平均距離をDとしたときのD/dの値を用いて表すことができる。図3AはD/dの値が16.7である配置構成の場合、図3BはD/dの値が11.1である配置構成の場合のCNT−FET110の電気特性である。ここで、CNTは直径dが約1nmのものを用いた。このときのヒステリシスの幅hの平均値はそれぞれ、図3Aの構成のCNT−FET110では約0.91V、図3Bの構成では約1.4Vである。なお、ヒステリシスの幅hは、背景技術で説明した定義により求めた。
図4A〜図4Dに、関連するCNT−FETの電気特性を示す。ここでD/dの値はそれぞれ、図4Aの場合66.7、図4Bの場合55.6、図4Cの場合41.6、図4Dの場合33.3、である。このときヒステリシスの幅hの平均値はそれぞれ、図4Aの場合約8.5V、図4Bの場合約3.0V、図4Cの場合約3.0V、図4Dの場合約2.1V、である。図3A、図3Bと図4A〜図4Dに示す結果より、本実施形態によるCNT−FETによれば、電気特性におけるヒステリシス幅を顕著に低減させることができることがわかる。
図5に、CNT−FETの電気特性から求めたD/dとヒステリシス幅との関係を示す。横軸はD/d、縦軸はヒステリシス幅hである。図から、D/dが小さくなるとともに、ヒステリシス幅hも小さくなることがわかる。
ここで本実施形態によるCNT−FET110は、ゲート絶縁層101に接する面上におけるCNT105間の平均距離をD0、CNT105の断面幅の平均値をdとしたとき、1<D0/d≦35である関係を満たすように、CNT105が互いに離間して配置されている。後述するように、上記条件はCNTの密度の逆数から求めたCNTの等価的な平均距離Dを用いて、
1<D/d≦30 (3)
と表される。ここで、D/dの下限の値は、CNTが重ならずに互いに接して理想的に配置された場合(D=d)を示す。
式(3)と図5から、本実施形態によるCNT−FET110によれば、電気特性におけるヒステリシス幅hはゲート電圧の最大値(VG max=20V)の1/10以下となることがわかる。よって、安定したトランジスタ動作を実現することができ、さらに、ゲート電圧の閾値の設定に余裕が得られることから、回路設計が容易になるという効果が得られる。
次に、本実施形態に係る発明の効果について、さらに詳細に説明する。以下では、半導体構造物としてカーボンナノチューブ(CNT)105を導電層に用いた電界効果トランジスタ(CNT−FET)110を用いて説明する。なお半導体構造物としては、この他に、シリコンナノワイヤー、またはシリコン・ゲルマニウム(Si/Ge)、ガリウム砒素(GaAs)などの化合物半導体ナノワイヤー、および酸化亜鉛(ZnO)などの酸化物半導体ナノワイヤーなども用いることができる。
まず、関連するCNT−FETにおいてヒステリシスの生じる機構を説明する。関連するCNT−FETにおいては、電荷がゲート絶縁層中(のトラップ)に捕獲され、その電荷による遮蔽電圧(VT)によってチャネルに印加される実効的なポテンシャル(VC)がゲート電圧の値(VG)と異なることによってヒステリシスが生じると考えられる。図6に、このときの各電圧の関係を模式的に示す。絶縁層中に捕獲された電荷による遮蔽電圧(VT)、チャネルに印加される実効的なポテンシャル(VC)、ゲート電圧の値(VG)の関係は
VC=VG−VT (4)
となる。
例えば、VGをゼロから+VG maxまで増加させると、CNTチャネルからゲート絶縁層に向かって増大する電界によって、電荷(電子)がCNTチャネルからトンネルして絶縁層に注入される。この注入された電荷量(数)Nによって、遮蔽電圧
VT=−eN/C (5)
が生じる。ここで、eは単位電荷、CはCNTチャネルと絶縁層中のトラップとの間の容量である。
ここで、VGを+VG maxまで増大させた後に、減少させる場合を考える。この場合、捕獲された電荷は、捕獲される時と同程度の大きさの逆向きの電界が与えられないと放出されない(ある時定数で自然に放出される確率はゼロではないが、放出には非常に時間を要する)。そのため、一度捕獲された電荷は、あるVGの範囲で保持される。すなわち式(5)のVTは保持されたままになる。このため、式(4)におけるVCはVGを変化させても、VTの分だけは変化しない。すなわちVGで制御できない電圧が残ることになる。
逆に、VGを−VG maxの方向まで減少させていく場合においても同様の状況となる。ただし、ある負のVG値において捕獲されていた電子が放出され、正孔が捕獲される点で異なる。そのため、式(5)の符号は正になるが、電子が捕獲される時と同様に式(5)のVTは保持されたままになる。したがって、この場合も式(4)におけるVCはVGを変化させても、VTの分だけは変化しない。すなわち、負のVG領域においても、VGで制御できない電圧が残る。以上により、VGを±VG maxに掃引した時にヒステリシスが生じることになる。
上述したように、電荷が捕獲されることによって遮蔽電圧VTが生じることが、ヒステリシスが生じる原因であることから、電荷が捕獲される確率を低減することによりヒステリシスを低減することができる。電荷が捕獲されるのは絶縁層を電荷がトンネルするためであるから、トンネル確率を低減させることが必要となる。トンネル確率はトンネルする障壁の高さと障壁の厚さに依存する。障壁の高さは材料の選択によって決定されるが、トンネルする障壁の厚さは障壁に印加される電界強度に依存し、電界強度が大きいほど障壁が薄くなりトンネル確率は増大する。したがって、CNTチャネルに印加される電界強度を低下させることにより、ヒステリシスを低減することができる。
ここで、デバイス構造におけるチャネル層の電界強度について説明する。シリコン材料を用いたFETに適用される平行平板構造の場合、電界強度Eはゲート絶縁層の膜厚をTGとすれば
E=VG/TG (6)
となる。
一方CNT−FETの場合、CNTは円筒状の半導体構造物であることから平行平板構造とは電界分布は大きく異なる。円筒構造の場合、円筒とゲート絶縁層界面での電界強度の近似値は、一般的な電磁気学理論から
E=VG/(d/2×In(TG−d/2)/(d/2)) (7)
と求まる。ここで、Inは自然対数、dは円筒の直径、TGは円筒からゲート電極までの距離(ゲート絶縁層の厚さに相当)である。
式(6)(7)より、典型的なCNTの直径を1nm、ゲート絶縁層の厚さTGを100nmとすると、平行平板構造の場合に比べて円筒構造の場合には約50倍電界強度が強くなることがわかる。
図7A〜図7Dは、このときの電界の様子を模式的に示したものである。図7Aに示すように、円筒構造120の場合はゲート電極121からの電気力線122が円筒の周囲にすべて回り込むことが出来る。このため、例えば直径1nmの円筒の周囲(約3.14nm)にゲート電極からの電気力線が全て集中してしまう。この場合のポテンシャルの様子を示したのが図7Bである。ここでは円筒構造としてCNTを用いた場合を示す。電気力線がCNTに集中するため、CNTと絶縁層との界面におけるポテンシャル障壁の厚さが薄くなっていることがわかる。このためCNT側から絶縁層にキャリアが注入されやすくなる。
それに対して平行平板構造130の場合は、図7Cに示すように、電気力線132がゲート電極131と対向する電極(チャネル層)の裏側に回り込むことはない。つまり、平行平板構造では、どちらか一方の電極に電気力線が集中することはなく、電界強度は対向する二つの電極間距離にだけ依存する(式(6))。平行平板構造の場合、図7Dに示すように、ゲート電極131と対向する電極(チャネル層)と絶縁層との界面におけるポテンシャル障壁の厚さが極端に薄くなることがない。したがって、チャネル層側からキャリアが注入されにくい構造になっている。以上より、平行平板構造で記述されるシリコン材料を用いたMOSFETと比較して、円筒構造を有するCNT−FETではヒステリシスがより顕著に生じることとなる。このように、ヒステリシスが生じる原因となる電荷が絶縁層をトンネルする確率を低減させるためには、チャネルにおける電界強度を低減させる必要がある。
次に、CNTの配列構造とヒステリシスを生じさせる電界強度の関係について説明する。ここでCNTの配列構造は、上述したように、CNTの直径をd、CNTの密度の逆数から求めたCNT間の等価的な平均距離をDとしたときのDとdの比(D/d)で表すこととする。
図8A、図8Bに、有限要素法を用いて計算により求めたCNTとゲート電極間の等ポテンシャル線の概略を示す。図8Aは孤立したCNTの場合であり、図8Bは複数のCNTが配列している場合である。同図中、等ポテンシャル線の間隔が狭い箇所はポテンシャルが急激に変化していることを示している。図8Aに示す孤立したCNTの場合は、式(7)で表されるように急激なポテンシャル変化、すなわち強い電界が生じている。一方、図8Bに示す複数のCNTが配列した構成においては、一本のCNTに電界が集中することなく、ポテンシャルの変化が緩和されていることがわかる。
図9に、CNT周辺のポテンシャル変化つまり電界強度とCNTの配列構造との関係を上述の計算結果から求めた結果を示す。図9において、横軸はCNTの配列構造を示すD/dであり、縦軸は、平行平板構造における電界強度をE2、ゲート絶縁層と接する面におけるCNTの電界強度をE1としたときの相対的な電界強度E1/E2である。電界強度は有限要素法を用いてポテンシャルを計算し、そのポテンシャルの微分から求めた。図中、実線はCNTが基板に垂直方向に重なり合い、導電層の厚さtがCNTの直径dよりも大きい場合を示す。このとき、D/dが10のときに導電層の厚さtが20nmになるとした。これは図3A、図3Bと図4A〜図4Dの実験結果をシミュレーションでフィッティングすることにより求めたものである。一方、図9中の点線はCNTがゲート絶縁層上に重なり合うことなく理想的に配列している場合であり、導電層の厚さtがCNTの直径dとほぼ等しいとみなせる場合を示す。また図9には、孤立したCNTに対応するD=∞のときの電界強度(図中の破線)と、平行平板構造に対応するE1=E2のときの電界強度(図中の一点鎖線)をあわせて示す。
本実施形態によるCNT−TFT110においては、式(1)で示したE1/E2≦10である関係を満たすように、CNTが互いに離間して配置されている。このとき、図9に示した計算結果より、CNTの密度の逆数から求めたCNTの等価的な平均距離Dを用いると、1<D/d≦30である関係にあることがわかる。このことと図5に示す実験結果とから、本実施形態によるCNT−FET110によれば、電気特性におけるヒステリシス幅をトランジスタの安定動作が可能な程度まで低減できることがわかる。
次に、CNTの配置と導電層の厚さtの関係について説明する。導電層におけるCNTの配置は、その製造方法に依存する。後述するようにCNTを溶液に溶かしてディスペンサー、インクジェット、スピンコート、またはディップコートなどにより基板上に配置する場合、CNTは基板面に並行な方向にランダムに配置される。D/dを小さくするためにCNTの面積当りの本数を増大させると、CNT同士が不規則に重なり合う。そのときの様子を図10A、図10Bに模式的に示す。図10AはCNTがゲート絶縁層101上に重なり合うことなく理想的に配列している場合であり、図10BはCNT同士が重なり合い基板面に垂直方向に厚さが生じる場合を示している。
図10Bに示すように、厚さが生じる配置である場合、導電層102の膜厚tがCNT105の直径dより大きくなるため、ゲート絶縁層101と接していないCNTが存在する。ゲート絶縁層101から離れて配置されたCNTは、ゲート絶縁層101の近傍に配置されたCNTによって静電遮蔽されるので、個々のCNTに集中する電界強度を緩和する効果に寄与する割合は低下する。したがって、CNTの密度を増大させてD/dの値を減少させても、一定の範囲以下では電界強度の緩和効果は減少する。この導電層の有限の厚さの影響により、図9に見られるようにt>dの場合には、D/dが1となる極限においても平行平板構造における値(E1/E2=1)にはならない。また、図5に示す実験結果においても、D/d=17のときヒステリシス幅hは最小となるが、D/dがそれ以下となってもhは減少することなく飽和傾向を示す。
図9より、CNTがゲート絶縁層上に重なり合うことなく理想的に配列している場合(図中の点線)には、式(1)の条件、すなわちE1/E2≦10となるのは
D0/d≦35 (8)
となる場合であることがわかる。ここで、D0はCNTが理想的に配列している場合のCNT間の平均距離、つまりゲート絶縁層101に接する面上におけるCNT105間の平均距離を表す。そしてCNTを含む導電層の厚さが増大するに従い、D/dの値の上限を与える式(8)の右辺の値は減少する。これは以下の理由による。すなわち、CNTを含む導電層の厚さが増大するとCNTは重なり合って配置するようになる。そのため、CNTの密度、すなわちD/dの値が同じ場合であっても、ゲート絶縁層に接する面上に存在するCNTの個数は減少するので、その平均距離D0は逆に増大することになる。そのため、ゲート絶縁層界面における電界集中を緩和する効果は減殺されるので、D/dの値をCNTが理想的に配列している場合よりもさらに減少させる必要があるからである。
次に、導電層の厚さとゲート絶縁層に接する面上におけるCNT間の平均距離D0の関係について説明する。まず、CNTの密度をn、そのときの導電層の厚さをtとし、単位密度当たりの導電層の厚さtdを以下のように定義する。
td=t/n (9)
ここでCNTの密度nは、CNTを含む導電層を基板の上面から観察したときの単位面積(1μm2)当たりのCNTの本数と定義する。例えば、CNTの密度nが100本/μm2であり、導電層の膜厚が20nmである場合は、tdは0.2nmとなる。
図9に示した、CNTが重なり合うことなく理想的に配列している場合の特性(点線:t≒d)からCNTが重なり合う場合の特性(実線:t>d)を内挿することにより、式(8)は以下のように書き直すことができる。
D/d≦35−25×td (10)
式(8)と式(9)から、
D0=D+25×td×d
と求まる。Dの定義からD=1/nであるから、導電層の厚さtとゲート絶縁層に接する面上におけるCNT間の平均距離D0との関係は以下のようになる。
D0=1/n+25×t×d/n (11)
式(11)を用いて、導電層の厚さtとCNTの密度nからゲート絶縁層に接する面上におけるCNT間の平均距離D0を設定することができるので、式(2)の条件を充足する本実施形態によるCNT−FETを作成することができる。なお、導電層の膜厚tは、段差計または原子間力顕微鏡(AFM:Atomic Force Microscope)などを用いて計測することができる。
また、単位密度当たりの導電層の厚さtdはCNTを含む導電層の形成方法に依存するが、スピンコートなどを用いて形成する場合には、tdは近似的に0.2nmとすることができる。このとき式(10)の条件は、
D/d≦30 (12)
となる。
次に、導電層の厚さの影響について説明する。ゲート絶縁層との界面から離れて配置されたCNTは界面近傍のCNTによって静電遮蔽される。そのため導電層の膜厚が過度に増大すると、ゲート電界で制御されないCNTの個数が増加する。その結果、ゲート電圧による制御性が著しく低下しトランジスタ動作が困難になる。
この導電層の厚さの影響を回避するため、導電層の厚さtはCNTの密度の逆数から求めたCNTの等価的な平均距離Dの10倍以下、すなわち
t≦10×D (13)
とすることが望ましい。ここで膜厚tは導電層の形成方法に依存し、ランダムに堆積する場合はCNTの密度と相関を有するが、CNTを配向させる場合は、必ずしもCNTの密度には依存しない。したがって、一般的には、導電層の膜厚tとCNTの密度つまりCNT間の平均距離Dとは独立に決定することができる。
次に、式(13)で表される条件による効果について、図11を用いて説明する。図11は、導電層におけるCNTの配置を模式的に示したものである。図中、CNT1とCNT3はゲート絶縁層101と接しており、CNT2はゲート絶縁層101から離れて配置している。ここで、CNT1とCNT3との距離はCNTの密度の逆数から求めた等価的な平均距離Dの2倍とし、CNT2のゲート絶縁層101表面からの距離をtとする。このときゲート絶縁層101の表面からの距離tが、CNT間の平均距離Dの大きさを越えて増加するに従い、ゲート電極112からCNT1とCNT3の間を通ってCNT2の位置まで達する電気力線の数は減少していく。そのため、ゲート電極112から生じる電界によってCNT2を効果的に制御するためには、CNT2はゲート絶縁層からの距離tがCNT間の平均距離Dの10倍よりも小さくなるように配置することが望ましい。
図12に、ゲート絶縁層と導電層の界面近傍における電界強度を計算により求めた結果を示す。ここでは、ゲート絶縁層101の厚さを200nmとし、ゲート電極112とCNTを含む導電層102でゲート絶縁層101を挟んだ構造とした。横軸はゲート電極112とゲート絶縁層101との界面からの距離L、縦軸は平行平板構造における電界強度で規格化した電界強度Enである。CNTはゲート絶縁層101と導電層102の界面(L=200nm)に配置されているとした。このとき、ゲート絶縁層に接する面上におけるCNT間の平均距離D0を変化させて電界強度を求めた。
図12からわかるように、ゲート絶縁層101と導電層102の界面近傍における電界強度の遷移領域の幅は界面におけるCNT間の平均距離D0と同程度の大きさとなっている。このことから、ゲート絶縁層に接する面上におけるCNT間の平均距離D0に対しても式(13)と同様に
t≦10×D0 (14)
の範囲を満たさない領域に配置されたCNTには、ゲート電極からの電気力線はほとんど到達しないことがわかる。この条件と式(8)の条件から、ゲート絶縁層に接する面上におけるCNT間の平均距離D0は
t/10≦D0≦35×d (15)
とすることが望ましい。
なお、本実施形態においてゲート絶縁層101の厚さT1は特に制限されないが、CNTの直径dとゲート絶縁層の厚さT1との比が20以上であるとき、すなわち
T1/d>20 (16)
の範囲にあるとき、特に有効となる。
本実施形態によるCNT−FET110においては、CNTはp型あるいはn型にドーピングされたものであってもよい。また、ゲート電極112の材料には、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いることができる。ソース電極113、ドレイン電極114には、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどを用いことができる。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース電極およびドレイン電極に接するCNTがp型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなるので、より望ましい。ソース電極およびドレイン電極に接するCNTがn型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなるので、より望ましい。
CNT−FET110において、ソース電極およびドレイン電極の配置位置は、必ずしもゲート電極に対して対称でなくてもよい。ソース−ドレイン間の耐圧を高くする必要がある場合には、ゲート−ドレイン間の距離をゲート−ソース間の距離よりも大きく(長く)配置することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にすることができる。
本実施形態によるCNT−FET110においては、基板、CNTチャネル、ソース電極およびドレイン電極の順に配置することとしたが、これに限らず、基板の上にソース電極およびドレイン電極を配置し、その上にCNTチャネルを配置した構成としてもよい。すなわち、基板を下側とした時に、CNTチャネルがソース電極およびドレイン電極の上側に位置する構成としても良い。この場合には、CNTチャネル以外の構造をリソグラフィ技術などを用いて製造した後に、CNTチャネルのみを印刷技術または塗布技術により形成することができるので、製造工程の簡略化、低コスト化を図ることができる。
次に、本実施形態によるCNT−FET110の製造方法を説明する。図13A〜図13Eは、CNT−FET110の製造方法を説明するための断面工程図である。
まず、図13Aに示すように、シリコン基板111の裏面にゲート電極112を蒸着により形成する。ゲート電極の材料として本実施形態では、Al(約50nm)/Au(約50nm)からなる積層構造を用いた。シリコン基板と接する面にAlを形成すると密着性が良くなるからである。シリコン基板111の表面側にはシリコン窒化膜からなるゲート絶縁層101を約200nm形成した。成膜にプラズマCVD法を用いると良好な膜質が得られる。ゲート絶縁層101の上にスピンコート法を用いてCNTを塗布し、CNTチャネル105を形成する。このスピンコート工程において、チャネルを形成するCNTの間隔−直径比率D/dを制御することができる。すなわち、スピンコートによるCNTの密度はスピンコートの総回数にほぼ比例するので、あらかじめスピンコート一回当たりのCNT密度をAFM(原子間力顕微鏡:Atomic Force Microscope)を用いた観察から求めておくことにより制御することができる。このとき、CNT溶液の濃度によってスピンコートの回数を数回から10回程度まで数段階に分けて準備し、AFM観察からCNT密度を計測することとすれば、より正確に制御することができる。CNTの密度は基板表面の状態にも依存するが、例えば、濃度約3ppmのCNTジクロロエタン溶液では、一回のスピンコートによってCNT密度が約1本/μm2のCNT膜が形成される。
このスピンコート回数による密度制御から、CNTの平均間隔Dの近似値を求めておく。例えば1μm2当りにCNTがn本の場合は
D=1000/n[nm]
となる。
CNTの直径は、上記のAFM観察の工程で直接求めることが出来る。ここでは約1nmのCNTを用いた。このように、スピンコート回数によって密度を制御することで、CNTの平均間隔と直径の比D/dを制御することができる。本実施形態においては、密度が35本/μm2から90本/μm2になるようにスピンコート回数を制御した。
CNTチャネルの形成方法としては、スピンコート法に限らず、インクジェット法、ディスペンサー(注射器)法、ディッピング(引き上げ)法などを用いることができる。
インクジェット法を用いる場合においてもスピンコート法と同様に、あらかじめ吐出量を測定し、微量の吐出量を吹き付けて形成したCNT膜をAFMで観察することにより密度を求めておく。この場合も異なる吐出量について測定しておくと精度が向上する。AFM観察で一回の吐出によるCNT膜のCNT密度を測定し、吹き付けた範囲の面積を光学顕微鏡または電子顕微鏡で計測することにより総CNT本数を算出する。これにより一回の吐出時のCNT本数が求められる。以上より、吐出回数を調整することによって、所望のCNT密度のCNTチャネルを形成することができる。従って、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
ディスペンサー法を用いる場合にもインクジェット法と同様に、一回の吐出量によるCNT本数をあらかじめ算出しておくことにより、CNTの密度を制御することができる。従って、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
また、ディッピング(引き上げ)法を用いる場合においても、一回の引き上げで基板上に付着するCNT密度を同様に計測しておき、素子サイズ(面積)を乗じて一回の引き上げ毎のCNT本数を算出しておけばよい。これにより、この場合にもCNTの平均間隔と直径の比D/dを制御することができる。
次に図13Bに示すように、CNTチャネル105の上に厚さ約100nmのSiO2膜からなる保護層103を形成し、CNTチャネル105の全面を被覆する。成膜には例えば熱CVD法を用いることができる。本実施形態では、窒素をキャリアガスとし、モノシランと酸素の混合ガスを用いた熱CVD法により、基板温度約400℃以下で成膜を行った。
図13Cに示す素子分離工程は、チャネルとなる領域をフォトレジストで覆い、それ以外の保護層103を例えば緩衝フッ化水素酸液などを用いて除去することにより行う。その後、チャネル領域以外の領域に露出したCNT膜を、酸素アッシングなどにより除去する。
次に図13Dに示すように、ソース電極113、ドレイン電極114を形成するための窓開けを行なう。窓開けは、一般的なリソグラフィを用いてパターニングし、保護層103の上からコンタクト領域を形成することにより行う。
続いて図13Eに示すように、ソース電極113、ドレイン電極114を形成する。本実施形態では、厚さ約50nmの金(Au)を蒸着することにより形成した。この電極形成には、リフトオフ法を用いることができる。すなわち、まずソース電極、ドレイン電極を形成する領域のレジストが除去されたレジストパターンをリソグラフィ法により形成する。その上に蒸着法など異方性の強い成膜法を用いて金(Au)を成膜する。その後、レジストを溶解する溶剤で不要な金(Au)をレジストと共に除去しパターンを形成する。以上の工程により、本実施形態によるCNT−FET110が完成する。
本実施形態によるCNT−FET110においては、基板としてシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。
また、ゲート絶縁層としてシリコン酸化膜、シリコン窒化膜、アルミ酸化膜、またはチタン酸化物、ハフニア(ハフニウム酸化物)、ジルコニア(ジルコニウム酸化物)などの高誘電率材料などを用いることができる。また、ポリイミド、フォトレジスト、PMMAなどのアクリル樹脂、ポリカーボネートなど有機材料膜を用いることとしてもよい。
[第2の実施形態]
次に、本発明の第2の実施形態について説明する。図14に、本実施形態によるカーボンナノチューブ(CNT)膜205を導電層に用いた電界効果トランジスタ(CNT−FET)200の断面図を示す。基本的な構造は第1の実施形態によるCNT−FET110と同様である。本実施形態では、基板211として厚さ約200μmのポリイミドを用いた。CNT−FET200は、導電層202であるCNTチャネル205、その両端に接して構成されたソース電極213およびドレイン電極214、ソース電極とドレイン電極の間に延在するCNTチャネル領域に形成されたゲート絶縁層201、およびゲート絶縁層201に接して構成されたゲート電極212からなる。ここで、ソース電極とドレイン電極の間隔(チャネル長)は約150μm、チャネル幅は約500μmとした。なお、基板211にはポリイミドに限らず、例えばポリ・エチレン・ナフタレート(PEN:polyethylene naphthalate)などを用いることとしてもよい。
ポリイミド基板211上に厚さ約1μmの銀(Ag)からなるゲート電極212を形成し、その上にゲート絶縁層201として、熱CVD法で形成した厚さ約0.5μmのパリレン(ポリパラキシリレン)膜を形成した。ゲート電極212のチャネル長方向に沿った長さは約100μmとした。
ゲート絶縁層201の上にCNTチャネル205を形成する。ソース電極213およびドレイン電極214には厚さ約0.5μmの銀を用いた。ソース電極端(またはドレイン電極端)とゲート電極212との間の距離は約10μmである。
CNTチャネル205の上に、第2の絶縁膜である保護層203として厚さ約0.2μmのパリレン膜を形成する。保護層203は水分や空気中の酸素などによるトランジスタ特性の変化を防止する効果がある。
ここで、CNTはp型またはn型にドーピングしたものであってもよい。また、図15に示すように、ソース領域またはドレイン領域とCNTチャネルが接触する部分(それぞれ領域1、2という)、およびゲート絶縁層201を介してゲート電極212と対向する領域を含むCNTチャネルの部分(領域3という)を相補的にドーピングすることとしてもよい。例えば、領域1、2はp型と、領域3はn型とすることができる。相補的にドーピングされたチャネル構成とすることによって、ゲート電圧が印加されない時にドレイン電流をゼロにすることができる。すなわちMOS−FETにおけるいわゆるエンハンスメント型の動作が実現できる。
次に、本実施形態によるCNT−FET200の製造方法を説明する。図16A〜図16Eは、CNT−FET200の製造方法を説明するための断面工程図である。
まず図16Aに示すように、ポリイミド基板211上にゲート電極212を形成する。本実施形態ではゲート電極材料は銀(Ag)とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。ゲート電極パターンを形成後に、銀粒子間に含まれる添加物を除去するため、大気中において約180℃で加熱処理を行った。これに限らず、スパッタ(または蒸着)法を用いてゲート電極材料を基板211上の全面に成膜した後にリソグラフィ法を用いてパターン形成し、ウェットエッチングによりゲート電極212を形成することとしてもよい。このとき、ゲート電極材料としてアルミニウムを用いれば、一般的なエッチャント、例えばリン酸、硝酸、酢酸、水からなる混合液を使用することができる。また、光リソグラフィで用いるポジレジストのアルカリ現像液もエッチャントとして使用できる。なお、銀(Ag)も一般に用いられるエッチャントでエッチングできるので、ウェットエッチングによっても電極パターンを形成することができる。
次に図16Bに示すように、ゲート絶縁層201としてパリレン膜を約0.5μmの厚さで成膜した。成膜にはジパラキシリレンモノマーを原料とした蒸着法を用いた。これに限らず、シリコン窒化膜をスパッタ法により形成することとしてもよい。例えば、スパッタ条件としてターゲット材料は窒化シリコンとし、プラズマガスにアルゴンガスを用い、圧力は約2パスカルとして、膜厚が約0.5μmのシリコン窒化膜を形成することとしてもよい。また、ポリイミドを滴下または塗布することによりゲート絶縁層201を形成することとしてもよい。この場合も膜厚は約0.5μmとすることができる。
次に図16Cに示すように、CNT膜205を形成する。本実施形態では、ディスペンサーと注射器を用いてチャネル部分にのみCNT溶液を滴下し、その後に乾燥する方法により形成した。溶媒にはジクロロエタンを用い、重量比で約1〜100ppm程度の濃度に調整した。ディスペンサーと注射器を用いて、このCNT溶液を約10〜500マイクロリットル滴下した後に、自然乾燥させた。基板の表面状態に応じてCNT膜におけるCNTの密度は異なるが、1〜5回の滴下工程で、約1本/μm2程度の密度となる。滴下工程の回数によって、CNT膜におけるCNTの密度を調整することができる。このように、滴下工程の回数によって密度を制御することで、CNTの平均間隔と直径の比D/dを制御することができる。本実施形態においては、密度が30本/μm2から120本/μm2になるように滴下工程の回数を制御した。
CNT溶液の作製は、水に界面活性剤と共にCNTを混入し、撹拌・超音波処理により分散させることとしてもよい。また、インクジェット印刷機で印刷することによりCNT膜を形成することもできる。これらのような局所的に滴下する形成方法を用いた場合は、チャネル領域以外の不要となるCNT膜を除去する工程が不要となる。
CNT膜205の形成方法はこれに限らず、スピンコート法で形成することとしてもよい。まずCNTをジクロロエタン溶媒中に分散し、重量比で約10−6程度の濃度に調整する。スピンコートは、基板上に希釈超音波分散したCNT溶液を約20〜200マイクロリットル滴下した後に、例えば基板を約800rpmで約10秒間回転させることにより行う。基板の表面状態に応じてCNTの密度は異なるが、4〜5回のスピンコート工程で、約0.6本/μm2程度のCNT密度になる。スピンコート工程の回数によって、CNTの密度を調整することができる。隣接する素子との分離を図るため、基板全面に塗布されたCNT膜のうち、チャネル領域となる部分以外の不要なCNT膜を除去する。このCNT膜を部分的に除去する工程には、通常のリソグラフィ法を用いることができる。すなわち、アッシング時のマスクとしてシリコン窒化膜またはシリコン酸化膜をスパッタ法で形成し、光リソグラフィ法によりパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後、酸素アッシングによりCNT膜を除去する。
CNT膜を部分的に除去する工程には、リフトオフ法を用いてもよい。すなわち、チャネルとなる部分のレジストのみが除去されたレジストパターンをリソグラフィ法で形成し、その後にCNT膜をスピンコートにより塗布する。その後、チャネル領域以外の不要なCNT膜を、レジスト溶剤でレジストと共に除去することとしてもよい。
さらに、CNT溶液に基板を浸した後に引き上げ、乾燥することによりCNT膜を形成することとしてもよい。この場合も基板全面にCNT膜が付着するため、CNT膜を部分的に除去する工程が必要となる。
その後、図16Dに示すように、ソース電極213、ドレイン電極214を形成する。本実施形態では、電極材料は銀(Ag)とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。電極パターンの形成後に銀粒子間に含まれる添加物を除去するため、大気中において約180℃で加熱処理を施した。この時の温度は、銀ペーストの架橋を促進するため、基板が耐え得る最も高い温度で行うのが望ましい。
ソース電極、ドレイン電極の形成はこれに限らず、光リソグラフィ法によりフォトレジストをパターン状に形成し、蒸着法で金を成膜した後、リフトオフ法で不要な部分を除去することにより形成することとしてもよい。また、通常の半導体装置の製造方法で一般的に使用されている技術を用いこともできる。例えば、電極材料となる金属をゲート絶縁層201の全面に成膜し、その後にリソグラフィ法を用いてパターン形成したレジスト膜をマスクとしてエッチングすることにより、ソース電極、ドレイン電極を形成することができる。
なお、上述のCNT膜を形成する工程とソース電極、ドレイン電極を形成する工程の順番を入れ替えて、ソース電極およびドレイン電極上にCNT膜を形成することとしてもよい。
次に、図16Eに示すように、保護膜203を形成することにより本実施形態によるCNT−FET200が完成する。本実施形態では、保護膜203としてパリレン膜を用い、ジパラキシリレンモノマーを原料した蒸着法により成膜した。これに限らず、スパッタ法を用いてシリコン窒化膜を成膜することとしてもよい。
なお、ゲート絶縁層および保護膜の成膜には、上述した製造方法以外であっても、半導体装置の製造工程で一般的に用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。
上述した本発明の各実施形態における導電層を構成する半導体構造物の配列構造は、半導体構造物がCNTの場合に限定されるものではない。導電層に筒状形状の半導体構造物として、例えばナノワイヤーを用いた場合であっても、本発明の効果が得られる。
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
この出願は、2009年3月24日に出願された日本出願特願2009−071218を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明による半導体装置は、特に、表示装置の駆動回路におけるトランジスタ、論理回路中の演算素子としてのトランジスタなどに適用できる。
100 本発明の第1の実施形態に係る半導体装置
101、201、306 第1の絶縁層(ゲート絶縁層)
102、202 導電層
103、203 第2の絶縁層(保護層)
104、204 第1の電極
105、205、305 CNT(CNTチャネル、CNT膜)
105A 半導体構造物
110 本発明の第1の実施形態に係るCNT−FET
111、211 基板
112、121、131、212、303 ゲート電極
113、213、301 ソース電極
114、214、302 ドレイン電極
120 円筒構造
122、132 電気力線
130 平行平板構造
200 本発明の第2の実施形態に係るCNT−FET
101、201、306 第1の絶縁層(ゲート絶縁層)
102、202 導電層
103、203 第2の絶縁層(保護層)
104、204 第1の電極
105、205、305 CNT(CNTチャネル、CNT膜)
105A 半導体構造物
110 本発明の第1の実施形態に係るCNT−FET
111、211 基板
112、121、131、212、303 ゲート電極
113、213、301 ソース電極
114、214、302 ドレイン電極
120 円筒構造
122、132 電気力線
130 平行平板構造
200 本発明の第2の実施形態に係るCNT−FET
Claims (7)
- 第1の絶縁層と、前記第1の絶縁層に接する導電層と、前記導電層を被覆し前記第1の絶縁層と接する部分を有する第2の絶縁層と、前記第1の絶縁層の前記導電層と反対側の面と接する第1の電極とを有し、前記導電層は半導体構造物を含み、
前記第1の電極の電位がVであるときに生じる電界の、前記導電層の前記第1の絶縁層と接する面における電界強度をE1とし、前記第1の電極の電位Vと前記第1の絶縁層の厚さTからV/Tとして求まる電界強度をE2としたとき、
E1/E2≦10
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の絶縁層に接する面上における前記半導体構造物間の平均距離をD0、前記半導体構造物の断面幅の平均値をdとしたとき、
1<D0/d≦35
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。 - 請求項2に記載の半導体装置において、
前記導電層の厚さをtとしたとき、
t/10≦D0≦35×d
である関係を満たすように前記半導体構造物が配置されている半導体装置。 - 請求項1から3のいずれか一項に記載の半導体装置において、前記半導体構造物が筒状形状である半導体装置。
- 請求項1から4のいずれか一項に記載の半導体装置において、
前記導電層の一方の端部領域に第2の電極を、他方の端部領域に第3の電極を備え、前記第1の電極をゲート電極とし、前記第2の電極または前記第3の電極の一方をソース電極、他方をドレイン電極とし、前記導電層を構成する前記半導体構造物をカーボンナノチューブあるいはナノワイヤーとした電界効果トランジスタである半導体装置。 - 第1の絶縁層と、前記第1の絶縁層に接する導電層と、前記導電層を被覆し前記第1の絶縁層と接する部分を有する第2の絶縁層と、前記第1の絶縁層の前記導電層と反対側の面と接する第1の電極とを有し、前記導電層は半導体構造物を含み、
前記第1の絶縁層に接する面上における前記半導体構造物間の平均距離をD0、前記半導体構造物の断面幅の平均値をdとしたとき、
1<D0/d≦35
である関係を満たすように、前記半導体構造物が互いに離間して配置されている半導体装置。 - 第1の絶縁層の上に、半導体構造物を含む導電層を前記第1の絶縁層に接して形成し、前記導電層を被覆し、その一部が前記第1の絶縁層と接するように第2の絶縁層を形成し、前記第1の絶縁層の前記導電層と反対側の面に第1の電極を形成することを含み、前記第1の絶縁層に接する面上における前記半導体構造物間の平均距離をD0、前記半導体構造物の断面幅の平均値をdとしたとき、
1<D0/d≦35
である関係を満たすように、前記半導体構造物を互いに離間して配置する半導体装置の製造方法。
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---|---|
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