JP2010123765A - 半導体装置、その製造方法及びその駆動方法 - Google Patents

Abstract

【課題】カーボンナノチューブのような筒状形状半導体構造を導電層に用いた半導体装置では、電気特性におけるヒステリシスが大きく、ヒステリシスを低減することが困難である。
【解決手段】本発明の半導体装置は、第１の絶縁層と、第１の絶縁層に接する導電層と、導電層を被覆し第１の絶縁層と接する部分を有する第２の絶縁層と、第１の絶縁層の導電層と反対側の面と接する第１の電極とを有し、導電層は離散して配置された半導体構造物を含み、第１の電極から生じる電界の、導電層の第１の絶縁層と接する面における電界強度をＥ_１、導電層の第２の絶縁層と接する面における電界強度をＥ_２としたとき、Ｅ_１＞Ｅ_２、かつ、Ｅ_２≠０である関係を満たすように第１の絶縁層および第２の絶縁層が構成されている。
【選択図】 図１

Description

本発明は、半導体装置、その製造方法及びその駆動方法に係り、特にカーボンナノチューブ等の筒状形状半導体構造物を導電層に用いた電界効果トランジスタ、その製造方法及びその駆動方法に関する。

カーボンナノチューブ（以下、ＣＮＴと称する）は溶媒に分散させることが可能であることから、ＣＮＴを用いた半導体装置、例えばＣＮＴをチャネル層に用いた電界効果トランジスタ(以下、ＣＮＴ−ＦＥＴと称する)などの作製には、塗布・印刷などによる製造方法を用いることが出来る。このため、巨大な真空装置が不要となり製造コストを大幅に抑制できる。また、高温での処理が不要となることから、プラスティック基板などを使用することができ、フレキシブルな表示装置などの作製が可能となる。

ＣＮＴ−ＦＥＴの一例が特許文献１に記載されている。図２１に、特許文献１に記載されたＣＮＴ−ＦＥＴの断面図を示す。ソース電極６０１とドレイン電極６０２の間のチャネル部をＣＮＴ６０５で形成している。ゲート電極６０３とＣＮＴ６０５はゲート絶縁層６０６を介して容量(コンデンサー)を構成し、ゲート電極６０３の電圧によってチャネル部の一部の電圧(あるいは電位、ポテンシャル)を変化させることができる。そしてチャネル部の電位を変化させることにより、チャネル部内の電荷濃度または電位障壁を変化させることができる。この結果、チャネル部内の電流量をゲート電圧によって制御することが可能となる。これは、一般的なシリコンを用いた電界効果トランジスタと同じ動作原理である。

チャネル部は一本のＣＮＴから構成される場合に限らず、複数のＣＮＴから構成され、一本のＣＮＴでソースとドレイン間が電気的に接続されることがない場合もある。すなわちソースとドレイン間が直列に接続された複数のＣＮＴによって電気的に接続された構成となる場合もある。

特許文献１に記載されたＣＮＴ−ＦＥＴの製造方法では、まず（１）ゲート電極６０３として用いるシリコン基板を用意し、（２）シリコン基板の表面にゲート絶縁層６０６を形成し、（３）ゲート絶縁層６０６の表面にソース電極６０１とドレイン電極６０２を形成し、次に（４）ゲート絶縁層６０６の表面にチャネル部となるＣＮＴ６０５を、ＣＮＴが有機溶媒中に分散した分散溶液を敵下することにより形成することとしている。

一方、ＣＮＴ−ＦＥＴの電気特性には非常に大きなヒステリシスが生じることが知られている（例えば、非特許文献１参照）。これは、ある一定の電圧をドレイン電極に印加した状態で、ゲート電圧Ｖ_Ｇを往復して掃引した場合（例えば、＋Ｖ_Ｇ ^ｍａｘ→−Ｖ_Ｇ ^ｍａｘ→＋Ｖ_Ｇ ^ｍａｘ）に、往路と復路におけるドレイン電流の値が異なる現象である。

関連するＣＮＴ−ＦＥＴにおける典型的なヒステリシス特性を図２２に示す。図中の矢印は、ゲート電圧を負側から正側に掃引した時のドレイン電流値が、逆向きに掃引した時のドレイン電流値よりも小さくなる向きをヒステリシスの向きとして示したものである。このヒステリシスが生じる現象は、シリコンを用いたＭＯＳＦＥＴにおいては、一般的に絶縁層への電荷の注入によるものであると考えられている。ＣＮＴ−ＦＥＴの場合も同様に、電荷の注入によりヒステリシスが生じると考えられている（例えば、非特許文献１参照）。ここで本明細書では、ヒステリシスの幅を図２２の図中に示したように、次のように定義して用いる。すなわち、ゲート電圧を負側から正側に掃引した時に、ドレイン電流の対数軸上の最大値と最小値の中点となる電流値をとる時のゲート電圧をＶ_Ｔ ^１とし、正側から負側に掃引した時に、同じ電流値をとる時のゲート電圧をＶ_Ｔ ^２とした時に、ヒステリシスの幅ｈをｈ＝Ｖ_Ｔ ^２−Ｖ_Ｔ ^１と定義する。

ヒステリシスの幅は掃引するゲート電圧とともに増大することが知られている。例えば、ゲート電圧を±Ｖ_Ｇ ^ｍａｘの範囲で掃引した場合、ヒステリシスの幅がＶ_Ｇ ^ｍａｘと同程度の大きさになる場合がある。

このヒステリシスの存在はＦＥＴをスイッチング素子として動作させる場合に問題となる。すなわち、スイッチング素子としてのｏｎ状態とｏｆｆ状態との境界となるゲート電圧（いわゆる閾値）が、ゲート電圧を＋Ｖ_Ｇ ^ｍａｘ→−Ｖ_Ｇ ^ｍａｘの方向に変化させた場合と、−Ｖ_Ｇ ^ｍａｘ→＋Ｖ_Ｇ ^ｍａｘの方向に変化させた場合とで異なることになるからである。このような電気特性を有する関連するＣＮＴ−ＦＥＴは、実際の製品として、例えば集積化した場合に、安定した動作を実現することが困難である。

ＣＮＴ−ＦＥＴのヒステリシスを低減する試みがいくつか提案されている。例えば特許文献１では、高誘電率を有する材料をゲート絶縁層に用いた構造としている。また、シリコン酸化膜上にオクタデシルトリクロロシラン(ｏｃｔａｄｅｃｙｌｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ)処理を行うこととしているものもある（例えば、非特許文献２参照）。

特開２００８−０７１８９８号公報（段落「００２２」、「００２６」〜「００３２」、図２） 「アプライド フィジックス レターズ（ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ）」、（米国）、２００６年、第８９巻、ｐ．１６２１０８ 「アプライド フィジックス レターズ（ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ）」、（米国）、２００６年、第８９巻、ｐ．１６３１２３

上述した特許文献１に記載された半導体装置においては、大気中に設置された場合にはヒステリシスを低減することができないという問題があった。また非特許文献２に記載された半導体装置においては、製品化する場合には何らかの被覆が必要であり、被覆をした場合に電気特性に及ぼす影響が不明であるという問題があった。

本発明の目的は、上述した課題である半導体装置の電気特性におけるヒステリシスが大きく、ヒステリシスを低減することが困難である、という課題を解決する半導体装置、その製造方法及びその駆動方法を提供することにある。

本発明の半導体装置は、第１の絶縁層と、第１の絶縁層に接する導電層と、導電層を被覆し第１の絶縁層と接する部分を有する第２の絶縁層と、第１の絶縁層の導電層と反対側の面と接する第１の電極とを有し、導電層は離散して配置された半導体構造物を含み、第１の電極から生じる電界の、導電層の第１の絶縁層と接する面における電界強度をＥ_１、導電層の第２の絶縁層と接する面における電界強度をＥ_２としたとき、Ｅ_１＞Ｅ_２、かつ、Ｅ_２≠０である関係を満たすように第１の絶縁層および第２の絶縁層が構成されている。

本発明の半導体装置の製造方法は、第１の絶縁層の上に、半導体構造物を離散して配置した領域を含む導電層を第１の絶縁層に接して形成し、導電層を被覆し、その一部が第１の絶縁層と接するように第２の絶縁層を形成し、第１の絶縁層の導電層と反対側の面に第１の電極を形成し、導電層を挟んで第１の電極と対抗する位置に第２の絶縁層と接して第２の電極を形成することからなり、第１の絶縁層および第２の絶縁層は、第１の絶縁層の厚さをＴ_１、誘電率をε_１とし、第２の絶縁層の厚さをＴ_２、誘電率をε_２としたとき、Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１である関係を満たすように形成する。

本発明の半導体装置の駆動方法は、第１の絶縁層と、第１の絶縁層に接する導電層と、導電層を被覆し第１の絶縁層と接する部分を有する第２の絶縁層と、第１の絶縁層の導電層と反対側の面と接する第１の電極と、第２の絶縁層と接し、導電層を挟んで第１の電極と対抗する位置に配置された第２の電極と、導電層の一方の端部領域に配置された第３の電極と、導電層の他方の端部領域に配置された第４の電極とからなり、導電層は離散して配置された半導体構造物を含み、第１の電極から生じる電界の、導電層の第１の絶縁層と接する面における電界強度をＥ_１、導電層の第２の絶縁層と接する面における電界強度をＥ_２としたとき、Ｅ１＞Ｅ２、かつ、Ｅ２≠０である関係を満たすように第１の絶縁層および第２の絶縁層が構成された半導体装置に対して、第１の電極に入力信号を印加し、第３の電極と第４の電極の間に駆動電圧を印加し、第２の電極の電位を、第３の電極または第４の電極の一方と略同電位とする。

本発明の半導体装置は、電気特性におけるヒステリシスを低減することができるという効果を有する。

以下に、図面を参照しながら、本発明の実施形態について説明する。

〔第１の実施形態〕
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、第１の絶縁層１０１と、第１の絶縁層に接する導電層１０２と、導電層１０２を被覆し第１の絶縁層１０１と接する部分を有する第２の絶縁層１０３と、第１の絶縁層１０１の導電層１０２と反対側の面と接する第１の電極１０４とを有する。導電層１０２はキャリア（電子または正孔）の移動方向の少なくとも一部に半導体構造物を含んでいる。そして半導体構造物はキャリアの移動方向以外では互いに離散して配置されている。ここで、導電層１０２を構成する半導体構造物の全てが互いに離散して配置される必要はなく、一部の領域で半導体構造物が離散して配置された構成であればよい。さらに第１の絶縁層１０１および第２の絶縁層１０３は次の条件を満たすように構成されている。すなわち、第１の電極１０４から生じる電界１０６の、導電層１０２の第１の絶縁層１０１と接する面における電界強度をＥ_１、導電層１０２の第２の絶縁層１０３と接する面における電界強度をＥ_２としたとき、Ｅ_１＞Ｅ_２、かつ、Ｅ_２≠０である関係を満たすように構成されている。

このような構成をとることにより、離散して配置された半導体構造物を被覆する第２の絶縁層における電荷の捕獲を抑制することができるので、本実施形態による半導体装置の電気特性におけるヒステリシスを低減することができる。

次に、本実施形態に係る発明の効果について、さらに詳細に説明する。以下では、導電層を構成する半導体構造物の一例として、筒状形状の一種である円筒形状を有するカーボンナノチューブ（ＣＮＴ）を用いた場合について説明する。なお半導体構造物としては、この他に、シリコンナノワイヤー、またはシリコン・ゲルマニウム（Ｓｉ／Ｇｅ）、ガリウム砒素（ＧａＡｓ）などの化合物半導体ナノワイヤー、および酸化亜鉛（ＺｎＯ）などの酸化物半導体なども用いることができる。また、半導体装置１００は、第１の電極１０４をゲート電極とし、導電層１０２の一方の端部領域に第３の電極としてソース電極を、他方の端部領域に第４の電極としてドレイン電極を備え、導電層を構成する半導体構造物をカーボンナノチューブ（ＣＮＴ）１０５とした電界効果トランジスタ（ＣＮＴ−ＦＥＴ）である場合について説明する。

まず、関連するＣＮＴ−ＦＥＴにおいてヒステリシスの生じる機構を説明する。関連するＣＮＴ−ＦＥＴにおいては、電荷がゲート絶縁層中(のトラップ)に捕獲され、その電荷による遮蔽電圧（Ｖ_Ｔ）によってチャネルに印加される実効的なポテンシャル（Ｖ_Ｃ）がゲート電圧の値（Ｖ_Ｇ）と異なることによってヒステリシスが生じると考えられる。図２に、このときの各電圧の関係を模式的に示す。絶縁層中に捕獲された電荷による遮蔽電圧(Ｖ_Ｔ)、チャネルに印加される実効的なポテンシャル(Ｖ_Ｃ)、電圧の値(Ｖ_Ｇ)の関係は
Ｖ_Ｃ＝Ｖ_Ｇ−Ｖ_Ｔ （１）
となる。

例えば、Ｖ_Ｇをゼロから＋Ｖ_Ｇ ^ｍａｘまで増加させると、ＣＮＴチャネルからゲート絶縁層に向かって増大する電界によって、電荷(電子)がＣＮＴチャネルからトンネルして絶縁層に注入される。この注入された電荷量（数）ｎによって、遮蔽電圧
Ｖ_Ｔ＝−ｅｎ／Ｃ （２）
が生じる。ここで、ｅは単位電荷、ＣはＣＮＴチャネルと絶縁層中のトラップとの間の容量である。

ここで、Ｖ_Ｇを＋Ｖ_Ｇ ^ｍａｘまで増大させた後に、減少させる場合を考える。この場合、捕獲された電荷は、捕獲される時と同程度の大きさの逆向きの電界が与えられないと放出されない（ある時定数で自然に放出される確率はゼロではないが、放出には非常に時間を要する）。そのため、一度捕獲された電荷は、あるＶ_Ｇの範囲で保持される。すなわち式（２）のＶ_Ｔは保持されたままになる。このため、式（１）におけるＶ_ＣはＶ_Ｇを変化させても、Ｖ_Ｔの分だけは変化しない。すなわちＶ_Ｇで制御できない電圧が残ることになる。

逆に、Ｖ_Ｇを−Ｖ_Ｇ ^ｍａｘの方向まで減少させていく場合においても同様の状況となる。ただし、ある負のＶ_Ｇ値において捕獲されていた電子が放出され、正孔が捕獲される点で異なる。そのため、式（２）の符号は正になるが、電子が捕獲される時と同様に式（２）のＶ_Ｔは保持されたままになる。したがって、この場合も式（１）におけるＶ_ＣはＶ_Ｇを変化させても、Ｖ_Ｔの分だけは変化しない。すなわち、負のＶ_Ｇ領域においても、Ｖ_Ｇで制御できない電圧が残る。以上により、Ｖ_Ｇを±Ｖ_Ｇ ^ｍａｘに掃引した時にヒステリシスが生じることになる。

上述したように、電荷が捕獲されることによって遮蔽電圧Ｖ_Ｔが生じることが、ヒステリシスが生じる原因であることから、電荷が捕獲される確率を低減することによりヒステリシスを低減することができる。電荷が捕獲されるのは絶縁層を電荷がトンネルするためであるから、トンネル確率を低減させることが必要となる。トンネル確率はトンネルする障壁の高さと障壁の厚さに依存する。障壁の高さは材料の選択によって決定されるが、トンネルする障壁の厚さは障壁に印加される電界強度に依存し、電界強度が大きいほど障壁が薄くなりトンネル確率は増大する。したがって、ＣＮＴチャネルに印加される電界強度を低下させることにより、ヒステリシスを低減することができる。

ここで、デバイス構造におけるチャネル層の電界強度について説明する。シリコン材料を用いたＦＥＴに適用される平行平板構造の場合、電界強度Ｅはゲート絶縁層の膜厚をＴ_Ｇとすれば
Ｅ＝Ｖ_Ｇ／Ｔ_Ｇ （３）
となる。

一方ＣＮＴ−ＦＥＴの場合、ＣＮＴは円筒状の半導体構造物であることから平行平板構造とは電界分布は大きく異なる。円筒構造の場合、円筒とゲート絶縁層界面での電界強度の近似値は、一般的な電磁気学理論から
Ｅ＝Ｖ_Ｇ／（ｄ／２×ｌｎ（Ｔ_Ｇ−ｄ／２）／（ｄ／２）） （４）
と求まる。ここで、ｌｎは自然対数、ｄは円筒の直径、Ｔ_Ｇは円筒からゲート電極までの距離(ゲート絶縁層の厚さに相当)である。

式（３）（４）より、典型的なＣＮＴの直径を１ｎｍ、ゲート絶縁層の厚さＴ_Ｇを１００ｎｍとすると、平行平板構造の場合に比べて円筒構造の場合には約４０倍電界強度が強くなることがわかる。

図３は、このときの電界の様子を模式的に示したものである。図３（ａ）に示すように、円筒構造１１０の場合はゲート電極１１１からの電気力線１１２が円筒の周囲にすべて回り込むことが出来る。このため、例えば直径１ｎｍの円筒の周囲（約３．１４ｎｍ）にゲート電極からの電気力線が全て集中してしまう。すなわち、ＣＮＴのゲート電極１１１に対面しない面にかかる電界強度をＥ_２とすると、Ｅ_２≠０となるのが円筒構造の特徴である。

それに対して平行平板構造１２０の場合は、図３（ｂ）に示すように、電気力線１２２がゲート電極１２１と対向する電極（チャネル層）の裏側に回り込むことはない。すなわち、対向する電極（チャネル層）の裏面における電界強度をＥ_２とすると、平行平板構造では必ずＥ_２＝０となる。つまり、平行平板構造では、どちらか一方の電極に電気力線が集中することはなく、電界強度は対向する二つの電極間距離にだけ依存する（式（３））。したがって、平行平板構造で記述されるシリコン材料を用いたＭＯＳＦＥＴと比較して、円筒構造のＣＮＴ−ＦＥＴではヒステリシスがより顕著に生じることとなる。

上述したように、ヒステリシスが生じる原因となる電荷が絶縁層をトンネルする確率を低減させるためには、チャネルにおける電界強度を低減させる必要がある。しかしＣＮＴチャネルにおける電界強度を低減させると、ＣＮＴチャネルに誘起される電荷量も減少する。これは、ＣＮＴ−ＦＥＴにおけるドレイン電流も減少することを意味する。しかし、本実施形態によるＣＮＴ−ＦＥＴは、ＣＮＴチャネルのゲート電極側の面における電界強度Ｅ_１が、それと反対側の面（ゲート電極に対面しない面）における電界強度Ｅ_２よりも大きくなるように絶縁層が構成されている。したがって、ＣＮＴチャネルに誘起される電荷の低減を避けながら、チャネルと絶縁層との界面における電界強度を低減させることができる。すなわち、チャネルのゲート電極側の界面での電界強度は維持したまま、ゲート電極とは反対側の面における電界強度を低減させることができる。これにより、ドレイン電流の減少を招くことなくヒステリシスを低減することができる。また、本実施形態によるＣＮＴ−ＦＥＴでは、第１の絶縁層１０１および第２の絶縁層１０３としてＦＥＴ構造のゲート絶縁層に慣用されているシリコン酸化膜、シリコン窒化膜などを使用することができ、特殊な被覆層を必要としないので、実際の製品に適用可能なデバイス構造でヒステリシスを低減することができる。

次に、導電層（チャネル）における電界強度について、さらに詳細に説明する。ヒステリシスの原因となるトンネル電流密度Ｊの大きさは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ近似を用いて、
Ｊ＝ａＥ^２ｅｘｐ（−ｂ／Ｅ） （５）
と表すことができる。ここでａ、ｂは定数、Ｅは電界強度である。ｂの値は１〜２５Ｖ／ｍ程度である。ヒステリシスの原因となるトラップされた電荷数（式（２）中のｎ）は式（５）の注入電流Jの時間積分であるから、両者はほぼ比例する。ここで、トンネル電流密度が一桁以上低減していれば、絶縁層に捕獲された電荷がデバイス特性に及ぼす影響は無視することができる。ＣＮＴに均等に電界がかかっているときのＣＮＴ表面における電界強度をＥ_０とし、そのときのトンネル電流密度をＪ_０とすると、トンネル電柱密度の大きさがＪ_０の１０分の１以下となるためには、式（５）から、その時の電界強度Ｅ^＊がＥ_０の約０．６倍以下であればよいことがわかる。したがって、本実施形態によるＣＮＴ−ＦＥＴにおいて、ＣＮＴのゲート電極側の絶縁層と接する面における電界強度をＥ_１、反対側の絶縁層と接する面における電界強度をＥ_２とすると、Ｅ_２はＥ_１の０．６倍以下とすることが望ましい。

〔第２の実施形態〕
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る半導体装置２００の断面図である。半導体装置２００は、第１の絶縁層２０１と、第１の絶縁層に接する導電層２０２と、導電層２０２を被覆し第１の絶縁層２０１と接する部分を有する第２の絶縁層２０３と、第１の絶縁層２０１の導電層２０２と反対側の面と接する第１の電極２０４とからなる。導電層２０２は離散して配置された半導体構造物を含み、本実施形態では円筒形状の半導体構造物が図４の紙面に垂直な方向に配列された構造とした。円筒形状の半導体構造物としては、例えばカーボンナノチューブ（ＣＮＴ）２０５を好適に用いることができる。ここで第１の絶縁層２０１および第２の絶縁層２０３は次の条件を満たすように構成されている。すなわち、第１の絶縁層２０１の誘電率をε_１、第２の絶縁層２０３の誘電率をε_２としたとき、ε_２／ε_１≧５である関係を満たすように構成されている。

図５に、第１の絶縁層２０１の誘電率ε_１と第２の絶縁層２０３の誘電率ε_２との比ε_２／ε_１の変化に対する、ＣＮＴにおける電界強度の比Ｅ_２／Ｅ_１の変化を電磁気学理論から求めた結果を示す。ここで、Ｅ_１は、第１の電極２０４から生じる電界２０６の、ＣＮＴ２０５の第１の絶縁層２０１と接する面における電界強度であり、Ｅ_２はＣＮＴの第２の絶縁層２０３と接する面における電界強度である。この図から、ε_２／ε_１の値を５より大きくすることによって、ＣＮＴにおける電界強度の比Ｅ_２／Ｅ_１を０．６より小さくすることができることがわかる。このとき、式（５）より、ヒステリシスの原因となるトラップされた電荷数に比例するトンネル電流密度は一桁以上低減する。以上より、本実施形態による半導体装置２００においては、第２の絶縁層に捕獲された電荷がデバイス特性に及ぼす影響を無視することができるので、ヒステリシスを低減することができる。

図６に、本実施形態による、カーボンナノチューブ（ＣＮＴ）２０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）２１０の断面図を示す。ここで、ＣＮＴ−ＦＥＴ２１０は、基板２１１の上に、第１の電極であるゲート電極２１２と、第１の絶縁層２０１と、導電層２０２であるＣＮＴ２０５と、第２の絶縁層２０３とを有し、さらに導電層２０２の一方の端部領域に第３の電極としてソース電極２１３を、他方の端部領域に第４の電極としてドレイン電極２１４を備える。図６では、ゲート電極２１２の長さがＣＮＴチャネル２０５の長さより短い場合について記載したが、これに限らず、ＣＮＴチャネル２０５とソース・ドレイン電極の接合部を被覆するようにゲート電極２１２を配置することとしてもよい。すなわち、ＣＮＴ−ＦＥＴのゲート長とチャネル長の長さ関係にかかわらず、ゲート絶縁層を介してゲート電極と対向する位置にＣＮＴが配置された構成であれば、本発明による効果が得られる。

図７は、図６のチャネル部分の拡大図であり、ソース電極とドレイン電極を結ぶ直線（チャネル長方向）と直交する面で切断した断面図である。図７では、ＣＮＴをソース電極とドレイン電極を結ぶ直線に直交する方向に互いに離間して複数形成した場合を示す。ここで、第１の絶縁層２０１であるゲート絶縁層には例えばシリコン酸化膜を用いることができる。この場合には、第２の絶縁層２０３としてシリコン酸化膜よりも高い誘電率を有するハフニウムオキサイド、ジリコニユムオキサイド、チタン酸バリウムなどを用いることによって、ε_２／ε_１≧５である関係を満たすように構成することができる。

図７では、各ＣＮＴが整然と配列している場合を示したが、これに限らず、個々のＣＮＴは乱雑に配置されている場合であっても、各ＣＮＴが連結されてチャネル長方向に沿って延在している領域が存在すればよい。したがって、各ＣＮＴの向きや位置の制御が困難な形成方法、例えばスピンコート、滴下、ディッピングなどの形成方法を用いることができる。

〔第３の実施形態〕
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係る半導体装置３００の断面図である。半導体装置３００は、第１の絶縁層３０１と、第１の絶縁層に接する導電層３０２と、導電層３０２を被覆し第１の絶縁層３０１と接する部分を有する第２の絶縁層３０３と、第１の絶縁層３０１の導電層３０２と反対側の面と接する第１の電極３０４と、第２の絶縁層３０３と接し、導電層３０２を挟んで第１の電極３０４と対抗する位置に配置された第２の電極３０６とからなる。導電層３０２は離散して配置された半導体構造物を含み、本実施形態では円筒形状の半導体構造物が図８の紙面に垂直な方向に配列された構造とした。円筒形状の半導体構造物としては、例えばカーボンナノチューブ（ＣＮＴ）３０５を好適に用いることができる。ここで第１の絶縁層３０１および第２の絶縁層３０３は次の条件を満たすように構成されている。すなわち、第１の絶縁層３０１の厚さをＴ_１、誘電率をε_１とし、第２の絶縁層３０３の厚さをＴ_２、誘電率をε_２としたとき、
Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１
である関係を満たすように構成されている。

図９（ａ）は、本実施形態による半導体装置３００における電界の様子を模式的に示したものである。導電層としてのＣＮＴチャネル３０５を挟み、第１の電極であるゲート電極３１１と反対側に第２の電極として補助電極３１２が配置される。ここで、ゲート電極３１１からの電気力線３１３の一部は、ＣＮＴチャネル３０５においてゲート電極３１１と対向する面の反対側に回り込むことなく、補助電極３１２によって終端される。これにより、ＣＮＴチャネル３０５を挟んでゲート電極３１１の反対側に位置する第２の絶縁層とＣＮＴチャネル３０５との界面における電界強度を低減することができる。一方、ゲート電極３１１側に位置する第１の絶縁層とＣＮＴチャネル３０５との界面における電界強度はほとんど変化しない。したがって、ＣＮＴチャネルに誘起される電荷量の顕著な低下を抑制しながら、第２の絶縁層とＣＮＴチャネル３０５との界面における電界強度を低減することができる。これにより、本実施形態による半導体装置によれば、ドレイン電流の減少を招くことなくヒステリシスを低減することができる。

一方、平行平板構造で記述されるシリコン、ポリシリコン、またはアモルファスシリコンなどをチャネル層に用いたＦＥＴ構造においても、ゲート電極とは別に補助電極を用いた構造が知られている（例えば特開平５−３４３６８９号公報）。しかし、図９（ｂ）に示すように、平行平板構造３２０において補助電極３２２を配置した構造としても、ゲート電極３２１と対向する面の反対側に配置された絶縁層とチャネル層３２４との界面において、ゲート電極３２１による電界が変化することはない。なぜなら、ゲート電極３２１からの電気力線３２３は平板状のチャネル層３２４を貫通することはなく、必ずチャネル層３２４で終端されるからである。

以上より、本実施形態に係る発明によれば、平行平板構造の半導体装置では得られない効果、すなわち、導電層が離散して配置された半導体構造物を含み、導電層を挟んで第１の電極と対抗する位置に第２の電極をさらに備えた構成としたことによる特有の効果が得られる。

次に、導電層（チャネル）における電界強度について、さらに詳細に説明する。ゲート電極からの電界強度はゲート絶縁層の厚さと誘電率に依存する。したがって、ゲート電極からの電界強度に応じて補助電極を適切に配置することにより、ヒステリシスをさらに低減することができる。図８に示すように、ＣＮＴチャネル３０５とゲート電極３０４との間の第１の絶縁層の厚さをＴ_１、誘電率をε_１、ＣＮＴチャネル３０５と第２の電極である補助電極３０６の間の第２の絶縁層の厚さをＴ_２、誘電率をε_２とする。

図１０は、ゲート電極と反対側の第２の絶縁層の厚さＴ_２を第１の絶縁層の厚さＴ_１との比で表した場合の、ＣＮＴチャネルと第２の絶縁層との界面における電界強度Ｅをプロットしたものである。電界強度Ｅは補助電極が存在しない場合の電界強度をＥ_∞として規格化してある。また補助電極の電位はゼロとした。

図１０より、第２の絶縁層の厚さＴ_２が大きい時、界面における電界強度はＥ_∞に漸近することがわかる。すなわち、補助電極が存在しない場合の電界強度に近づく。一方、Ｔ_２がゼロに近づくにつれて、電界強度Ｅもゼロに近づくことがわかる。したがって、Ｔ_１とＴ_２の値によって、ＣＮＴチャネルと第２の絶縁層との界面における電界強度Ｅを制御することができる。

ここで、第１の実施形態で説明したように、絶縁層に捕獲された電荷がデバイス特性に及ぼす影響を無視できる程度にするためには、第２の絶縁層と接する面における電界強度Ｅは、補助電極が存在しない場合の電界強度Ｅ_∞の０．６倍以下とすることが望ましい。この時のＴ_２／Ｔ_１の大きさは、図１０から
Ｔ_２／Ｔ_１＜１ （６）
あるいは
Ｔ_２＜Ｔ_１ （７）
となる。

なお、平行平板構造の場合は、常にＥ＝０であるから（図１０中の点線）、絶縁層の厚さによって最適化を図ることはできない。

式（６）（７）は、第１の絶縁層と第２の絶縁層が同じ材質から構成される場合を示すが、ゲート側の第１の絶縁層と補助電極側の第２の絶縁層が異なる材質から構成される場合であってもよい。この場合には、第１の絶縁層の誘電率をε_１、第２の絶縁層の誘電率をε_２とすると、
Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１ （８）
となる。補助電極へ向かう電気力線は誘電率がそれぞれε_１とε_２である二種の絶縁層を通ることから、式（１０）では、それらの平均値（ε_１＋ε_２）／２を用いた。

本実施形態による半導体装置においても、ＦＥＴ構造の絶縁層に慣用されているシリコン酸化膜、シリコン窒化膜などを第１の絶縁層および第２の絶縁層に使用することができ、特殊な被覆層を必要としないので、実際の製品に適用可能なデバイス構造でヒステリシスを低減することができる。

〔第４の実施形態〕
次に、本発明の第４の実施形態について説明する。図１１に、本実施形態による、カーボンナノチューブ（ＣＮＴ）４０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）４００の断面図を示す。ここで、ＣＮＴ−ＦＥＴ４００は、ゲートとなる基板４１１の裏面に形成された第１の電極であるゲート電極４１２と、第１の絶縁層４０１と、導電層４０２であるＣＮＴ４０５と、第２の絶縁層である保護層４０３と、第２の電極である補助電極４１５を有し、さらに導電層４０２の一方の端部領域に第３の電極としてソース電極４１３を、他方の端部領域に第４の電極としてドレイン電極４１４を備える。

基板４１１にはドープされたシリコン基板を用いることができる。本実施形態では、ドーパントがアンチモンであり、抵抗率が約０．０２Ω・ｃｍであるｎ型のシリコン基板を用いた。第１の絶縁層４０１として膜厚約２００ｎｍのシリコン窒化膜を形成した。ここでＴ_１は約２００ｎｍ、ε_１は約７．５である。第１の絶縁層４０１の上にＣＮＴチャネル４０５を形成した。素子領域以外のＣＮＴは除去され、隣接する素子間での電気的な干渉がないように配置される。本実施形態では、ＣＮＴの密度は約２４μｍ^−２とした。ＣＮＴチャネル４０５の上部に保護層４０３として厚さ約１００ｎｍのＳｉＯ_２膜が形成されている。ここで、Ｔ_２は約１００ｎｍ、ε_２は約３．９である。このような構成とすることにより、式（８）の左辺であるＴ_２／（０．５×（ε_１＋ε_２））の値は約１７．５、右辺であるＴ_１／ε_１の値は約２６．７となることから、式（８）が充足されることがわかる。

ＣＮＴチャネル４０５の上から、ソース電極４１３およびドレイン電極４１４を形成する。本実施形態では、電極間の長さ(チャネル長)は約３０μｍ、チャネル幅は約３００μｍとした。

保護層４０３の上に補助電極４１５が配置される。本実施形態では、補助電極４１５のソース−ドレイン方向（チャネル長の方向）の長さは約１０μｍ、その垂直方向(チャネル幅の方向)の幅は約３５０μｍ、厚さは約１００ｎｍとした。ここで、補助電極４１５はソース電極４１３と同電位にするのが望ましい。ソース電極４１３は接地電位等の基準電位に接続されるので、電気力線が確実に終端されるからである。

図１２に、補助電極４１５とソース電極４１３が同電位となる構成としたＣＮＴ−ＦＥＴ４１０の断面図を示す。図１２から明らかなように、補助電極４１５がソース電極４１３上で接触するように構成されている。この場合、補助電極４１５とソース電極４１３のパターニングを同時に行い、両者を一体化して形成できるので、製造工程の増加を招くことなくＣＮＴ−ＦＥＴ４１０を形成することができる。

図１３は、図１１のチャネル部分の拡大図であり、ソース電極とドレイン電極を結ぶ直線と直交する面で切断した断面図である。図１３では、ＣＮＴをソース電極とドレイン電極を結ぶ直線（チャネル長の方向）に直交する方向に互いに離間して複数形成した場合を示す。このとき、第１の電極であるゲート電極４１２と第２の電極である補助電極４１５との間に、導電層であるＣＮＴ４０５を含む領域と、ＣＮＴ４０５を含まない領域が形成される。このＣＮＴ４０５を含まない領域を含む構成とすることにより、ＣＮＴ−ＦＥＴ４００が平行平板構造となることを回避することができる。

上記構成となる具体的な条件は、一般的な電磁気学理論により定まるポテンシャル分布から求まる。すなわち、単一のＣＮＴを形成した場合には、ＣＮＴの直径ｄとゲート絶縁層の厚さＴ_１との比が２０以上であることが望ましい。すなわち
Ｔ_１／ｄ＞２０ （９）
となるとき、ポテンシャル分布は円筒形状を反映した分布が支配的となる。

一方、複数のＣＮＴが形成された構成の場合は、式（９）の条件に加えてＣＮＴ相互の平均距離ＤがＣＮＴの直径ｄよりも十分大きいことが望ましい。すなわち
Ｄ／ｄ＞３０ （１０）
の条件を合わせて充足するときに、個々のＣＮＴを取り巻くポテンシャル分布は、円筒形状を反映した分布が支配的となる。

図１４に、本実施形態によるＣＮＴ−ＦＥＴ４００の電気特性を示す。横軸はゲート電圧、縦軸はドレイン電流である。図１４（ａ）は補助電極が形成されていない場合の比較例であり、（ｂ）は本実施形態により補助電極が形成され、開放状態（補助電極がいわゆるフロート電位）である場合、（ｃ）はさらに補助電極をソース電極と同電位にした場合である。（ａ）の場合には、ヒステリシスの幅ｈの平均値は３．２２Ｖであったのに対し、（ｂ）の場合には平均値は２．７８Ｖ、（ｃ）の場合には平均値は１．３５Ｖとなり、本発明によりヒステリシス幅を顕著に低減することができた。なお、ヒステリシスの幅ｈは、背景技術で説明した定義により求めた。

本実施形態によるＣＮＴ−ＦＥＴ４００、４１０においては、ＣＮＴはｐ型あるいはｎ型にドーピングされたものであってもよい。また、ゲート電極４１２の材料には、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ、モリブデンなどを用いることができる。ソース電極４１３、ドレイン電極４１４には、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル、コバルトなどを用いことができる。マグネシウム、カルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース電極およびドレイン電極に接するＣＮＴがｐ型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなるので、より望ましい。ソース電極およびドレイン電極に接するＣＮＴがｎ型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなるので、より望ましい。

ＣＮＴ−ＦＥＴ４００、４１０において、ソース電極およびドレイン電極の配置位置は、必ずしもゲート電極に対して対称でなくてもよい。ソース−ドレイン間の耐圧を高くする必要がある場合には、ゲート−ドレイン間の距離をゲート−ソース間の距離よりも大きく（長く）配置することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にすることができる。

本実施形態によるＣＮＴ−ＦＥＴ４００、４１０においては、基板、ＣＮＴチャネル、ソース電極およびドレイン電極の順に配置することとしたが、これに限らず、基板の上にソース電極およびドレイン電極を配置し、その上にＣＮＴチャネルを配置した構成としてもよい。すなわち、基板を下側とした時に、ＣＮＴチャネルがソース電極およびドレイン電極の上側に位置する構成としても良い。この場合には、ＣＮＴチャネル以外の構造をリソグラフィ技術などを用いて製造した後に、ＣＮＴチャネルのみを印刷技術または塗布技術により形成することができるので、製造工程の簡略化、低コスト化を図ることができる。

また、補助電極４１５をゲート電極として用い、基板４１１および裏面のゲート電極４１２を補助電極とし、補助電極としての基板４１１をソース電極４１３と同電位にすることにより、隣り合うトランジスタ同士でゲート電極を独立にすることができる。この構成により、同一の基板上で複数のトランジスタを動作させることができる。ただし、この場合にも、各絶縁層の膜厚が式（７）または（８）の関係を満たす必要がある。

次に、本実施形態によるＣＮＴ−ＦＥＴ４００の製造方法を説明する。図１５は、ＣＮＴ−ＦＥＴ４００の製造方法を説明するための断面工程図である。

まず、図１５（ａ）に示すように、シリコン基板４１１の裏面にゲート電極４１２を蒸着により形成する。ゲート電極の材料として本実施形態では、Ａｌ（約５０ｎｍ）／Ａｕ（約５０ｎｍ）からなる積層構造を用いた。シリコン基板と接する面にＡｌを形成すると密着性が良くなるからである。シリコン基板４１１の表面側にはシリコン窒化膜４０１を約２００ｎｍ形成した。成膜にプラズマＣＶＤ法を用いると良好な膜質が得られる。シリコン窒化膜４０１の上にスピンコート法を用いてＣＮＴを塗布し、ＣＮＴチャネル４０５を形成する。このスピンコート工程において、チャネルを形成するＣＮＴの密度を制御することができる。すなわち、スピンコートによるＣＮＴの密度はスピンコートの総回数にほぼ比例するので、あらかじめスピンコート一回当たりのＣＮＴ密度をＡＦＭ（原子間力顕微鏡：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いた観察から求めておくことにより制御することができる。このとき、ＣＮＴ溶液の濃度によってスピンコートの回数を数回から１０回程度まで数段階に分けて準備し、ＡＦＭ観察からＣＮＴ密度を計測することとすれば、より正確に制御することができる。ＣＮＴの密度は基板表面の状態にも依存するが、例えば、濃度約３ｐｐｍのＣＮＴジクロロエタン溶液では、一回のスピンコートによってＣＮＴ密度が約１本／μｍ^２のＣＮＴ膜が形成される。本実施形態では、このジクロロエタン溶液を用いて２４回の塗布（スピンコート）を繰り返した。

ＣＮＴチャネルの形成方法には、スピンコート法のほかに、インクジェット法、ディスペンサー（注射器）法、ディッピング（引き上げ法）法などがある。

インクジェット法を用いる場合においてもスピンコート法と同様に、あらかじめ吐出量を測定し、微量の吐出量を吹き付けて形成したＣＮＴ膜をＡＦＭで観察することにより密度を求めておく。この場合も異なる吐出量について測定しておくと精度が向上する。ＡＦＭ観察で一回の吐出によるＣＮＴ膜のＣＮＴ密度を測定し、吹き付けた範囲を光学顕微鏡または電子顕微鏡で計測することにより総ＣＮＴ本数を算出する。この工程により一回の吐出時のＣＮＴ本数が求められる。以上より、吐出回数を調整することによって、所望のＣＮＴ密度のＣＮＴチャネルを形成することができる。

ディスペンサー法を用いる場合にもインクジェットと同様に、一回の吐出量によるＣＮＴ本数をあらかじめ算出しておくことにより、ＣＮＴ密度を制御することができる。

また、ディッピング（引き上げ法）法を用いる場合も、一回の引き上げで基板上に付着するＣＮＴ密度を同様に計測しておき、素子サイズ（面積）を乗じて一回の引き上げ毎のＣＮＴ本数を算出しておけばよい。

次に図１５（ｂ）に示すように、ＣＮＴチャネル４０５の上に厚さ約１００ｎｍのＳｉＯ_２膜からなる保護層４０３を形成し、ＣＮＴチャネル４０５の全面を被覆する。成膜には例えば熱ＣＶＤ法を用いることができる。本実施形態では、窒素をキャリアガスとし、モノシランと酸素の混合ガスを用いた熱ＣＶＤ法により、基板温度約４００℃以下で成膜を行った。

図１５（ｃ）に示す素子分離工程は、チャネルとなる領域をフォトレジストで覆い、それ以外の保護層４０３を例えば緩衝フッ化水素酸液などを用いて除去することにより行う。その後、チャネル領域以外の領域に露出したＣＮＴ膜を、酸素アッシングなどにより除去する。

次に図１５（ｄ）に示すように、ソース電極４１３、ドレイン電極４１４を形成するための窓開けを行なう。窓開けは、一般的なリソグラフィを用いてパターニングし、保護層４０３の上からコンタクト領域を形成することにより行う。

続いて図１５（ｅ）に示すように、ソース電極４１３、ドレイン電極４１４を形成する。本実施形態では、厚さ約５０ｎｍの金（Ａｕ）を蒸着することにより形成した。この電極形成には、リフトオフ法を用いることができる。すなわち、まずソース電極、ドレイン電極を形成する領域のレジストが除去されたレジストパターンをリソグラフィ法により形成する。その上に蒸着法など異方性の強い成膜法を用いて金（Ａｕ）を成膜する。その後、レジストを溶解する溶剤で不要な金（Ａｕ）をレジストと共に除去しパターンを形成する。

最後に図１５（ｆ）に示すように、保護層４０３の上に補助電極４１５を形成することによりＣＮＴ−ＦＥＴ４００が完成する。本実施形態では、厚さ約５０ｎｍの金（Ａｕ）を蒸着し、リソグラフィ技術とリフトオフ法を用いてパターニングすることにより補助電極４１５を形成した。

〔第５の実施形態〕
次に、本発明の第５の実施形態について説明する。図１６に、本実施形態によるカーボンナノチューブ（ＣＮＴ）膜５０５を導電層に用いた電界効果トランジスタ（ＣＮＴ−ＦＥＴ）５００の断面図を示す。基本的な構造は第４の実施形態によるＣＮＴ−ＦＥＴ４００と同様である。本実施形態では、基板５１１として厚さ約２００μｍのポリ・エチレン・ナフタレート（ＰＥＮ：ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）を用いた。ＣＮＴ−ＦＥＴ５００は、導電層５０２であるＣＮＴチャネル５０５、その両端に接して構成されたソース電極５１３およびドレイン電極５１４、ソース電極とドレイン電極の間に延在するＣＮＴチャネル領域に形成されたゲート絶縁層５０１、およびゲート絶縁層５０１に接して構成されたゲート電極５１２からなる。ここで、ソース電極とドレイン電極の間隔（チャネル長）は約１５０μｍ、チャネル幅は約５００μｍとした。

ＰＥＮ基板５１１上に厚さ約１μｍの銀（Ａｇ）からなるゲート電極５１２を形成し、その上にゲート絶縁層５０１として、熱ＣＶＤ法で形成した厚さ約０．５μｍのパリレン（ポリパラキシリレン）膜を形成した。ゲート電極５１２のチャネル長方向に沿った長さは約１００μｍとした。

ゲート絶縁層５０１の上にＣＮＴチャネル５０５を形成する。ソース電極５１３およびドレイン電極５１４には厚さ約０．５μｍの銀を用いた。ソース電極とドレイン電極の間隔は約３００μｍとした。ソース電極端(またはドレイン電極端)とゲート電極５１２との間の距離は約１０μｍである。

ＣＮＴチャネル５０５の上に、第２の絶縁膜である保護層５０３として厚さ約０．２μｍのパリレン膜を形成する。保護層５０３は補助電極５１５とＣＮＴチャネル５０５との絶縁を保つとともに、水分や空気中の酸素などによるトランジスタ特性の変化を防止する効果がある。保護層５０３の上に補助電極５１５として厚さ約０．５μｍの銀（Ａｇ）を形成する。

ここで、ＣＮＴはｐ型またはｎ型にドーピングしたものであってもよい。また、図１７に示すように、ソース領域またはドレイン領域とＣＮＴチャネルが接触する部分（それぞれ領域１、２という)、およびゲート絶縁層５０１を介してゲート電極５１２と対向する領域を含むＣＮＴチャネルの部分（領域３という）を相補的にドーピングすることとしてもよい。例えば、領域１、２はp型と、領域３はn型とすることができる。相補的にドーピングされたチャネル構成とすることによって、ゲート電圧が印加されない時にドレイン電流をゼロにすることができる。すなわちＭＯＳ−ＦＥＴにおけるいわゆるデプレッション型の動作が実現できる。

図１８に、補助電極５１５とソース電極５１３が同電位となる構成としたＣＮＴ−ＦＥＴ５１０の断面図を示す。図１８から明らかなように、補助電極５１５がソース電極５１３上で接触するように構成されている。このような構成は製造工程時において、ソース電極５１３の上面が露出するように保護層５０３に窓部を開口することによって形成することができる。また、ゲート電極５１２と補助電極５１５の形状に関し、ソース−ドレイン方向（チャネル長方向）の長さが等しいか、または補助電極５１５の方を長く形成することが望ましい。同様に補助電極５１５のチャネル幅方向の長さ、つまり幅もゲート電極５１２の幅と等しいか、大きい方が望ましい。これは、ゲート電極５１２からの電気力線を確実に終端させるためである。

上記実施形態では基板側にゲート電極を設けた構成を示したが、これに限らず、基板側に補助電極を設けた構成とすることもできる。図１９に、基板５２１側に補助電極５２５を設け、補助電極５２５とソース電極５２３が同電位となる構成としたＣＮＴ−ＦＥＴ５２０の断面図を示す。図１９に示すように、ＣＮＴ−ＦＥＴ５２０は補助電極５２５がソース電極５２３の下まで延伸しており、保護層５０３が開口部を有する構成となっている。すなわち、ソース電極５２３の基板５２１側の保護層５０３の一部が除去された構造であり、ソース電極５２３と補助電極５２５が直接接触している。この場合、ソース電極５２３の厚さは、保護層５０３の段差を乗り越えるために保護層５０３の厚さよりも厚くすることが望ましい。ソース電極５２３の厚さとしては、例えば保護層５０３の３倍以上であれば段切れによる断線は回避できる。また、図１９に示すように、基板５２１の上に基板絶縁層５２６を形成し、基板５２１を保護することとしてもよい。

本実施形態によるＣＮＴ−ＦＥＴ５００、５１０、５２０においては、基板としてシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。

また、ゲート絶縁層としてシリコン酸化膜、シリコン窒化膜、アルミ酸化膜、またはチタン酸化物、ハフニア（ハフニウム酸化物）、ジルコニア（ジルコニウム酸化物）などの高誘電率材料などを用いることができる。また、ポリイミド、フォトレジスト、ＰＭＭＡなどのアクリル樹脂、ポリカーボネートなど有機材料膜を用いることとしてもよい。

次に、本実施形態によるＣＮＴ−ＦＥＴ５００の製造方法を説明する。図２０は、ＣＮＴ−ＦＥＴ５００の製造方法を説明するための断面工程図である。

まず図２０（ａ）に示すように、ＰＥＮ基板５１１上にゲート電極５１２を形成する。本実施形態ではゲート電極材料は銀（Ａｇ）とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。ゲート電極パターンを形成後に、銀粒子間に含まれる添加物を除去するため、大気中において約１８０℃で加熱処理を行った。これに限らず、スパッタ（または蒸着）法を用いてゲート電極材料を基板５１１上の全面に成膜した後にリソグラフィ法を用いてパターン形成し、ウェットエッチングによりゲート電極５１２を形成することとしてもよい。このとき、ゲート電極材料としてアルミニウムを用いれば、一般的なエッチャント、例えばリン酸、硝酸、酢酸、水からなる混合液を使用することができる。また、光リソグラフィで用いるポジレジストのアルカリ現像液もエッチャントとして使用できる。なお、銀（Ａｇ）も一般に用いられるエッチャントでエッチングできるので、ウェットエッチングによっても電極パターンを形成することができる。

次に図２０（ｂ）に示すように、ゲート絶縁層５０１としてパリレン膜を約０．５μｍの厚さで成膜した。成膜にはジパラキシリレンモノマーを原料とした蒸着法を用いた。これに限らず、シリコン窒化膜をスパッタ法により形成することとしてもよい。例えば、スパッタ条件としてターゲット材料は窒化シリコンとし、プラズマガスにアルゴンガスを用い、圧力は約２パスカルとして、膜厚が約０．５μｍのシリコン窒化膜を形成することとしてもよい。また、ポリイミドを滴下または塗布することによりゲート絶縁層５０１を形成することとしてもよい。この場合も膜厚は約０．５μｍとすることができる。

次に図２０（ｃ）に示すように、ＣＮＴ膜５０５を形成する。本実施形態では、ディスペンサーと注射器を用いてチャネル部分にのみＣＮＴ溶液を滴下し、その後に乾燥する方法により形成した。溶媒にはジクロロエタンを用い、重量比で約１〜１００ｐｐｍ程度の濃度に調整した。ディスペンサーと注射器を用いて、このＣＮＴ溶液を約４０マイクロリットル滴下した後に、自然乾燥させた。基板の表面状態に応じてＣＮＴ膜におけるＣＮＴの密度は異なるが、１〜５回の滴下工程で、約１本／μｍ^２程度の密度となった。滴下工程の回数によって、ＣＮＴ膜におけるＣＮＴの密度を調整することができる。ＣＮＴ溶液の作製は、水に界面活性剤と共にＣＮＴを混入し、撹拌・超音波処理により分散させることとしてもよい。また、インクジェット印刷機で印刷することによりＣＮＴ膜を形成することもできる。これらのような局所的に滴下する形成方法を用いた場合は、チャネル領域以外の不要となるＣＮＴ膜を除去する工程が不要となる。

ＣＮＴ膜５０５の形成方法はこれに限らず、スピンコート法で形成することとしてもよい。まずＣＮＴをジクロロエタン溶媒中に分散し、重量比で約１０^−６程度の濃度に調整する。スピンコートは、基板上に希釈超音波分散したＣＮＴ溶液を約４０マイクロリットル滴下した後に、例えば基板を約８００ｒｐｍで約１０秒間回転させることにより行う。基板の表面状態に応じてＣＮＴの密度は異なるが、４〜５回のスピンコート工程で、約０．６本／μｍ^２程度のＣＮＴ密度になる。スピンコート工程の回数によって、ＣＮＴの密度を調整することができる。隣接する素子との分離を図るため、基板全面に塗布されたＣＮＴ膜のうち、チャネル領域となる部分以外の不要なＣＮＴ膜を除去する。このＣＮＴ膜を部分的に除去する工程には、通常のリソグラフィ法を用いることができる。すなわち、アッシング時のマスクとしてシリコン窒化膜またはシリコン酸化膜をスパッタ法で形成し、光リソグラフィ法によりパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後、酸素アッシングによりＣＮＴ膜を除去する。

ＣＮＴ膜を部分的に除去する工程には、リフトオフ法を用いてもよい。すなわち、チャネルとなる部分のレジストのみが除去されたレジストパターンをリソグラフィ法で形成し、その後にＣＮＴ膜をスピンコートにより塗布する。その後、チャネル領域以外の不要なＣＮＴ膜を、レジスト溶剤でレジストと共に除去することとしてもよい。

さらに、ＣＮＴ溶液に基板を浸した後に引き上げ、乾燥することによりＣＮＴ膜を形成することとしてもよい。この場合も基板全面にＣＮＴ膜が付着するため、ＣＮＴ膜を部分的に除去する工程が必要となる。

その後、図２０（ｄ）に示すように、ソース電極５１３、ドレイン電極５１４を形成する。本実施形態では、電極材料は銀（Ａｇ）とし、銀ペーストインクを用いてディスペンサーと注射器またはインクジェット印刷により形成した。電極パターンの形成後に銀粒子間に含まれる添加物を除去するため、大気中において約１８０℃で加熱処理を施した。この時の温度は、銀ペーストの架橋を促進するため、基板が耐え得る最も高い温度で行うのが望ましい。

ソース電極、ドレイン電極の形成はこれに限らず、光リソグラフィ法によりフォトレジストをパターン状に形成し、蒸着法で金を成膜した後、リフトオフ法で不要な部分を除去することにより形成することとしてもよい。また、通常の半導体装置の製造方法で一般的に使用されている技術を用いこともできる。例えば、電極材料となる金属をゲート絶縁層５０１の全面に成膜し、その後にリソグラフィ法を用いてパターン形成したレジスト膜をマスクとしてエッチングすることにより、ソース電極、ドレイン電極を形成することができる。

なお、上述のＣＮＴ膜を形成する工程とソース電極、ドレイン電極を形成する工程の順番を入れ替えて、ソース電極およびドレイン電極上にＣＮＴ膜を形成することとしてもよい。

次に、図２０（ｅ）に示すように、保護膜５０３を形成する。本実施形態では、保護膜５０３としてパリレン膜を用い、ジパラキシリレンモノマーを原料した蒸着法により成膜した。これに限らず、スパッタ法を用いてシリコン窒化膜を成膜することとしてもよい。

なお、ゲート絶縁層および保護膜の成膜には、上述した製造方法以外であっても、半導体装置の製造工程で一般的に用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。

最後に、図２０（ｆ）に示すように、補助電極５１５を形成することにより本実施形態によるＣＮＴ−ＦＥＴ５００が完成する。

上述した本発明の各実施形態におけるＦＥＴのチャネルとゲート電極および補助電極の構造は、チャネル材料がＣＮＴの場合に限定されるものではない。チャネルに筒状形状の半導体構造物として、例えばナノワイヤーを用いた場合であっても、本発明の効果が得られる。

本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。

本発明による半導体装置は、特に、表示装置の駆動回路におけるトランジスタ、論理回路中の演算素子としてのトランジスタなどに適用できる。

本発明の第１の実施形態に係る半導体装置の断面図 関連するＣＮＴ−ＦＥＴにおける各電圧の関係を模式的に示した概略図 デバイス構造におけるチャネル層の電界の様子を模式的に示した概略図 本発明の第２の実施形態に係る半導体装置の断面図 絶縁層の誘電率の比とＣＮＴにおける電界強度の比の関係を示す特性図 本発明の第２の実施形態に係るＣＮＴ−ＦＥＴの断面図 図６のチャネル部分の拡大図 本発明の第３の実施形態に係る半導体装置の断面図 デバイス構造におけるチャネル層の電界の様子を模式的に示した概略図 絶縁層の厚さの比とＣＮＴチャネル界面における電界強度との関係を示す特性図 本発明の第４の実施形態に係るＣＮＴ−ＦＥＴの断面図 本発明の第４の実施形態に係る別のＣＮＴ−ＦＥＴの断面図 図１１のチャネル部分の拡大図 本発明の第４の実施形態に係るＣＮＴ−ＦＥＴの電気特性を示す特性図 本発明の第４の実施形態に係るＣＮＴ−ＦＥＴの製造方法を説明するための断面工程図 本発明の第５の実施形態に係るＣＮＴ−ＦＥＴの断面図 本発明の第５の実施形態に係る別のＣＮＴ−ＦＥＴの断面図 本発明の第５の実施形態に係るさらに別のＣＮＴ−ＦＥＴの断面図 本発明の第５の実施形態に係る基板側に補助電極を設けたＣＮＴ−ＦＥＴの断面図 本発明の第５の実施形態に係るＣＮＴ−ＦＥＴの製造方法を説明するための断面工程図 本発明に関連するＣＮＴ−ＦＥＴの断面図 本発明に関連するＣＮＴ−ＦＥＴにおける典型的なヒステリシス特性を示す特性図

符号の説明

１００ 本発明の第１の実施形態に係る半導体装置
１０１、２０１、３０１、４０１ 第１の絶縁層
１０２、２０２、３０２、４０２、５０２ 導電層
１０３、２０３、３０３ 第２の絶縁層
１０４、２０４、３０４ 第１の電極
１０５、２０５、４０５、５０５、６０５ ＣＮＴ（ＣＮＴチャネル、ＣＮＴ膜）
１０６、２０６ 電界
１１０ 円筒構造
１１１、１２１、２１２、３１１、３２１、４１２、５１２、５２２、６０３ ゲート電極
１１２、１２２、３１３、３２３ 電気力線
１２０、３２０ 平行平板構造
２００ 本発明の第２の実施形態に係る半導体装置
２１０ 本発明の第２の実施形態に係るＣＮＴ−ＦＥＴ
２１１、４１１、５１１、５２１ 基板
２１３、４１３、５１３、５２３、６０１ ソース電極
２１４、４１４、５１４、５２４、６０２ ドレイン電極
３００ 本発明の第３の実施形態に係る半導体装置
３０６ 第２の電極
３１２、３２２、４１５、５１５、５２５ 補助電極
３２４ チャネル層
４００ 本発明の第４の実施形態に係るＣＮＴ−ＦＥＴ
４０３、５０３ 保護層
４１０ 本発明の第４の実施形態に係る別のＣＮＴ−ＦＥＴ
５００ 本発明の第５の実施形態に係るＣＮＴ−ＦＥＴ
５０１、６０６ ゲート絶縁層
５１０ 本発明の第５の実施形態に係るさらに別のＣＮＴ−ＦＥＴ
５２０ 本発明の第５の実施形態に係る基板側に補助電極を設けたＣＮＴ−ＦＥＴ
５２６ 基板絶縁層

Claims (15)

1. 第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極とを有し、前記導電層は離散して配置された半導体構造物を含み、前記第１の電極から生じる電界の、前記導電層の前記第１の絶縁層と接する面における電界強度をＥ_１、前記導電層の前記第２の絶縁層と接する面における電界強度をＥ_２としたとき、
   Ｅ_１＞Ｅ_２、かつ、Ｅ_２≠０
   である関係を満たすように前記第１の絶縁層および前記第２の絶縁層が構成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   Ｅ_２／Ｅ_１≦０．６
   である関係を満たすように前記第１の絶縁層および前記第２の絶縁層が構成されていることを特徴とする半導体装置。
3. 前記第２の絶縁層と接し、前記導電層を挟んで前記第１の電極と対抗する位置に第２の電極をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の絶縁層の厚さをＴ_１、誘電率をε_１とし、前記第２の絶縁層の厚さをＴ_２、誘電率をε_２としたとき、
   Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１
   である関係を満たすことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の電極と前記第２の電極との間に、前記導電層を含む第１の領域と、前記導電層を含まない第２の領域とを有することを特徴とする請求項３または４に記載の半導体装置。
6. 前記導電層の一方の端部領域に第３の電極を、他方の端部領域に第４の電極を備え、前記第２の電極の電位が、前記第３の電極または前記第４の電極の一方の電位と略同電位であることを特徴とする請求項３から５のいずれか一項に記載の半導体装置。
7. 前記半導体構造物が筒状形状であることを特徴とする請求項１から６のいずれか一項に記載の半導体装置。
8. 前記第１の電極をゲート電極とし、前記第２の電極を補助電極とし、前記第３の電極または前記第４の電極の一方をソース電極、他方をドレイン電極とし、前記導電層を構成する前記半導体構造物をカーボンナノチューブとした電界効果トランジスタであることを特徴とする請求項６または７に記載の半導体装置。
9. 前記第１の絶縁層の誘電率をε_１、前記第２の絶縁層の誘電率をε_２としたとき、
   ε_２／ε_１≧５
   である関係を満たすことを特徴とする請求項１または２に記載の半導体装置。
10. 前記導電層の一方の端部領域に第３の電極を、他方の端部領域に第４の電極を備え、前記第１の電極をゲート電極とし、前記第３の電極または前記第４の電極の一方をソース電極、他方をドレイン電極とし、前記導電層を構成する前記半導体構造物をカーボンナノチューブとした電界効果トランジスタであることを特徴とする請求項９に記載の半導体装置。
11. 第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極と、前記第２の絶縁層と接し、前記導電層を挟んで前記第１の電極と対抗する位置に配置された第２の電極とからなり、前記導電層は離散して配置された半導体構造物を含み、前記第１の絶縁層の厚さをＴ_１、誘電率をε_１とし、前記第２の絶縁層の厚さをＴ_２、誘電率をε_２としたとき、
    Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１
    である関係を満たすことを特徴とする半導体装置。
12. 第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極とからなり、前記導電層は離散して配置された半導体構造物を含み、前記第１の絶縁層の誘電率をε_１、前記第２の絶縁層の誘電率をε_２としたとき、
    ε_２／ε_１≧５
    である関係を満たすことを特徴とする半導体装置。
13. 第１の絶縁層の上に、半導体構造物を離散して配置した領域を含む導電層を前記第１の絶縁層に接して形成し、前記導電層を被覆し、その一部が前記第１の絶縁層と接するように第２の絶縁層を形成し、前記第１の絶縁層の前記導電層と反対側の面に第１の電極を形成し、前記導電層を挟んで前記第１の電極と対抗する位置に前記第２の絶縁層と接して第２の電極を形成することからなり、前記第１の絶縁層および前記第２の絶縁層は、前記第１の絶縁層の厚さをＴ_１、誘電率をε_１とし、前記第２の絶縁層の厚さをＴ_２、誘電率をε_２としたとき、
    Ｔ_２／（０．５×（ε_１＋ε_２））＜Ｔ_１／ε_１
    である関係を満たすように形成することを特徴とする半導体装置の製造方法。
14. 前記導電層の一方の端部領域に第３の電極を形成し、他方の端部領域に第４の電極を形成し、前記第３の電極または前記第４の電極の一方と前記第２の電極とを略同電位となるように接続することを特徴とする請求項１１に記載の半導体装置の製造方法。
15. 第１の絶縁層と、前記第１の絶縁層に接する導電層と、前記導電層を被覆し前記第１の絶縁層と接する部分を有する第２の絶縁層と、前記第１の絶縁層の前記導電層と反対側の面と接する第１の電極と、前記第２の絶縁層と接し、前記導電層を挟んで前記第１の電極と対抗する位置に配置された第２の電極と、前記導電層の一方の端部領域に配置された第３の電極と、前記導電層の他方の端部領域に配置された第４の電極とからなり、前記導電層は離散して配置された半導体構造物を含み、前記第１の電極から生じる電界の、前記導電層の前記第１の絶縁層と接する面における電界強度をＥ_１、前記導電層の前記第２の絶縁層と接する面における電界強度をＥ_２としたとき、Ｅ１＞Ｅ２、かつ、Ｅ２≠０である関係を満たすように前記第１の絶縁層および前記第２の絶縁層が構成された半導体装置に対して、前記第１の電極に入力信号を印加し、前記第３の電極と前記第４の電極の間に駆動電圧を印加し、前記第２の電極の電位を、前記第３の電極または前記第４の電極の一方と略同電位とすることを特徴とする半導体装置の駆動方法。

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