JPWO2010087184A1 - 差動伝送回路及びそれを備えた電子機器 - Google Patents

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Abstract

差動伝送回路にて、伝送信号を劣化させずに高い静電耐圧を実現すること。差動伝送回路は、伝送線路（３，４）とグランドの間に接続されたＥＳＤ保護素子（５，６）と、伝送線路（３）と伝送線路（１０）との間に直列接続されたインダクタ素子（７）と伝送線路（４）と伝送線路（１１）の間に直列接続されたインダクタ素子（８）とが互いに磁気結合されたコモンモードフィルタ（９）と、伝送線路（１０，１１）にカソードが接続され、アノードがグランドに接続されたＥＳＤ保護ダイオード（１２，１３）と、伝送線路（１０，１１）に一方の端子が接続され、伝送線路（１６，１７）に他方の端子が接続された抵抗（１４，１５）とを備える。ここで、抵抗（１４，１５）の値はそれぞれ１０〜１５オームとし、ＥＳＤ保護素子（５，６）の静電容量の値はそれぞれ０．３ｐＦより小さく、ＥＳＤ保護ダイオード（１２，１３）のクリップ電圧は１０Ｖより小さい値とする。

Description

本発明は、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等の高速信号伝送回路を有する電子機器を、静電気から保護する目的で使用される、差動伝送回路及びそれを備えた電子機器に関する。
近年、デジタル機器の高性能化、高機能化に伴い、データ伝送速度の高速化、広帯域化が急速に進んでいる。これに対応するため、ＨＤＭＩをはじめとした高速データ伝送のための規格が急速に普及してきている。
また、ポータブル機器、携帯電話又は車載機器等に代表されるように、これらの機器が使用される場所も屋内外を問わずあらゆる場所に広がってきており、これらの電子機器には従来以上に高い信頼性が要求されている。しかしながら、これらの機器に使用されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体部品は、小型化、高速動作の実現のため、年々回路の微細化が進んでおり、外部から進入する静電気に対する耐性が低下してきている。これは、半導体そのものの耐性の低下に加え、内蔵できる保護素子の規模が減少してきていることも大きく影響している。
一般にＬＳＩの入出力端子直後には保護ダイオードが設けられており、この働きによって内部の回路は外来の静電パルス等から保護されている。この保護ダイオードは、一定値以上の電圧が印加されると瞬時にオンし、グランドへ電流をバイパスする。これを多段に接続することでＬＳＩに流せる電流量を増やし、これによって、所定の静電破壊耐圧が確保されている。しかしながら、これらの保護ダイオードはその構成上、容量成分を持っているため、多段に接続した場合は大きな容量値となり、高周波帯域の信号に対して悪影響を及ぼすことになる。よって、高速伝送線路等に用いられるＬＳＩでは、内蔵できる保護素子が限られ、結果的に静電破壊耐性が弱くなっている。
これらの用途に用いられている従来の静電破壊保護回路１００は、図１８に示すように、第１の入出力端子１０１に接続された第１の伝送線路１０３と、第２の入出力端子１０２に接続された第２の伝送線路１０４と、第１の伝送線路１０３とグランドの間に接続された第１のＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１０５と、第２の伝送線路１０４とグランドの間に接続された第２のＥＳＤ保護素子１０６とを備えている。従来の差動伝送回路は、第１の伝送線路１０３と第３の入出力端子１１８に接続された第３の伝送線路１１０の間に直列接続された第１のインダクタ素子１０７と、第２の伝送線路１０４と第４の入出力端子１１９に接続された第４の伝送線路１１１の間に直列接続された第２のインダクタ素子１０８とが互いに磁気結合されたコモンモードフィルタ１０９をさらに備えている。
この構成において、第１および第２のＥＳＤ保護素子１０５，１０６はＥＳＤサプレッサ等が用いられる。ＥＳＤサプレッサは例えばバリスタやツェナーダイオード等と比較して容量値が０．１〜０．３ｐＦ程度と低いため、高速伝送線路に用いても規定の特性インピーダンスを乱すことがないため、高周波帯域の信号に対しての悪影響を最少限にすることが出来る。（例えば、特許文献１参照）
日本国特開２００８−２８２１４号公報（第８頁、第９図）
しかしながら、従来の差動伝送回路では、保護素子としてＥＳＤサプレッサ等の低容量の保護素子のみが用いられているため、抑制できる静電パルスの大きさが限られていた。
また、従来の差動伝送回路によれば、伝送線路に付加される容量成分は最小限に抑えられるが、反面、放電開始直後のクリップ電圧の値が大きいため、ＬＳＩに内蔵された保護素子に流れ込む電流が大きくなる。上記のごとく高速伝送線路等に用いられるＬＳＩでは、内蔵できる保護素子が限られているため、従来以上の強い静電パルスに対しては、より効果的な外部保護回路の追加が必要となってくる。一般的なＡＶ（Ａｕｄｉｏ Ｖｉｓｕａｌ）機器の静電気試験は、ＩＥＣ６１０００−４−２に規定されているが、車載機器等には、個別規格（ＩＳＯ−ＴＲ−１０１６４）により更に厳しい条件での試験が要求されている。
本発明は、上記の問題を解決するためのもので、伝送信号を劣化させること無く、高い静電耐圧を実現できる差動伝送回路及びそれを備えた電子機器を提供することを目的とする。
上記目的を達成するために、本発明に係る差動伝送回路は、第１の伝送線路とグランドの間に接続された第１のＥＳＤ保護素子と、第２の伝送線路とグランドの間に接続された第２のＥＳＤ保護素子と、第１の伝送線路と第３の伝送線路との間に直列接続された第１のインダクタ素子と、第２の伝送線路と第４の伝送線路の間に直列接続された第２のインダクタ素子とが互いに磁気結合されたコモンモードフィルタと、第３の伝送線路にカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオードと、第４の伝送線路にカソードが接続されアノードがグランドに接続された第２のＥＳＤ保護ダイオードと、第３の伝送線路に一方の端子が接続され、第５の伝送線路に他方の端子が接続された第１の抵抗と、第４の伝送線路に一方の端子が接続され、第６の伝送線路に他方の端子が接続された第２の抵抗とを備える。ここで、第１及び第２の抵抗の値はそれぞれ１０〜１５オームとし、第１及び第２のＥＳＤ保護素子の静電容量の値はそれぞれ０．３ｐＦより小さく、第１及び第２のＥＳＤ保護ダイオードのクリップ電圧は１０Ｖより小さい値とする。
また、本発明に係る電子機器は、上記差動伝送回路を備える。
上記のような構成の差動伝送回路及びそれを備えた電子機器によれば、第１及び第２の伝送線路に加えられた静電パルスの電流の一部は第１及び第２のＥＳＤ保護素子によって、グランドへバイパスされる。また、第１及び第２のＥＳＤ保護素子で落としきれない静電パルスの電流は、後段に設けられた第１及び第２のＥＳＤ保護ダイオードによって、グランドへバイパスされ、更に後段に設けられた第１及び第２の抵抗により、第１及び第２の抵抗に接続される負荷（例えば、ＬＳＩ）へ流れ込む電流を抑制することが出来る。
上記のような作用により、高速伝送回路における伝送信号の劣化を最小限に抑えつつ、高い静電耐圧を確保できる差動伝送回路及びそれを備えた電子機器を提供することができる。
本発明の一実施形態の差動伝送回路８０の構成を示す模式図 図１に示す差動伝送回路８０の使用環境を示す模式図 ＥＳＤ試験に用いられる放電装置の等価回路を示す模式図 図３に示す等価回路における各素子の値を例示する図 図３に示す等価回路における放電波形を示す図 図１に示す第１のＥＳＤ保護素子５の詳細な構造を示す模式図 図１のＥＳＤ保護素子５，６とＥＳＤ保護ダイオード１２，１３とによる抑圧波形を示す図 図１に示す第１のＥＳＤ保護ダイオード１２のツェナー電圧を示す図 第１の抵抗１４を挿入した場合におけるＴＤＲ測定の波形を示す図 本発明の差動伝送回路を備えた車載用ディスプレイモニタの内部構成図 本発明の差動伝送回路にＥＳＤ対策部品が取り付けられたときの簡略な等価回路を示す図 図１１に示す等価回路において容量値を変化させた場合のＴＤＲシミュレーション波形を示す図 ＨＤＭＩ送信機器および受信機器の差動伝送方式を示す模式図 ＨＤＭＩ送信機器の出力端での差動信号のアイパターンを示す図 ＨＤＭＩ送信機器の出力端でのシングルエンド出力の電圧波形を示す図 ＨＤＭＩ受信機器に入力される最小電圧のアイパターンを示す図 本実施の形態における伝送ケーブルの等価回路を示す図 従来の差動伝送回路１００の構成を示す模式図
以下、本発明の実施形態に係る差動伝送回路について、図１〜図９を用いて説明する。
図１は、本発明の一実施形態の差動伝送回路８０の構成を示す模式図である。
図１に示すように、差動伝送回路８０は、例えばデジタルＴＶのような第１の送受信機器２２に収容されており、第１の入出力端子１に接続された第１の伝送線路３と、第２の入出力端子２に接続された第２の伝送線路４と、第１の伝送線路３とグランドの間に接続された第１のＥＳＤ保護素子５と、第２の伝送線路４とグランドの間に接続された第２のＥＳＤ保護素子６とを備えている。第１及び第２のＥＳＤ保護素子５，６の静電容量の値は、概ね０．３ｐＦ以下に選ばれる。
差動伝送回路８０はさらに、第１の伝送線路３と第３の伝送線路１０の間に直列接続された第１のインダクタ素子７と、第２の伝送線路４と第４の伝送線路１１の間に直列接続された第２のインダクタ素子８とが互いに磁気結合されたコモンモードフィルタ９を備える。
差動伝送回路８０にはさらに、第３の伝送線路１０とカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオード１２と、第４の伝送線路１１とカソードが接続され、アノードがグランドに接続された第２のＥＳＤ保護ダイオード１３とが備わる。
差動伝送回路８０にはさらに、第３の伝送線路１０に一方の端子が接続された第１の抵抗１４と、第４の伝送線路１１に一方の端子が接続された第２の抵抗１５と、第１の抵抗１４の他方の端子と接続され第３の入出力端子１８に接続された第５の伝送線路１６と、第２の抵抗１５の他方の端子と接続され第４の入出力端子１９と接続された第６の伝送線路１７とが備わる。ここで、第１の抵抗１４及び第２の抵抗１５の値は、おおむね１０〜１５オームの範囲内に選ばれる。
上記構成において、第３の入出力端子１８及び第４の入出力端子１９は、負荷の一例としてのＬＳＩ２０に接続され、第１の入出力端子１及び第２の入出力端子２は外部コネクタ２１に接続されている。
ここで、図２は、図１に示す差動伝送回路８０の使用環境を示す模式図である。図２に示すように、第１の送受信機器２２に接続された一方の外部コネクタ２１は、伝送ケーブル２３に接続された他方の外部コネクタ２４を介し、第２の送受信機器２５に接続されている。
ここで第１の送受信機器２２及び第２の送受信機器２５は、例えばデジタルＴＶ及びＤＶＤプレーヤーなどであり、伝送ケーブル２３は、例えばＨＤＭＩケーブルである。
本実施形態の差動伝送回路８０は、第１の送受信機器２２の入出力回路の一部として備えられており、上記の伝送ケーブルを伝わって付加される静電パルスによる機器の破壊を防ぐものである。また同様に第２の送受信機器２５にも同様な回路を設けることが出来る。
ここで、図１０を用いて本実施形態の差動伝送回路８０の使用例について、更に詳細に説明する。図１０はＨＤＭＩコネクタ４８を備えた車載用ディスプレイモニタの内部構成図である。
図１０に示す車載用ディスプレイモニタは、表示装置６５と、音声出力装置６６と、受信装置６４とを備える。
受信装置６４は、ＨＤＭＩコネクタ４８と、差動伝送回路４９と、ＨＤＭＩ受信回路５０と、デジタル映像信号処理回路５１と、ＬＶＤＳ送信回路５２と、映像入力端子５６と、
音声入力端子５８と、映像用ＡＤ変換回路５７と、音声用ＤＡ変換回路５９とを備える。
音声出力装置６６は、アナログ音声処理回路６０と、音声増幅回路６１と、スピーカー６２と、ヘッドフォン端子６３とを備える。
表示装置６５は、ＬＶＤＳ受信回路５３と、表示制御回路５４と、液晶パネル５５とを備える。
ここで、図１０に示すＨＤＭＩコネクタ４８を備えた車載用ディスプレイモニタにおいて、差動伝送回路４９が、本実施形態の差動伝送回路８０に相当する。
図１０において、ＨＤＭＩコネクタ４８にはＤＶＤプレーヤーやブルーレイディスクプレーヤー等の外部接続機器から、映像信号及び音声信号が入力される。この信号はＴＭＤＳと呼ばれる暗号化された差動信号であり、差動伝送回路４９を介してＨＤＭＩ受信回路５０に入力される。
ＨＤＭＩ受信回路５０は入力されたＴＭＤＳ信号の暗号を解読した後、デジタルビデオ信号とデジタル音声信号を分離し、それぞれ次段のデジタル映像信号処理回路５１と音声用ＤＡ変換回路５９に出力する。
このデジタル映像信号はデジタル映像信号処理回路５１により画像処理された後、ＬＶＤＳ送信回路５２によりＬＶＤＳ信号に変換され、表示装置６５に送られる。
表示装置６５ではＬＶＤＳ受信回路５３によりＬＶＤＳ信号を受信し、表示制御回路５４により液晶パネル５５に表示される。
一方、前述のＨＤＭＩ受信回路５０から出力されたデジタル音声信号は、音声用ＤＡ変換回路５９により、アナログ音声に変換され、音声出力装置６６に入力される。
音声出力装置６６ではアナログ音声処理回路６０により音声処理され、ヘッドフォン端子６３やスピーカー６２から出力するための音声増幅回路６１に出力される。
この受信装置６４は更に外部入力端子として、映像入力端子５６および音声入力端子５８を備えている。
映像入力端子５６には外部からアナログ映像信号が入力され、映像用ＡＤ変換回路５７によりデジタル変換され、前述のデジタル映像信号処理回路５１に入力される。
この信号は前述のＨＤＭＩコネクタ４８からの映像と共にデジタル処理され、後段に出力される。
一方、音声入力端子５８には外部からアナログ音声入力が入力され、アナログ音声処理回路６０に入力される。
静電気による破壊に関しては、人体が機器に触れた場合を想定して試験規格が定められており、国際規格のＩＥＣ６１０００−４−２に規定された試験方法を用いるのが一般的であるが、用途に応じこれを元に定められた個別の規格も存在する。
図３は、ＥＳＤ試験に用いられる放電装置の等価回路を示している。ここで、高電圧源３１により発生した直流電圧は、スイッチ３３と充電抵抗３４とを介してエネルギー蓄積容量３２に蓄えられる。このときスイッチ３６はオープンとなっているため、放電抵抗３５へは電流は流れない。つぎにスイッチ３３をオープンにし、スイッチ３６をオンすると、エネルギー蓄積容量３２に蓄えられた電荷が、放電抵抗３５とスイッチ３６を介して、放電端子３７に流れる。放電端子３７は外部の非測定物に接触又は空気を介して近接させてあるため、放電された電荷は非測定物へ流れ込む。
また、図４は、上記ＥＳＤ試験に用いられる各素子の値を例示する図である。なお、各素子の値は、適用する試験規格によって用いるエネルギー蓄積容量Ｃｓと放電抵抗Ｒｄの値が異なっており、エネルギー蓄積容量Ｃｓが大きいほど、高いエネルギーを加えることが出来る。
次に、図５を参照して、放電波形４０について説明する。グラフの横軸は放電開始からの時間を、縦軸は放電電流の電流値を示している。放電開始時に電流が流れ出し、放電電流のピーク値３９に対して１０％のポイントから９０％のポイントに達するまでの立ち上がり時間３８、放電電流のピーク値３９に対して１０％のポイントから３０ｎＳ後の放電電流の電流値４１、及び放電電流のピーク値３９に対して１０％のポイントから６０ｎＳ後の放電電流の電流値４２の値が規格化されている。
このような放電波形４０の静電パルスは、伝送ケーブル２３と一方の外部コネクタ２１（図２参照）を介し、第１の入出力端子１に加わる。
なお第２の入出力端子２に静電パルスが加わった場合も以下と同一の動作をするため、以下には第１の入出力端子１に静電パルスが加わった場合における差動伝送回路８０（図１参照）についてのみ説明する。
ここで、図１に示す第１のＥＳＤ保護素子５としてはＥＳＤサプレッサが用いられている。第１のＥＳＤ保護素子５は、図６に示すような構成をしており、一方の電極２６ａと他方の電極２６ｂとが絶縁体２７上で、電圧依存性抵抗材料２８に覆われた領域で対向した構造となっている。入力された静電パルスは第１の伝送線路３を介し、第１のＥＳＤ保護素子５の一方の電極２６ａに印加される。
ここで、一方の電極２６ａと他方の電極２６ｂとは１０μｍ程度の非常に狭い間隔で対向しているため、一定値以上の電圧が加わると電極２６ａ，２６ｂの間で放電が開始する。その結果、静電パルスによる電流はグランドに向かって流れ、それ以降の回路には入力された電圧よりも十分に低い電圧が発生する。また第１のＥＳＤ保護素子５は、構造上非常に低い静電容量（０．１ｐＦ程度）しか持たないため、伝送線路のインピーダンスに及ぼす影響は少なく、信号劣化も最小限に抑えられる。このときの抑圧された静電パルスを、図７の波形４４に示す。
図１１は差動伝送回路６７にＥＳＤ対策部品が取り付けられたときの簡略な等価回路を示している。図１１において容量６８ａと容量６８ｂはＥＳＤ対策部品の容量性インピーダンスを示しており、ＥＳＤパルスが印加されていない状態では容量成分として働く。また６９ａおよび６９ｂは５０オーム終端抵抗である。
この等価回路において容量６８ａ及び容量６８ｂの値を可変させた場合のＴＤＲシミュレーション波形を図１２に示す。図１２の縦軸は、差動インピーダンス［Ω］の値を示し、図１２の横軸は、時間［ｎＳ］を示す。図中、直線７０ａは、ＨＤＭＩのインピーダンス規格値の上限値［Ω］、直線７０ｂは、ＨＤＭＩのインピーダンス規格値の下限値［Ω］を示す。
図１２では、容量６８ａ及び容量６８ｂの合計値を、０．１ｐＦ、０．３ｐＦ、０．５ｐＦ、及び０．７５ｐＦに変化させた場合のＴＤＲ波形のシミュレーション値を示す。
ここで、ＴＤＲ波形とは、伝送線路上の各部の特性インピーダンスを時間軸上にあらわしたもので、図１の外部コネクタ２１から負荷２０の方向を見た波形である。
図１２に示されるシミュレーション結果では、付加される容量の値が０．７５ｐＦ未満であれば、ＨＤＭＩのインピーダンス規格値の上限７０ａおよび下限７０ｂの範囲に収まる事がわかる。
しかしながら実際にプリント基板上に構成される伝送ラインのインピーダンスは、プリント基板の製造条件によって大きなバラツキを持ち、特別な管理をしない限りは設計値に対して約５〜６％程度の許容値を見込む必要がある。よって、実使用上においてＨＤＭＩ規格を満たす許容容量値は０．３ｐＦ程度となる。
次に、図１の第１のＥＳＤ保護ダイオード１２について説明する。ＥＳＤ保護ダイオード１２は、カソードが第３の伝送線路１０に接続され、アノードがグランドに接続されている。
ここに、第３の伝送線路１０を介し一定以上の電圧が加わると、第１のＥＳＤ保護ダイオード１２のインピーダンスが急激に低下する。その結果、静電パルスによる電流はグランドに向かって流れ、それ以降の回路には、入力された電圧よりも十分に低い電圧が発生する。
このときの電圧の閾値（クリップ電圧）は、一般的に図８の４３に示すように、ダイオードに逆バイアスをかけた際に１ｍＡの電流が流れ出すポイントをツェナー電圧として規定されており、この値は、負荷（ＬＳＩ）２０（図１参照）に入力可能な最大電圧よりも低く、且つ伝送線路にかかるバイアス電圧よりも高くする必要がある。
なお、ＨＤＭＩにおいては伝送線路は３．３Ｖの固定バイアスがかかっており、負荷（ＬＳＩ）２０の内部回路の最大電圧は一般的に１０Ｖ程度であるため、第１のＥＳＤ保護ダイオード１２のツェナー電圧は３．３Ｖ〜１０Ｖの範囲とする必要がある。ここで抑圧された静電パルスの波形を図７の波形４５に示す。
しかしながら、図１に示す第１のＥＳＤ保護ダイオード１２は、第３の伝送線路１０とグランドの間に数ｐＦ（１〜３ｐＦ程度）の静電容量を持っており、第３の伝送線路１０の特性インピーダンスを下げてしまう。そのため直後に第１の抵抗１４を挿入することで、特性インピーダンスの低下を防ぐことが出来る。第１の抵抗１４は、入力された静電パルスのエネルギーが負荷（ＬＳＩ）２０の内部へ流入するのを妨げると同時に、負荷２０に内蔵されたＥＳＤ保護回路（図示せず）の動作開始タイミングを遅らせ、静電パルスが外部の保護素子で十分に抑圧された状態で、内部の保護素子が動作開始するように機能するものだが、抵抗値の分だけ伝送線路のインピーダンスは高くなる。そこで、上記のごとく、第１のＥＳＤ保護ダイオード１２の直後に第１の抵抗１４を配置することで、上記静電容量によるインピーダンスの低下を抵抗値で補うことができる。これを、ＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）測定の波形で示したものを、図９に示す。
ここで、ＴＤＲ波形とは、上述のように、伝送線路上の各部の特性インピーダンスを時間軸上にあらわしたもので、図１の外部コネクタ２１から負荷２０の方向を見た波形である。
図９に示すように、抵抗挿入前のＴＤＲ波形３０に対し、抵抗挿入時のＴＤＲ波形２９は抵抗の効果により、特性インピーダンスが１００オームに近づいており、第１のＥＳＤ保護ダイオード１２などのＥＳＤ保護素子の容量成分による劣化を補っていることがわかる。
ここで、この抵抗値について図１３〜図１６を用いて説明する。図１３は、ＨＤＭＩ送信機器および受信機器の差動伝送方式を示す模式図である。図１４は、ＨＤＭＩ送信機器の出力端での差動信号のアイパターンを示す図である。図１５は、ＨＤＭＩ送信機器の出力端でのシングルエンド出力の電圧波形を示す図である。図１６は、ＨＤＭＩ受信機器に入力される最小電圧のアイパターンを示す図である。図１７は、本実施の形態における伝送ケーブルの等価回路を示す図である。
図１３に示すように、ＨＤＭＩの試験規格では差動伝送回路の終端負荷として３．３Ｖ電源にプルアップされた５０オームの終端抵抗７１ａおよび７１ｂが用いられる。
送信機器７２がこの終端抵抗７１ａおよび７１ｂを介して差動送信回路７３ａおよび７３ｂが交互に信号電流を引き込むことで終端抵抗７１ａおよび７１ｂの端子電圧が変化し受信回路７４に信号が入力される。
ＨＤＭＩの規格によれば、送信機器７２から出力する差動信号の波形は、図１４のアイパターンに示すように最小で±２００ｍＶ以上、最大で±７８０ｍＶ以下と定められている。
これをシングルエンドの電圧に置き換えて考えると、図１５に示すように、シングルエンドの電圧が３．３Ｖを基準に、Ｌレベルが規定値である２．６〜２．９Ｖに収まる様に差動送信回路７３ａおよび７３ｂの電流引込能力が調整される必要があることがわかる。
一方、伝送ケーブル７５は、図１７のような等価回路で示す事ができるが、この等価回路中の直列抵抗成分７７ａ及び７７ｂは、送信機器７２から見ると受信機器７６の終端抵抗７１ａおよび７１ｂが加算され、送信機器７２がより大きな値の負荷を介し電流を引き込むことになる。
また本実施の形態のごとく、受信回路の直前に直列抵抗が挿入された場合には、伝送線路の直列抵抗成分に加え、静電気対策用の直列抵抗が作用し、送信機器７２のコネクタ端での振幅レベルが抑圧され、受信機器７６側での信号振幅が受信可能な最小レベルよりも小さくなる可能性がある。
ＨＤＭＩの規格では受信機器の最小受信レベルは図１６のアイパターンに示すように±１５０ｍＶ以上と定められているが、車載機器を想定した受信機器の場合、受信機器は適用温度範囲等を考慮し±１００ｍＶまたはそれ以下の信号振幅でも正しく受信できる様に設計されている。
この値は１５０ｍＶに対して約３０％の振幅の減少なので、負荷抵抗の増加分に置き換えると１５Ωの増加となる。このことから本実施の形態では直列抵抗値の上限値を１５Ωとしている。
ここで、上記のＥＳＤ保護素子５，６としてのＥＳＤサプレッサ、ＥＳＤ保護ダイオード１２，１３及び抵抗１４，１５を同時に用いた場合の差動伝送回路の動作について説明する。既に述べたように図７の波形４４及び波形４５は、ＥＳＤサプレッサ及びＥＳＤ保護ダイオードによる抑圧波形である。どちらも図３に示す放電回路でＣｓ＝３３０ｐＦ、Ｒｄ＝２０００オームとし、気中放電にて１５ｋＶの静電パルスを印加したときの波形である。
ここで注目すべきは、図７のそれぞれの波形のピーク点の時間差４６と、ピーク後のクリップ電圧４７の差である。つまり、ＥＳＤサプレッサは、応答は速いがクリップ電圧は高く、ＥＳＤ保護ダイオードは、応答は遅いがクリップ電圧が低くなっている。この反応時間の差は約１ｎＳとなっている。またクリップ電圧についてはＥＳＤサプレッサが約７０Ｖであるのに対し、ＥＳＤ保護ダイオードのそれは１０Ｖ以下の値となっている。
このことからＥＳＤの抑圧効果はＥＳＤ保護ダイオードの方が高く、ＥＳＤサプレッサはピークの立ち上がりを抑制する効果があるといえる。これらの素子を組み合わせ、更に上記の抵抗によるＬＳＩへ流れ込む電流抑制効果とを合わせることで、より高いレベルの差動伝送回路を形成している。
次に、図１に示すコモンモードフィルタ９について説明する。この素子は第１のインダクタ素子７と第２のインダクタ素子８が磁気的に結合された構造となっており、差動信号に重畳されたコモンモードノイズを低減する機能がある。また第１のインダクタ素子７のインダクタンス成分と両端に接続されたＥＳＤ保護素子の容量成分が、π形のローパスフィルタとして機能することにより、入力される静電パルスの高調波成分を抑制する効果がある。
本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
本出願は、２００９年１月２９日出願の日本特許出願（特願２００９−０１７５６３）、に基づくものであり、その内容はここに参照として取り込まれる。
本発明にかかる差動伝送回路は、高速伝送回路における伝送信号の劣化を最小限に抑えつつ、高い静電耐圧を確保することができるという効果を有し、車載機器等の厳しい使用環境に適合した差動伝送回路として有用である。
１，２，１８，１９ 入出力端子
３，４，１０，１１，１６，１７ 伝送線路
５，６ ＥＳＤ保護素子
９ コモンモードフィルタ
１２，１３ ＥＳＤ保護ダイオード
１４，１５ 抵抗
８０ 差動伝送回路
本発明は、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）等の高速信号伝送回路を有する電子機器を、静電気から保護する目的で使用される、差動伝送回路及びそれを備えた電子機器に関する。
近年、デジタル機器の高性能化、高機能化に伴い、データ伝送速度の高速化、広帯域化が急速に進んでいる。これに対応するため、ＨＤＭＩをはじめとした高速データ伝送のための規格が急速に普及してきている。
また、ポータブル機器、携帯電話又は車載機器等に代表されるように、これらの機器が使用される場所も屋内外を問わずあらゆる場所に広がってきており、これらの電子機器には従来以上に高い信頼性が要求されている。しかしながら、これらの機器に使用されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体部品は、小型化、高速動作の実現のため、年々回路の微細化が進んでおり、外部から進入する静電気に対する耐性が低下してきている。これは、半導体そのものの耐性の低下に加え、内蔵できる保護素子の規模が減少してきていることも大きく影響している。
一般にＬＳＩの入出力端子直後には保護ダイオードが設けられており、この働きによって内部の回路は外来の静電パルス等から保護されている。この保護ダイオードは、一定値以上の電圧が印加されると瞬時にオンし、グランドへ電流をバイパスする。これを多段に接続することでＬＳＩに流せる電流量を増やし、これによって、所定の静電破壊耐圧が確保されている。しかしながら、これらの保護ダイオードはその構成上、容量成分を持っているため、多段に接続した場合は大きな容量値となり、高周波帯域の信号に対して悪影響を及ぼすことになる。よって、高速伝送線路等に用いられるＬＳＩでは、内蔵できる保護素子が限られ、結果的に静電破壊耐性が弱くなっている。
これらの用途に用いられている従来の静電破壊保護回路１００は、図１８に示すように、第１の入出力端子１０１に接続された第１の伝送線路１０３と、第２の入出力端子１０２に接続された第２の伝送線路１０４と、第１の伝送線路１０３とグランドの間に接続された第１のＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子１０５と、第２の伝送線路１０４とグランドの間に接続された第２のＥＳＤ保護素子１０６とを備えている。従来の差動伝送回路は、第１の伝送線路１０３と第３の入出力端子１１８に接続された第３の伝送線路１１０の間に直列接続された第１のインダクタ素子１０７と、第２の伝送線路１０４と第４の入出力端子１１９に接続された第４の伝送線路１１１の間に直列接続された第２のインダクタ素子１０８とが互いに磁気結合されたコモンモードフィルタ１０９をさらに備えている。
この構成において、第１および第２のＥＳＤ保護素子１０５，１０６はＥＳＤサプレッサ等が用いられる。ＥＳＤサプレッサは例えばバリスタやツェナーダイオード等と比較して容量値が０．１〜０．３ｐＦ程度と低いため、高速伝送線路に用いても規定の特性インピーダンスを乱すことがないため、高周波帯域の信号に対しての悪影響を最小限にすることが出来る。（例えば、特許文献１参照）
日本国特開２００８−２８２１４号公報（第８頁、第９図）
しかしながら、従来の差動伝送回路では、保護素子としてＥＳＤサプレッサ等の低容量の保護素子のみが用いられているため、抑制できる静電パルスの大きさが限られていた。
また、従来の差動伝送回路によれば、伝送線路に付加される容量成分は最小限に抑えられるが、反面、放電開始直後のクリップ電圧の値が大きいため、ＬＳＩに内蔵された保護素子に流れ込む電流が大きくなる。上記のごとく高速伝送線路等に用いられるＬＳＩでは、内蔵できる保護素子が限られているため、従来以上の強い静電パルスに対しては、より効果的な外部保護回路の追加が必要となってくる。一般的なＡＶ（Ａｕｄｉｏ Ｖｉｓｕａｌ）機器の静電気試験は、ＩＥＣ６１０００−４−２に規定されているが、車載機器等には、個別規格（ＩＳＯ−ＴＲ−１０１６４）により更に厳しい条件での試験が要求されている。
本発明は、上記の問題を解決するためのもので、伝送信号を劣化させること無く、高い静電耐圧を実現できる差動伝送回路及びそれを備えた電子機器を提供することを目的とする。
上記目的を達成するために、本発明に係る差動伝送回路は、第１の伝送線路とグランドの間に接続された第１のＥＳＤ保護素子と、第２の伝送線路とグランドの間に接続された第２のＥＳＤ保護素子と、第１の伝送線路と第３の伝送線路との間に直列接続された第１のインダクタ素子と、第２の伝送線路と第４の伝送線路の間に直列接続された第２のインダクタ素子とが互いに磁気結合されたコモンモードフィルタと、第３の伝送線路にカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオードと、第４の伝送線路にカソードが接続されアノードがグランドに接続された第２のＥＳＤ保護ダイオードと、第３の伝送線路に一方の端子が接続され、第５の伝送線路に他方の端子が接続された第１の抵抗と、第４の伝送線路に一方の端子が接続され、第６の伝送線路に他方の端子が接続された第２の抵抗とを備える。ここで、第１及び第２の抵抗の値はそれぞれ１０〜１５オームとし、第１及び第２のＥＳＤ保護素子の静電容量の値はそれぞれ０．３ｐＦより小さく、第１及び第２のＥＳＤ保護ダイオードのクリップ電圧は１０Ｖより小さい値とする。
また、本発明に係る電子機器は、上記差動伝送回路を備える。
上記のような構成の差動伝送回路及びそれを備えた電子機器によれば、第１及び第２の伝送線路に加えられた静電パルスの電流の一部は第１及び第２のＥＳＤ保護素子によって、グランドへバイパスされる。また、第１及び第２のＥＳＤ保護素子で落としきれない静電パルスの電流は、後段に設けられた第１及び第２のＥＳＤ保護ダイオードによって、グランドへバイパスされ、更に後段に設けられた第１及び第２の抵抗により、第１及び第２の抵抗に接続される負荷（例えば、ＬＳＩ）へ流れ込む電流を抑制することが出来る。
上記のような作用により、高速伝送回路における伝送信号の劣化を最小限に抑えつつ、高い静電耐圧を確保できる差動伝送回路及びそれを備えた電子機器を提供することができる。
本発明の一実施形態の差動伝送回路８０の構成を示す模式図 図１に示す差動伝送回路８０の使用環境を示す模式図 ＥＳＤ試験に用いられる放電装置の等価回路を示す模式図 図３に示す等価回路における各素子の値を例示する図 図３に示す等価回路における放電波形を示す図 図１に示す第１のＥＳＤ保護素子５の詳細な構造を示す模式図 図１のＥＳＤ保護素子５，６とＥＳＤ保護ダイオード１２，１３とによる抑圧波形を示す図 図１に示す第１のＥＳＤ保護ダイオード１２のツェナー電圧を示す図 第１の抵抗１４を挿入した場合におけるＴＤＲ測定の波形を示す図 本発明の差動伝送回路を備えた車載用ディスプレイモニタの内部構成図 本発明の差動伝送回路にＥＳＤ対策部品が取り付けられたときの簡略な等価回路を示す図 図１１に示す等価回路において容量値を変化させた場合のＴＤＲシミュレーション波形を示す図 ＨＤＭＩ送信機器および受信機器の差動伝送方式を示す模式図 ＨＤＭＩ送信機器の出力端での差動信号のアイパターンを示す図 ＨＤＭＩ送信機器の出力端でのシングルエンド出力の電圧波形を示す図 ＨＤＭＩ受信機器に入力される最小電圧のアイパターンを示す図 本実施の形態における伝送ケーブルの等価回路を示す図 従来の差動伝送回路１００の構成を示す模式図
以下、本発明の実施形態に係る差動伝送回路について、図１〜図９を用いて説明する。
図１は、本発明の一実施形態の差動伝送回路８０の構成を示す模式図である。
図１に示すように、差動伝送回路８０は、例えばデジタルＴＶのような第１の送受信機器２２に収容されており、第１の入出力端子１に接続された第１の伝送線路３と、第２の入出力端子２に接続された第２の伝送線路４と、第１の伝送線路３とグランドの間に接続された第１のＥＳＤ保護素子５と、第２の伝送線路４とグランドの間に接続された第２のＥＳＤ保護素子６とを備えている。第１及び第２のＥＳＤ保護素子５，６の静電容量の値は、概ね０．３ｐＦ以下に選ばれる。
差動伝送回路８０はさらに、第１の伝送線路３と第３の伝送線路１０の間に直列接続された第１のインダクタ素子７と、第２の伝送線路４と第４の伝送線路１１の間に直列接続された第２のインダクタ素子８とが互いに磁気結合されたコモンモードフィルタ９を備える。
差動伝送回路８０にはさらに、第３の伝送線路１０とカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオード１２と、第４の伝送線路１１とカソードが接続され、アノードがグランドに接続された第２のＥＳＤ保護ダイオード１３とが備わる。
差動伝送回路８０にはさらに、第３の伝送線路１０に一方の端子が接続された第１の抵抗１４と、第４の伝送線路１１に一方の端子が接続された第２の抵抗１５と、第１の抵抗１４の他方の端子と接続され第３の入出力端子１８に接続された第５の伝送線路１６と、第２の抵抗１５の他方の端子と接続され第４の入出力端子１９と接続された第６の伝送線路１７とが備わる。ここで、第１の抵抗１４及び第２の抵抗１５の値は、おおむね１０〜１５オームの範囲内に選ばれる。
上記構成において、第３の入出力端子１８及び第４の入出力端子１９は、負荷の一例としてのＬＳＩ２０に接続され、第１の入出力端子１及び第２の入出力端子２は外部コネクタ２１に接続されている。
ここで、図２は、図１に示す差動伝送回路８０の使用環境を示す模式図である。図２に示すように、第１の送受信機器２２に接続された一方の外部コネクタ２１は、伝送ケーブル２３に接続された他方の外部コネクタ２４を介し、第２の送受信機器２５に接続されている。ここで第１の送受信機器２２及び第２の送受信機器２５は、例えばデジタルＴＶ及びＤＶＤプレーヤーなどであり、伝送ケーブル２３は、例えばＨＤＭＩケーブルである。
本実施形態の差動伝送回路８０は、第１の送受信機器２２の入出力回路の一部として備えられており、上記の伝送ケーブルを伝わって付加される静電パルスによる機器の破壊を防ぐものである。また同様に第２の送受信機器２５にも同様な回路を設けることが出来る。
ここで、図１０を用いて本実施形態の差動伝送回路８０の使用例について、更に詳細に説明する。図１０はＨＤＭＩコネクタ４８を備えた車載用ディスプレイモニタの内部構成図である。
図１０に示す車載用ディスプレイモニタは、表示装置６５と、音声出力装置６６と、受信装置６４とを備える。
受信装置６４は、ＨＤＭＩコネクタ４８と、差動伝送回路４９と、ＨＤＭＩ受信回路５０と、デジタル映像信号処理回路５１と、ＬＶＤＳ送信回路５２と、映像入力端子５６と、音声入力端子５８と、映像用ＡＤ変換回路５７と、音声用ＤＡ変換回路５９とを備える。
音声出力装置６６は、アナログ音声処理回路６０と、音声増幅回路６１と、スピーカー６２と、ヘッドフォン端子６３とを備える。
表示装置６５は、ＬＶＤＳ受信回路５３と、表示制御回路５４と、液晶パネル５５とを備える。
ここで、図１０に示すＨＤＭＩコネクタ４８を備えた車載用ディスプレイモニタにおいて、差動伝送回路４９が、本実施形態の差動伝送回路８０に相当する。
図１０において、ＨＤＭＩコネクタ４８にはＤＶＤプレーヤーやブルーレイディスクプレーヤー等の外部接続機器から、映像信号及び音声信号が入力される。この信号はＴＭＤＳと呼ばれる暗号化された差動信号であり、差動伝送回路４９を介してＨＤＭＩ受信回路５０に入力される。
ＨＤＭＩ受信回路５０は入力されたＴＭＤＳ信号の暗号を解読した後、デジタルビデオ信号とデジタル音声信号を分離し、それぞれ次段のデジタル映像信号処理回路５１と音声用ＤＡ変換回路５９に出力する。
このデジタル映像信号はデジタル映像信号処理回路５１により画像処理された後、ＬＶＤＳ送信回路５２によりＬＶＤＳ信号に変換され、表示装置６５に送られる。
表示装置６５ではＬＶＤＳ受信回路５３によりＬＶＤＳ信号を受信し、表示制御回路５４により液晶パネル５５に表示される。
一方、前述のＨＤＭＩ受信回路５０から出力されたデジタル音声信号は、音声用ＤＡ変換回路５９により、アナログ音声に変換され、音声出力装置６６に入力される。
音声出力装置６６ではアナログ音声処理回路６０により音声処理され、ヘッドフォン端子６３やスピーカー６２から出力するための音声増幅回路６１に出力される。
この受信装置６４は更に外部入力端子として、映像入力端子５６および音声入力端子５８を備えている。
映像入力端子５６には外部からアナログ映像信号が入力され、映像用ＡＤ変換回路５７によりデジタル変換され、前述のデジタル映像信号処理回路５１に入力される。
この信号は前述のＨＤＭＩコネクタ４８からの映像と共にデジタル処理され、後段に出力される。
一方、音声入力端子５８には外部からアナログ音声入力が入力され、アナログ音声処理回路６０に入力される。
静電気による破壊に関しては、人体が機器に触れた場合を想定して試験規格が定められており、国際規格のＩＥＣ６１０００−４−２に規定された試験方法を用いるのが一般的であるが、用途に応じこれを元に定められた個別の規格も存在する。
図３は、ＥＳＤ試験に用いられる放電装置の等価回路を示している。ここで、高電圧源３１により発生した直流電圧は、スイッチ３３と充電抵抗３４とを介してエネルギー蓄積容量３２に蓄えられる。このときスイッチ３６はオープンとなっているため、放電抵抗３５へは電流は流れない。つぎにスイッチ３３をオープンにし、スイッチ３６をオンすると、エネルギー蓄積容量３２に蓄えられた電荷が、放電抵抗３５とスイッチ３６を介して、放電端子３７に流れる。放電端子３７は外部の非測定物に接触又は空気を介して近接させてあるため、放電された電荷は非測定物へ流れ込む。
また、図４は、上記ＥＳＤ試験に用いられる各素子の値を例示する図である。なお、各素子の値は、適用する試験規格によって用いるエネルギー蓄積容量Ｃｓと放電抵抗Ｒｄの値が異なっており、エネルギー蓄積容量Ｃｓが大きいほど、高いエネルギーを加えることが出来る。
次に、図５を参照して、放電波形４０について説明する。グラフの横軸は放電開始からの時間を、縦軸は放電電流の電流値を示している。放電開始時に電流が流れ出し、放電電流のピーク値３９に対して１０％のポイントから９０％のポイントに達するまでの立ち上がり時間３８、放電電流のピーク値３９に対して１０％のポイントから３０ｎＳ後の放電電流の電流値４１、及び放電電流のピーク値３９に対して１０％のポイントから６０ｎＳ後の放電電流の電流値４２の値が規格化されている。
このような放電波形４０の静電パルスは、伝送ケーブル２３と一方の外部コネクタ２１（図２参照）を介し、第１の入出力端子１に加わる。
なお第２の入出力端子２に静電パルスが加わった場合も以下と同一の動作をするため、以下には第１の入出力端子１に静電パルスが加わった場合における差動伝送回路８０（図１参照）についてのみ説明する。
ここで、図１に示す第１のＥＳＤ保護素子５としてはＥＳＤサプレッサが用いられている。第１のＥＳＤ保護素子５は、図６に示すような構成をしており、一方の電極２６ａと他方の電極２６ｂとが絶縁体２７上で、電圧依存性抵抗材料２８に覆われた領域で対向した構造となっている。入力された静電パルスは第１の伝送線路３を介し、第１のＥＳＤ保護素子５の一方の電極２６ａに印加される。
ここで、一方の電極２６ａと他方の電極２６ｂとは１０μｍ程度の非常に狭い間隔で対向しているため、一定値以上の電圧が加わると電極２６ａ，２６ｂの間で放電が開始する。その結果、静電パルスによる電流はグランドに向かって流れ、それ以降の回路には入力された電圧よりも十分に低い電圧が発生する。また第１のＥＳＤ保護素子５は、構造上非常に低い静電容量（０．１ｐＦ程度）しか持たないため、伝送線路のインピーダンスに及ぼす影響は少なく、信号劣化も最小限に抑えられる。このときの抑圧された静電パルスを、図７の波形４４に示す。
図１１は差動伝送回路６７にＥＳＤ対策部品が取り付けられたときの簡略な等価回路を示している。図１１において容量６８ａと容量６８ｂはＥＳＤ対策部品の容量性インピーダンスを示しており、ＥＳＤパルスが印加されていない状態では容量成分として働く。また６９ａおよび６９ｂは５０オーム終端抵抗である。
この等価回路において容量６８ａ及び容量６８ｂの値を可変させた場合のＴＤＲシミュレーション波形を図１２に示す。図１２の縦軸は、差動インピーダンス［Ω］の値を示し、図１２の横軸は、時間［ｎＳ］を示す。図中、直線７０ａは、ＨＤＭＩのインピーダンス規格値の上限値［Ω］、直線７０ｂは、ＨＤＭＩのインピーダンス規格値の下限値［Ω］を示す。
図１２では、容量６８ａ及び容量６８ｂの合計値を、０．１ｐＦ、０．３ｐＦ、０．５ｐＦ、及び０．７５ｐＦに変化させた場合のＴＤＲ波形のシミュレーション値を示す。
ここで、ＴＤＲ波形とは、伝送線路上の各部の特性インピーダンスを時間軸上にあらわしたもので、図１の外部コネクタ２１から負荷２０の方向を見た波形である。
図１２に示されるシミュレーション結果では、付加される容量の値が０．７５ｐＦ未満であれば、ＨＤＭＩのインピーダンス規格値の上限７０ａおよび下限７０ｂの範囲に収まる事がわかる。
しかしながら実際にプリント基板上に構成される伝送ラインのインピーダンスは、プリント基板の製造条件によって大きなバラツキを持ち、特別な管理をしない限りは設計値に対して約５〜６％程度の許容値を見込む必要がある。よって、実使用上においてＨＤＭＩ規格を満たす許容容量値は０．３ｐＦ程度となる。
次に、図１の第１のＥＳＤ保護ダイオード１２について説明する。ＥＳＤ保護ダイオード１２は、カソードが第３の伝送線路１０に接続され、アノードがグランドに接続されている。
ここに、第３の伝送線路１０を介し一定以上の電圧が加わると、第１のＥＳＤ保護ダイオード１２のインピーダンスが急激に低下する。その結果、静電パルスによる電流はグランドに向かって流れ、それ以降の回路には、入力された電圧よりも十分に低い電圧が発生する。
このときの電圧の閾値（クリップ電圧）は、一般的に図８の４３に示すように、ダイオードに逆バイアスをかけた際に１ｍＡの電流が流れ出すポイントをツェナー電圧として規定されており、この値は、負荷（ＬＳＩ）２０（図１参照）に入力可能な最大電圧よりも低く、且つ伝送線路にかかるバイアス電圧よりも高くする必要がある。
なお、ＨＤＭＩにおいては伝送線路は３．３Ｖの固定バイアスがかかっており、負荷（ＬＳＩ）２０の内部回路の最大電圧は一般的に１０Ｖ程度であるため、第１のＥＳＤ保護ダイオード１２のツェナー電圧は３．３Ｖ〜１０Ｖの範囲とする必要がある。ここで抑圧された静電パルスの波形を図７の波形４５に示す。
しかしながら、図１に示す第１のＥＳＤ保護ダイオード１２は、第３の伝送線路１０とグランドの間に数ｐＦ（１〜３ｐＦ程度）の静電容量を持っており、第３の伝送線路１０の特性インピーダンスを下げてしまう。そのため直後に第１の抵抗１４を挿入することで、特性インピーダンスの低下を防ぐことが出来る。第１の抵抗１４は、入力された静電パルスのエネルギーが負荷（ＬＳＩ）２０の内部へ流入するのを妨げると同時に、負荷２０に内蔵されたＥＳＤ保護回路（図示せず）の動作開始タイミングを遅らせ、静電パルスが外部の保護素子で十分に抑圧された状態で、内部の保護素子が動作開始するように機能するものだが、抵抗値の分だけ伝送線路のインピーダンスは高くなる。そこで、上記のごとく、第１のＥＳＤ保護ダイオード１２の直後に第１の抵抗１４を配置することで、上記静電容量によるインピーダンスの低下を抵抗値で補うことができる。これを、ＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）測定の波形で示したものを、図９に示す。
ここで、ＴＤＲ波形とは、上述のように、伝送線路上の各部の特性インピーダンスを時間軸上にあらわしたもので、図１の外部コネクタ２１から負荷２０の方向を見た波形である。
図９に示すように、抵抗挿入前のＴＤＲ波形３０に対し、抵抗挿入時のＴＤＲ波形２９は抵抗の効果により、特性インピーダンスが１００オームに近づいており、第１のＥＳＤ保護ダイオード１２などのＥＳＤ保護素子の容量成分による劣化を補っていることがわかる。
ここで、この抵抗値について図１３〜図１６を用いて説明する。図１３は、ＨＤＭＩ送信機器および受信機器の差動伝送方式を示す模式図である。図１４は、ＨＤＭＩ送信機器の出力端での差動信号のアイパターンを示す図である。図１５は、ＨＤＭＩ送信機器の出力端でのシングルエンド出力の電圧波形を示す図である。図１６は、ＨＤＭＩ受信機器に入力される最小電圧のアイパターンを示す図である。図１７は、本実施の形態における伝送ケーブルの等価回路を示す図である。
図１３に示すように、ＨＤＭＩの試験規格では差動伝送回路の終端負荷として３．３Ｖ電源にプルアップされた５０オームの終端抵抗７１ａおよび７１ｂが用いられる。
送信機器７２がこの終端抵抗７１ａおよび７１ｂを介して差動送信回路７３ａおよび７３ｂが交互に信号電流を引き込むことで終端抵抗７１ａおよび７１ｂの端子電圧が変化し受信回路７４に信号が入力される。
ＨＤＭＩの規格によれば、送信機器７２から出力する差動信号の波形は、図１４のアイパターンに示すように最小で±２００ｍＶ以上、最大で±７８０ｍＶ以下と定められている。
これをシングルエンドの電圧に置き換えて考えると、図１５に示すように、シングルエンドの電圧が３．３Ｖを基準に、Ｌレベルが規定値である２．６〜２．９Ｖに収まる様に差動送信回路７３ａおよび７３ｂの電流引込能力が調整される必要があることがわかる。
一方、伝送ケーブル７５は、図１７のような等価回路で示す事ができるが、この等価回路中の直列抵抗成分７７ａ及び７７ｂは、送信機器７２から見ると受信機器７６の終端抵抗７１ａおよび７１ｂが加算され、送信機器７２がより大きな値の負荷を介し電流を引き込むことになる。
また本実施の形態のごとく、受信回路の直前に直列抵抗が挿入された場合には、伝送線路の直列抵抗成分に加え、静電気対策用の直列抵抗が作用し、送信機器７２のコネクタ端での振幅レベルが抑圧され、受信機器７６側での信号振幅が受信可能な最小レベルよりも小さくなる可能性がある。
ＨＤＭＩの規格では受信機器の最小受信レベルは図１６のアイパターンに示すように±１５０ｍＶ以上と定められているが、車載機器を想定した受信機器の場合、受信機器は適用温度範囲等を考慮し±１００ｍＶまたはそれ以下の信号振幅でも正しく受信できる様に設計されている。
この値は１５０ｍＶに対して約３０％の振幅の減少なので、負荷抵抗の増加分に置き換えると１５Ωの増加となる。このことから本実施の形態では直列抵抗値の上限値を１５Ωとしている。
ここで、上記のＥＳＤ保護素子５，６としてのＥＳＤサプレッサ、ＥＳＤ保護ダイオード１２，１３及び抵抗１４，１５を同時に用いた場合の差動伝送回路の動作について説明する。既に述べたように図７の波形４４及び波形４５は、ＥＳＤサプレッサ及びＥＳＤ保護ダイオードによる抑圧波形である。どちらも図３に示す放電回路でＣｓ＝３３０ｐＦ、Ｒｄ＝２０００オームとし、気中放電にて１５ｋＶの静電パルスを印加したときの波形である。
ここで注目すべきは、図７のそれぞれの波形のピーク点の時間差４６と、ピーク後のクリップ電圧４７の差である。つまり、ＥＳＤサプレッサは、応答は速いがクリップ電圧は高く、ＥＳＤ保護ダイオードは、応答は遅いがクリップ電圧が低くなっている。この反応時間の差は約１ｎＳとなっている。またクリップ電圧についてはＥＳＤサプレッサが約７０Ｖであるのに対し、ＥＳＤ保護ダイオードのそれは１０Ｖ以下の値となっている。
このことからＥＳＤの抑圧効果はＥＳＤ保護ダイオードの方が高く、ＥＳＤサプレッサはピークの立ち上がりを抑制する効果があるといえる。これらの素子を組み合わせ、更に上記の抵抗によるＬＳＩへ流れ込む電流抑制効果とを合わせることで、より高いレベルの差動伝送回路を形成している。
次に、図１に示すコモンモードフィルタ９について説明する。この素子は第１のインダクタ素子７と第２のインダクタ素子８が磁気的に結合された構造となっており、差動信号に重畳されたコモンモードノイズを低減する機能がある。また第１のインダクタ素子７のインダクタンス成分と両端に接続されたＥＳＤ保護素子の容量成分が、π形のローパスフィルタとして機能することにより、入力される静電パルスの高調波成分を抑制する効果がある。
本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
本出願は、２００９年１月２９日出願の日本特許出願（特願２００９−０１７５６３）、に基づくものであり、その内容はここに参照として取り込まれる。
本発明にかかる差動伝送回路は、高速伝送回路における伝送信号の劣化を最小限に抑えつつ、高い静電耐圧を確保することができるという効果を有し、車載機器等の厳しい使用環境に適合した差動伝送回路として有用である。
１，２，１８，１９ 入出力端子
３，４，１０，１１，１６，１７ 伝送線路
５，６ ＥＳＤ保護素子
９ コモンモードフィルタ
１２，１３ ＥＳＤ保護ダイオード
１４，１５ 抵抗
８０ 差動伝送回路

Claims (2)

  1. 第１の伝送線路とグランドの間に接続された第１のＥＳＤ保護素子と、
    第２の伝送線路とグランドの間に接続された第２のＥＳＤ保護素子と、
    前記第１の伝送線路と第３の伝送線路との間に直列接続された第１のインダクタ素子と、前記第２の伝送線路と第４の伝送線路の間に直列接続された第２のインダクタ素子とが互いに磁気結合されたコモンモードフィルタと、
    前記第３の伝送線路にカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオードと、
    前記第４の伝送線路にカソードが接続されアノードがグランドに接続された第２のＥＳＤ保護ダイオードと、
    前記第３の伝送線路に一方の端子が接続され、第５の伝送線路に他方の端子が接続された第１の抵抗と、
    前記第４の伝送線路に一方の端子が接続され、第６の伝送線路に他方の端子が接続された第２の抵抗とを備え、
    前記第１及び前記第２の抵抗の値はそれぞれ１０〜１５オームとし、前記第１及び前記第２のＥＳＤ保護素子の静電容量の値はそれぞれ０．３ｐＦより小さく、前記第１及び第２のＥＳＤ保護ダイオードのクリップ電圧は１０Ｖより小さい値とした、差動伝送回路。
  2. 第１の伝送線路とグランドの間に接続された第１のＥＳＤ保護素子と、
    第２の伝送線路とグランドの間に接続された第２のＥＳＤ保護素子と、
    前記第１の伝送線路と第３の伝送線路との間に直列接続された第１のインダクタ素子と、前記第２の伝送線路と第４の伝送線路の間に直列接続された第２のインダクタ素子とが互いに磁気結合されたコモンモードフィルタと、
    前記第３の伝送線路にカソードが接続され、アノードがグランドに接続された第１のＥＳＤ保護ダイオードと、
    前記第４の伝送線路にカソードが接続されアノードがグランドに接続された第２のＥＳＤ保護ダイオードと、
    前記第３の伝送線路に一方の端子が接続され、第５の伝送線路に他方の端子が接続された第１の抵抗と、
    前記第４の伝送線路に一方の端子が接続され、第６の伝送線路に他方の端子が接続された第２の抵抗とを備え、
    前記第１及び前記第２の抵抗の値はそれぞれ１０〜１５オームとし、前記第１及び前記第２のＥＳＤ保護素子の静電容量の値はそれぞれ０．３ｐＦより小さく、前記第１及び第２のＥＳＤ保護ダイオードのクリップ電圧は１０Ｖより小さい値とした、差動伝送回路を備えた電子機器。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8854778B2 (en) 2011-12-27 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit
JP6010406B2 (ja) * 2012-01-27 2016-10-19 東京エレクトロン株式会社 マイクロ波放射機構、マイクロ波プラズマ源および表面波プラズマ処理装置
US9269653B2 (en) * 2012-06-27 2016-02-23 Mediatek Inc. SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern
US10426035B2 (en) 2012-06-27 2019-09-24 Mediatek Inc. SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern
US9042064B2 (en) 2012-10-04 2015-05-26 Qualcomm Incorporated Electrostatic discharge protection for class D power amplifiers
CN104079245B (zh) * 2013-03-28 2017-03-15 深圳清华大学研究院 差分传输装置及包括所述差分传输装置的放大器
KR101495736B1 (ko) * 2013-05-15 2015-02-25 전북대학교산학협력단 Ｅｓｄ-ｅｍｉ 공통모드 반도체 필터 소자 및 그 제조방법
JP5994950B2 (ja) * 2013-12-09 2016-09-21 株式会社村田製作所 コモンモードフィルタおよびｅｓｄ保護回路付きコモンモードフィルタ
DE102014102714A1 (de) 2014-02-28 2015-09-03 Infineon Technologies Ag Integrierte Schaltung mit ESD-Schutzstruktur und Photonenquelle
US10348418B1 (en) * 2014-07-22 2019-07-09 Esker Technologies, LLC Transient and spurious signal filter
ES2719838T3 (es) * 2015-03-23 2019-07-16 Fraunhofer Ges Forschung Desfasador
JP6314927B2 (ja) * 2015-07-22 2018-04-25 株式会社村田製作所 ノイズフィルタ実装構造
US10417143B2 (en) 2015-10-08 2019-09-17 Esker Technologies, LLC Apparatus and method for sending power over synchronous serial communication wiring
JP6222410B1 (ja) * 2016-03-15 2017-11-01 株式会社村田製作所 Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス
US10560154B2 (en) 2016-07-11 2020-02-11 Esker Technologies, LLC Power line signal coupler
US10128906B2 (en) 2016-07-11 2018-11-13 Esker Technologies, LLC Power line signal coupler
US20180069396A1 (en) * 2016-09-08 2018-03-08 Nexperia B.V. Inductive coupling for electrostatic discharge
CN106788559B (zh) * 2016-11-23 2019-01-22 中国科学院微电子研究所 一种差分吸收滤波器及收发信机
CN107147863A (zh) * 2017-06-08 2017-09-08 晶晨半导体(上海)股份有限公司 一种降低高清接口对无线信号干扰的方法
FR3073283B1 (fr) * 2017-11-03 2019-11-15 Safran Electronics & Defense Dispositif de protection contre la foudre ameliore pour une entree differentielle
US10742026B2 (en) * 2018-02-07 2020-08-11 International Business Machines Corporation Electrostatic protection device
JP7012254B2 (ja) * 2018-05-25 2022-01-28 パナソニックＩｐマネジメント株式会社 通信装置
JP7115517B2 (ja) * 2020-06-26 2022-08-09 株式会社オートネットワーク技術研究所 受信装置
WO2022168922A1 (ja) * 2021-02-04 2022-08-11 パナソニックＩｐマネジメント株式会社 電子制御装置
CN113761818B (zh) * 2021-11-09 2022-02-11 微龛(广州)半导体有限公司 Esd仿真方法及仿真电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969929A (en) * 1997-04-16 1999-10-19 The Board Of Trustees Of The Leland Stanford Junior University Distributed ESD protection device for high speed integrated circuits
JP2005318539A (ja) * 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd 差動伝送回路及びコモンモードチョークコイル
JP2005333427A (ja) * 2004-05-20 2005-12-02 Murata Mfg Co Ltd 伝送線路型コモンモードノイズフィルタ
JP2008028214A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 静電気対策回路
WO2008053555A1 (fr) * 2006-11-02 2008-05-08 Shimadzu Corporation Circuit de protection d'entrée de signal analogique haut-débit et spectromètre de masse de temps de vol
JP2009004466A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 積層バリスタの製造方法並びにその選別装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870675A (ja) * 1981-10-23 1983-04-27 Fujitsu Ltd サ−ジ保護方式
GB8621839D0 (en) * 1986-09-10 1986-10-15 British Aerospace Electrostatic discharge protection circuit
FR2606946A1 (fr) * 1986-11-17 1988-05-20 Telephonie Ind Commerciale Dispositif de protection d'un equipement terminal chez un abonne telephonique
EP0529949B1 (en) * 1991-08-27 1996-06-26 AT&T Corp. Common mode voltage surge protection circuitry
US6288917B1 (en) * 1998-01-20 2001-09-11 Leveler Three stage power conditioning circuit
US6459343B1 (en) * 1999-02-25 2002-10-01 Formfactor, Inc. Integrated circuit interconnect system forming a multi-pole filter
US7151298B1 (en) * 1999-12-20 2006-12-19 Advanced Micro Devices, Inc. Electrostatic discharge protection network having distributed components
US6826208B1 (en) * 2000-12-06 2004-11-30 At&T Corp. Nonlinear transmission line integrated circuit
SE522909C2 (sv) * 2001-09-06 2004-03-16 Ericsson Telefon Ab L M Anordning för skydd av integrerad högfrekvenskrets innefattande en halvledarvaristor
US6822526B2 (en) * 2002-12-30 2004-11-23 Intel Corporation Voltage plane with high impedance link
US7385466B2 (en) 2004-03-30 2008-06-10 Matsushita Electric Industrial Co., Ltd. Differential transmission circuit and common mode choke coil
DE102006003379B4 (de) * 2006-01-24 2011-02-24 Infineon Technologies Ag Elektrisches Filter
FR2901919A1 (fr) * 2006-05-30 2007-12-07 St Microelectronics Sa Coupleur directif large bande
US20120200963A1 (en) * 2007-06-13 2012-08-09 Daniel Vasquez System and method for protecting a computing device using vsd material, and method for designing same
US8120142B2 (en) * 2008-04-18 2012-02-21 Alpha & Omega Semiconductor, Ltd. Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
US8422189B2 (en) * 2010-06-02 2013-04-16 Anmax Lightning Technology Corp. Serially connected surge suppression optimization device
US20120275074A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Esd protection device
CN102510210A (zh) * 2011-12-23 2012-06-20 成都泰格微波技术股份有限公司 一种多功能抗emi滤波器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969929A (en) * 1997-04-16 1999-10-19 The Board Of Trustees Of The Leland Stanford Junior University Distributed ESD protection device for high speed integrated circuits
JP2005318539A (ja) * 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd 差動伝送回路及びコモンモードチョークコイル
JP2005333427A (ja) * 2004-05-20 2005-12-02 Murata Mfg Co Ltd 伝送線路型コモンモードノイズフィルタ
JP2008028214A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 静電気対策回路
WO2008053555A1 (fr) * 2006-11-02 2008-05-08 Shimadzu Corporation Circuit de protection d'entrée de signal analogique haut-débit et spectromètre de masse de temps de vol
JP2009004466A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 積層バリスタの製造方法並びにその選別装置

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