JPWO2009066500A1 - 半導体装置のコンフィギュレーション方法 - Google Patents
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Abstract
Description
半導体装置をコンフィギュレーションするコンフィギュレーション方法であって、
前記半導体装置は、ソース電極、ドレイン電極及びゲート電極を有する複数の3端子可変抵抗スイッチ素子が互いに直列接続され、前記3端子可変抵抗スイッチ素子のソース電極と該3端子可変抵抗スイッチ素子に隣接する3端子可変抵抗素子のドレイン電極とが配線セグメントを介して互いに接続されたレーンをL個(Lは自然数)有し、前記配線セグメントに所定の電位を保持する複数の電位保持部が接続され、各レーンの中のそれぞれ1つの3端子可変抵抗スイッチ素子から列グループが構成され、該列グループに属する3端子可変抵抗スイッチ素子のゲート電極それぞれに共通のゲート線が接続され、
前記各レーンのソース側の第1の端と当該各レーンのドレイン側の第2の端とがそれぞれ導通する瞬間まで、それぞれの前記第1の端を前記第2の端に対して所定の書き込み電圧に保つ第1の段階と、
前記第1の段階に続いて、すべての前記ゲート線を前記第1の端に対して前記書き込み電圧に保つ第2の段階と、
前記第2の段階に続いて、所望の3端子可変抵抗スイッチ素子が接続されたレーンの前記第1の端と前記第2の端との間の抵抗値が、前記第1の段階における前記第1の端と前記第2の端とがそれぞれ導通する瞬間の前記第1の端と前記第2の端との間の抵抗値よりも大きな値になるまで、前記所望の3端子可変抵抗スイッチ素子が接続されたレーンの第1の端と、該所望の3端子可変抵抗スイッチ素子が接続されたゲート線以外のゲート線とを前記書き込み電圧に保つ第3の段階と、
前記第3の段階に続いて、前記所望の3端子可変抵抗スイッチ素子が接続されたゲート線を前記書き込み電圧に保つ第4の段階とを有する。
(第1の実施の形態)
図4は、本発明に用いる3端子可変抵抗スイッチ素子の構成例を示す図である。
また、ここで弱い遮断状態とは、ソース電極20とドレイン電極21との間の抵抗値が弱い導通状態の抵抗値よりも大きな場合の遮断状態である。一方、強い遮断状態とは、ソース電極20とドレイン電極21との抵抗値が弱い遮断状態の抵抗値よりも大きな場合の遮断状態である。
(第2の実施の形態)
図12は、図4に示した3端子可変抵抗スイッチ素子11を使った再構成可能配線網である半導体装置の第2の実施の形態を示す図である。
Claims (14)
- 半導体装置をコンフィギュレーションするコンフィギュレーション方法であって、
前記半導体装置は、ソース電極、ドレイン電極及びゲート電極を有する複数の3端子可変抵抗スイッチ素子が互いに直列接続され、前記3端子可変抵抗スイッチ素子のソース電極と該3端子可変抵抗スイッチ素子に隣接する3端子可変抵抗素子のドレイン電極とが配線セグメントを介して互いに接続されたレーンをL個(Lは自然数)有し、前記配線セグメントに所定の電位を保持する複数の電位保持部が接続され、各レーンの中のそれぞれ1つの3端子可変抵抗スイッチ素子から列グループが構成され、該列グループに属する3端子可変抵抗スイッチ素子のゲート電極それぞれに共通のゲート線が接続され、
前記各レーンのソース側の第1の端と当該各レーンのドレイン側の第2の端とがそれぞれ導通する瞬間まで、それぞれの前記第1の端を前記第2の端に対して所定の書き込み電圧に保つ第1の段階と、
前記第1の段階に続いて、すべての前記ゲート線を前記第1の端に対して前記書き込み電圧に保つ第2の段階と、
前記第2の段階に続いて、所望の3端子可変抵抗スイッチ素子が接続されたレーンの前記第1の端と前記第2の端との間の抵抗値が、前記第1の段階における前記第1の端と前記第2の端とがそれぞれ導通する瞬間の前記第1の端と前記第2の端との間の抵抗値よりも大きな値になるまで、前記所望の3端子可変抵抗スイッチ素子が接続されたレーンの第1の端と、該所望の3端子可変抵抗スイッチ素子が接続されたゲート線以外のゲート線とを前記書き込み電圧に保つ第3の段階と、
前記第3の段階に続いて、前記所望の3端子可変抵抗スイッチ素子が接続されたゲート線を前記書き込み電圧に保つ第4の段階とを有するコンフィギュレーション方法。 - 請求項1に記載のコンフィギュレーション方法において、
前記電位保持部は、1ビットの情報を記憶するバスホルダーであることを特徴とするコンフィギュレーション方法。 - 請求項2に記載のコンフィギュレーション方法において、
前記バスホルダーは、該バスホルダーに接続された前記配線セグメントが他のゲートによって駆動されないとき、前記配線セグメントを論理値0または1に対応する電圧に保つことを特徴とするコンフィギュレーション方法。 - 請求項1に記載のコンフィギュレーション方法において、
前記電位保持部は、前記配線セグメントの電位をプルアップするプルアップ抵抗であることを特徴とするコンフィギュレーション方法。 - 請求項4に記載のコンフィギュレーション方法において、
前記プルアップ抵抗は、該プルアップ抵抗に接続された前記配線セグメントが他のゲートによって駆動されないとき、前記配線セグメントを論理値1に対応する電圧に保つことを特徴とするコンフィギュレーション方法。 - 請求項1乃至5のいずれか1項に記載のコンフィギュレーション方法において、
第j(jは1から前記Lまでの自然数)の前記レーンは、Nj(Nは自然数)個の前記3端子可変抵抗スイッチ素子を含み、第i(iは1からNjまでの自然数)の前記3端子可変抵抗スイッチ素子の前記ドレイン電極は、第(i+1)の前記配線セグメントのドレイン端に接続され、前記第iの前記3端子可変抵抗スイッチ素子の前記ソース電極は、第iの前記配線セグメントのソース端に接続され、前記第jのレーンの前記第1の端は、第1の前記配線セグメントのドレイン端であり、前記第jのレーンの前記第2の端は、第(Nj+1)の前記配線セグメントのソース端であることを特徴とするコンフィギュレーション方法。 - 請求項1乃至6のいずれか1項に記載のコンフィギュレーション方法において、
前記第j(jは1から前記Lまでの自然数)の前記レーンにおける第i(iは1から(Nj)までの自然数)の前記3端子可変抵抗スイッチ素子は第X_i_jの前記列グループに属し、前記X_i_jは、X_i_j<X_(i+1)_jを満たす整数であることを特徴とするコンフィギュレーション方法。 - 請求項1乃至7のいずれか1項に記載のコンフィギュレーション方法において、
前記第3の段階は、前記書き込み電圧を所定の時間、保つことによって、前記3端子可変抵抗スイッチ素子を弱い遮断状態にすることを特徴とするコンフィギュレーション方法。 - 請求項1乃至8のいずれか1項に記載のコンフィギュレーション方法において、
前記第4の段階は、前記所望の3端子可変抵抗スイッチ素子が接続されたゲート線とそれから前記レーンの前記第2の端に至る間にあるすべての前記ゲート線を所定の時間、前記書き込み電圧に保ち、同時にそれ以外の前記ゲート線とすべての前記レーンの第1の端を所定の時間、電圧0に保つことにより、前記3端子可変抵抗スイッチ素子を強い遮断状態にすることを特徴とするコンフィギュレーション方法。 - 請求項1乃至9のいずれか1項に記載のコンフィギュレーション方法において、
前記3端子可変抵抗スイッチ素子の前記ゲート電極は、前記ソース電極および前記ドレイン電極と常に遮断されていることを特徴とするコンフィギュレーション方法。 - 請求項1乃至10のいずれか1項に記載のコンフィギュレーション方法において、
遮断状態である前記3端子可変抵抗スイッチ素子は、前記ソース電極を前記ドレイン電極に対して前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が所定の閾値よりも大きな抵抗値を持つ弱い導通状態になることを特徴とするコンフィギュレーション方法。 - 請求項11に記載のコンフィギュレーション方法において、
前記弱い導通状態である3端子可変抵抗スイッチ素子は、前記ソース電極または前記ドレイン電極に対して前記ゲート電極を前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が所定の閾値よりも小さな抵抗値を持つ強い導通状態になることを特徴とするコンフィギュレーション方法。 - 請求項11または請求項12に記載のコンフィギュレーション方法において、
前記導通状態である3端子可変抵抗スイッチ素子は、前記ゲート電極に対して前記ソース電極または前記ドレイン電極を前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が前記弱い導通状態の抵抗値よりも大きな抵抗値を持つ弱い遮断状態になることを特徴とするコンフィギュレーション方法。 - 請求項13に記載のコンフィギュレーション方法において、
前記弱い遮断状態である3端子可変抵抗スイッチ素子は、前記ドレイン電極を前記ソース電極に対して前記書き込み電圧の状態に所定の時間、保つと、前記ソース電極と前記ドレイン電極との間が前記弱い遮断状態の抵抗値よりも大きな抵抗値を持つ強い遮断状態になることを特徴とするコンフィギュレーション方法。
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EP3161867B1 (en) | 2014-06-26 | 2020-02-12 | Intel Corporation | Oxide-based three-terminal resistive switching logic devices |
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Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
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EP1235227B1 (en) | 1997-12-04 | 2004-08-25 | Axon Technologies Corporation | Programmable sub-surface aggregating metallization structure |
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KR100676451B1 (ko) * | 2002-04-30 | 2007-01-30 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 고체 전해질 스위칭 소자와 그것을 이용한 fpga,메모리 소자, 및 고체 전해질 스위칭 소자의 제조 방법 |
JP2004158119A (ja) * | 2002-11-06 | 2004-06-03 | Sharp Corp | 不揮発性半導体記憶装置 |
WO2004084229A1 (en) * | 2003-03-18 | 2004-09-30 | Kabushiki Kaisha Toshiba | Programmable resistance memory device |
JP4356542B2 (ja) | 2003-08-27 | 2009-11-04 | 日本電気株式会社 | 半導体装置 |
WO2006070683A1 (ja) | 2004-12-28 | 2006-07-06 | Nec Corporation | スイッチング素子、スイッチング素子の製造方法、書き換え可能な論理集積回路、およびメモリ素子 |
US7492635B2 (en) * | 2005-01-06 | 2009-02-17 | Samsung Electronics Co., Ltd. | NOR-type hybrid multi-bit non-volatile memory device and method of operating the same |
KR100657958B1 (ko) | 2005-04-13 | 2006-12-14 | 삼성전자주식회사 | 직렬 연결 구조의 저항 노드들을 갖는 메모리 소자 |
JP4313372B2 (ja) * | 2005-05-11 | 2009-08-12 | シャープ株式会社 | 不揮発性半導体記憶装置 |
JP5157452B2 (ja) | 2005-11-29 | 2013-03-06 | 日本電気株式会社 | プログラム回路、半導体集積回路、電圧印加方法、電流印加方法および比較方法 |
JP4594878B2 (ja) | 2006-02-23 | 2010-12-08 | シャープ株式会社 | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 |
US7760539B2 (en) * | 2006-06-16 | 2010-07-20 | Panasonic Corporation | Nonvolatile memory device |
US7778063B2 (en) * | 2006-11-08 | 2010-08-17 | Symetrix Corporation | Non-volatile resistance switching memories and methods of making same |
JP4496238B2 (ja) * | 2007-06-04 | 2010-07-07 | 株式会社東芝 | 不揮発性メモリ装置 |
JP4280302B2 (ja) * | 2007-06-22 | 2009-06-17 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置 |
JP2009026382A (ja) * | 2007-07-19 | 2009-02-05 | Hitachi Ltd | 半導体記憶装置 |
JP5214208B2 (ja) * | 2007-10-01 | 2013-06-19 | スパンション エルエルシー | 半導体装置及びその制御方法 |
JP2010055719A (ja) * | 2008-08-29 | 2010-03-11 | Toshiba Corp | 抵抗変化メモリ装置 |
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