JPWO2009063542A1 - 半導体装置 - Google Patents
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Abstract
複数のデータ保持ノードを有するラッチ回路（１０３，１０４）と、前記複数のデータ保持ノードに含まれる第１のデータ保持ノード（Ａ）に接続された第１の容量素子（Ｃ）と、前記第１のデータ保持ノード（Ａ）と前記第１の容量素子（Ｃ）との間に設けられた第１のスイッチ素子（ＳＷ２）とを有することを特徴とする半導体装置が提供される。
Description
本発明は、半導体装置に関する。
ソフトエラーとは回路の特定箇所が永久的に破壊されるハードエラーと異なり、半導体チップ中にランダムに発生する動作再生可能な一過性の誤動作のことである。二次宇宙線の中性子線やＬＳＩ材料からのアルファ線などがＬＳＩに入射するのが原因である。
現在ソフトエラーに対して様々な対策方法が考案されている。最も効果的で一般的な対策として、エラーが発生してもシステムに影響しない回路構成を採用する方法がある。例えば、ＥＣＣ（Error Correction Code）回路は比較的容易にエラー修正することが可能である。しかし、これらの対策方法は面積増加を伴う上、ロジック回路には適用できない。したがって、ソフトエラー率が高集積化とともに増加するならば、これまで以上にソフトエラーの問題が深刻になる可能性が高い。
一般的なソフトエラー回避手段として、下記の特許文献１がある。図３２に示すように、インバータ３２０１及び３２０２から構成されるラッチ回路のデータ保持ノードに容量Ｃを付加して、放射線による電荷発生によるデータ反転を防ぐ。ラッチ回路にこれを適用した場合、セットアップ時間及び遅延時間等において、性能劣化が伴う。
また、下記の特許文献２には、第一及び第二のデータ線と、前記第一及び第二のデータ線の間に設けられ、前記第一のデータ線からの入力を有する第一のインバーターと前記第二のデータ線への出力を有する第二のインバーターとを含む双安定フリップフロップ回路と、前記第一のインバーターと前記第一のデータ線との間に接続された第一のアドレス可能なトランスミッションゲートと、前記第二のインバーターと前記第二のデータ線との間に接続された第二のアドレス可能なトランスミッションゲートと、前記第一及び第二のインバーター間のフィードバックを制御するために、前記第二のインバーターの出力と前記第一のインバーターの入力との間に接続された第三のアドレス可能なトランスミッションゲートとを有することを特徴とするメモリーセルが記載されている。
また、下記の特許文献３には、出力するデータを保持するデータ保持部と、クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップするプルアップ経路と、前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路とを備え、前記プルアップ経路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しないように構成され、前記プルダウン経路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しないように構成され、前記プルアップ経路で発生した一方の値から他方の値へのエラーは前記プルダウン経路及び前記データ保持部に保持された値を変化させず、前記プルダウン経路で発生した他方の値から一方の値へのエラーは前記プルアップ経路及び前記データ保持部に保持された値を変化させないことを特徴とするデータ保持回路が記載されている。
また、下記の特許文献４には、第１のラッチ回路と、第２のラッチ回路とを並列に接続して多重化した半導体集積回路装置であって、前記第１のラッチ回路は、該第１のラッチ回路を前記第２のラッチ回路と独立に動作させる入力端子を具備することを特徴とする半導体集積回路装置が記載されている。
本発明の目的は、ラッチ回路の回路性能を維持したまま、ソフトエラー率を下げ、ラッチ回路の信頼性を向上させることができる半導体装置を提供することである。
本発明の半導体装置は、複数のデータ保持ノードを有するラッチ回路と、前記複数のデータ保持ノードに含まれる第１のデータ保持ノードに接続された第１の容量素子と、前記第１のデータ保持ノードと前記第１の容量素子との間に設けられた第１のスイッチ素子とを有することを特徴とする。
（第１の実施形態）
図１（Ａ）は、本発明の第１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２は、スイッチＳＷ１を構成する。ｐチャネルトランジスタ１０１は、ゲートがクロック信号ＸＣＫに接続され、ソース及びドレインがデータ入力端子及びインバータ１０３の入力端子に接続される。ｎチャネルトランジスタ１０２は、ゲートがクロック信号ＣＫに接続され、ソース及びドレインがデータ入力端子及びインバータ１０３の入力端子に接続される。クロック信号ＣＫ及びＸＣＫは、相互に反転した信号である。インバータ１０３の出力端子は、インバータ１０５の入力端子に接続される。インバータ１０５の出力端子は、データ出力端子に接続される。インバータ１０３及び１０４は、ラッチ回路を構成する。インバータ１０４は、入力端子がインバータ１０３の出力端子に接続され、出力端子がインバータ１０３の入力端子に接続される。データ保持ノードＡは、インバータ１０３の入力端子及びインバータ１０４の出力端子の相互接続ノードである。データ保持ノードＢは、インバータ１０３の出力端子及びインバータ１０４の入力端子の相互接続ノードである。データ保持ノードＡは、スイッチＳＷ２を介して容量Ｃに接続される。
図１（Ａ）は、本発明の第１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ１０１及びｎチャネルトランジスタ１０２は、スイッチＳＷ１を構成する。ｐチャネルトランジスタ１０１は、ゲートがクロック信号ＸＣＫに接続され、ソース及びドレインがデータ入力端子及びインバータ１０３の入力端子に接続される。ｎチャネルトランジスタ１０２は、ゲートがクロック信号ＣＫに接続され、ソース及びドレインがデータ入力端子及びインバータ１０３の入力端子に接続される。クロック信号ＣＫ及びＸＣＫは、相互に反転した信号である。インバータ１０３の出力端子は、インバータ１０５の入力端子に接続される。インバータ１０５の出力端子は、データ出力端子に接続される。インバータ１０３及び１０４は、ラッチ回路を構成する。インバータ１０４は、入力端子がインバータ１０３の出力端子に接続され、出力端子がインバータ１０３の入力端子に接続される。データ保持ノードＡは、インバータ１０３の入力端子及びインバータ１０４の出力端子の相互接続ノードである。データ保持ノードＢは、インバータ１０３の出力端子及びインバータ１０４の入力端子の相互接続ノードである。データ保持ノードＡは、スイッチＳＷ２を介して容量Ｃに接続される。
図１（Ｂ）は、図１（Ａ）のラッチ回路の他の構成例を示す回路図である。図１（Ａ）のインバータ１０４の代わりに、クロックゲート１１４を用いることができる。インバータ１０４及びクロックゲート１１４は、ラッチ回路を構成する。その場合、スイッチＳＷ２は不要である。その詳細は、後に図２５（Ａ）〜（Ｃ）等を参照しながら説明する。
図１（Ｃ）は、図１（Ａ）のスイッチＳＷ２の構成例を示す回路図である。スイッチＳＷ２は、トランジスタ１２１及び１２２からなる。ｐチャネルトランジスタ１２１のソース及びドレインは、データ保持ノードＡ及び容量Ｃに接続される。ｎチャネルトランジスタ１２２のドレイン及びソースは、データ保持ノードＡ及び容量Ｃに接続される。トランジスタ１２１及び１２２のゲート電圧を制御することにより、スイッチＳＷ２のオン／オフ動作を制御することができる。
図１（Ｄ）は、図１（Ａ）のスイッチＳＷ２の他の構成例を示す回路図である。スイッチＳＷ２は、トランジスタ１３１からなる。ｎチャネルトランジスタ１３１のドレイン及びソースは、データ保持ノードＡ及び容量Ｃに接続される。トランジスタ１３１のゲート電圧を制御することにより、スイッチＳＷ２のオン／オフ動作を制御することができる。
図１（Ｅ）は、クロック生成回路の構成例を示す回路図である。半導体装置は、図１（Ａ）の回路及び図１（Ｅ）のクロック生成回路を有する。クロック生成回路は、インバータ１４１及び１４２を有する。インバータ１４１は、基準クロック信号ＣＬＯＣＫを反転したクロック信号ＸＣＫを出力する。インバータ１４２は、クロック信号ＸＣＫを反転したクロック信号ＣＫを出力する。クロック信号ＣＫ及びＸＣＫは、相互に反転した信号である。
図２（Ａ）は、図１（Ａ）の半導体装置においてスイッチＳＷ２を図１（Ｃ）のスイッチで構成した半導体装置の構成例を示す図である。ｐチャネルトランジスタ１２１は、ソースがデータ保持ノードＡに接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。ｎチャネルトランジスタ１２２は、ドレインがデータ保持ノードＡに接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。
図２（Ｂ）は、図２（Ａ）の半導体装置の動作を示すフローチャートである。クロック信号ＣＫがハイレベル、クロック信号ＸＣＫがローレベルになると、トランジスタ１０１及び１０２がオンし、スイッチＳＷ１がオンする。すると、データ書き込み期間Ｔｗにおいて、データ入力端子及びデータ保持ノードＡが接続され、データ保持ノードＡのデータは、データ入力端子のデータと同じになる。
逆に、クロック信号ＣＫがローレベル、クロック信号ＸＣＫがハイレベルになると、トランジスタ１０１及び１０２がオフし、スイッチＳＷ１がオフする。すると、データ保持期間Ｔｈにおいて、データ入力端子及びデータ保持ノードＡが切断される。インバータ１０３は、データ保持ノードＡのデータを反転し、その反転したデータをデータ保持ノードＢに出力する。インバータ１０４は、データ保持ノードＢのデータを反転し、その反転したデータをデータ保持ノードＡに出力する。インバータ１０３及び１０４はラッチ回路を構成し、データ保持ノードＡ及びデータ保持ノードＢのデータは保持される。インバータ１０５は、データ保持ノードＢのデータを反転し、その反転したデータをデータ出力端子に出力する。クロック信号ＣＫがローレベルの期間Ｔｈでは、データ入力端子のデータが変化しても、スイッチＳＷ１がオフであるので、データ保持ノードＡ及びデータ保持ノードＢのデータは保持される。
ここで、データ保持期間Ｔｈでは、クロック信号ＣＫがローレベル、クロック信号ＸＣＫがハイレベルであるので、スイッチＳＷ２がオンする。データ保持ノードＡには、容量Ｃが接続される。容量Ｃにはデータ保持ノードＡのデータが記憶されるので、データ保持ノードＡのデータが安定的に保持され、データ保持ノードＡのソフトエラーを防止することができる。
データ書き込み期間Ｔｗでは、クロック信号ＣＫがハイレベル、クロック信号ＸＣＫがローレベルであるので、スイッチＳＷ２がオフする。これにより、容量Ｃはデータ保持ノードＡから切断されるので、データ書き込み速度の遅れを防止することができる。具体的には、セットアップ時間及び遅延時間等の性能劣化を防止することができる。
図３（Ａ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図３（Ａ）が図２（Ａ）と異なる点を説明する。ｐチャネルトランジスタ１２１のゲートにはクロック信号ＨＣＫが入力され、ｎチャネルトランジスタ１２２のゲートにはクロック信号ＸＨＣＫが入力される。クロック信号ＨＣＫ及びＸＨＣＫは、相互に反転した信号である。
図３（Ｂ）は、図３（Ａ）の半導体装置の動作を示すフローチャートである。クロック信号ＣＫ及びＨＣＫは、異なる信号である。以下、図３（Ｂ）が図２（Ｂ）と異なる点を説明する。
クロック信号ＨＣＫがローレベル、クロック信号ＸＨＣＫがハイレベルの期間Ｔｏｎでは、スイッチＳＷ２がオンし、データ保持ノードＡには容量Ｃが接続される。
クロック信号ＨＣＫがハイレベル、クロック信号ＸＨＣＫがローレベルの期間Ｔｏｆｆでは、スイッチＳＷ２がオフし、容量Ｃはデータ保持ノードＡから切断される。
データ書き込み期間Ｔｗでは、一部の期間ＴａにおいてスイッチＳＷ２がオフしている。また、データ保持期間Ｔｈでは、一部の期間ＴｂにおいてスイッチＳＷがオフしている。
原理的には、期間Ｔａは、ラッチ回路のセットアップ時間より長ければよい。期間Ｔｂは、データ保持期間Ｔｈより短ければよい。実際にセットアップ時間を測定して、セットアップ時間が低下しない範囲で期間Ｔａを決めれば、セットアップ時間は当然低下しない。
（第２の実施形態）
図４（Ａ）は、本発明の第２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図４（Ａ）が図１（Ａ）と異なる点を説明する。ｎチャネルトランジスタ４０１は、スイッチＳＷ２に対応する。ｎチャネルトランジスタ４０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。容量Ｃは、トランジスタ４０１及びノードＶＤＳ間に接続される。ノードＶＤＳは、基準電位（グランド電位）又は電源電圧のノードであり、以下も同様である。
図４（Ａ）は、本発明の第２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図４（Ａ）が図１（Ａ）と異なる点を説明する。ｎチャネルトランジスタ４０１は、スイッチＳＷ２に対応する。ｎチャネルトランジスタ４０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。容量Ｃは、トランジスタ４０１及びノードＶＤＳ間に接続される。ノードＶＤＳは、基準電位（グランド電位）又は電源電圧のノードであり、以下も同様である。
図４（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図４（Ｂ）が図４（Ａ）と異なる点を説明する。ｐチャネルトランジスタ４０２は、ｎチャネルトランジスタ４０１の代わりに設けられる。ｎチャネルトランジスタ４０２は、ソースがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。
図４（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図４（Ｃ）が図４（Ａ）と異なる点を説明する。ｎチャネルトランジスタ４０１のドレインは、インバータ１０３の入力端子ではなく、インバータ１０３の出力端子に接続される。これにより、インバータ１０３の出力端子のデータ保持ノードＢのソフトエラーを防止することができる。
図４（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図４（Ｄ）が図４（Ｂ）と異なる点を説明する。ｐチャネルトランジスタ４０２のソースは、インバータ１０３の入力端子ではなく、インバータ１０３の出力端子に接続される。これにより、インバータ１０３の出力端子のデータ保持ノードＢのソフトエラーを防止することができる。
（第３の実施形態）
図５（Ａ）は、本発明の第３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図５（Ａ）が図２（Ａ）と異なる点を説明する。トランジスタ５０１、トランジスタ５０２及び容量Ｃ１は、それぞれ図２（Ａ）のトランジスタ１２２、トランジスタ１２１及び容量Ｃに対応する。容量Ｃ１は、ノードＶＤＳに接続される。
図５（Ａ）は、本発明の第３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図５（Ａ）が図２（Ａ）と異なる点を説明する。トランジスタ５０１、トランジスタ５０２及び容量Ｃ１は、それぞれ図２（Ａ）のトランジスタ１２２、トランジスタ１２１及び容量Ｃに対応する。容量Ｃ１は、ノードＶＤＳに接続される。
図５（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図５（Ｂ）は、図４（Ａ）に対して、トランジスタ５０２及び容量Ｃ２を追加したものである。トランジスタ５０１及び容量Ｃ１は、それぞれ図４（Ａ）のトランジスタ４０１及び容量Ｃに対応する。ｐチャネルトランジスタ５０２は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃ２を介してノードＶＤＳに接続される。これにより、インバータ１０３の入力端子（データ保持ノードＡ）及び出力端子（データ保持ノードＢ）のソフトエラーを防止することができる。
図５（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図５（Ｃ）は、図５（Ｂ）に対して、トランジスタ５０１及び５０２を入れ替えたものである。ｎチャネルトランジスタ５０１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃ２を介してノードＶＤＳに接続される。ｐチャネルトランジスタ５０２は、ソースがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃ１を介してノードＶＤＳに接続される。
図５（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図５（Ｄ）が図５（Ａ）と異なる点を説明する。トランジスタ５０１及び５０２からなるスイッチＳＷ２は、インバータ１０３の出力端子及び容量Ｃ２間に接続される。容量Ｃ２は、図５（Ａ）の容量Ｃ１に対応する。
図５（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図５（Ｅ）が図５（Ｂ）と異なる点を説明する。トランジスタ５０３は、図５（Ｂ）のトランジスタ５０２の代わりに設けられる。ｎチャネルトランジスタ５０３は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃ２を介してノードＶＤＳに接続される。
図５（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図５（Ｆ）が図５（Ｃ）と異なる点を説明する。トランジスタ５０４は、図５（Ｃ）のトランジスタ５０１の代わりに設けられる。ｐチャネルトランジスタ５０４は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ソースが容量Ｃ２を介してノードＶＤＳに接続される。
（第４の実施形態）
図６（Ａ）は、本発明の第４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図６（Ａ）は、図５（Ａ）に対して、トランジスタ６０１及び容量Ｃ２を追加したものである。ｐチャネルトランジスタ６０１は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃ２を介してノードＶＤＳに接続される。インバータ１０３の入力端子及び出力端子のソフトエラーを防止することができる。
図６（Ａ）は、本発明の第４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図６（Ａ）は、図５（Ａ）に対して、トランジスタ６０１及び容量Ｃ２を追加したものである。ｐチャネルトランジスタ６０１は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃ２を介してノードＶＤＳに接続される。インバータ１０３の入力端子及び出力端子のソフトエラーを防止することができる。
図６（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図６（Ｂ）は、図５（Ｄ）に対して、トランジスタ６０２及び容量Ｃ１を追加したものである。ｎチャネルトランジスタ６０２は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃ１を介してノードＶＤＳに接続される。
図６（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図６（Ｃ）は、図６（Ａ）に対して、トランジスタ６０１の代わりにトランジスタ６０３を設けたものである。ｎチャネルトランジスタ６０３は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃ２を介してノードＶＤＳに接続される。
図６（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図６（Ｄ）は、図６（Ｂ）に対して、トランジスタ６０２の代わりにトランジスタ６０４を設けたものである。ｐチャネルトランジスタ６０４は、ソースがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＣＫに接続され、ソースが容量Ｃ１を介してノードＶＤＳに接続される。
（第５の実施形態）
図７（Ａ）は、本発明の第５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図７（Ａ）が図５（Ｂ）と異なる点を説明する。トランジスタ７０１及び７０２は、それぞれ図５（Ｂ）のトランジスタ５０１及び５０２に対応する。容量Ｃは、ｎチャネルトランジスタ７０１のソース及びｐチャネルトランジスタ７０２のドレイン間に接続される。容量Ｃは、図５（Ｂ）の容量Ｃ１及びＣ２を共用する容量であるので、面積を小さくすることができる。
図７（Ａ）は、本発明の第５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図７（Ａ）が図５（Ｂ）と異なる点を説明する。トランジスタ７０１及び７０２は、それぞれ図５（Ｂ）のトランジスタ５０１及び５０２に対応する。容量Ｃは、ｎチャネルトランジスタ７０１のソース及びｐチャネルトランジスタ７０２のドレイン間に接続される。容量Ｃは、図５（Ｂ）の容量Ｃ１及びＣ２を共用する容量であるので、面積を小さくすることができる。
図７（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図７（Ｂ）が図５（Ｃ）と異なる点を説明する。トランジスタ７０１及び７０２は、それぞれ図５（Ｃ）のトランジスタ５０１及び５０２に対応する。容量Ｃは、ｎチャネルトランジスタ７０１のソース及びｐチャネルトランジスタ７０２のドレイン間に接続される。
図７（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図７（Ｃ）が図５（Ｅ）と異なる点を説明する。トランジスタ７０１及び７０３は、それぞれ図５（Ｅ）のトランジスタ５０１及び５０３に対応する。容量Ｃは、ｎチャネルトランジスタ７０１及び７０３のソース間に接続される。
図７（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図７（Ｄ）が図５（Ｆ）と異なる点を説明する。トランジスタ７０２及び７０４は、それぞれ図５（Ｆ）のトランジスタ５０２及び５０４に対応する。容量Ｃは、ｐチャネルトランジスタ７０２及び７０４のドレイン間に接続される。
（第６の実施形態）
図８（Ａ）は、本発明の第６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図８（Ａ）は、図７（Ａ）に対して、トランジスタ７０２の代わりに、トランジスタ８０１及び８０２を設けたものである。ｎチャネルトランジスタ８０１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０２は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。容量Ｃを共用することにより、面積を小さくすることができる。
図８（Ａ）は、本発明の第６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図８（Ａ）は、図７（Ａ）に対して、トランジスタ７０２の代わりに、トランジスタ８０１及び８０２を設けたものである。ｎチャネルトランジスタ８０１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０２は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。容量Ｃを共用することにより、面積を小さくすることができる。
図８（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図８（Ｂ）は、図７（Ｂ）に対して、トランジスタ７０２の代わりに、トランジスタ８０１及び８０２を設けたものである。ｎチャネルトランジスタ８０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０２は、ソースがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。
図８（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図８（Ｃ）は、図７（Ｂ）に対して、トランジスタ７０１の代わりに、トランジスタ８０１及び８０２を設けたものである。ｎチャネルトランジスタ８０１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０２は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。
図８（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図８（Ｄ）は、図７（Ａ）に対して、トランジスタ７０１の代わりに、トランジスタ８０１及び８０２を設けたものである。ｎチャネルトランジスタ８０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０２は、ソースがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。
図８（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図８（Ｅ）は、図８（Ｂ）に対して、トランジスタ７０１の代わりに、トランジスタ８０３及び８０４を設けたものである。ｎチャネルトランジスタ８０３は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースが容量Ｃに接続される。ｐチャネルトランジスタ８０４は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインが容量Ｃに接続される。
（第７の実施形態）
図９（Ａ）は、本発明の第７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図９（Ａ）は、図４（Ａ）に対して、トランジスタ４０１及び容量Ｃの代わりに、トランジスタ９０１及び９０２を設けたものである。ｎチャネルトランジスタ９０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがｐチャネルトランジスタ９０２のゲートに接続される。ｐチャネルトランジスタ９０２は、ソースがインバータ１０３の入力端子に接続され、ゲート及びドレインが相互に接続される。トランジスタ９０１及び９０２が図１（Ａ）のスイッチＳＷ２に対応し、トランジスタ９０２のゲート容量が図１（Ａ）の容量Ｃに対応する。これにより、回路面積を小さくすることができる。
図９（Ａ）は、本発明の第７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図９（Ａ）は、図４（Ａ）に対して、トランジスタ４０１及び容量Ｃの代わりに、トランジスタ９０１及び９０２を設けたものである。ｎチャネルトランジスタ９０１は、ドレインがインバータ１０３の入力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがｐチャネルトランジスタ９０２のゲートに接続される。ｐチャネルトランジスタ９０２は、ソースがインバータ１０３の入力端子に接続され、ゲート及びドレインが相互に接続される。トランジスタ９０１及び９０２が図１（Ａ）のスイッチＳＷ２に対応し、トランジスタ９０２のゲート容量が図１（Ａ）の容量Ｃに対応する。これにより、回路面積を小さくすることができる。
図９（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図９（Ｂ）が図９（Ａ）と異なる点を説明する。ｎチャネルトランジスタ９０１は、ゲート及びソースが相互に接続される。ｐチャネルトランジスタ９０２は、ゲートがクロック信号ＣＫに接続され、ドレインがｎチャネルトランジスタ９０１のゲートに接続される。
図９（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図９（Ｃ）が図９（Ａ）と異なる点を説明する。ｎチャネルトランジスタ９０１のドレイン及びｐチャネルトランジスタ９０２のソースは、インバータ１０３の出力端子に接続される。
図９（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図９（Ｄ）が図９（Ｂ）と異なる点を説明する。ｎチャネルトランジスタ９０１のドレイン及びｐチャネルトランジスタ９０２のソースは、インバータ１０３の出力端子に接続される。
（第８の実施形態）
図１０（Ａ）は、本発明の第８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１０（Ａ）は、図９（Ａ）に対して、トランジスタ１００１及び１００２を追加したものである。ｎチャネルトランジスタ１００１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがｐチャネルトランジスタ１００２のゲートに接続される。ｐチャネルトランジスタ１００２は、ソースがインバータ１０３の出力端子に接続され、ゲート及びドレインが相互に接続される。インバータ１０３の入力端子及び出力端子のソフトエラーを防止することができる。
図１０（Ａ）は、本発明の第８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１０（Ａ）は、図９（Ａ）に対して、トランジスタ１００１及び１００２を追加したものである。ｎチャネルトランジスタ１００１は、ドレインがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがｐチャネルトランジスタ１００２のゲートに接続される。ｐチャネルトランジスタ１００２は、ソースがインバータ１０３の出力端子に接続され、ゲート及びドレインが相互に接続される。インバータ１０３の入力端子及び出力端子のソフトエラーを防止することができる。
図１０（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１０（Ｂ）は、図９（Ｂ）に対して、トランジスタ１００１及び１００２を追加したものである。ｎチャネルトランジスタ１００１は、ドレインがインバータ１０３の出力端子に接続され、ゲート及びソースが相互に接続される。ｐチャネルトランジスタ１００２は、ソースがインバータ１０３の出力端子に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがｎチャネルトランジスタ１００１のゲートに接続される。
図１０（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１０（Ｃ）が図１０（Ｂ）と異なる点を説明する。ｎチャネルトランジスタ１００１は、ゲートがクロック信号ＸＣＫに接続され、ソースがｐチャネルトランジスタ１００２のゲートに接続される。ｐチャネルトランジスタ１００２は、ゲート及びドレインが相互に接続される。
図１０（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１０（Ｄ）が図１０（Ａ）と異なる点を説明する。ｎチャネルトランジスタ１００１は、ゲート及びソースが相互に接続される。ｐチャネルトランジスタ１００２は、ゲートがクロック信号ＣＫに接続され、ドレインがｎチャネルトランジスタ１００１のゲートに接続される。
（第９の実施形態）
図１１（Ａ）は、本発明の第９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１１（Ａ）が図１０（Ａ）と異なる点を説明する。ｐチャネルトランジスタ９０２のゲートは、ｎチャネルトランジスタ１００１のソース及びｐチャネルトランジスタ１００２のドレインに接続される。ｐチャネルトランジスタ１００２のゲートは、ｎチャネルトランジスタ９０１のソース及びｐチャネルトランジスタ９０２のドレインに接続される。インバータ１０３の入力端子は、トランジスタ９０１及び９０２からなるスイッチを介してトランジスタ１００２のゲート容量に接続される。また、インバータ１０３の出力端子は、トランジスタ１００１及び１００２からなるスイッチを介してトランジスタ９０２のゲート容量に接続される。
図１１（Ａ）は、本発明の第９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１１（Ａ）が図１０（Ａ）と異なる点を説明する。ｐチャネルトランジスタ９０２のゲートは、ｎチャネルトランジスタ１００１のソース及びｐチャネルトランジスタ１００２のドレインに接続される。ｐチャネルトランジスタ１００２のゲートは、ｎチャネルトランジスタ９０１のソース及びｐチャネルトランジスタ９０２のドレインに接続される。インバータ１０３の入力端子は、トランジスタ９０１及び９０２からなるスイッチを介してトランジスタ１００２のゲート容量に接続される。また、インバータ１０３の出力端子は、トランジスタ１００１及び１００２からなるスイッチを介してトランジスタ９０２のゲート容量に接続される。
図１１（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１１（Ｂ）が図１０（Ｂ）と異なる点を説明する。ｎチャネルトランジスタ９０１のゲートは、ｎチャネルトランジスタ１００１のソース及びｐチャネルトランジスタ１００２のドレインに接続される。ｎチャネルトランジスタ１００１のゲートは、ｎチャネルトランジスタ９０１のソース及びｐチャネルトランジスタ９０２のドレインに接続される。
図１１（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１１（Ｃ）が図１０（Ｃ）と異なる点を説明する。ｎチャネルトランジスタ９０１のゲートは、ｎチャネルトランジスタ１００１のソース及びｐチャネルトランジスタ１００２のドレインに接続される。ｐチャネルトランジスタ１００２のゲートは、ｎチャネルトランジスタ９０１のソース及びｐチャネルトランジスタ９０２のドレインに接続される。
図１１（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１１（Ｄ）が図１０（Ｄ）と異なる点を説明する。ｐチャネルトランジスタ９０２のゲートは、ｎチャネルトランジスタ１００１のソース及びｐチャネルトランジスタ１００２のドレインに接続される。ｎチャネルトランジスタ１００１のゲートは、ｎチャネルトランジスタ９０１のソース及びｐチャネルトランジスタ９０２のドレインに接続される。
（第１０の実施形態）
図１２（Ａ）は、本発明の第１０の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１２（Ａ）は、図９（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に対して容量Ｃ１を追加することにより、より効果的にソフトエラーを防止することができる。
図１２（Ａ）は、本発明の第１０の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１２（Ａ）は、図９（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に対して容量Ｃ１を追加することにより、より効果的にソフトエラーを防止することができる。
図１２（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１２（Ｂ）は、図９（Ｂ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１２（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１２（Ｃ）は、図９（Ｃ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。
図１２（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１２（Ｄ）は、図９（Ｄ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
（第１１の実施形態）
図１３（Ａ）は、本発明の第１１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１３（Ａ）は、図１０（Ａ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。トランジスタ１００２のゲート容量に容量Ｃ２を付加することにより、より効果的にソフトエラーを防止することができる。
図１３（Ａ）は、本発明の第１１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１３（Ａ）は、図１０（Ａ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。トランジスタ１００２のゲート容量に容量Ｃ２を付加することにより、より効果的にソフトエラーを防止することができる。
図１３（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｂ）は、図１０（Ｂ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
図１３（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｃ）は、図１０（Ｃ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。
図１３（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｄ）は、図１０（Ｄ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
図１３（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｅ）は、図１０（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。
図１３（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｆ）は、図１０（Ｂ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１３（Ｇ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｇ）は、図１０（Ｃ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１３（Ｈ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１３（Ｈ）は、図１０（Ｄ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。
（第１２の実施形態）
図１４（Ａ）は、本発明の第１２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１４（Ａ）は、図１３（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１４（Ａ）は、本発明の第１２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１４（Ａ）は、図１３（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１４（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１４（Ｂ）は、図１３（Ｂ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１４（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１４（Ｃ）は、図１３（Ｃ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１４（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１４（Ｄ）は、図１３（Ｄ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。
（第１３の実施形態）
図１５（Ａ）は、本発明の第１３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１５（Ａ）は、図１１（Ａ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。トランジスタ１００２のゲート容量に容量Ｃ２を付加することにより、より効果的にソフトエラーを防止することができる。
図１５（Ａ）は、本発明の第１３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１５（Ａ）は、図１１（Ａ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。トランジスタ１００２のゲート容量に容量Ｃ２を付加することにより、より効果的にソフトエラーを防止することができる。
図１５（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１５（Ｂ）は、図１１（Ｂ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｎチャネルトランジスタ９０１のゲート及びノードＶＤＳ間に接続される。
図１５（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１５（Ｃ）は、図１１（Ｃ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。
図１５（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１５（Ｄ）は、図１１（Ｄ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。
（第１４の実施形態）
図１６（Ａ）は、本発明の第１４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１６（Ａ）は、図１５（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１６（Ａ）は、本発明の第１４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１６（Ａ）は、図１５（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１６（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１６（Ｂ）は、図１５（Ｂ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
図１６（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１６（Ｃ）は、図１５（Ｃ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。
図１６（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１６（Ｄ）は、図１５（Ｄ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
（第１５の実施形態）
図１７（Ａ）は、本発明の第１５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１７（Ａ）は、図１１（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１７（Ａ）は、本発明の第１５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１７（Ａ）は、図１１（Ａ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ９０２のゲート及びノードＶＤＳ間に接続される。トランジスタ９０２のゲート容量に容量Ｃ１を付加することにより、より効果的にソフトエラーを防止することができる。
図１７（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１７（Ｂ）は、図１１（Ｂ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
図１７（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１７（Ｃ）は、図１１（Ｃ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｐチャネルトランジスタ１００２のゲート及びノードＶＤＳ間に接続される。
図１７（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図１７（Ｄ）は、図１１（Ｄ）に対して、容量Ｃ１を追加したものである。容量Ｃ１は、ｎチャネルトランジスタ１００１のゲート及びノードＶＤＳ間に接続される。
（第１６の実施形態）
図１８（Ａ）は、本発明の第１６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１８（Ａ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。容量Ｃにトランジスタ８０１のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図１８（Ａ）は、本発明の第１６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１８（Ａ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。容量Ｃにトランジスタ８０１のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図１８（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１８（Ｂ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０４のゲート及びドレインは相互に接続される。
図１８（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１８（Ｃ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。
図１８（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１８（Ｄ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０３のゲート及びソースは相互に接続される。
図１８（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１８（Ｅ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。
図１８（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１８（Ｆ）が図８（Ａ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。
（第１７の実施形態）
図１９（Ａ）は、本発明の第１７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１９（Ａ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。容量Ｃにトランジスタ８０２のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図１９（Ａ）は、本発明の第１７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図１９（Ａ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。容量Ｃにトランジスタ８０２のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図１９（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１９（Ｂ）が図８（Ａ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。
図１９（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１９（Ｃ）が図８（Ｄ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。
図１９（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１９（Ｄ）が図８（Ｃ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。
図１９（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１９（Ｅ）が図８（Ｄ）と異なる点を説明する。トランジスタ８０２のゲート及びドレインは相互に接続される。
図１９（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図１９（Ｆ）が図８（Ｃ）と異なる点を説明する。トランジスタ８０１のゲート及びソースは相互に接続される。
（第１８の実施形態）
図２０（Ａ）は、本発明の第１８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２０（Ａ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ８０３のソースに接続される。容量Ｃにトランジスタ８０１のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図２０（Ａ）は、本発明の第１８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２０（Ａ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ８０３のソースに接続される。容量Ｃにトランジスタ８０１のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図２０（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２０（Ｂ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０４のゲートは、トランジスタ８０２のドレインに接続される。
図２０（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２０（Ｃ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ８０４のドレインに接続される。
図２０（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２０（Ｄ）が図８（Ｅ）と異なる点を説明する。トランジスタ８０３のゲートは、トランジスタ８０１のソースに接続される。
図２０（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２０（Ｅ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ７０１のソースに接続される。
図２０（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２０（Ｆ）が図８（Ａ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ７０１のソースに接続される。
（第１９の実施形態）
図２１（Ａ）は、本発明の第１９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２１（Ａ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ７０１のソースに接続される。容量Ｃにトランジスタ８０２のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図２１（Ａ）は、本発明の第１９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２１（Ａ）が図８（Ｂ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ７０１のソースに接続される。容量Ｃにトランジスタ８０２のゲート容量を付加することにより、より効果的にソフトエラーを防止することができる。
図２１（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２１（Ｂ）が図８（Ａ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ７０１のソースに接続される。
図２１（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２１（Ｃ）が図８（Ｄ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ７０２のドレインに接続される。
図２１（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２１（Ｄ）が図８（Ｃ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ７０２のドレインに接続される。
図２１（Ｅ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２１（Ｅ）が図８（Ｄ）と異なる点を説明する。トランジスタ８０２のゲートは、トランジスタ７０２のドレインに接続される。
図２１（Ｆ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２１（Ｆ）が図８（Ｃ）と異なる点を説明する。トランジスタ８０１のゲートは、トランジスタ７０２のドレインに接続される。
（第２０の実施形態）
図２２（Ａ）は、本発明の第２０の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２２（Ａ）は、図８（Ｅ）に対して、トランジスタ２２０１を追加したものである。ｎチャネルトランジスタ２２０１は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＣＫに接続される。トランジスタ２２０１がない場合、スイッチＳＷ１がオンになるデータ書き込み期間Ｔｗでは、容量Ｃが記憶するデータの影響でデータ入力端子のデータをインバータ１０３の入力端子（データ保持ノードＡ）に書き込めない場合がある。トランジスタ２２０１は、スイッチＳＷ１とオン／オフ動作が同じである。データ書き込み期間Ｔｗでは、スイッチＳＷ１及びトランジスタ２２０１がオンになる。その結果、容量Ｃの電位を中間電位にさせることができる。これにより、データ書き込み期間Ｔｗにおいて、容量Ｃの電荷が、インバータ１０３の入力端子（データ保持ノードＡ）及び出力端子（データ保持ノードＢ）の電位を反転させるのを防止し、安定的に書き込みを行うことができる。
図２２（Ａ）は、本発明の第２０の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２２（Ａ）は、図８（Ｅ）に対して、トランジスタ２２０１を追加したものである。ｎチャネルトランジスタ２２０１は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＣＫに接続される。トランジスタ２２０１がない場合、スイッチＳＷ１がオンになるデータ書き込み期間Ｔｗでは、容量Ｃが記憶するデータの影響でデータ入力端子のデータをインバータ１０３の入力端子（データ保持ノードＡ）に書き込めない場合がある。トランジスタ２２０１は、スイッチＳＷ１とオン／オフ動作が同じである。データ書き込み期間Ｔｗでは、スイッチＳＷ１及びトランジスタ２２０１がオンになる。その結果、容量Ｃの電位を中間電位にさせることができる。これにより、データ書き込み期間Ｔｗにおいて、容量Ｃの電荷が、インバータ１０３の入力端子（データ保持ノードＡ）及び出力端子（データ保持ノードＢ）の電位を反転させるのを防止し、安定的に書き込みを行うことができる。
図２２（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２２（Ｂ）は、図８（Ｅ）に対して、トランジスタ２２０２を追加したものである。ｐチャネルトランジスタ２２０２は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＸＣＫに接続される。これにより、安定的に書き込みを行うことができる。
図２２（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２２（Ｃ）は、図２２（Ａ）に対して、トランジスタ２２０２を追加したものである。ｐチャネルトランジスタ２２０２は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＸＣＫに接続される。これにより、安定的に書き込みを行うことができる。
（第２１の実施形態）
図２３（Ａ）は、本発明の第２１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２３（Ａ）は、図５（Ｅ）に対して、トランジスタ２３０１を追加したものである。ｎチャネルトランジスタ２３０１は、ドレイン及びソースがトランジスタ５０１及び５０３のソースに接続され、ゲートがクロック信号ＣＫに接続される。第２０の実施形態と同様に、トランジスタ２３０１を設けることにより、容量Ｃ１及びＣ２を中間電位にすることができ、安定的に書き込みを行うことができる。
図２３（Ａ）は、本発明の第２１の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２３（Ａ）は、図５（Ｅ）に対して、トランジスタ２３０１を追加したものである。ｎチャネルトランジスタ２３０１は、ドレイン及びソースがトランジスタ５０１及び５０３のソースに接続され、ゲートがクロック信号ＣＫに接続される。第２０の実施形態と同様に、トランジスタ２３０１を設けることにより、容量Ｃ１及びＣ２を中間電位にすることができ、安定的に書き込みを行うことができる。
図２３（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２３（Ｂ）は、図６（Ｂ）に対して、トランジスタ２３０１を追加したものである。ｎチャネルトランジスタ２３０１は、ドレイン及びソースがトランジスタ６０２及び５０１のソースに接続され、ゲートがクロック信号ＣＫに接続される。トランジスタ２３０１を設けることにより、容量Ｃ１及びＣ２を中間電位にすることができ、安定的に書き込みを行うことができる。
図２３（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２３（Ｃ）は、図２３（Ａ）に対して、トランジスタ２３０２を追加したものである。ｐチャネルトランジスタ２３０２は、ドレイン及びソースがトランジスタ５０１及び５０３のソースに接続され、ゲートがクロック信号ＸＣＫに接続される。
図２３（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２３（Ｄ）は、図２３（Ｂ）に対して、トランジスタ２３０２を追加したものである。ｐチャネルトランジスタ２３０２は、ドレイン及びソースがトランジスタ６０２及び５０１のソースに接続され、ゲートがクロック信号ＸＣＫに接続される。
（第２２の実施形態）
図２４（Ａ）は、本発明の第２２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２４（Ａ）は、図７（Ｃ）に対して、トランジスタ２４０１を追加したものである。ｐチャネルトランジスタ２４０１は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＸＣＫに接続される。第２０の実施形態と同様に、トランジスタ２４０１を設けることにより、容量Ｃを中間電位にすることができ、安定的に書き込みを行うことができる。
図２４（Ａ）は、本発明の第２２の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２４（Ａ）は、図７（Ｃ）に対して、トランジスタ２４０１を追加したものである。ｐチャネルトランジスタ２４０１は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＸＣＫに接続される。第２０の実施形態と同様に、トランジスタ２４０１を設けることにより、容量Ｃを中間電位にすることができ、安定的に書き込みを行うことができる。
図２４（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２４（Ｂ）は、図７（Ｃ）に対して、トランジスタ２４０２を追加したものである。ｎチャネルトランジスタ２４０２は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＣＫに接続される。トランジスタ２４０２を設けることにより、容量Ｃを中間電位にすることができ、安定的に書き込みを行うことができる。
図２４（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２４（Ｃ）は、図８（Ａ）に対して、トランジスタ２４０２を追加したものである。ｎチャネルトランジスタ２４０２は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＣＫに接続される。トランジスタ２４０２を設けることにより、容量Ｃを中間電位にすることができ、安定的に書き込みを行うことができる。
図２４（Ｄ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２４（Ｄ）は、図２４（Ａ）に対して、トランジスタ２４０２を追加したものである。ｎチャネルトランジスタ２４０２は、ドレイン及びソースが容量Ｃの両端に接続され、ゲートがクロック信号ＣＫに接続される。
（第２３の実施形態）
図２５（Ａ）は、本発明の第２３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１（Ａ）と同様に、スイッチＳＷ１は、データ入力端子及びデータ保持ノードＡ間に接続される。トランジスタ２５０１及び２５０２は、図１（Ｂ）のインバータ１０３に対応する。トランジスタ２５０３〜２５０６は、図１（Ｂ）のクロックゲート１１４に対応する。容量Ｃ１は、図１（Ａ）の容量Ｃに対応する。
図２５（Ａ）は、本発明の第２３の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図１（Ａ）と同様に、スイッチＳＷ１は、データ入力端子及びデータ保持ノードＡ間に接続される。トランジスタ２５０１及び２５０２は、図１（Ｂ）のインバータ１０３に対応する。トランジスタ２５０３〜２５０６は、図１（Ｂ）のクロックゲート１１４に対応する。容量Ｃ１は、図１（Ａ）の容量Ｃに対応する。
ｐチャネルトランジスタ２５０１は、ソースが電源電圧に接続され、ゲートがデータ保持ノードＡに接続され、ドレインがデータ保持ノードＢに接続される。ｎチャネルトランジスタ２５０２は、ドレインがデータ保持ノードＢに接続され、ゲートがデータ保持ノードＡに接続され、ソースが基準電位（グランド電位）に接続される。
ｐチャネルトランジスタ２５０３は、ソースが電源電圧に接続され、ゲートがデータ保持ノードＢに接続され、ドレインがｐチャネルトランジスタ２５０４のソースに接続される。ｐチャネルトランジスタ２５０４は、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＡに接続される。ｎチャネルトランジスタ２５０５は、ドレインがデータ保持ノードＡに接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがｎチャネルトランジスタ２５０６のドレインに接続される。ｎチャネルトランジスタ２５０６は、ゲートがデータ保持ノードＢに接続され、ソースが基準電位に接続される。
容量Ｃ１は、ｐチャネルトランジスタ２５０３のドレイン及びノードＶＤＳ間に接続される。
データ保持期間Ｔｈでは、スイッチＳＷ１がオフし、トランジスタ２５０４及び２５０５がオンする。すると、トランジスタ２５０３及び２５０６は、図１（Ａ）のインバータ１０４と同じ構成を有し、容量Ｃ１は、トランジスタ２５０３及び２５０６のインバータの出力端子に接続される。これにより、図１（Ａ）と同じ動作を行う。
これに対し、データ書き込み期間Ｔｗでは、スイッチＳＷ１がオンし、トランジスタ２５０４及び２５０５がオフする。すると、トランジスタ２５０３及び２５０６のインバータの出力端子は、データ保持ノードＡ及び容量Ｃ１に対して切断される。これにより、図１（Ａ）と同様に、データ書き込み速度の遅れを防止することができる。
図２５（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２５（Ｂ）は、図２５（Ａ）に対して、容量Ｃ２を追加したものである。容量Ｃ２は、ｎチャネルトランジスタ２５０５のソース及びノードＶＤＳ間に接続される。データ保持期間Ｔｈでは、容量Ｃ１及びＣ２がトランジスタ２５０３及び２５０６のインバータの出力端子に接続されるので、より効果的にソフトエラーを防止することができる。
図２５（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２５（Ｃ）は、図２５（Ａ）に対して、容量Ｃ１の代わりに容量Ｃ２を設けたものである。容量Ｃ２は、ｎチャネルトランジスタ２５０５のソース及びノードＶＤＳ間に接続される。
（第２４の実施形態）
図２６（Ａ）は、本発明の第２４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２６（Ａ）は、図２５（Ａ）に対して、トランジスタ２６０１を追加したものである。ｎチャネルトランジスタ２６０１は、ドレインが容量Ｃ１に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがデータ保持ノードＢに接続される。
図２６（Ａ）は、本発明の第２４の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２６（Ａ）は、図２５（Ａ）に対して、トランジスタ２６０１を追加したものである。ｎチャネルトランジスタ２６０１は、ドレインが容量Ｃ１に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがデータ保持ノードＢに接続される。
図２６（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２６（Ｂ）は、図２５（Ｂ）に対して、トランジスタ２６０１を追加したものである。ｎチャネルトランジスタ２６０１は、ドレインが容量Ｃ２に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがデータ保持ノードＢに接続される。
図２６（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２６（Ｃ）は、図２５（Ｃ）に対して、トランジスタ２６０１を追加したものである。ｎチャネルトランジスタ２６０１は、ドレインが容量Ｃ２に接続され、ゲートがクロック信号ＸＣＫに接続され、ソースがデータ保持ノードＢに接続される。
（第２５の実施形態）
図２７（Ａ）は、本発明の第２５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２７（Ａ）は、図２５（Ａ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ１に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２７（Ａ）は、本発明の第２５の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２７（Ａ）は、図２５（Ａ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ１に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２７（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２７（Ｂ）は、図２５（Ｂ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ２に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２７（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２７（Ｃ）は、図２５（Ｃ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ２に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
（第２６の実施形態）
図２８（Ａ）は、本発明の第２６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２８（Ａ）は、図２６（Ａ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ１に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２８（Ａ）は、本発明の第２６の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。図２８（Ａ）は、図２６（Ａ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ１に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２８（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２８（Ｂ）は、図２６（Ｂ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ２に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
図２８（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。図２８（Ｃ）は、図２６（Ｃ）に対して、トランジスタ２６０２を追加したものである。ｐチャネルトランジスタ２６０２は、ソースが容量Ｃ２に接続され、ゲートがクロック信号ＣＫに接続され、ドレインがデータ保持ノードＢに接続される。
（第２７の実施形態）
図２９（Ａ）は、本発明の第２７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２９（Ａ）が図２８（Ｂ）と異なる点を説明する。容量Ｃ１は、容量Ｃ２と共にトランジスタ２６０１及び２６０２に接続される。
図２９（Ａ）は、本発明の第２７の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図２９（Ａ）が図２８（Ｂ）と異なる点を説明する。容量Ｃ１は、容量Ｃ２と共にトランジスタ２６０１及び２６０２に接続される。
図２９（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２９（Ｂ）が図２７（Ｂ）と異なる点を説明する。容量Ｃ１は、容量Ｃ２と共にトランジスタ２６０２に接続される。
図２９（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図２９（Ｃ）が図２６（Ｂ）と異なる点を説明する。容量Ｃ１は、容量Ｃ２と共にトランジスタ２６０１に接続される。
（第２８の実施形態）
図３０（Ａ）は、本発明の第２８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図３０（Ａ）が図２９（Ｂ）と異なる点を説明する。容量Ｃ２は、トランジスタ２５０５のソース及びノードＶＤＳ間に接続される。
図３０（Ａ）は、本発明の第２８の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図３０（Ａ）が図２９（Ｂ）と異なる点を説明する。容量Ｃ２は、トランジスタ２５０５のソース及びノードＶＤＳ間に接続される。
図３０（Ｂ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図３０（Ｂ）が図２９（Ａ）と異なる点を説明する。容量Ｃ２は、トランジスタ２５０５のソース及びノードＶＤＳ間に接続される。
図３０（Ｃ）は、本実施形態によるラッチ回路を有する半導体装置の他の構成例を示す回路図である。以下、図３０（Ｃ）が図２９（Ｃ）と異なる点を説明する。容量Ｃ２は、トランジスタ２５０５のソース及びノードＶＤＳ間に接続される。
（第２９の実施形態）
図３１は、本発明の第２９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図３１が図２９（Ｂ）と異なる点を説明する。スイッチＳＷ３は、ｎチャネルトランジスタ３１０１及びｐチャネルトランジスタ３１０２で構成され、インバータ１０３の出力端子及びインバータ３１０３の入力端子間に接続される。インバータ３１０４は、入力端子がインバータ３１０３の出力端子に接続され、出力端子がインバータ３１０３の入力端子に接続される。スイッチＳＷ４は、ｐチャネルトランジスタ３１１１及びｎチャネルトランジスタ３１１２で構成され、インバータ３１０３の出力端子及び容量Ｃ間に接続される。容量Ｃは、スイッチＳＷ２及びＳＷ４間に接続される。
図３１は、本発明の第２９の実施形態によるラッチ回路を有する半導体装置の構成例を示す回路図である。以下、図３１が図２９（Ｂ）と異なる点を説明する。スイッチＳＷ３は、ｎチャネルトランジスタ３１０１及びｐチャネルトランジスタ３１０２で構成され、インバータ１０３の出力端子及びインバータ３１０３の入力端子間に接続される。インバータ３１０４は、入力端子がインバータ３１０３の出力端子に接続され、出力端子がインバータ３１０３の入力端子に接続される。スイッチＳＷ４は、ｐチャネルトランジスタ３１１１及びｎチャネルトランジスタ３１１２で構成され、インバータ３１０３の出力端子及び容量Ｃ間に接続される。容量Ｃは、スイッチＳＷ２及びＳＷ４間に接続される。
本実施形態は、２個のラッチ回路を使用する半導体装置を示す。インバータ１０３及び１０４は、マスターラッチ回路を構成する。インバータ３１０３及び３１０４は、スレーブラッチ回路を構成する。マスターラッチ回路及びスレーブラッチ回路は、ループ回路を構成し、そのループ回路内で容量Ｃを共用する。容量Ｃを設けることにより、上記と同様に、ソフトエラーを防止することができる。
以上のように、第１〜第２２の実施形態では、ラッチ回路のデータ保持ノードＡ又はＢの１つ以上に容量を接続し、接続したノードと接続された容量との間に、トランジスタ、トランスミッションゲート等のスイッチングが可能な素子を接続する。ただし、この容量と、もともとのラッチ回路のデータ保持ノードＡ又はＢの容量との和が、α線等の放射線入射により発生、収集される電荷量より大きくなるように、十分な容量である必要がある。
ラッチ回路における動作クロック信号ＣＫ，ＸＣＫ等により、半導体装置がデータ書き込み期間Ｔｗではそのスイッチをオンにし、データ保持ノードＡ又はＢと容量を電気的に切り離す。半導体装置がデータ保持期間Ｔｈではそのスイッチをオフにし、データ保持ノードＡ又はＢと容量を接続する。
ラッチ回路において、データ書き込み期間Ｔｗでは、データ保持ノードＡ又はＢと容量の間に接続されたスイッチ（トランスミッションゲート等）がオンになることにより、データ保持ノードＡ又はＢと容量は、電気的に接続されない。これより、データ書き込み期間Ｔｗの、ラッチ回路のデータ保持ノードＡ又はＢの電気容量は、一般的なラッチ回路の容量と変わらない。つまり書き込み動作において、上記実施形態による性能（セットアップ時間）の低下はほとんどない。
データ保持期間Ｔｈにデータ保持ノードＡ又はＢと容量の間に接続されたスイッチ（トランスミッションゲート等）がオンになることにより、データ保持ノードＡ又はＢと容量は、電気的に接続され、ラッチ回路のデータ保持ノードＡ又はＢの電気容量は大きくなる。これにより、通常よりデータ保持ノードＡ又はＢの電気容量が大きくなるため、α線等の放射線により、データ保持ノードＡ又はＢに電荷が発生しても、電圧が変化しにくくなる。つまり保持データの反転が抑えられ、ソフトエラー防止効果がある。
第１〜第２２の実施形態の半導体装置は、複数のデータ保持ノードＡ，Ｂを有するラッチ回路１０３，１０４と、前記複数のデータ保持ノードに含まれる第１のデータ保持ノードに接続された第１の容量素子Ｃ等と、前記第１のデータ保持ノードと前記第１の容量素子との間に設けられた第１のスイッチ素子ＳＷ２等とを有することを特徴とする。
さらに、前記ラッチ回路のデータ入力線に設けられた第２のスイッチ素子ＳＷ１と、前記第１のスイッチ素子ＳＷ２及び前記第２のスイッチ素子ＳＷ１を制御するクロック生成回路（図１（Ｅ））とを有する。
図２（Ａ）、（Ｂ）、図３（Ａ）、（Ｂ）に示すように、前記クロック生成回路は、前記第２のスイッチ素子ＳＷ１がオンしている期間の少なくとも一部において前記第１のスイッチ素子ＳＷ２をオフにする。
前記ラッチ回路は、複数のインバータ１０３及び１０４を含むループ回路を有する。
図２０（Ａ）〜（Ｆ）に示すように、前記第１のスイッチ素子ＳＷ２は、ＭＯＳ電界効果トランジスタで構成され、前記第１の容量素子Ｃの蓄積電極のうち、前記第１のデータ保持ノードに接続されない蓄積電極は、前記ＭＯＳ電界効果トランジスタのゲート電極に接続される。
図７（Ａ）〜（Ｄ）に示すように、前記第１の容量素子Ｃの蓄積電極のうちの前記第１のデータ保持ノードに接続されない蓄積電極は、前記複数のデータ保持ノードのうちの前記第１のデータ保持ノードとは異なる第２のデータ保持ノードに、第３のスイッチ素子を介して接続される。
図２（Ａ）及び（Ｂ）に示すように、前記第１のスイッチ素子ＳＷ２は、前記第２のスイッチ素子ＳＷ１がオンしているときにオフし、前記第２のスイッチ素子ＳＷ１がオフしているときにオンする。
図６（Ａ）〜（Ｄ）に示すように、さらに、前記複数のデータ保持ノードのうちの前記第１のデータ保持ノードとは異なる第２のデータ保持ノードに接続された第２の容量素子と、前記第２のデータ保持ノードと前記第２の容量素子との間に設けられた第２のスイッチ素子とを有する。
図２５（Ａ）及び（Ｃ）等に示すように、第２３〜第２９の実施形態の半導体装置は、第１のインバータ２５０１，２５０２と、電源電圧ノード及び前記第１のインバータ２５０１，２５０２の入力端子間に直列に接続される第１及び第２のｐチャネルＭＯＳ電界効果トランジスタ２５０３，２５０４と、前記第１のインバータ２５０１，２５０２の入力端子及び基準電位ノード間に直列に接続される第１及び第２のｎチャネルＭＯＳ電界効果トランジスタ２５０５，２５０６と、前記第１及び第２のｐチャネルＭＯＳ電界効果トランジスタ２５０３，２５０４の相互接続ノード、又は前記第１及び第２のｎチャネルＭＯＳ電界効果トランジスタ２５０５，２５０６の相互接続ノードに接続される第１の容量素子Ｃ１又はＣ２とを有し、前記第１のｐチャネルＭＯＳ電界効果トランジスタ２５０３及び前記第２のｎチャネルＭＯＳ電界効果トランジスタ２５０６のゲートは、前記第１のインバータ２５０１，２５０２の出力端子に接続され、前記第２のｐチャネルＭＯＳ電界効果トランジスタ２５０４及び前記第１のｎチャネルＭＯＳ電界効果トランジスタ２５０５のゲートは、相互に反転したクロック信号ＣＫ及びＸＣＫのノードに接続される。
図２５（Ｂ）等に示すように、前記第１の容量素子Ｃ１は、前記第１及び第２のｐチャネルＭＯＳ電界効果トランジスタ２５０３，２５０４の相互接続ノードに接続され、さらに、前記第１及び第２のｎチャネルＭＯＳ電界効果トランジスタ２５０５，２５０６の相互接続ノードに接続される第２の容量素子Ｃ２を有する。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
ラッチ回路のデータ保持期間では第１のスイッチ素子により第１の容量素子を接続することにより、ソフトエラーを防止することができる。また、ラッチ回路のデータ書き込み期間では第１のスイッチ素子により第１の容量素子を切り離すことにより、データ書き込み速度の遅れを防止することができる。
Claims (12)
- 複数のデータ保持ノードを有するラッチ回路と、
前記複数のデータ保持ノードに含まれる第１のデータ保持ノードに接続された第１の容量素子と、
前記第１のデータ保持ノードと前記第１の容量素子との間に設けられた第１のスイッチ素子と
を有することを特徴とする半導体装置。 - さらに、前記ラッチ回路のデータ入力線に設けられた第２のスイッチ素子と、
前記第１のスイッチ素子及び前記第２のスイッチ素子を制御するクロック生成回路とを有することを特徴とする請求項１記載の半導体装置。 - 前記クロック生成回路は、前記第２のスイッチ素子がオンしている期間の少なくとも一部において前記第１のスイッチ素子をオフにすることを特徴とする請求項２記載の半導体装置。
- 前記ラッチ回路は、複数のインバータを含むループ回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記第１のスイッチ素子は、ＭＯＳ電界効果トランジスタで構成され、
前記第１の容量素子の蓄積電極のうち、前記第１のデータ保持ノードに接続されない蓄積電極は、前記ＭＯＳ電界効果トランジスタのゲート電極に接続されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。 - 前記第１の容量素子の蓄積電極のうちの前記第１のデータ保持ノードに接続されない蓄積電極は、前記複数のデータ保持ノードのうちの前記第１のデータ保持ノードとは異なる第２のデータ保持ノードに、第３のスイッチ素子を介して接続されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
- 前記第１のスイッチ素子は、前記第２のスイッチ素子がオンしているときにオフし、前記第２のスイッチ素子がオフしているときにオンすることを特徴とする請求項２乃至６のいずれか１項に記載の半導体装置。
- さらに、前記複数のデータ保持ノードのうちの前記第１のデータ保持ノードとは異なる第２のデータ保持ノードに接続された第２の容量素子と、
前記第２のデータ保持ノードと前記第２の容量素子との間に設けられた第２のスイッチ素子とを有することを特徴とする請求項１記載の半導体装置。 - 第１のインバータと、
電源電圧ノード及び前記第１のインバータの入力端子間に直列に接続される第１及び第２のｐチャネルＭＯＳ電界効果トランジスタと、
前記第１のインバータの入力端子及び基準電位ノード間に直列に接続される第１及び第２のｎチャネルＭＯＳ電界効果トランジスタと、
前記第１及び第２のｐチャネルＭＯＳ電界効果トランジスタの相互接続ノード、又は前記第１及び第２のｎチャネルＭＯＳ電界効果トランジスタの相互接続ノードに接続される第１の容量素子とを有し、
前記第１のｐチャネルＭＯＳ電界効果トランジスタ及び前記第２のｎチャネルＭＯＳ電界効果トランジスタのゲートは、前記第１のインバータの出力端子に接続され、
前記第２のｐチャネルＭＯＳ電界効果トランジスタ及び前記第１のｎチャネルＭＯＳ電界効果トランジスタのゲートは、相互に反転したクロック信号のノードに接続されることを特徴とする半導体装置。 - 前記第１の容量素子は、前記第１及び第２のｐチャネルＭＯＳ電界効果トランジスタの相互接続ノードに接続され、
さらに、前記第１及び第２のｎチャネルＭＯＳ電界効果トランジスタの相互接続ノードに接続される第２の容量素子を有することを特徴とする請求項９記載の半導体装置。 - さらに、前記第１の容量素子と前記第２の容量素子との間に設けられた第３のスイッチ素子を有することを特徴とする請求項８記載の半導体装置。
- 前記第１のスイッチ素子及び前記第２のスイッチ素子がオフしている期間の少なくとも一部において、前記第３のスイッチ素子がオンすることを特徴とする請求項１１記載の半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2007/071931 WO2009063542A1 (ja) | 2007-11-12 | 2007-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2009063542A1 true JPWO2009063542A1 (ja) | 2011-03-24 |
| JP5182291B2 JP5182291B2 (ja) | 2013-04-17 |
Family
ID=40638398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009540985A Expired - Fee Related JP5182291B2 (ja) | 2007-11-12 | 2007-11-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8816739B2 (ja) |
| JP (1) | JP5182291B2 (ja) |
| WO (1) | WO2009063542A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017118142A (ja) * | 2011-04-08 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4261606B2 (ja) * | 2005-09-22 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 設計支援装置 |
| JP2010034710A (ja) * | 2008-07-25 | 2010-02-12 | Nec Electronics Corp | 半導体集積回路及びその誤動作防止方法 |
| CN104658598B (zh) | 2009-12-11 | 2017-08-11 | 株式会社半导体能源研究所 | 半导体器件、逻辑电路和cpu |
| WO2011078373A1 (en) | 2009-12-25 | 2011-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| JP2013009285A (ja) | 2010-08-26 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 信号処理回路及びその駆動方法 |
| US8427216B1 (en) * | 2010-09-10 | 2013-04-23 | Marvell International Ltd. | Ser tolerant flip flop having a redundant latch |
| JP5886496B2 (ja) * | 2011-05-20 | 2016-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8804405B2 (en) * | 2011-06-16 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| JP6041707B2 (ja) * | 2012-03-05 | 2016-12-14 | 株式会社半導体エネルギー研究所 | ラッチ回路および半導体装置 |
| US9208849B2 (en) * | 2012-04-12 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device, and electronic device |
| JP5917285B2 (ja) * | 2012-05-11 | 2016-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
| JP6135459B2 (ja) * | 2013-10-29 | 2017-05-31 | セイコーエプソン株式会社 | 記憶回路、電気光学装置、半導体記憶装置、及び電子機器 |
| US20150294991A1 (en) * | 2014-04-10 | 2015-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| FR3055463A1 (fr) * | 2016-08-31 | 2018-03-02 | St Microelectronics Crolles 2 Sas | Element de memorisation durci |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03192915A (ja) * | 1989-12-22 | 1991-08-22 | Nec Corp | フリップフロップ |
| JPH0613852A (ja) * | 1992-06-29 | 1994-01-21 | Hitachi Ltd | フリップフロップ回路 |
| JPH06237151A (ja) * | 1993-02-10 | 1994-08-23 | Fujitsu Ltd | 半導体集積回路装置 |
| US5557225A (en) | 1994-12-30 | 1996-09-17 | Intel Corporation | Pulsed flip-flop circuit |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| TWI309831B (en) * | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
| JP4579506B2 (ja) * | 2003-06-06 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4753534B2 (ja) * | 2003-12-26 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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| GB2417588B (en) * | 2004-08-23 | 2008-06-04 | Seiko Epson Corp | Memory cell |
| US20060095975A1 (en) * | 2004-09-03 | 2006-05-04 | Takayoshi Yamada | Semiconductor device |
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-
2007
- 2007-11-12 JP JP2009540985A patent/JP5182291B2/ja not_active Expired - Fee Related
- 2007-11-12 WO PCT/JP2007/071931 patent/WO2009063542A1/ja active Application Filing
-
2010
- 2010-04-22 US US12/765,469 patent/US8816739B2/en not_active Expired - Fee Related
-
2014
- 2014-07-22 US US14/337,514 patent/US9287857B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2017118142A (ja) * | 2011-04-08 | 2017-06-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009063542A1 (ja) | 2009-05-22 |
| US9287857B2 (en) | 2016-03-15 |
| US20100213998A1 (en) | 2010-08-26 |
| JP5182291B2 (ja) | 2013-04-17 |
| US8816739B2 (en) | 2014-08-26 |
| US20140333363A1 (en) | 2014-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120710 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160125 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |