JPH0613852A

JPH0613852A - フリップフロップ回路

Info

Publication number: JPH0613852A
Application number: JP4170312A
Authority: JP
Inventors: Hiroki Yamashita; 寛樹山下; Hiroyuki Itou; 博之以頭
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-06-29
Filing date: 1992-06-29
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】高速動作を損なうことなく、フリップフロッ
プ回路のα線によるソフトエラ−耐性を向上させる。【構成】少なくとも、クロック信号に基づき、入力さ
れた論理情報に対応する値を出力するデータ取得回路
と、このデータ取得回路の出力を帰還入力として、この
データ取得回路の出力状態を保持するデ−タ保持回路と
を具備し、入力された論理情報を一時的に記憶するフリ
ップフロップ回路において、データ保持回路で発生する
ノイズを吸収する容量と、クロック信号に基づき、この
容量の接続を制御する電界効果トランジスタなどからな
るスイッチ回路とを、データ取得回路の出力部分、もし
くは、デ−タ保持回路の入力部分に設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エミッタ結合論理回路
で構成され、論理装置内などにおいて情報を一時的に記
憶するフリップフロップ回路に係り、特に、半導体のパ
ッケ−ジ材料などの中に含まれる微量の放射線物質から
放射されるα線によるソフトエラ−の発生を、動作の高
速性を損なうことなく防止するのに好適なフリップフロ
ップ回路に関するものである。

【０００２】

【従来の技術】フリップフロップ回路は、二つの安定状
態を持ち、一方の状態にあるとき、次に他方の状態へ遷
移させる入力が与えられるまで、現在の状態を保持する
回路であり、例えば、電子情報通信学会編「電子情報通
信ハンドブック」（１９８８年、オーム社発行）の第８
９０頁から第８９４頁に記載のように、コンピュータの
記憶素子や、遅延素子などとして用いられる。

【０００３】図３は、従来のフリップフロップ回路の構
成の一例を示す回路図である。このフリップフロップ回
路は、エミッタ結合論理回路（以下、ＥＣＬと記載：Ｅ
ｍｉｔｔｅｒ−ＣｏｕｐｌｅｄＬｏｇｉｃ）と、シリ
−ズゲ−トＥＣＬを用いて構成されたもので、デ−タを
取り込むデータ取り込み部としてのＥＣＬ順序回路３１
６と、このＥＣＬ順序回路３１６の出力状態を保持する
データ保持回路３１７と、データ保持回路３１７の出力
を、このデータ保持回路３１７の入力に帰還するエミッ
タフォロア回路３１８と、データ保持回路３１７で保持
するデータを出力する出力バッファ回路３１９とにより
構成されている。そして、図中、Ｄは入力デ−タ、ＣＫ
はクロック信号、ＱＴは肯定側出力、ＱＢは否定側出
力、ＶＢＢ１は高電位側のレファレンス電圧、ＶＢＢ２
は低電位側のレファレンス電圧、３１３は定電流源、Ｖ
ＥＥはＥＣＬ順序回路３１６とデータ保持回路３１７用
の負電源、ＶＴＴはエミッタフォロア回路３１８と出力
バッファ回路３１９用の負電源である。

【０００４】ＥＣＬ順序回路３１６は、抵抗３０１、３
０２と、トランジスタ３０３、３０４、３０７とにより
構成され、クロック信号ＣＫに基づき、入力データＤに
対応する値を、ノードＡ１、Ａ２に出力する。データ保
持回路３１７は、トランジスタ３０５、３０６、３０８
により構成され、クロック信号ＣＫの変化時に係わら
ず、入力データＤに対応するＥＣＬ順序回路３１６のノ
ードＡ１、Ａ２の値を保持する。エミッタフォロア回路
３１８は、トランジスタ３１４と抵抗３１５により構成
され、データ保持回路３１７の出力、すなわち、ＥＣＬ
順序回路３１６のノードＡ１の出力を、データ保持回路
３１７に帰還する。出力バッファ回路３１９は、トラン
ジスタ３０９、３１０と、抵抗３１１、３１２からな
り、データ保持部３１７で保持しているＥＣＬ順序回路
３１６のノードＡ１、Ａ２の値を、それぞれ、不定側出
力ＱＢと肯定側出力ＱＴとして出力する。

【０００５】このフリップフロップ回路において、クロ
ック信号ＣＫがハイレベル（低電位側のレファレンス電
圧ＶＢＢ２よりも高い）の時、トランジスタ３０８がオ
フして、トランジスタ３０７がオンするため、ノ−ドＡ
２と肯定側出力ＱＴには入力データＤの肯定出力が、ま
た、ノ−ドＡ１と否定側出力ＱＢには入力データＤの否
定（反転）出力が現れる。例えば、入力データＤがハイ
レベルの時には、ノ−ドＡ２はハイレベルで、ノ−ドＡ
１はロ−レベルとなり、出力ＱＴはハイレベルで、出力
ＱＢはロ−レベルとなる。また、ノ−ドＡ３は、出力Ｑ
Ｂと同相でロ−レベルとなる。

【０００６】この時、クロック信号ＣＫがロ−レベルに
なると、今までオフ状態にあったトランジスタ３０８が
オン、トランジスタ３０７がオフし、定電流源３１３の
電流がトランジスタ３０８に流れる。この結果、トラン
ジスタ３０５と３０６からなるカレントスイッチが活性
化され、ノ−ドＡ３がロ−レベルで、高電位側のレファ
レンス電圧ＶＢＢ１よりも低いため、トランジスタ３０
５がオン、トランジスタ３０６がオフとなり、ノ−ドＡ
１はロ−レベル、ノ−ドＡ２はハイレベルとなり、肯定
側出力ＱＴ、否定側出力ＱＢは、それぞれ、ハイレベ
ル、ロ−レベルとなる。すなわち、肯定側出力ＱＴ、否
定側出力ＱＢは、共に、クロック信号ＣＫがロ−レベル
に切り替わる直前（ハイレベル）の時の出力状態を保持
することになる。

【０００７】しかし、近年、素子の微細化が進むに連
れ、パッケ−ジなどから発生するα線によるソフトエラ
−が無視できない状況となっている。図７は、半導体チ
ップにα線が入射したときの様子を示す説明図である。
図７（ａ）は、バイポ−ラトランジスタの断面を示し、
７０１は絶縁膜、７０２は配線材、７０８はエピタキシ
ャル層、７１２は絶縁体、７０３、７０４、７０５はそ
れぞれコレクタ電極、エミッタ電極、ベース電極、７０
６、７０７、７０９はそれぞれエミッタ領域、ベ−ス領
域、コレクタ領域であり、７１０はコレクタ７０９と基
板７１１で形成されるＰＮ接合の空乏層である。このバ
イポ−ラトランジスタにα線が入射すると、その軌跡に
沿って電子（図中「−」で記載）と正孔（図中「＋」で
記載）の対が発生する。各領域で発生した電子と正孔と
の対は、その場に加わっている電界と拡散によって、コ
レクタ電極７０３、エミッタ電極７０４、ベ−ス電極７
０５、基板７１１のいずれかに移動し、図７（ｂ）に示
すような電流ノイズとなる。このα線による電流ノイズ
によって引き起こされる回路の誤動作をソフトエラ−と
言う。

【０００８】以下、図３の回路において、α線がトラン
ジスタ３０５に入射した場合に関して、図４を用いて説
明する。図４は、図３におけるフリップフロップ回路の
α線入射時の動作を示すタイミングチャートである。本
図では、クロック信号ＣＫ、及び、入力データＤがロー
レベル、そして、ノードＡ１、Ａ３、否定側出力ＱＢが
ハイレベルの状態で、図３のデータ保持部３１７のトラ
ンジスタ３０５に、α線が入射された時の状態変化が示
されている。すなわち、クロック信号ＣＫがロ−レベル
で保持状態の場合、図３において、トランジスタ３０５
がオフ、トランジスタ３０６がオンで、ノ−ドＡ１がハ
イレベル、ノ−ドＡ２がロ−レベルの時に、α線がトラ
ンジスタ３０５に入射すると、図７で説明した電流ノイ
ズによって、トランジスタ３０５のコレクタ電位、すな
わちノ−ドＡ１の電位が瞬間的に低下する。さらに、こ
のノ−ドＡ１の電圧ノイズがノ−ドＡ３に伝わり、この
電位も低下することになる。

【０００９】このノ−ドＡ３の電位が、高電位側のレフ
ァレンス電圧ＶＢＢ１よりも低下してしまうと、今まで
オンしていた図３のトランジスタ３０６がオフ、図３の
トランジスタ３０５がオンし、ノ−ドＡ１はロ−レベ
ル、図３のノ−ドＡ２はハイレベルとなり、情報の反
転、すなわちソフトエラ−が起こる。従って、図３の回
路では、素子の微細化による寄生容量の減少や回路の低
電力化で、ノ−ドＡ１のノイズ量が増加し、ソフトエラ
−を起こしやすい。

【００１０】このようなソフトエラーを防止するため
に、図３におけるエミッタフォロア回路３１８を改良し
たものがある。図５は、α線によるソフトエラー対策済
のフリップフロップ回路の構成の一例を示す回路図であ
る。本図のフリップフロップ回路も、基本的に図３の回
路と同様な動作となる。図３の回路と本図の回路の違い
は、図３の回路のエミッタフォロア回路３１８が、図５
の回路では、ノ−ドＡ２のレベルでエミッタフォロア用
のトランジスタ５０３の電流を制御する構成のエミッタ
フォロア回路５１８となっている点である。

【００１１】ノ−ドＡ１の電位がハイレベルで、ノ−ド
Ａ２の電位がロ−レベルの時には、ノ−ドＡ４のレベル
もロ−レベル（ＶＢＢ１よりも低い）となり、トランジ
スタ５０２がオフ、トランジスタ５０１がオンし、抵抗
５０６を流れる電流は、ほとんど全てトランジスタ５０
１を流れ、トランジスタ５０３には電流がほとんど流れ
ない。一方、ノ−ドＡ２の電位がハイレベルの時には、
ノ−ドＡ４の電位もハイレベルとなるため、トランジス
タ５０１がオフ、トランジスタ５０２がオンし、抵抗５
０６を流れる電流は、ほとんど全てトランジスタ５０
２、５０３を流れることになる。

【００１２】このような構成の回路の場合には、ノ−ド
Ａ１がハイレベルで、ノ−ドＡ２の電位がロ−レベルの
時、エミッタフォロア用のトランジスタ５０３にほとん
ど電流が流れず、ノ−ドＡ３の応答速度が遅いため、後
述の図６に示すように、ノ−ドＡ１の電圧ノイズがノ−
ドＡ３に減衰して伝わり、情報の反転が起こりにくい。
すなわち、本図のフリップフロップ回路は、図３の回路
に比べ、ソフトエラ−を起こしにくいと言え、エミッタ
フォロア用のトランジスタ５０３の電流を減らせば減ら
すほど、ノ−ドＡ３のα線による電圧ノイズを低減でき
るため、ソフトエラ−に対する耐性が向上できる。

【００１３】図６は、図５におけるフリップフロップ回
路のα線入射時の動作を示すタイミングチャートであ
る。クロック信号ＣＫ、及び、入力データＤがローレベ
ル、そして、ノードＡ１、Ａ３、否定側出力ＱＢがハイ
レベルの状態で、図５のデータ保持部３１７のトランジ
スタ３０５に、α線が入射されても、図５のノ−ドＡ３
の応答速度が遅いため、ノ−ドＡ１の電圧ノイズがノ−
ドＡ３に減衰して伝わり、情報の反転が起こりにくい。
そして、図５のエミッタフォロア用のトランジスタ５０
３の電流を減らせば減らすほど、ノ−ドＡ３のα線によ
る電圧ノイズを低減できる

【００１４】しかしながら、図５のトランジスタ５０３
の電流を減らすと、ノ−ドＡ３の電位の立ち下がりが遅
く、すなわち、デ−タを取り込む際の図５のＥＣＬ順序
回路３１６の出力が、図５のデータ保持回路３１７に帰
還される時間Ｔｆｂが大きくなる。この時間が大きくな
ると、クロック信号ＣＫのパルス幅を広くとる必要があ
り、高速化の障害となる。従って、図５の回路では、さ
らに、高速化を追及すると、ソフトエラ−耐性の向上と
の両立が難しくなる。

【００１５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、α線によるソフトエラ−耐性を
向上すると、クロックパルス幅を広く取る必要があり、
高速動作ができない点である。本発明の目的は、これら
従来技術の課題を解決し、高速動作を損なうことなく、
α線によるソフトエラ−耐性の向上を可能とするフリッ
プフロップ回路を提供することである。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のフリップフロップ回路は、（１）少なくと
も、クロック信号に基づき、入力された論理情報に対応
する値を出力するデータ取得回路と、このデータ取得回
路の出力を帰還入力として、このデータ取得回路の出力
状態を保持するデ−タ保持回路とを具備し、入力された
論理情報を一時的に記憶するフリップフロップ回路にお
いて、データ保持回路で発生するノイズを吸収する容量
と、クロック信号に基づき、この容量の電源端子への接
続を制御するスイッチ回路とを設けることを特徴とす
る。また、（２）上記（１）に記載のフリップフロップ
回路において、容量を、データ取得回路の出力部分に接
続することを特徴とする。また、（３）上記（１）に記
載のフリップフロップ回路において、容量を、デ−タ保
持回路の入力部分に接続することを特徴とする。また、
（４）上記（１）から（３）のいずれかに記載のフリッ
プフロップ回路において、スイッチ回路は、電界効果ト
ランジスタからなることを特徴とする。また、（５）上
記（１）から（４）のいずれかに記載のフリップフロッ
プ回路において、デ−タ保持回路で保持するデータ取得
回路の出力状態を、バッファ処理して出力すると共に、
デ−タ保持回路の入力に帰還するエミッタフォロア・出
力バッファ回路を設けることを特徴とする。また、
（６）上記（１）から（５）のいずれかに記載のフリッ
プフロップ回路において、スイッチ回路は、クロック信
号の逆相信号でオンして、容量を電源端子へ接続するす
ることを特徴とする。

【００１７】

【作用】本発明においては、例えば、クロック信号がハ
イレベルで、フリップフロップ回路が保持状態にある時
には、スイッチ回路がオンする。スイッチ回路がオンす
ると、容量が、ＥＣＬ順序回路の出力、または、エミッ
タフォロア・出力バッファ回路の出力のいずれかと、電
源端子との間に接続され、この容量により、α線などに
よって生じるデータ保持回路での電圧ノイズを吸収す
る。このことにより、半導体のパッケ−ジ材料などの中
に含まれる微量の放射線物質から放射されるα線に起因
するフリップフロップの誤動作を防止できる。また、ク
ロック信号がロ−レベルで、フリップフロップ回路がデ
−タを取り込む際には、スイッチ回路がオフし、容量は
電気的に切り離される。このことにより、エミッタフォ
ロアの応答速度の低下を回避できる。

【００１８】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のフリップフロップ回路の本
発明に係わる構成の一実施例を示す回路図である。本実
施例のフリップフロップ回路は、図３、および、図５で
示す従来のフリップフロップ回路を構成するＥＣＬ順序
回路３１６、データ保持回路３１７、バッファ回路３１
９のそれぞれと同じ、データ取得回路としてのＥＣＬ順
序回路１１９、データ保持回路１２０、および、エミッ
タフォロア・主力バッファ回路１２２と、本発明に係わ
る容量１０９、１１０と、クロック信号ＣＫの逆相信号
であるクロック信号ＣＫ１でオンするスイッチ回路１１
１、１１２とからなる直列回路１２１を設けて構成され
ている。本図において、その他の１１７の定電流源や、
ＶＢＢ１の高電位側のレファレンス電圧、および、ＥＣ
Ｌ順序回路１１９、データ保持回路１２０、バッファ回
路１２２の内部構成などに関しては、それぞれ、図３、
および、図５で示す従来のフリップフロップ回路で説明
するものと同じであり、重複を避けるために説明を省略
する。

【００１９】尚、本実施例においては、スイッチ回路１
１１、１１２には、しきい値電圧ＶＴのｎ型ＭＯＳＦＥ
Ｔ（電界効果トランジスタ）を用い、電源端子ＶＳＳと
ゲ−トとの電位差が、しきい値電圧ＶＴよりも大きい時
にオンする。また、図３、および、図５におけるエミッ
タフォロア回路３１８、５１８は用いず、エミッタフォ
ロア・出力バッファ部１２２の出力を、データ保持回路
１２０へ帰還する構成としている。

【００２０】以下、本実施例のフリップフロップ回路の
動作について述べる。クロック信号ＣＫがハイレベル
（ＶＢＢ２よりも高い）の時、トランジスタ１０８がオ
フし、トランジスタ１０７がオンするため、ノ−ドＡ２
と出力ＱＴには入力データＤの肯定出力が、また、ノ−
ドＡ１と出力ＱＢには入力データＤの否定（反転）出力
が現れる。

【００２１】例えば、入力データＤがハイレベルの時に
は、ノ−ドＡ２はハイレベル、ノ−ドＡ１はロ−レベル
となり、出力ＱＴはハイレベル、出力ＱＢはロ−レベル
となる。この時、スイッチ回路１１１、１１２は、クロ
ック信号ＣＫ１が、クロック信号ＣＫと逆相のロ−レベ
ル（電源端子ＶＳＳとゲ−トとの電位差が、しきい値電
圧ＶＴよりも小さい）となっているため、オフしてい
る。このため、容量１０９、１１０は、フロ−ティング
状態となる。

【００２２】デ−タの保持状態、すなわち、クロック信
号ＣＫがロ−レベルになると、今までオフ状態であった
トランジスタ１０８がオンして、トランジスタ１０７が
オフし、定電流源１１７の電流がトランジスタ１０８に
流れる。この結果、トランジスタ１０５、１０６からな
るカレントスイッチが活性化され、ノ−ドＡ３がロ−レ
ベル（ＶＢＢ１よりも低い）であるため、ノ−ドＡ１は
ロ−レベル、ノ−ドＡ２はハイレベルとなり、出力Ｑ
Ｔ、ＱＢは、それぞれ、ハイレベル、ロ−レベルとな
る。すなわち、出力ＱＴ、ＱＢは共に、クロック信号Ｃ
Ｋがロ−レベルに切り替わる直前（ハイレベル）の時の
出力状態を保持することになる。

【００２３】この時、ＣＫ１がハイレベル（電源端子Ｖ
ＳＳとゲ−トとの電位差がしきい値電圧ＶＴよりも大き
い）となるため、スイッチ回路１１１、１１２はオンす
る。したがって、この保持状態では、容量１０９、１１
０は、電気的に電源ＶＳＳに接続されることになる。こ
の時、α線がトランジスタ１０５に入射し、図７で示し
たようなノイズ電流がコレクタに流れても、そのノイズ
電流を、容量１０９に蓄えられた電荷で吸収するため、
ノ−ドＡ１の電位はほとんど変化せず、フリップフロッ
プ回路は誤動作しない。

【００２４】さらに、クロック信号ＣＫがロ−レベルか
らハイレベルに立上る際、すなわち、デ−タを取り込み
のために回路が遷移している場合には、クロック信号Ｃ
Ｋの立ち上がりにより、ＥＣＬ順序回路１１９が活性化
され、入力データに応じたレベルがノ−ドＡ１、Ａ２に
現れる。例えば、入力データＤがハイレベルの時には、
クロック信号ＣＫの立ち上がりと同時に、ノ−ドＡ１は
ロ−レベルに、また、ノ−ドＡ２はハイレベルになる。
この時、クロック信号ＣＫ１は、ハイレベルからロ−レ
ベルに立ち下がり、スイッチ回路１１１、１１２がオフ
し、容量１０９、１１０が電気的に電源端子ＶＳＳから
切り離される。このため、容量１０９、１１０は、フロ
−ティング状態となるため、ノ−ドＡ１、あるいは、Ａ
２の電位が変化しても、ほとんど電荷が充放電しないこ
とになる。従って、この直列回路１２１は、この時（デ
−タの取り込み動作時）の回路の動作速度にほとんど影
響を与えない。

【００２５】このような動作を、図２を用いて説明す
る。図２は、図１におけるフリップフロップ回路の本発
明に係わる動作の一実施例を示すタイミングチャートで
ある。本図では、クロック信号ＣＫと入力データＤ、お
よび、ノードＡ２がローレベルで、また、クロック信号
ＣＫと逆相のクロック信号ＣＫ１とノードＡ１、およ
び、否定側出力ＱＢがハイレベルの状態で、図１のデー
タ保持部１２０のトランジスタ１０５に、α線が入射さ
れた時の状態変化を示すと共に、入力データＤのハイレ
ベルへの変化後に、クロック信号ＣＫが立ち上がる時点
（データ取り込み）でのノードＡ１、Ａ２と、否定側出
力ＱＢの状態変化を示している。

【００２６】クロック信号がローレベルで、ノードＡ
１、Ａ２のそれぞれが、保持された状態においては、ク
ロック信号ＣＫ１がハイレベルとなっており、図１のス
イッチ回路１１１、１１２がオンで、容量１０９、１１
０が電気的に電源ＶＳＳに接続された状態であり、この
時に、α線が、図１のトランジスタ１０５に入射したと
しても、α線によるノイズ電流を、図１の容量１０９に
蓄えられた電荷で吸収するため、ノ−ドＡ１、および、
否定側出力ＱＢの電位はほとんど変化しない。

【００２７】さらに、入力データＤがハイレベルとなっ
た状態で、クロック信号ＣＫがロ−レベルからハイレベ
ルに立上る際、すなわち、デ−タを取り込みのために回
路が遷移する場合には、クロック信号ＣＫの立ち上がり
により、図１のＥＣＬ順序回路１１９が活性化され、ノ
−ドＡ１はロ−レベルに、また、ノ−ドＡ２はハイレベ
ルになる。この時、クロック信号ＣＫ１は、ハイレベル
からロ−レベルに立ち下がり、図１において、スイッチ
回路１１１、１１２がオフし、容量１０９、１１０がフ
ロ−ティング状態となり、ほとんど電荷の充放電を行な
わず、ノ−ドＡ１、Ａ２の電位変化の速度に影響を与え
ない。

【００２８】以上、図１、および、図２を用いて説明し
たように、本実施例のフリップフロップ回路では、容量
を設けて、データ保持回路１２０で発生する電流ノイズ
を吸収し、α線による電流ノイズが起因となるソフトエ
ラ−を防止できる。また、スイッチ回路１１１、１１２
により、クロック信号ＣＫの立ち上がり時に、容量の電
荷の充放電を停止させることにより、デ−タの取り込み
速度の低下を防止することができる。また、ＥＣＬ順列
回路１１９の出力を安定させているので、データ保持回
路へ帰還する入力を、出力バッファ回路から直接取るこ
とができ、特別なエミッタフォロア回路が不要となる。

【００２９】尚、本発明は、例えば、図１において、容
量１１１、１１２のそれぞれを、ＥＣＬ順列回路１１９
の出力部分ではなく、データ保持回路１２０の入力部分
に設けるなどの構成とするものでも良く、図１、およ
び、図２を用いて説明した実施例に限定されるものでは
ない。

【００３０】

【発明の効果】本発明によれば、α線による電圧ノイズ
を低減して、フリップフロップ回路のソフトエラ−耐性
を高めると共に、デ−タの取り込み速度の低下を防止で
き、フリップフロップ回路の性能を向上させることが可
能である。

【００３１】

【図面の簡単な説明】

【図１】本発明のフリップフロップ回路の本発明に係わ
る構成の一実施例を示す回路図である。

【図２】図１におけるフリップフロップ回路の本発明に
係わる動作の一実施例を示すタイミングチャートであ
る。

【図３】従来のフリップフロップ回路の構成の一例を示
す回路図である。

【図４】図３におけるフリップフロップ回路のα線入射
時の動作を示すタイミングチャートである。

【図５】α線によるソフトエラー対策済のフリップフロ
ップ回路の構成の一例を示す回路図である。

【図６】図５におけるフリップフロップ回路のα線入射
時の動作を示すタイミングチャートである。

【図７】半導体チップにα線が入射したときの様子を示
す説明図である。

【符号の説明】

１０１、１０２抵抗１０３〜１０８トランジスタ１０９、１１０容量１１１、１１２スイッチ回路１１３、１１４トランジスタ１１５、１１６抵抗１１７定電流源１１９ＥＣＬ順序回路１２０データ保持回路１２１直列回路１２２エミッタフォロア・出力バッファ回路３０１、３０２抵抗３０３〜３１０トランジスタ３１１、３１２抵抗３１３定電流源３１４トランジスタ３１５抵抗３１６ＥＣＬ順序回路３１７データ保持回路３１８エミッタフォロア回路３１９出力バッファ回路５０１〜５０４トランジスタ５０５、５０６抵抗５１８エミッタフォロア回路７０１絶縁膜７０２配線材７０３コレクタ電極７０４エミッタ電極７０５ベース電極７０６エミッタ領域７０７ベ−ス領域７０８エピタキシャル層７０９コレクタ領域７１０空乏層７１１基板７１２絶縁体Ａ１〜Ａ４ノードＣＫ、ＣＫ１クロック信号Ｄ入力デ−タＱＢ否定側出力ＱＴ肯定側出力ＶＢＢ１高電位側のレファレンス電圧ＶＢＢ２低電位側のレファレンス電圧ＶＥＥ、ＶＴＴ負電源

Claims

【特許請求の範囲】

【請求項１】少なくとも、クロック信号に基づき、入
力された論理情報に対応する値を出力するデータ取得手
段と、該データ取得手段の出力を帰還入力として、該デ
ータ取得手段の出力状態を保持するデ−タ保持手段とを
具備し、上記入力された論理情報を一時的に記憶するフ
リップフロップ回路において、上記データ保持手段で発
生するノイズを吸収する容量と、上記クロック信号に基
づき、該容量の電源端子への接続を制御するスイッチ手
段とを設けることを特徴とするフリップフロップ回路。
【請求項２】請求項１に記載のフリップフロップ回路
において、上記容量を、上記データ取得手段の出力部分
に接続することを特徴とするフリップフロップ回路。
【請求項３】請求項１に記載のフリップフロップ回路
において、上記容量を、上記デ−タ保持手段の入力部分
に接続することを特徴とするフリップフロップ回路。
【請求項４】請求項１から請求項３のいずれかに記載
のフリップフロップ回路において、上記スイッチ手段
は、電界効果トランジスタからなることを特徴とするフ
リップフロップ回路。
【請求項５】請求項１から請求項４のいずれかに記載
のフリップフロップ回路において、上記デ−タ保持手段
で保持する上記データ取得手段の出力状態を、バッファ
処理して出力すると共に上記デ−タ保持手段の入力に帰
還するエミッタフォロア・出力バッファ手段を設けるこ
とを特徴とするフリップフロップ回路。
【請求項６】請求項１から請求項５のいずれかに記載
のフリップフロップ回路において、上記スイッチ手段
は、上記クロック信号の逆相信号でオンして、上記容量
を電源端子へ接続することを特徴とするフリップフロッ
プ回路。