JPS61160127A

JPS61160127A - ホット電子作用を回避するための不飽和プルアップトランジスタを備えた多相クロックバッファモジュール

Info

Publication number: JPS61160127A
Application number: JP60239256A
Authority: JP
Inventors: ジヨン　シー　ベツク; ダニエル　ダブリユー　ドバープール
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1984-10-25
Filing date: 1985-10-25
Publication date: 1986-07-19
Anticipated expiration: 2009-08-24
Also published as: KR860003708A; AU570901B2; CN85108283A; CA1250624A; JPH0666673B2; IN165166B; AU4854785A; KR930008320B1; MX160622A; ZA858110B; EP0183582B1; DE3582310D1; CN1005516B; BR8505520A; EP0183582A1; US4642492A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、グロックバッファ回路の分野に係り
、特に、多相クロック信号をバッファする回路に係る。

従来の技術デジタル装置、特に、マイクロプロセッサや、種々の動
作を同期しなければならないその他の装置においては、
全体的なクロック信号即ちタイミング信号を用いて、装
置内の種々の回路の同期がとられる。クロック信号を伝
送する導線即ちラインは、同期をとるべき種々の全ての
回路へ装置全体にわたって延ばさなければならないので
、かなりの長さになることがしばしばである。タイミン
グ信号を伝送するラインの長さ及びタイミング信号によ
り駆動される回路素子の数は、クロック信号を発生する
回路にとって大きな容量性負荷をもたらすので、クロッ
ク信号の縁の立上り速度及び立下り速度を速くするため
には、これらの回路が大きな電流容量を発揮できねばな
らない。問題は、特に、集積回路チップに集約される。

というのは、アクティブな装置をできるだけ少なくして
装置から取り出される電流量を制限することが所望され
るからである。

典型的に、タイミング信号は、相互に関係した多相出力
信号を発生するように接続された１つのフリップ−フロ
ップ又は１組のブリップフロップによって最初に発生さ
れる。現在のマイクロプロセッサのクロック信号として
要求される切換速度をもったフリップ−フロップは、典
型的に、速い立上り及び立下り時間に対して必要とされ
る電流を発生できないので、フリップ−フロップからの
出力信号は作動可能化信号としてバッファ回路へ送られ
、このバッファ回路は、所要の電流を有するクロック信
号を発生するに充分なトランジスタを備えている。バッ
ファ回路からの出力信号は、クロック信号を構成し、こ
れらは、装置全体を通して、同期をとるべき種々の回路
へ送られる。

クロックバッファ回路は、大きな電流を発生しなければ
ならないので、超大規模集積技術を用いて設計されたチ
ップの領域の大部分を占めることになる。このようなチ
ップにクロックバッファ回路を設けるという問題は、多
くのマイクロプロセッサの場合のように、それ自体全て
同期はとられているが各々位相が異なるような多相のク
ロック信号をクロック回路で発生しなければならない場
合に、大きな問題となる。バッファ回路は、作動可能化
信号を発生するフリップ−フロップの同期をとらねばな
らないだけでなく１発生されたクロック信号が互いに所
要の立上り及び立下り特性を有するようにするためにも
同期がとられねばならない。

公知のクロック回路では、クロックバッファ回路がブー
トストラップ技術を使用して、バッファ回路の出力信号
の電圧レベルを所望の公称出力電圧まで上昇させている
。このようなブートストラップ技術においては、プルア
ップ及びプルダウン電界効果トランジスタが、正の電源
とアースとの間に直列に接続される。プルアップトラン
ジスタのゲート端子にはブートストラップキャパシタが
接続され、２つのトランジスタ間のノードから出力クロ
ック信号が取り出される。作動可能化信号は、プルアッ
プトランジスタのゲートへ送られる。クロック信号がア
ースレベルにある時には、プルダウントランジスタがオ
ンにされ、プルアップトランジスタがオフにされる。フ
リップ−フロップのクロック信号発生器からの作動可能
化信号は上昇を開始し、クロック信号を立上げるべき時
にプルアップトランジスタをオンにする。この時点では
、プルアップトランジスタ及びプルダウントランジスタ
の両方が導通して、「オーバーラツプ」として知られて
いる状態になっているから、クロック信号の電圧レベル
は、アースレベルよりも若干増加する。プルアップトラ
ンジスタのゲートに接続されたキャパシタは、この時間
中に充電される。次いで、プルアップトランジスタのゲ
ートが分離され、プルダウントランジスタがオフにされ
、プルアップトランジスタのゲートの電圧レベルを電源
電圧レベルよりも上昇させると共に、クロック信号が取
り出されるトランジスタ間のノードの電圧レベルを電源
電圧レベルまで上昇させる。

発明が解決しようとする問題点然し乍ら、公知のブートストラップ技術には多数の問題
点がある。オーバーラツプ電流、即ち、プルアップ及び
プルダウンの両トランジスタが導通した時にこれらトラ
ンジスタに流れる電流は、非常に大きなものである。更
に、必要とされるブートストラップキャパシタがチップ
領域の大部分を占有し、従って、多の回路に使用できる
チップ領域が減少される。

更に、プルアップトランジスタは、飽和状態へと駆動さ
れるので、トランジスタのチャンネル内の電子が、飽和
に伴う高いトレイン／ソース電圧に関連した高い電界の
作用を受け、これにより。

電子を基体へと加速させたり及び／又はゲート端子を基
体から絶縁しているゲート酸化物へトンネル作用によっ
て通過させたりし、いわゆる「ホット電子」の問題を招
く。基体へと駆動される電子は、チップの他部分に対し
信号ノイズの問題を引き起こす一方、ゲート酸化物へト
ンネル作用によって入り込む電子は、トランジスタをオ
ンにするに要するスレッシュホールド電圧を上昇させる
ことによりトランジスタの機能を低下させる。このよう
な低下は、長時間にわたって生じて時間と共変化し、且
つ、トランジスタごとにも変化するので、チップの信頼
性については、予想できない定常的な機能低下を受ける
ことになる。

問題点を解決するための手段上記及び他の問題は、集積回路チップに使用するクロッ
クバッファ回路であって１例えば、フリップ−フロップ
回路から所定の位相関係を有する複数の作動可能化信号
を受け取り、それと同じ位相関係を有する同数の出力ク
ロック信号を発生してチップ上の他の回路へ送信するよ
うにする新規で且つ改良されたクロックバッファ回路を
提供することによって解消される。

この新規なクロックバッファ回路は、抵抗と、プルアッ
プトランジスタと、プルダウントランジスタとを有する
ブートストラップ回路を備え、これらのトランジスタは
、正の電源とアースとの闇に接続される。フリップ−フ
ロップ回路からの作動可能化信号は、プルアップトラン
ジスタのゲートに接続され、他のクロック位相信号に応
答する操向回路がプルダウントランジスタのゲートに接
続される。クロック信号の出力は、２つのトランジスタ
間のノードから取り出される。

最初、プルダウントランジスタ（即ち、アースに接続さ
れたトランジスタ）が、オン即ち導通状態にされ、プル
アップトランジスタがオフ即ち非導通状態にされる。こ
の状態においては、クロック信号出力がアースレベル即
ち低電圧レベルにある。クロック信号をアースレベルか
ら高レベル即ち電源電圧レベルに切り換えるべき時には
、作動可能化信号がプルアップトランジスタをオンにし
、導通を開始させる。抵抗及び２つのトランジスタは、
これら両方のトランジスタが導通する時に電圧分割器を
形成し、出力ノードの電圧レベルを正の電源の電圧レベ
ルに向かって上昇させる。

この状態では１回路のパラメータに基づいて、このオー
バーラツプ時間中に、出力クロック信号の電圧レベルが
数百ミリボルト程度になる。次いで、第２のトランジス
タがオフになり、トランジスタ間のノードをアースから
分離すると共に、第１のトランジスタのゲートが回路の
他部分から分離され、これを浮動状態にさせる。プルア
ップトランジスタに本来あるゲート／ソース及びゲート
／ドレインのキャパシタンスに電荷が蓄積されるために
、そのゲート端子の電圧レベルが正の電源より高い電圧
レベルに引き上げられ、プルアップトランジスタのソー
ス端子の電圧、即ち、クロック信号出力を取り出すとこ
ろのトランジスタ間のノードの電圧がはゾ正の電源のレ
ベルまで上昇される。

ブートストラップ回路に抵抗を入れたことにより、多数
の利点が与えられる。プルアップトランジスタは飽和し
ないので１本来あるゲート／ドレイン及びゲート／ソー
スのキャパシタンスの和は、プルアップトランジスタが
飽和する場合より大きくなる。又、抵抗は、プルアップ
トランジスタにか＼るソース／ドレインの電圧差を減少
し。

「ホット電子」作用及びこれに付随するノイズ及び性能
低下の問題を軽減する。

更に、上記の抵抗は、オーバーラツプ電流。

即ち、プルアップ及びプルダウントランジスタが両方オ
ンである時にこれらのトランジスタに流れる電流を制限
する６公知の回路は、電流制限抵抗を有しておらず、従
って、電力が浪費され、過剰な発熱が生じ、然も、電流
を処理するために断面積の大きい相互接続部を必要とす
る。更に、公知技術においては、プルアップトランジス
タのドレイン端子が正の電源に直結されているために、
ドレインは、正の電源の電圧レベルに保持される。

本発明では、抵抗を加えたことにより、プルアップトラ
ンジスタのドレインの電圧レベルを変えることができ、
これにより、ゲート／ソース及びゲート／ドレインの両
方のキャパシタンスが電荷をプルアップトランジスタの
ゲートに効果的に接続することができ１個別のブートス
トラップキャパシタを必要とせずに充分なブートストラ
ップ作用が得られる。

作用１つの特定の実施例においては、本発明のクロックバッ
ファ回路は、４つのクロック信号を２対の相補的な信号
として発生し、これらの信号対は、１／４の周期でずら
されている。この実施例においては、各クロック信号が
バッファ回路の別々のモジュールによって発生され、そ
して各対の信号を発生するモジュールは、各信号の立上
り及び立下りを制御し且つ同期をとるように交差接続さ
れる。各モジュールは、その対の他方のモジュールに２
つの信号を送信する。その一方の信号は。

その対の他の信号の立上りを制御するもので、そしてそ
の他方は、その立下りを制御するものである。これらモ
ジュールの対も、各対の他方のモジュールから受けた信
号のどちらかで受信側のモジュールを制御するように、
交差接続される。

本発明は、特許請求の範囲に特に指摘する。

本発明の上記及び他の効果は、添付図面を参照した以下
の詳細な説明より明らかとなろう。

実施例第１図を説明すれば、クロック回路１０は。

例えば、クリスタル発振器からライン１１を経て基本ク
ロック信号ＢＡＳＥ　　ＣＬＫを受け取る。

このＢＡＳＥ　　Ｃ：ＬＫ倍信号、カウンタ回路１２に
よって直接受け取られ、このカウンタ回路は、ＥＮ　　
ＰＨＯないしＥＮＰＨ３（これは、一般に、ＥＮ　　Ｐ
Ｈｎと称する。但し、ｎは、０から３までの整数である
。）と示された４つの作動可能化信号を発生し、ライン
１３ないし１６を経てクロックバッファ回路１７へ送信
する。クロックバッファ回路は、４つのモジュール１７
Ａないし１７Ｄを備え、その各々は、カウンタ回路から
ＥＮ　　ＰＨｎ信号を受信し、この信号と他のモジュー
ルからの制御信号とに応答して、クロック信号ＰＨＯな
いしＰＨ３を発生する。バッファ回路モジュールは、次
いで、これらの発生したクロック信号を、ライン２０な
いし２３を経て、装置の他部分上にあるクロックでタイ
ミングとりされる回路部品（図示せず）へ送信する。

第２図は、本発明の一実施例における種々のクロツタ信
号ＰＨｎ　（ｎは、Ｏから３までの整数）についての一
般的なタイミング関係を示している。

作動可能化信号ＥＮ　　ＰＨｎは、それに対応するクロ
ック信号ＰＨｎと同じタイミング関係を有しているが、
バッファ回路モジュールのゲート動作及び他の遅延によ
り、クロック信号Ｐ　Ｈｎが各々の作動可能化信号ＥＮ
　　ＰＨｎから遅延されることが当業者に明らかであろ
う。第２図に示すように、ＰＨＯ及びＰＨ１信号は、相
補的な信号であり、即ち、互いに１８０’位相ずれして
いる。ＰＨ２及びＰＨ３信号も相補的な信号である。Ｐ
Ｈ２及びＰＨ３信号の遷移は、ＰＨＯ及びＰＨ１信号の
遷移間の中間で生じ、従って、これらの信号対は、１／
４周期だけ位相ずれされる。

前記したように、カウンタ回路１２によって発生される
作動可能化信号ＥＮ　　ＰＨＯないしＥＮ　　ＰＨ３は
、第２図に示されたクロック信号ＰＨＯないしＰＨ３と
一般的に同じ関係を有している。クロックバッファ回路
１７は、装置の他部分上にあるクロックでタイミングど
りされる回路部品に充分な電流を供給すると共に、クロ
ック信号ＰＨＯないしＰＨ３が速い立上り時間及び立下
り時間を有するようにするために設けられている。

例えば、集積回路チップ上にクロック信号を伝送するラ
インは、非常に多数の回路に信号を送ってこれらを制御
するために、かなりの長さになることから、大きな電流
を素早く供給して許容できる程速い立上り時間及び立下
り時間を確保しなければならないことが明らかである。

典型的に、カウンタ回路１２のようなカウンタ回路を一
般的に構成するフリップ−プロップは、必要とされる電
流を発生することができず、従って、クロックバッファ
回路は、カウンタ回路からの作動可能化信号をバッファ
して所要の電流を有するクロック信号を発生するように
、カウンタ回路に接続される。

第３Ａ図及び第３Ｂ図は、バッファ回路１７の２つのモ
ジュール、特に、モジュール１７Ａ及び１７Ｂの詳細な
回路図である。これらのモジュールは、作動可能化信号
ＥＮ　　ＰＨＯ及びＥＮＰＨＩを各々受信して、クロッ
ク信号ＰＨＯ及びＰＨ１（第２図）を発生するものであ
る。他のモジュール１７Ｃ及び１７Ｄを構成する回路は
、第３Ａ図及び第３Ｂ図に示す回路と同様である。この
回路を物理的に実施する場合、この回路に使用されるト
ランジスタの実際のサイズは、特定のモジュールによっ
て供給すべき電流の大きさに基づいたものとなる。

第３Ａ図を説明すれば、モジュール１７Ａは。

バッファ部分３０Ａを備え、これは、カウンタ回路１２
（第１図）からライン１３を経て作動可能化信号ＥＮ　
　ＰＨＯを受信し、２つの作動可能化信号ＥＰＨＯ及び
ＥＰＨＯＤを発生する。信号ＥＰＨＯＤは、信号ＥＰＨ
Ｏから遅延される。作動可能化信号ＥＰＨＯとＥＰＨＯ
Ｄとの間に所望される遅延の程度は、以下で説明するフ
ァクタによって決まる。作動可能化信号ＥＰＨＯＤは、
信号発生部分２９Ａへ送られ、この部分は、モジュール
１７Ｂ（第３Ｂ図）から作動可能化信号ＥＰＨ１及びク
ロック信号ＰＨ１を受信すると共に、モジュール１７Ｃ
及び１７Ｄからクロック信号ＰＨ２及びＰＨ３を受信す
る。これらの信号に応答して、モジュール１７Ａは、ク
ロック信号ＰＨＯを発生する。

バッファ部分３０Ａは、一般的なものであって１本質的
に、２つの非反転バッファを形成するように接続された
複数のインバータ回路３１．４０及び４１を備えている
。作動可能化信号ＥＰＨＯは、ノード４５から取り出さ
れ、遅延された作動可能化信号ＥＰＨＯＤは、ノード４
６から取り出され、直列な第２バツフアの出力を形成す
る。

バッファ部分は、一般のものであるから、詳細には説明
しない。

第３Ｂ図を説明すれば、モジュール１７Ｂもバッファ部
分３０Ｂを備えており、これは、前記のバッファ部分３
０Ａと同様であるから、詳細には説明しない。バッファ
部分３０Ｂは、カウンタ回路１２（第１図）からライン
１４を経て作動可能化信号ＥＮ　　ＰＨＩを受信し、２
つの作動可能化信号ＥＰＨＩ及びＥＰＨＩＤを発生する
。上記の信号ＥＰＨＯとＥＰＨＯＤとの間の遅延と同様
に、信号ＥＰＨＩＤは、信号ＥＰＨＩから遅延される。

作動可能化信号ＥＰＨＩＤは、信号発生部分２９Ｂへ送
られ、この部分は、モジュール１７Ａ（第３Ａ図）から
作動可能化信号ＥＰＨＯ及びクロック信号ＰＨＯを受信
すると共に、モジュール１７Ｇ及び１７Ｄからクロック
信号ＰＨ２及びＰＨ３を受信する。これらの信号に応答
して、モジュール１７Ｂは、クロック信号ＰＨ１を発生
する。

簡単に説明すれば、遅延された作動可能化信号ＥＰＨＯ
Ｄは、モジュール１７Ａの信号発生部分２９Ａへ送られ
、モジュール１７Ｂからの作動可能化信号ＥＰＨＩ及び
クロック信号ＰＨ１と共に使用されて、クロック信号Ｐ
ＨＯの発生を制御する。同様に、作動可能化信号ＥＰＨ
ＩＤは、信号発生部分２９Ｂ（第３Ｂ図）へ送られて、
モジュール１７Ａからの作動可能化信号ＥＰＨＯ及びク
ロック信号ＰＨＯと共に使用され、信号発生部分２９Ｂ
によるクロック信号ＰＨ１の発生を制御する。両モジュ
ールは、モジュール１７Ｇ及び１７Ｄからのクロック信
号ＰＨ２及びＰＨ３を受け取る。信号発生部分２９Ａに
おいては、クロック信号ＰＨＯを発生する際にモジュー
ル１７Ｂからの信号ＥＰＨＩ又はＰＨ１をこの信号発生
部分２９Ａがいかに使用するかが各々クロック信号ＰＨ
２及びＰＨ３によって制御され、信号ＰＨ１の立下り縁
のタイミングがこの信号発生部分２９Ａによって使用さ
れて、信号ＰＨＯの立上り縁のタイミングが制御される
と共に、信号ＥＰＨＩの立上り縁のタイミングを使用し
て、クロック信号ＰＨＯの立下り縁のタイミングが制御
される。同様に。

クロック信号ＰＨ１を発生する際にモジュール１７Ａか
らの信号ＥＰＨＯ又はＰＨＯを信号発生部分２９Ｂがい
かに使用するかが各々クロック信号ＰＨ２及びＰ　Ｈ３
によって制御され、信号Ｐ　ＨＯの立下り縁のタイミン
グが信号発生部分２９Ｂによって使用されてクロック信
号ＰＨ１の立上がり縁のタイミングが制御されると共に
、信号ＥＰＨＯの立上り縁のタイミングを用いてクロッ
ク信号ＰＨ１の立下り縁のタイミングが制御される。

信号発生部分２９Ａ及び２９Ｂの動作については、第２
図の時間Ａ、即ち、クロック信号ＰＨ１が立下り且つク
ロック信号ＰＨＯが立上る時を特に注目して説明する６
信号発生部分の動作は同一であるから、時間Ｂ、即ち、
クロック信号ＰＨＯが立下り且つクロック信号ＰＨ１が
立上がる時の動作は簡単に説明するだけとする。他の信
号遷移部における動作は、当業者に明らかであろう。

第３Ａ図を説明すれば、時間Ａの直前には、抵抗６１Ａ
を経て正の電源に接続されたプルアップトランジスタ６
０Ａがオフ（非導通）であり、それに関連したアースさ
れたプルダウントランジスタ５５Ａがオン（導通）であ
る。従って、クロック信号ＰＨＯが取り出されるトラン
ジスタ５５Ａと６ＯＡとの間のノードは、アース電圧レ
ベルにある。この時には、ＥＰＨＩ信号が低レベルとな
っているので、トランジスタ５６Ａもオフである。高レ
ベルのＰＨ３クロック信号（第２図）によって制御され
るトランジスタ５０Ａはオンであり、低レベルのＰＨ２
クロック信号によって制御されるトランジスタ５１Ａは
オフであり、従って、ノード５２Ａが高レベルにされる
と共に、トランジスタ５３Ａがオンにされる。トランジ
スタ５６Ａがオフであって且つトランジスタ５３Ａがオ
ンである状態では、ノード５４Ａが高レベルのＰＨ１ク
ロック信号によって制御さ九で、トランジスタ５５Ａを
オンにする。空乏モードトランジスタであるトランジス
タ５７Ａもオンにされる。トランジスタ５５Ａは、前記
したようにオンであるから、ＰＨＯクロック信号はアー
ス電圧レベルにある。トランジスタ６０Ａは、バッファ
３０Ａからオンのトランジスタ５７Ａを経て送られる低
レベルのＥＰＨＯＤ信号によってオフ状態に維持される
。

第３Ｂ図を説明すれば５時間Ａの直前には、抵抗６１Ｂ
を経て正の電源に接続されたプルアップトランジスタ６
０Ｂがオンであり、それに関連したアースされたプルダ
ウントランジスタ５５Ｂがオフである。従って、トラン
ジスタ６０Ａについて以下に述べるブートストラップ作
用はトランジスタ６０Ｂのブートストラップ作用と同一
であるが、Ｐ　Ｈ１クロック信号が取り出されるトラン
ジスタ５５Ｂと６０Ｂとの間のノードは、正の電源の電
圧レベルにある。ＥＰＨＯ信号は、低レベルであるから
、トランジスタ５６Ｂもオフである。

空乏モードトランジスタであるトランジスタ５７Ｂは、
オフである。というのは、低レベルのＰＨＯ信号によっ
て最後に制御されたそのゲート端子の電圧レベルが、ブ
ートストラップされたプルアップトランジスタ６０Ｂの
ゲート端子の高電圧レベルにあるそのソース端子の電圧
レベルよりも、スレッシュホールド以上の量だけ低いか
らである。

低レベルのＰＨ２クロック信号によって制御されるトラ
ンジスタ５０Ｂはオフであり、高レベルのＰＨ３クロッ
ク信号によって制御されるトランジスタ５１Ｂはオンで
ある。この時には、ノード５２Ｂが低レベルであり、ト
ランジスタ５３Ｂをオフにし、低レベルのＰＨＯクロッ
ク信号がノード５４Ｂを制御しないようにする。

作動可能化信号ＥＮ　　ＰＨＩの立下りによって信号Ｅ
ＰＨＩ及びＥＰＨＩＤが立下がる。信号ＥＰＨＩが低レ
ベルである時には、トランジスタ５６Ａがオフであり、
ノード５４Ａがトランジスタ５３Ａを通るＰＨ１クロッ
ク信号によって制御される。

作動可能化信号ＥＮ　　ＰＨＯのその後の立上りにより
、バッファ３０Ａは２作動可能化信号ＥＰＨＯを、高レ
ベル、即ち、正の電源の電圧レベルにもっていく。作動
可能化信号ＥＰＨＯが高レベルになると、トランジスタ
５６Ｂをオンにし、次いで、トランジスタ５５Ｂ及び５
７Ｂをオンにする。トランジスタ５５Ｂ及び５７Ｂがオ
ンになると、ＰＨ１クロック信号が下り始め、下降する
ＥＰＨＩＤ信号がトランジスタ５７Ｂを経てトランジス
タ６０Ｂに送られて、トランジスタ６０Ｂを素早くオフ
にし、これは、ＰＨＩクロック信号の立下り時間を速め
るように作用する。

第３Ａ図を説明すれば、作動可能化信号ＥＰＨＯＤが高
レベルになると、トランジスタ６０Ａがトランジスタ５
７Ａを経てオンにされる。この時点では、ＰＨ１クロッ
ク信号が完全には立下がっておらず、従って、プルアッ
プトランジスタ６０Ａ及びプルダウントランジスタ５５
Ａがオンとなり、同時に導通する。抵抗６１Ａは、トラ
ンジスタ６０Ａ及び５５Ａが両方導通した時にこれらト
ランジスタに流れるオーバーラツプ電流を制限し、正の
電源から引き出される電力を減少させる。

時間Ａの付近でのクロック信号ＰＨＯ及びＰＨ１の時間
の関数として電圧を示した第３Ｃ図を説明すれば、オー
バーラツプ電流によって生じる信号電圧がクロック信号
ＰＨＯの電圧レベルに僅かな増加となって現われている
。トランジスタ６０Ａは、オンであるから、これが本来
もっているゲート／ドレイン及びゲート／ソースキャパ
シタンスを著しく充電する。抵抗６１Ａの抵抗値は、ト
ランジスタ６０Ａをリニアな不飽和作動モードに維持し
てこのトランジスタに本来あるゲート／ソース及びゲー
ト／ドレインキャパシタンスを最大にすると共に外部か
らのブートストラップキャパシタの必要をなくすように
選択される。

再び第３Ａ図を説明すれば、トランジスタ５３Ａがオン
でありＰＨ１信号が立下がるので、ノード５４Ａは低レ
ベルとなり、トランジスタ５５Ａ及びトランジスタ５７
Ａの両方をオフにする。

トランジスタ５７Ａは、トランジスタ６０Ａのゲートを
浮動状態にする。

トランジスタ５５Ａがオンであった間には。

ＰＨＯクロック信号が取り出されるトランジスタ６０Ａ
のソース端子は、はシアースレベルに保持されたが、ト
ランジスタ５５Ａがオフになると、ソース端子の電圧レ
ベル、ひいては、ＰＨＯクロック信号の電圧レベルがも
はやアースレベルに保持されず、上昇を開始する。更に
、プルダウントランジスタがオフである時には、抵抗に
流れる電流のオーバーラツプ電流部分が除去されるので
。

抵抗間の電圧降下が減少し、ドレイン端子の電圧レベル
を上昇させる。プルアップトランジスタ６０Ａのソース
及びドレイン端子の電圧レベルが上昇しそしてそのゲー
ト端子がオフのトランジスタ５７Ａによって分離される
ので、プルアップトランジスタ６０Ａのゲート／ソース
及びゲート／ドレインキャパシタンスに蓄積された電荷
により、プルアップトランジスタのゲート端子の電圧レ
ベルがブートストラップ作動中に正の電源の電圧レベル
より上昇させられる。当業者に明らかなように、トラン
ジスタ６０Ａの特性を適当に選択することにより、プル
アップトランジスタのゲート端子の電圧レベルは、ＰＨ
Ｏクロック信号が取り出されるトランジスタ６０Ａと５
５Ａとの間のノードに対応するソース端子の電圧レベル
を、はゾ正の電源の電圧レベルまで増加させることがで
きる。

この点において、ＰＨＯ信号は高レベルであり、ＰＨ１
信号は低レベルである。

時間Ｂ（第２図）には、同じ動作が生じるが、ＰＨ１ク
ロック信号は上昇し、ＰＨＯクロック信号は下降する。

この時には、ＰＨ２クロック信号が高レベルでありそし
てＰＨ３クロック信号が低レベルであり、トランジスタ
５３Ａをオフにすると共にトランジスタ５３Ｂをオンに
する。トランジスタ５６Ａ（第３Ａ図）は、バッファ３
０Ｂ（第３Ｂ図）からの高レベルの作動可能化信号ＥＰ
ＨＩによってオンにされる。トランジスタ５３Ａがオフ
であるから、ノード５４Ａは、トランジスタ５６Ａによ
って制御される。トランジスタ５６Ａは、トランジスタ
５５Ａ及び５７Ａをオンにし、ＰＨＯ信号を下降させる
と共に、トランジスタ６０Ａが低レベルのＥＰＨＯＤ信
号によってオフにされる。時間Ｂにおける第３Ｂ図の信
号発生部分２９Ｂの動作は、時間Ａにおける信号発生部
分２９Ａについて上記したものと同じである。

前記したように、ＥＰＨｎＤ信号は、各々のＥＰＨｎ信
号から遅延される。この遅延時間は、相補的なクロック
信号に立上り及び立下りについて所望の同期をとらせる
ことができるように選択され、このような同期は、各々
の信号発生部分にある両トランジスタ５５Ａ又は５５Ｂ
及び６０Ａ又は６０Ｂがオンである時のオーバーラツプ
時間を制御するファクタでもある。例えば、時間Ａにお
いては、前記したように、ＥＰＨＯ信号が、ＰＨ１クロ
ック信号が下降し始める時を制御する。

ＥＰＨＯ信号は、トランジＸり５６Ｂ（第３Ｂ図）をオ
ンにし、次いで、トランジスタ５５Ｂをオンにし、ＰＨ
１信号の下降を開始させる。この時、ＥＰＨＯＤ信号は
、ＰＨＯクロック信号が上昇を開始してトランジスタ６
０Ａをオンにする時を制御する。

クロック信号発生部分２９Ａ及び２９Ｂの動作は、これ
らが定常作動状態にある時について、即ち、バッファ回
路が最初にオンにされた後の数個のクロックサイクルに
ついて説明されたことが明らかであろう。回路が最初に
オンにされた時は。

モジュール１７Ａないし１７０がクロック信号に均一な
振幅をもたせることができるようにするために数個のサ
イクルが必要とされる。

抵抗６１Ａ及び６１Ｂの抵抗値は、プルアップトランジ
スタ６０Ａ及び６０Ｂをリニアな不飽和作動範囲に保持
するように選択される。これらのトランジスタが不飽和
状態に保持された時には、本来あるゲート／ドレイン及
びゲート／ソースキャパシタンスの和が、トランジスタ
が飽和された場合よりも大きくなり、プルアップトラン
ジスタのゲート端子に物理的にブートストラップキャパ
シタを接続する必要がなくなる。上記の抵抗は、オーバ
ーラツプ時間中にプルアップ及びプルダウントランジス
タに流れる電流を制限し、この時間中にこれらトランジ
スタによって引き出される電力の量を減少することがで
きる。

効果又、抵抗６１Ａ及び６１Ｂは、プルアップトランジスタ
にかＮるソース／ドレイン電位を下げて基体へと加速さ
れるか又はトンネル作用によってゲート酸化物中に入り
込む電子を少なくすることにより、「ホット電子作用」
の問題が減少される６プルアツプトランジスタにかＮる
ソース／ドレイン電位の減少は、過剰な基体電流による
ノイズの問題を減少すると共□に、ゲート酸化物に電子
が入り込むことによるトランジスタの機能低下の問題も
減少するように作用する。

前記で述べたように、抵抗６１Ａ及び６１Ｂは、プルア
ップ及びプルダウンの両トランジスタがオンである時の
オーバーラツプ電流を制限するように働き、これにより
、回路の消費電力を減少すると共に、電流を受け入れる
に必要な部品のサイズを減少することができる。更に、
オーバーラツプ電流の減少は、回路の発熱量を下げるよ
うに働き、これにより１回路の寿命及び信頼性が改善さ
れる。又、上記の抵抗は、各プルアップトランジスタに
本来あるゲート／ドレインキャパシタンスによってブー
トストラップ作用を増大できるようにする一方、外部か
らのブートストラップキャパシタの必要性を解除できる
ようにする。

以上のことから、本発明は、作動可能化信号に応答して
所望の位相関係を有するクロック信号発生するための新
規で且つ改良されたクロックバッファ回路を提供するこ
とが明らかであろう。以上の説明は、本発明の特定の実
施例に限定された。

然し乍ら、本発明は、色々な基本構造を有する集積回路
チップ又は種々の内部回路を用いたチップにおいても実
施できることが明らかであろう。

【図面の簡単な説明】

第１図は１本発明によるクロック信号発生回路の一般的
なブロック図。第２図は、第１図の回路によって発生されたクロック信
号間の関係を示すタイミング図。第３Ａ図及び第３Ｂ図は、相補的なクロック信号を発生
する第１図のクロックバッファ回路の２つのモジュール
を示した回路図、そして第３Ｃ図は、第３Ａ図の回路を
理解するのに有用な図である。１０・・・クロック回路１２・・・カウンタ回路１７・・・クロックバッファ回路１７Ａ−１７Ｄ・・・モジュール２９Ａ、２９Ｂ・・・信号発生部分３０Ａ、３０［３・・・バッファ部分図面の浄書（内容に変更なし）ＦＩＧ、２２”ｙ’５−ｔｌｚ“″”　ＦＩＧ、３Ａモリ嘔−フレ
１７ＢＦＩＧ、３Ｂ手続補正書（方式）１、事件の表示　　昭和６０年特許願第２３９２５６号
３、補正をする者事件との関係　　出願人４、代理人

Claims

【特許請求の範囲】

（１）タイミング信号及び第１の作動可能化信号に応答
してクロック信号を発生するクロックバッファ回路にお
いて、上記第１の作動可能化信号を受け取る入力手段を具備し
、更に、上記タイミング信号に応答して第２の作動可能化
信号を発生する手段を具備し、両方の作動可能化信号は
、最初、クロック信号を発生すべき時より前は高レベル
状態にあり、上記第１の作動可能化信号は、クロック信
号を発生すべき時に低レベル状態にされ、そして更に、信号発生手段を具備し、この信号発生手段は、抵
抗と、プルアップトランジスタ手段と、プルダウントラ
ンジスタ手段とを備え、これらトランジスタ手段は、高
レベル電源と低レベル電源との間に直列に接続され、上
記プルアップトランジスタ手段は、スイッチ手段を介し
て上記第２の作動可能化信号を受け取るように接続され
、このスイッチ手段は、上記第１の作動可能化信号の発
生に応答して上記第２の作動可能化信号を上記プルアッ
プトランジスタ手段に接続するように調整され、上記プ
ルダウントランジスタ手段は、上記第１の作動可能化信
号を受け取るように接続され、上記抵抗手段は、両方の
上記トランジスタ手段が導通した時にこれらトランジス
タ手段を不飽和状態に維持するように選択され、上記プ
ルアップトランジスタとプルダウントランジスタとの間
のノードは、上記クロック信号を送信するための出力端
子を構成し、上記プルアップ及びプルダウンの両トラン
ジスタ手段は、クロック信号を高レベルにする前に上記
作動可能化信号によって付勢されて導通し、上記プルダ
ウントランジスタは、消勢されると共に、上記スイッチ
手段は、上記第１の作動可能化信号の否定型に応答して
上記プルアップトランジスタを上記低レベル電源及び上
記第２の作動可能化信号から分離するように調整され、
これにより、上記出力端子の電圧レベルは、プルアップ
トランジスタに本来あるキャパシタンスに蓄積された電
荷によって増加されることを特徴とするクロックバッフ
ァ回路。
（２）上記第１の作動可能化信号が発生される前に高レ
ベルである第３の作動可能化信号を受け取る手段を更に
備え、この第３の作動可能化信号を受け取る手段は、上
記第２の作動可能化信号がその後低レベルに下がった時
に上記第２の作動可能化信号を上記プルアップトランジ
スタに接続してこのプルアップトランジスタを消勢する
ように上記スイッチ手段を調整する特許請求の範囲第（
１）項に記載のクロックバッファ回路。
（３）第４及び第５の作動可能化信号を受け取る手段を
更に備え、上記第４の作動可能化信号は、クロック信号
を低レベル状態から高レベル状態へとシフトすべき時間
中に高レベルであり、上記第５の作動可能化信号は、ク
ロック信号を高レベル状態から低レベル状態へとシフト
すべき時間中に発生され、上記入力手段は、上記第４及
び第５の作動可能化信号を受け取る手段に接続された第
１作動可能化信号スイッチ手段を備え、これは、上記第
４の作動可能化信号が発生された時に上記プルダウント
ランジスタ手段に上記第１の作動可能化信号を接続しそ
して上記第５の作動可能化信号が高レベルである時は上
記プルダウントランジスタ手段に上記第１の作動可能化
信号を接続しないように調整される特許請求の範囲第（
２）項に記載のクロックバッファ回路。
（４）上記入力手段は、トランジスタ手段を備え、この
トランジスタ手段は、上記入力手段に接続された入力信
号手段と、上記プルダウントランジスタ手段及び上記ス
イッチ手段を制御するように接続された出力信号手段と
、プルアップトランジスタ手段及びプルダウントランジ
スタ手段がドレイン電源とソース電源との間に直列に接
続されているような制御手段とを備えており、上記プル
アップトランジスタとプルダウントランジスタとの間の
ノードは、上記のトランジスタ手段を制御するように接
続され、上記プルアップトランジスタ手段は、上記第４
の作動可能化信号を受け取るように接続され、上記プル
ダウントランジスタ手段は、上記第５の作動可能化信号
を受け取るように接続される特許請求の範囲第（３）項
に記載のクロックバッファ回路。
（５）複数の対応するタイミング信号に応答して同数の
複数のクロック信号を発生するクロックバッファ回路に
おいて、上記クロック信号及び上記タイミング信号は、
相補的な信号対であって、その対間の信号遷移が重畳し
ないようにタイミングどりされており、上記クロックバ
ッファ回路は上記クロック信号の１つを各々発生する複
数のモジュールで構成され、各モジュールは、タイミング信号を受け取り、これに応答して、作動可能
化信号と、この作動可能化信号の対応する遷移部より前
に高レベル及び低レベルの遷移部を有する進んだ作動可
能化信号とを発生するような手段を具備し、更に、上記相補的なクロック信号を発生する上記モジュ
ールに接続されていて、相補的なクロック信号を受け取
るような手段を具備し、そして更に、信号発生手段を具
備し、この信号発生手段は、抵抗手段と、プルアップト
ランジスタ手段と、プルダウントランジスタ手段とを備
え、これらトランジスタ手段は、高レベル電源と低レベ
ル電源との間に直列に接続され、上記プルアップトラン
ジスタ手段は、スイッチ手段を介して上記作動可能化信
号を受け取るように接続され、このスイッチ手段は、上
記相補的なクロック信号の発生に応答して上記作動可能
化信号を上記プルアップトランジスタ手段に接続するよ
うに調整され、上記プルダウントランジスタ手段は、上
記相補的なクロック信号を受け取るように接続され、上
記抵抗手段は、両方の上記トランジスタ手段が導通した
時にこれらトランジスタ手段を不飽和状態に維持するよ
うに選択され、上記プルアップトランジスタとプルダウ
ントランジスタとの間のノードは、上記クロック信号を
送信するための出力端子を構成し、上記プルアップ及び
プルダウンの両トランジスタ手段は、クロック信号を高
レベルにする前に上記作動可能化信号及び相補的な信号
によって付勢されて導通し、上記プルダウントランジス
タは、消勢されると共に、上記スイッチ手段は、上記相
補的なクロック信号の高レベル状態から低レベル状態へ
の移行に応答して上記プルアップトランジスタを上記電
源及び上記作動可能化信号から分離するように調整され
、これにより、上記出力端子の電圧レベルは、プルアッ
プトランジスタに本来あるキャパシタンスに蓄積された
電荷によって増加されることを特徴とするクロックバッ
ファ回路。
（６）上記相補的なクロック信号を発生するモジュール
からの進んだ作動可能化信号を相補的な進んだ作動可能
化信号として受け取る手段を更に備え、この相補的な進
んだ作動可能化信号を受け取る手段は、上記作動可能化
信号がその後低レベル状態へと移行した時に上記作動可
能化信号を上記プルアップトランジスタに接続してこの
プルアップトランジスタを消勢するように上記スイッチ
手段を調整する特許請求の範囲第（５）項に記載のクロ
ックバッファ回路。
（７）更に別の一対の相補的なクロック信号を第２及び
第３の作動可能化信号として受け取る手段を更に備え、
この第２の作動可能化信号は、クロック信号を低レベル
状態から高レベル状態へシフトすべき時に高レベルをと
り、上記第３の作動可能化信号は、クロック信号を高レ
ベル状態から低レベル状態へシフトすべき時に高レベル
をとり、上記入力手段は、上記第２及び第３の作動可能
化信号を受け取る手段に接続された作動可能化信号スイ
ッチ手段を備え、これは、上記第２の作動可能化信号が
高レベルである時に上記プルダウントランジスタ手段に
上記作動可能化信号を接続しそして上記第３の作動可能
化信号が高レベルである時は上記プルダウントランジス
タ手段に上記作動可能化信号を接続しないように調整さ
れる特許請求の範囲第（６）項に記載のクロックバッフ
ァ回路。
（８）上記入力手段は、トランジスタ手段を備え、この
トランジスタ手段は、上記入力手段に接続された入力信
号手段と、上記プルダウントランジスタ手段及び上記ス
イッチ手段を制御するように接続された出力信号手段と
、プルアップトランジスタ手段及びプルダウントランジ
スタ手段がドレイン電源とソース電源との間に直列に接
続されているような制御手段とを備えており、上記プル
アップトランジスタとプルダウントランジスタとの間の
ノードは、上記のトランジスタ手段を制御するように接
続され、上記プルアップトランジスタ手段は、上記第２
の作動可能化信号を受け取るように接続され、上記プル
ダウントランジスタ手段は、上記第３の作動可能化信号
を受け取るように接続される特許請求の範囲第（７）項
に記載のクロックバッファ回路。