JPWO2008146338A1 - 情報処理装置及び情報処理装置の再構成方法 - Google Patents

Abstract

システムの制御を行うＭＭＢ１４００は、パーティション１０００に追加されるシステムボード１１３０に同期指示命令を送る。システムボード１１３０は、該同期指示命令を受信すると、パケット発行回路９１６によりパーティション１０００のパーティションＩＤが付与されたレジスタリセット用パケットを生成し、それをクロスバスイッチ６００内のアービタ６０１に送信する。アービタ６０１は、レジタリセット用パケットをパーティション内１０００、２０００の全てのシステムボードにブロードキャストする。パーティション１０００内のシステムボードは前記レジスタリセット用パケットを受信すると、リセット信号ｒ２を自ボードのレジスタに加え、該レジスタの値をリセットする。一方、パーティション２０００内のＳＢは、前記レジスタリセット用パケットを受信すると、それを棄却する。

Description

本発明は、ＣＰＵ(Central Processing Unit)、メモリコントローラ等やＩ／Ｏコントローラ等のチップセットやメモリなどが実装されたシステムボードを複数搭載するにおいて、システム稼動中にシステムボードの活性挿抜が可能な情報処理装置及び情報処理装置の再構成方法に関する。

従来、サーバの構成方式としてパーティション技術が知られている。このパーティション技術は、サーバのリソース（ＣＰＵ、メモリコントローラやＩ／Ｏコントローラ等のチップセット、メモリ又はＩ／Ｏなど）を複数のパーティションに分割し、それぞれのパーティションで独立にＯＳ(Operating System)及びＯＳ上でアプリケーションを動作可能とするものである。

上記パーティションには、物理パーティション、論理パーティション、リソースパーティションの３種類の形態がある。これらの中で、物理パーティションは、サーバ全体をシステムボード（以下、ＳＢと呼ぶ）単位で電気的に分離する形態である。

サーバには、複数の物理パーティションを稼動させることができる。物理パーティションの最小構成単位はＳＢであり、各ＳＢを独立したサーバとして稼動させることも可能である。物理パーティションでは、各パーティションが電気的に完全に分離される。したがって、物理パーティションは、あるパーティションのハードウェア障害が他のパーティションに影響を及ぼさないというメリットを備えている。尚、ＳＢはＣＰＵ、メモリ、チップセットなどが搭載されたボードであり、パーティションの筐体（ラックなど）に装着又は脱着することが可能となっている。

又、サーバには、複数の論理パーティションを稼動させることができる。論理パーティションは、独立してＯＳを動作させることができる論理ブロックを含み、論理ブロックは構成要素として、ＣＰＵ，メモリコントローラ等やＩ／Ｏコントローラ等のチップセットやメモリ等を含む。なお、ＣＰＵがＣＭＰ（Chip Multi-Processor）等のマルチコアＣＰＵである場合には、論理ブロックの最小構成単位として、ＣＰＵコア単位に構成することが可能となる。

図１に、物理パーティション形態のサーバのシステムの構成例を示す。
図１に示すサーバ１０は、情報処理装置のシステム制御部であるＭＭＢ（Management Board）１１、８個のＳＢ１２（ＳＢ＃０〜ＳＢ＃７）、８個のＩ／Ｏボード１３（ＩＯＵ＃０〜ＩＯＵ＃７）、クロスバスイッチ１４及びＳＭＢｕｓ(System Management Bus)１５等を備えている。ＭＭＢ１１と各ＳＢ１２と各Ｉ／Ｏボード１３は、ＳＭＢｕｓ１５等により互いに接続されている。また、ＳＭｂｕｓ１５等はクロスバスイッチ１４とも接続されている。クロスバスイッチ１４は、システム内の全てのＳＢ１２とI/Oボード１３に接続されている。

上記構成のサーバ１０においては、８個のＳＢ１２と８個のＩ／Ｏボード１３が１つの物理パーティション（以下、パーティションと表記）を構成している。
ＭＭＢ１１は、パーティションの構成情報を保有しており、ＳＢ１２とＩ／Ｏボード１３が起動する前に、各ＳＢ１２と各Ｉ／Ｏボード１３にパーティションＩＤ（ＰＩＤ）を設定する。この設定は、一度には、一つのＳＢ１２またはＩ／Ｏボード１３にしか設定できない。

ＳＢ１２とＩ／Ｏボード１３は、クロスバスイッチ１４を介してデータの授受が可能となっている。このデータの授受は、パケットにより行なわれる。ＳＢ１２やＩ／Ｏボード１３は、該パケットを送信する際には、パーティションＩＤを付与する。ＳＢ１２やＩ／Ｏボード１３は、クロスバスイッチ１４を介して他のＳＢ１２やＩ／Ｏボード１３が送信したパケットを取り込み、そのパケットに付与されたパーティションＩＤが自己のパーティションＩＤに等しくない場合は無視する。

上記のような構成のサーバ１０において、パーティション動作中に、ＳＢ１２またはＩ／Ｏボード１３を追加（装着）、交換または除去（脱着）することにより、システムの再構成を動的に実行する機能を動的再構成（ＤＲ：Dynamic Reconfiguration）と呼ぶ。この動的再構成においては、システムのコヒーレンシ（整合性）を保つために、各ＳＢ１２またはＩ／Ｏボード１３のチップセットのレジスタの内容を全て一致させる必要がある。

これに対して、電源停止時におけるシステム停止中又はパーティション停止中に、ＳＢ１２またはＩ／Ｏボード１３を追加（装着）、交換または除去（脱着）することにより、システムの再構成を動的に実行する機能を静的再構成（ＳＲ：Static Reconfiguration）と呼ぶ。

なお、ただ単に「再構成」という場合には、動的再構成（ＤＲ）及び静的再構成）（ＳＲ）の双方を含むものとする。
ＳＢ１２内には、システム動作中に流れるデータによって、刻一刻と値が変化するレジスタが存在する。動的再構成（以下、ＤＲと呼ぶ）は、パーティションの動作中に、ＳＢ１２やＩ／Ｏボード１３を追加、交換、または除去などする機能であるが、例えばパーティションにＳＢ１２を新規に追加する場合、その追加するＳＢ１２内の（チップセットの）レジスタの値と該パーティションで既に動作中のＳＢ１２の（チップセットの）レジスタの値は不一致である。したがって、ＤＲを実現するためには、パーティションに新規追加するＳＢ１２内のレジスタの値とそのパーティションで動作中のＳＢ１２内のレジスタの値を、同じタイミングで一致させる必要がある。

このために、ＭＭＢ１１が、それらのレジスタの値を同時に書き換える方法が考えられるが、上述したように、ＭＭＢ１１は同時に複数のレジスタの値を書き換えることはできない。

図２は、従来の物理パーティション形態のサーバのハードウェア構成例を示す図である。
図２に示すサーバは、２つのパーティション１００（Partition#0）、２００（Partition#１）と、ＭＭＢ４００、スイッチ５００及びクロスバスイッチ６００を備えている。パーティション１００は、３つのＳＢ１１０、１２０、１３０を収納している。パーティション２００は、１つのＳＢ２１０を収納している。パーティション１００内のＳＢ１１０、１２０、１３０は、いずれも同じ構成である。したがって、ここでは、ＳＢ１１０の構成について説明する。尚、ＳＢ１２０、１３０の構成要素の符号は、図２に示すように、各ＳＢで区別できるように、主番号（例えば、パーティションＩＤ保持回路１１３−０１の場合は「１１３」）とハイフンで接続された従属番号（例えば、パーティションＩＤ保持回路１１３―０１の場合は「０１」を変えている。

ＳＢ１１０は、レジスタ１１１Ｒ、パーティションＩＤ保持回路１１３−０１、デコーダ１１４−０１、パケット発行契機回路１１５−０１、パケット発行回路１１６−０１、パケットアービタ１１７−０１、デコーダ１１８−０１及び「別の回路へ」１１９−０１（以降、別の回路１１９−０１と表記）を備えている。尚、図２において、ＳＢ１２０のレジスタ１２１Ｒ、ＳＢ１３０のレジスタ１３１Ｒ及びＳＢ２１０のレジスタ２１１Ｒは、後述する図３〜図５の説明との関係上、異なる符号となっているが、ハードウェア的には同じ構成のレジスタである。

レジスタ１１１Ｒは、チップセット内のレジスタであり、当該チップセットが搭載されるＳＢが属するパーティションにおいて、新たにＳＢの挿抜が行われ、システムの（動的であるか静的であるか否かに関わらず）再構成を実施する場合に初期化する必要があるレジスタである。このレジスタ１１１Ｒは、外部から入力されるリセット信号（システムリセット信号）によりクリアされる。パーティションＩＤ保持回路１１３−０１は、ＳＢ１１０の起動前に、ＭＭＢ５００によって各パーティションに割り当てられたパーティションＩＤを保持する。このパーティションＩＤ保持回路１１３−０１は、例えば、レジスタである。パケット発行契機回路１１５−０１は、パケット発行回路１１６−０１に対して、発行すべきパケットを指示する。パケット発行回路１１６−０１は、その指示に該当するパケットを生成し、それをパケットアービタ１１７−０１に出力する。パケットアービタ１１７は、パケット発行回路１１６−０１及び他の回路（不図示）からパケットを入力し、それらのパケットを、パケットの優先順位などに従って調停する。そして、その調停結果に応じて、パケットをクロスバスイッチ６００内に設けられたアービタ６０１に送信する。

アービタ６０１は、システム内の各ＳＢのパケットアービタ１１７からパケットを受信し、それらを、優先順位などに従って調停する。そして、その調停結果に応じて、パケットをシステム内の各ＳＢに送信する。このパケットの送信は、例えば、ブロードキャストにより実行される。

ＳＢ１１１０のデコーダ１１４−０１は、アービタ６０１から送信されるパケットを受け取り、そのパケットが自ＳＢ宛のパケットであるか判断する。この判断は、受信パケットに付与されたパーティションＩＤと、前記パーティションＩＤ保持回路１１３−０１に保持されているパーティションＩＤとを比較することにより行なわれる。そして、両者のＩＤが一致する場合、受け取ったパケットが自ＳＢ宛のパケットであると判断する。デコーダ１１４−０１は、受信パケットが自ＳＢ宛のパケットである場合、それを別の回路１１９−０１へ送る。一方、受信パケットが自ＳＢ宛のパケットでなければ、それを棄却する。デコーダ１１８−０１は、ＭＭＢ４００が送信する命令を、スイッチ５００を介して受信する。そして、その命令をデコードして制御信号を生成し、その制御信号を別の回路１１９−０１へ出力する。別の回路１１９−０１は、その制御信号に対応する処理を実行する。

ＭＭＢ４００は、システムを管理するユニットであり、システム内の各パーティションの構成情報などのシステムに構成に関する情報（システム構成情報）を管理している。ＭＭＢ４００は、ＳＢやＩ／Ｏボード（不図示）が起動される前に、それらにパーティションＩＤを設定する。この設定は、スイッチ５００を介して行なわれる。すなわち、ＭＭＢ４００は、システム内の各ＳＢ及び各Ｉ／ＯボードにパーティションＩＤを設定するための命令をスイッチ５００に出力する。この命令は、個々のＳＢやＩ／Ｏボード毎に、個別に順次発行され、スイッチ５００により、システム内の各ＳＢと各Ｉ／Ｏボードに送られる。また、ＭＭＢ４００は、システム内の各ＳＢや各Ｉ／Ｏボードのレジスタの値を設定・更新する。このレジスタの値の設定・更新も、当該命令を、スイッチ５００を介して各ＳＢ及び各Ｉ／Ｏボードに個別に送ることにより行なわれる。

スイッチ５００は、ＭＭＢ４００から発行される命令を、ＳＭｂｕｓ等（不図示）を介して各パーティション内の各ＳＢに送信する。クロスバスイッチ６００は、ＳＢ間及びＳＢとＩ／Ｏボード間でのメッセージ交換を実施する通信路である。クロスバスイッチ６００は、アービタ６０１を備えている。このアービタ６０１は、システム内の各ＳＢから送信されるパケットを入力し、それらのパケットを調停しながら、各ＳＢに送信する。各ＳＢにおいては、そのパケットはデコーダ１１４に入力され、デコーダ１１４によってデコードされる。

図３〜図５に、従来の物理パーティション形態のサーバのＤＲの方法とその問題点を示す。図３〜図５において、図２に示す構成要素と同じ構成要素には同じ符号を付与している。尚、以後の図３〜図５の説明では、便宜上、各ＳＢの同一構成要素については、主番号のみを付けて説明する。
（Ｉ）ＳＢの組込み前
図３に示すように、パーティション１００（Partition#0）、２００(Partition#1)を搭載しているサーバのパーティション１００に、新規にＳＢ１３０(SB#n)を組込む（追加）するものとする。各パーティションのＳＢは、２個のＣＰＵと１個のチップセットを備えている。この例では、ＳＢ１１０内のＣＰＵ１１２は２個のＣＰＵコア（図中の球）を備えたデュアルコアＣＰＵとなっている。他のＳＢも同様な構成のＣＰＵを備えている。また、サーバはクロスバスイッチ（ＸＢＡＲ（図面の名称と合わせて下さい））６００を備えている。

図３は、ＳＢ１３０をパーティション１００に追加する前の状態を示している。図３に示すように、パーティション１００にＳＢ１３０を組み込む前は、パーティション１００内のＳＢ内のチップセットのレジスタの内容（値）は全て一致している。すなわち、ＳＢ１１０（SB#0）のチップセット１１１内のレジスタ１１１ＲとＳＢ１２０（SB#１）のチップセット１２１内のレジスタ１２１Ｒは値が一致している。また、パーティション２００のＳＢ２１０のチップセット２１１内のレジスタ２１１Ｒの値は、パーティション１００内の前記レジスタ１１１Ｒ、１２１Ｒの値と一致していないが、これは、パーティションが異なるので、システム的には問題ない。また、ＳＢ１３０内のＣＰＵ１３２は停止中である。
（II）ＳＢの組込み手順中
図３の状態にあるときに、図４に示すように、ＳＢ１３０をパーティション１００に組み込む（追加する）。組み込むとき、ＳＢ１３０内のＣＰＵ１３２は停止させておく。パーティション１００にＳＢ１３０を組み込んだ初期状態では、パーティション１００内において、ＳＢ１１０、１２０のチップセット１１１、１２１内のレジスタ１１１Ｒ、１２１Ｒの値とＳＢ１３０のチップセット１３１内のレジスタ１３１Ｒの値は一致しない。しかしながら、ＳＢ１３０内のＣＰＵ１３２は停止しているため、システム的に問題はない。
（III）ＳＢの組み込み完了
続いて、図５に示すように、パーティション１００へのＳＢ１３０の組み込みを完了させるために、ＳＢ１３０内のＣＰＵ１３２の動作を開始させる。このとき、ＳＢ１１０のチップセット１１１内のレジスタ１１１ＲとＳＢ１２０のチップセット１２１内のレジスタ１２１Ｒの値は一致するが、ＳＢ１３０のチップセット１３１内のレジスタ１３１Ｒの値はそれらのレジスタの値と一致しない。このため、システム稼動中に、サーバが停止する可能性がある。

このように、従来の物理パーティション形態のサーバのＤＲにおいては、パーティションに新規にＳＢを組み込む（追加する）と、システム稼動中にサーバが停止する可能性があるという問題があった。

ところで、本発明に類似する公知技術として、以下のようなものが知られている。
第１の公知技術は、コンピュータシステムの動的再構成時の接続確認方法に関する発明である（特許文献１参照）。

第２の公知技術は、コンピューティング・システム内で相互接続を動的に構成する技術に関する発明である。この発明は、コンピューティング・システムを再構成するトリガする所定の条件を検出して、その条件によって影響を受けた信号経路のモードを、検出した条件に応じて、動的に再構成するものである（特許文献２参照）。
第３の公知技術は、制御プラットホームの機能モジュールのユーザー・インターフェースの動的再構成に関する発明である（特許文献３参照）。
日本特許庁 特開平０８−０９５８２０号公報 日本特許庁 特開２００３−１７８０４４号公報 日本特許庁 特開２００６−１７２４８３号公報

本発明の目的は、パーティション形態のコンピュータシステムにおいて、パーティションの再構成（ＤＲ）を可能にすることである。
本発明の情報処理装置の再構成方法は、演算処理回路と制御回路を有するシステムボードが属するパーティションと、前記パーティションの制御を行うシステム制御部とを備えた情報処理装置の再構成方法を前提とする。

本発明の情報処理装置の再構成方法の第1態様は、いずれかのパーティションにシステムボードを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を前記情報処理装置内の全てのシステムボードに送信するステップと、前記レジスタ設定要求を受信した前記システムボードが、自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、前記所定値を自システムボードの制御回路のレジスタに設定するステップと、前記レジスタ設定要求を受信した前記システムボードが、自身が属するパーティションが追加又は抜脱対象のシステムボードを含まない場合には、前記レジスタ設定要求を無視するステップを有する。

前記制御回路のレジスタに所定値を設定するステップは、例えば、前記パーティションの動作中に実行される。
前記レジスタ設定要求を受信した前記システムボードが、前記所定値を自システムボードの制御回路のレジスタに設定するステップは、例えば、追加又は抜脱対象のシステムボードを含むパーティションに属する全てのシステムボードが同期して行う。

いずれかのパーティションにシステムボードを追加する場合において、例えば、前記追加されるシステムボード上の演算処理回路は、前記追加されるシステムボードが属するパーティションに属する全てのシステムボード内の制御回路のレジスタに前記所定値が設定された後に、動作を開始する。

本発明の情報処理装置の再構成方法の第２態様は、いずれかのパーティションに論理ブロックを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を前記情報処理装置内の全ての論理ブロックに送信するステップと、前記レジスタ設定要求を受信した論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロック内の制御回路のレジスタに設定するステップと、前記レジスタ設定要求を受信した論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含まない場合には、前記レジスタ設定要求を無視するステップを有する。

前記制御回路のレジスタに所定値を設定するステップは、例えば、
前記パーティションの動作中に実行される。
前記レジスタ設定要求を受信した前記論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロック内の制御回路のレジスタに設定するステップは、例えば、前記情報処置装置内の前記レジスタ設定要求を受信した全ての論理ブロックが同時に行う。

いずれかのパーティションに論理ブロックを追加する場合において、例えば、前記追加される論理ブロック内の演算処理回路は、前記追加される論理ブロックが属するパーティションに属する全ての論理ブロック内の制御回路のレジスタに前記所定値が設定された後に、動作を開始する。

本発明の情報処理装置の再構成方法によれば、いずれかのパーティション（便宜上、第１のパーティションと呼ぶ）にシステムボードの追加、または抜脱が行なわれた場合、第１のパーティションに属する全てのシステムボードは、自システムボードに実装された制御回路のレジスタの値を所定値に設定する。

したがって、第１のパーティションにシステムボードが追加または抜脱された場合、そのパーティションに属する全てのシステムボードに実装された制御回路のレジスタの値を一致させることができ、その後、第１のパーティションに新規に追加または交換されたシステムボードに搭載されたＣＰＵの動作を開始させても、システム稼動中にサーバが停止することはない。このため、パーティション形態のコンピュータシステムにおいて、パーティションの再構成が可能となる。

本発明の情報処理装置の第1態様は、演算処理回路と制御回路を有するシステムボードと、前記システムボードを有し、オペレーティングシステムが動作するパーティションと、前記パーティションの制御を行うシステム制御部と、いずれかのパーティションにシステムボードを追加又は抜脱する場合に、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を全てのシステムボードに送信する設定要求送信手段と、を備える。そして、前記システムボードは、前記レジスタ設定要求を受信し、自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、前記所定値を自システムボードの制御回路のレジスタに設定するレジスタ設定手段を有する。

前記レジスタ設定要求を受信した前記レジスタ設定手段は、例えば、自身が属するパーティションが追加又は抜脱対象のシステムボードを含まない場合には、前記レジスタ設定要求を無視する。

前記レジスタ設定要求を受信した前記レジスタ設定手段は、例えば、前記パーティションの動作中に、前記所定値を自システムボードの制御回路のレジスタに設定する。
自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、例えば、前記情報処置装置内の前記レジスタ設定要求を受信した全ての前記システムボードが同時に、前記所定値を自システムボードの制御回路のレジスタに設定することを特徴とする。

いずれかのパーティションにシステムボードを追加する場合において、前記追加されるシステムボード上の演算処理回路は、例えば、前記追加されるシステムボードが属するパーティションに属する全てのシステムボード内の制御回路のレジスタに前記所定値が設定された後に、動作を開始する。

本発明の情報処理装置の第２態様は、演算処理回路と制御回路を有する論理ブロックと、
前記論理ブロックを有し、オペレーティングシステムが動作するパーティションと、
前記パーティションの制御を行うシステム制御部と、いずれかの前記パーティションにシステムボードを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を全ての前記論理ブロックに送信する設定要求送信手段と、を備える。そして、前記論理ブロックは、前記レジスタ設定要求を受信し、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロックの制御回路のレジスタに設定するレジスタ設定手段を有する。

前記レジスタ設定要求を受信した前記レジスタ設定手段は、例えば、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含まない場合には、前記レジスタ設定要求を無視する。

前記レジスタ設定要求を受信した前記レジスタ設定手段は、例えば、前記論理ブロックの動作中に、前記所定値を自論理ブロックの制御回路のレジスタに設定する。
自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、例えば、前記情報処置装置内の前記レジスタ設定要求を受信した全ての論理ブロックが同時に、前記所定値を自論理ブロックの制御回路のレジスタに設定する。

いずれかのパーティションにシステムボードを追加する場合において、
前記追加される論理ブロック上の演算処理回路は、例えば、前記追加される論ロブロックが属するパーティションに属する全ての論理ブロック内の制御回路のレジスタに前記所定値が設定された後に、動作を開始する。

本発明の情報処理装置によれば、いずれかのパーティション（便宜上、第１のパーティションと呼ぶ）にシステムボードの挿抜（追加、除去、または交換など）が行なわれた場合、設定要求送信手段により、システム内の全てのシステムボードに前記レジスタ設定要求が送信される。そして、第１のパーティションに属する全てのシステムボードのレジスタ設定手段は、自システムボードに実装された制御回路のレジスタの値を所定値に設定する。

したがって、第１のパーティションにシステムボードボードが挿抜（追加、除去、または交換など）された場合、そのパーティションに属する全てのシステムボードの制御回路の値を一致させることができ、その後、第１のパーティションに新規に追加または交換されたシステムボードに搭載されたＣＰＵの動作を開始させても、情報処理装置が停止することはない。このため、パーティション形態の情報処理装置において、パーティションの再構成が可能となる。

物理パーティション形態のサーバのシステムの構成例を示す図である。 従来の物理パーティション形態のサーバのハードウェア構成例を示す図である。 従来の物理パーティション形態のサーバのＤＲの方法を示す図（その１）である。 従来の物理パーティション形態のサーバのＤＲの方法を示す図（その２）である。 従来の物理パーティション形態のサーバのＤＲの方法を示す図（その３）である。 本発明の実施形態である物理パーティション形態のサーバのシステムの構成例を示す図である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その１）である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その２）である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その３）である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その４）である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その５）である。 本発明の一実施形態のサーバにおけるＤＲの動作手順（その６）である。

以下、図面を参照しながら本発明の実施形態について説明する。
｛本実施形態のサーバの特徴｝
本実施形態のサーバは、システム動作に支障をきたすことなく、パーティションが動作中に、システムを停止させずに、パーティションにＳＢを追加又は交換するＤＲが可能である。このＤＲは、ＳＢの回路構成の工夫、レジスタクリア（レジスタリセット）のための新たなパケットの追加、その新規パケットのブロードキャスト、及びＭＭＢに該新規パケットの発行指示機能の追加によって可能となっている。以下、順を追って、上記ＤＲを可能とする本実施形態のサーバの構成・動作を説明する。

｛システム構成｝
図６は、本発明の実施形態である物理パーティション形態のサーバのシステムの構成例を示す図である。尚、図６において、前述した図２の構成要素と同じ構成要素には同じ符号を付与している。

図６に示すサーバ９００の構成上の特徴は、ＳＢの回路構成とＭＭＢの構成である。サーバ９００は図２に示すサーバと概ね同様の構成をしており、異なるのは、パーティション１０００内のＳＢ１１１０、１１２０、１１３０とパーティション２０００のＳＢ２０１０の回路構成とＭＭＢ１４００の構成・機能である。尚、図６においても、図２と同様にして、各ＳＢが備える同一の構成要素には、同じ表記形式の符号を付与している。

サーバ９００の各パーティション内のＳＢ１１１０〜１１３０、２１１０は、前記外部のリセット信号（第１のリセット信号）ｒ１と前記デコーダの出力信号（第２のリセット信号）ｒ２が入力するＯＲゲート９０１（９０１−０１〜９０１−０３、９０１−１１）を備えている。サーバ９００は、このＯＲゲート９０１を備えたことにより、ＭＭＢ１４００からのレジスタクリアの「同期指示命令」の入力を受けて、あるパーティションについて、それに収納されている全てのＳＢのチップセット内のレジスタをリセット（クリア）することが可能である。このレジスタのリセットメカニズムについては、後に、詳細に説明する。

ＭＭＢ１４００は、前述した従来のＭＭＢ４００が備える機能に加え、ＤＲ時におけるシステム内のＳＢ内のチップセットのレジスタを同期させてリセットさせるための「同期指示命令」を発行する機能を備えている。この同期指示命令は、パーティション単位で、ＳＢ内のチップセットのレジスタをリセット指示する命令である。

ＭＭＢ１４００から発行されたレジスタクリアの同期指示命令は、スイッチ５００を介して、あるパーティションに新規に組込まれたＳＢに送られる。前記同期指示命令は、該ＳＢ内のデコーダに入力する。

ここでは、図６に示すように、パーティション１０００にＳＢ１１３０が新規に組込まれる場合の動作について説明する。
（１）パーティション１００のＳＢ１１３０が新規に組込まれると、ＭＭＢ１４００は、前記同期指示命令をスイッチ５００を介してＳＢ１１３０に送信する。
（２）ＳＢ１１３０内のデコーダ９１８−０３は、同期指示命令をデコードし、パケット発行回路９１６−０３にＳＢ１１１０〜１１３０内のチップセットのレジスタの値のリセット（クリア）を指示するパケット（以下、「レジスタリセット用パケット」と呼ぶ）の生成を指示する。パケット発行回路９１６−０３は、この指示を受け取ると、レジスタリセット用パケットを生成し、それをアービタ１１７−０３に出力する。アービタ１１７−０３は、前記レジスタリセット用パケットをクロスバスイッチ６００内のアービタ６０１に送信する。このレジスタリセット用パケットには、ＳＢ１１３０が組込まれるパーティション１０００のパーティションＩＤが付与される。このパーティションＩＤは、パーティションＩＤ保持回路１１３−０３に保持されている。
（３）クロスバスイッチ６００内のアービタ６０１は、前記レジスタリセット用パケットを受信すると、それを、システムバス内の全てのＳＢにブロードキャストする。

前記レジスタリセット用パケットを受信したＳＢの動作は、同一パーティション内のＳＢについては共通である。したがって、パーティション１０００内のＳＢの動作については、ＳＢ１１３０についてのみ説明する。
（４）ＳＢ１１３０は、アービタ６０１−０３がブロードキャストする前記レジスタリセット用パケットをデコーダ１１４−０３で受信する。デコーダ１１４−０３は、そのレジスタリセット用パケットに付与されたパーティションＩＤをパーティションＩＤ保持回路１１３−０３に保持されたパーティションＩＤと比較する。そして、両者が一致すると、そのレジスタリセット用パケットが自ＳＢ宛であると判断する。デコーダ１１４−０３は、該レジスタリセット用パケットをデコードし、リセット信号ｒ２（第２のリセット信号）をＯＲゲート９０１−０３に出力する。
（５）ＯＲゲート９０１−０３は、リセット信号ｒ２をレジスタ１１１１Ｒに出力する。レジスタ１１１Ｒは、リセット信号ｒ２が入力されると、保持している値をリセット（クリア）する。

以上のような動作が、パーティション１０００内の他のＳＢ１１１０、１１２０でも同時に行なわれ、パーティション１０００内の全てのＳＢ内のチップセットのレジスタが同期して同じタイミングでリセット（クリア）される。
（４）´前記レジスタリセット用パケットは、パーティション２０００のＳＢ２１１０のデコーダ１１４−１１でも受信される。該デコーダ１１４−１１は、前記レジスタリセット用パケットが入力されると、そのパケットに付与されているパーティションＩＤをパーティションＩＤ保持回路１１３−１１に保持されている自ＳＢのパーティションＩＤと比較し、両者が一致しない場合、自ＳＢ宛のレジスタリセット用パケットでないと判別する。この判別結果により、デコーダ１１４−１１は、前記レジスタリセット用パケットを無視してレジスタリセット用パケットをデコードせず、リセット信号ｒ２をＯＲゲート９０１に出力しない。このため、ＳＢ２１１０内のチップセットのレジスタ２１１１Ｒはリセット（クリア）されない。

このように、サーバ９００内の、あるパーティションに新規にＳＢが追加された場合には、追加されたＳＢに対してＭＭＢ１４００から同期指示命令が送られ、追加されたＳＢのパケット発行回路によりレジスタリセット用パケットが生成・発行される。このレジスタリセット用パケットは、クロスバスイッチ６００を介してサーバ９００内の全てのＳＢに送信される。そして、ＳＢが新規に追加されたパーティション内の全てのＳＢ内のチップセットのレジスタが同期して同時にリセット（クリア）される。この結果、ＳＢが新規に追加されたパーティションのＳＢ内の（チップセット）のレジスタの内容（値）は全て一致した状態となる。この結果、新規に追加したＳＢ内のＣＰＵを動作させても、システム稼動中にサーバが停止することはない。したがって、物理パーティション形態のサーバのＤＲの実施が可能となる。

｛ＤＲの動作手順｝
次に、図７〜図１２を参照しながら、図６に示すサーバ９００におけるＤＲの動作手順について説明する。尚、図７〜図１２において、図６の構成要素と同じ構成要素については同じ符号を付与している。

以下では、サーバ９００のパーティション１０００にＳＢ１１３０をＤＲにより追加する例について説明する。以後の説明では、便宜上、各ＳＢの構成要素には主番号のみを付与して説明する。
（Ｉ）ＳＢのパーティションへの組込み前
図７は、パーティション１０００にＳＢ１１３０を追加する前のパーティション１０００、２０００の状態を示す図である。

図７に示す状態は、前述した図３におけるパーティション１００、２００の状態と同じである。パーティション１０００内のＳＢ１１１０、１１２０のチップセット１１１１、１１２１内のレジスタ１１１１Ｒ、１１２１Ｒの内容（値）は一致しているが、パーティション１０００の前記レジスタの内容とパーティション２０００のチップセット２１１１内のレジスタ２１１１Ｒの内容（値）は一致していない。前述したように、パーティションが異なる場合には、ＳＢのチップセット内のレジスタの値が一致しなくても、サーバ９００の動作に支障はない。また、パーティション１０００に組込むＳＢ１１３０の２個のＣＰＵ１１３２は停止中にしておく。
（II）パーティションへのＳＢの組込み手順中（フェーズＩ）
図８は、パーティション１０００にＳＢ１１３０を組み込んだ最初の状態（フェーズＩ）を示す図である。

図８に示す状態は、前述した図４に示す状態と同じある。パーティション１０００に組込んだＳＢ１１３０のＣＰＵ３１０は停止中であり、ＳＢ１１３０のチップセット１３１１内のレジスタ１１３１Ｒの内容は以前からパーティション１０００に組込まれていたＳＢ１１１０、１１２０のチップセット１１１１、１１２１の内容と一致していない。この場合、パーティション１０００内で個々のＳＢのチップセット内のレジスタが一致していないが、ＳＢ１１３０のＣＰＵ１１３２は停止中であるため、サーバ９００の動作に障害が生じることはない。
（III）パーティションへのＳＢの組込み手順中（フェーズII）
図９は、ＳＢの組込み手順がフェーズＩの状態にあるときに、ＭＭＢ１４００から同期指示命令がパーティション１０００に新規に組込まれたＳＢ１１３０に発行された状態（フェーズII）を示す図である。

図９において、ブロック１１３４は、図６に示すＳＢ１１３０のデコーダ９１８、パケット発行回路９１６及びアービタ１１７を含む回路である。すなわち、回路１１３４は、ＭＭＢ１４００から発行された同期指示命令が入力されると、レジスタリセット用パケットを生成・発行し、それをクロスバスイッチ６００内のアービタに送信する回路である。
（IV）パーティションへのＳＢの組込み手順中（フェーズIII）
図１０は、ＭＭＢ１４００から発行された同期指示命令が、スイッチ５００を介してＳＢ１１３０の回路１１３４に受信された後の動作を示す図である。

ＳＢ１１３０は、図６で説明したように、受信した同期指示命令をデコーダ９１８によりデコードし、パケット発行回路９１６にレジスタリセット用パケットの生成を指示する。これを受けて、パケット発行回路９１６は、パーティションＩＤとして、パーティション１０００に割り当てられたパーティションＩＤが付与されたレジスタリセット用パケットを生成し、それをアービタ１１７に出力する。アービタ１１７は、該レジスタリセット用パケットを入力すると、それをクロスバスイッチ６００のアービタ６０１に送信する。アービタ６０１は、前記レジスタリセット用パケットを受信すると、それを、サーバ９００内の全てのＳＢにブロードキャストする。
（Ｖ）パーティションへのＳＢの組込み手順中（フェーズIV）
図１１は、前記レジスタリセット用パケットを受信したサーバ９００内のＳＢの動作を示す図である。

上述のようにしてアービタ６０１からブロードキャストされたレジスタリセット用パケットは、パーティション１０００のＳＢ１１１０、１１２０、１１３０とパーティション２０００のＳＢ２１１０のデコーダ１１１４に入力する。この場合、前述したように、前記レジスタリセット用パケットに付与されたパーティションＩＤはパーティション１０００のパーティションＩＤであるので、前記レジスタリセット用パケットは、パーティション１０００の全てのＳＢ１１１０〜１１３０のデコーダ１１１４では受け入れられるが、パーティション２０００のＳＢ２１１０では棄却される。この結果、パーティション１０００の全てのＳＢにおいては、前述したような動作手順により、デコーダ１１１４からチップセット内のレジスタにリセット信号ｒ２が出力され、該レジスタはリセット（クリア）される。この結果、パーティション１０００においては、全てのＳＢのチップセット内のレジスタの内容（値）は一致することになる。
（VI）パーティションへのＳＢの組込み完了
図１２は、ＳＢの組込み手順（フェーズIV）終了後の動作を示す図である。

上述したようにして、ＳＢの組込み手順（フェーズIV）において、パーティション１０００の全てのＳＢ１１１０〜１１３０のチップセット１１１１から１１３１内のレジスタ１１１１Ｒ〜１１３１Ｒの内容（値）が一致すると、パーティション１０００に新規に組込んだＳＢ１１３０のＣＰＵ１１３２の動作を開始させる。この場合、ＣＰＵ１１３２の動作開始前に、パーティション１０００内の全てのＳＢのチップセット内のレジスタの内容は一致しているので、サーバ９００は、支障をきたすことなく正常に動作し、システム稼動中に停止することはない。

以上述べた（I）〜（VI）の手順により、サーバ９００のパーティション１０００にＳＢ１１３０を組込むＤＲが正常に実施される。
ＤＲを実施するとき、上記のように、ＳＢを組込むパーティションの全てのＳＢにおいて内容を一致させる必要があるチップセット内のレジスタとしては、例えば、プライオリティレジスタがある。このプライオリティレジスタは、処理要求元が複数あるとき、要求の優先順位を決めるレジスタである。このレジスタは、各ＳＢ内に実装される。プライオリティレジスタの場合、その初期値は、パーティション内の全てのＳＢで同じあればよく、その値は指定されない。このレジスタの値は、システム動作中においては、それまでの処理順にしたがって変動する。

ところで、上記実施形態では、パーティションに新規に追加されたＳＢがレジスタリセット用パケットを生成・発行するようにしているが、該パーティションに既に装着されているＳＢがレジスタリセット用パケットを生成・発行するような構成にすることも可能である。

また、上記実施形態は、本発明を、パーティションにＳＢを追加、除去、交換する場合のＤＲに適用したものであるが、本発明は、これに限定されることなく、パーティションにＩ／Ｏボードを追加、除去、交換する場合のＤＲにも適用可能である。

本発明は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々に変形して実施することができる。
例えば、物理パーティション形態のサーバ（コンピュータシステム）だけではなく、論理パーティション形態のサーバ（コンピュータシステム）にも適用可能である。この場合、図６のパーティション１０００、２０００が論理パーティションとなり、それらの論理パーティションにＳＢが属する形態となる。各ＳＢがどの論理パーティションに属するかは、各ＳＢ内のパーティションＩＤ保持回路１１３に保持されるパーティションＩＤによって決定されることになる。すなわち、各ＳＢ内のパーティションＩＤ保持回路１１３に設定するパーティションＩＤによって各論理パーティションに属するＳＢが決定される。同一の論理パーティションに属するＳＢには同一のパーティションＩＤが割当てられるので、同一の論理パーティションに属する全てのＳＢのパーティションＩＤ保持回路１１３には同じパーティションＩＤが保持される。図６のサーバ９００を、このような論理パーティション形態のサーバとした場合、パーティション１０００、２０００は論理パーティションとなり、上記物理パーティション形態のサーバ９００と同様な方法で、パーティション１０００、２０００にＳＢを挿抜する動的再構成が可能となる。

Claims (18)

1. 演算処理回路と制御回路を有するシステムボードが属するパーティションと、前記パーティションの制御を行うシステム制御部とを備えた情報処理装置の再構成方法において、
   いずれかのパーティションにシステムボードを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を前記情報処理装置内の全てのシステムボードに送信するステップと、
   前記レジスタ設定要求を受信した前記システムボードが、自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、前記所定値を自システムボードの制御回路のレジスタに設定するステップと、
   前記レジスタ設定要求を受信した前記システムボードが、自身が属するパーティションが追加又は抜脱対象のシステムボードを含まない場合には、前記レジスタ設定要求を無視するステップを有することを特徴とする再構成方法。
2. 前記制御回路のレジスタに所定値を設定するステップは、
   前記パーティションの動作中に実行されることを特徴とする請求項１記載の再構成方法。
3. 前記レジスタ設定要求を受信した前記システムボードが、前記所定値を自システムボードの制御回路のレジスタに設定するステップは、
   追加又は抜脱対象のシステムボードを含むパーティションに属する全てのシステムボードが同期して行うことを特徴とする請求項１又は２に記載の再構成方法。
4. いずれかのパーティションにシステムボードを追加する場合において、
   前記追加されるシステムボード上の演算処理回路は、前記追加されるシステムボードが属するパーティションに属する全てのシステムボード内の制御回路のレジスタに前記所定値が設定された後に、動作を開始することを特徴とする請求項１〜３のいずれかに記載の再構成方法。
5. 演算処理回路と制御回路を有する論理ブロックが属するパーティションと、前記パーティションの制御を行うシステム制御部とを備えた情報処理装置の再構成方法において、
   いずれかのパーティションに論理ブロックを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を前記情報処理装置内の全ての論理ブロックに送信するステップと、
   前記レジスタ設定要求を受信した論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロック内の制御回路のレジスタに設定するステップと、
   前記レジスタ設定要求を受信した論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含まない場合には、前記レジスタ設定要求を無視するステップを有することを特徴とする再構成方法。
6. 制御回路のレジスタに所定値を設定するステップは、
   前記パーティションの動作中に実行されることを特徴とする請求項５記載の再構成方法。
7. 前記レジスタ設定要求を受信した前記論理ブロックが、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロック内の制御回路のレジスタに設定するステップは、
   前記情報処置装置内の前記レジスタ設定要求を受信した全ての論理ブロックが同時に行うことを特徴とする請求項５又は６に記載の再構成方法。
8. いずれかのパーティションに論理ブロックを追加する場合において、
   前記追加される論理ブロック内の演算処理回路は、前記追加される論理ブロックが属するパーティションに属する全ての論理ブロック内の制御回路のレジスタに前記所定値が設定された後に、動作を開始することを特徴とする請求項４〜７のいずれかに記載の再構成方法。
9. 演算処理回路と制御回路を有するシステムボードと、
   前記システムボードを有し、オペレーティングシステムが動作するパーティションと、
   前記パーティションの制御を行うシステム制御部と、
   いずれかのパーティションにシステムボードを追加又は抜脱する場合に、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を全てのシステムボードに送信する設定要求送信手段と、を備え、
   前記システムボードは、前記レジスタ設定要求を受信し、自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、前記所定値を自システムボードの制御回路のレジスタに設定するレジスタ設定手段を有することを特徴とする情報処理装置。
10. 前記レジスタ設定要求を受信した前記レジスタ設定手段は、
    自身が属するパーティションが追加又は抜脱対象のシステムボードを含まない場合には、前記レジスタ設定要求を無視することを特徴とする請求項９記載の情報処理装置。
11. 前記レジスタ設定要求を受信した前記レジスタ設定手段は、
    前記パーティションの動作中に、前記所定値を自システムボードの制御回路のレジスタに設定することを特徴とする請求項９又は１０記載の情報処理装置。
12. 自身が属するパーティションが追加又は抜脱対象のシステムボードを含む場合には、前記情報処置装置内の前記レジスタ設定要求を受信した全ての前記システムボードが同時に、前記所定値を自システムボードの制御回路のレジスタに設定することを特徴とする請求項９〜１１のいずれかに記載の情報処理装置。
13. いずれかのパーティションにシステムボードを追加する場合において、
    前記追加されるシステムボード上の演算処理回路は、前記追加されるシステムボードが属するパーティションに属する全てのシステムボード内の制御回路のレジスタに前記所定値が設定された後に、動作を開始することを特徴とする請求項９〜１２のいずれかに記載の情報処理装置。
14. 演算処理回路と制御回路を有する論理ブロックと、
    前記論理ブロックを有し、オペレーティングシステムが動作するパーティションと、
    前記パーティションの制御を行うシステム制御部と、
    いずれかの前記パーティションにシステムボードを追加又は抜脱する場合に、前記システム制御部が、前記制御回路が有するレジスタを所定値に設定する旨のレジスタ設定要求を全ての前記論理ブロックに送信する設定要求送信手段と、を備え、
    前記論理ブロックは、前記レジスタ設定要求を受信し、自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記所定値を自論理ブロックの制御回路のレジスタに設定するレジスタ設定手段を有することを特徴とする情報処理装置。
15. 前記レジスタ設定要求を受信した前記レジスタ設定手段は、
    自身が属するパーティションが追加又は抜脱対象の論理ブロックを含まない場合には、前記レジスタ設定要求を無視することを特徴とする請求項１４記載の情報処理装置。
16. 前記レジスタ設定要求を受信した前記レジスタ設定手段は、
    前記論理ブロックの動作中に、前記所定値を自論理ブロックの制御回路のレジスタに設定することを特徴とする請求項１４又は１５に記載の情報処理装置。
17. 自身が属するパーティションが追加又は抜脱対象の論理ブロックを含む場合には、前記情報処置装置内の前記レジスタ設定要求を受信した全ての論理ブロックが同時に、前記所定値を自論理ブロックの制御回路のレジスタに設定することを特徴とする請求項１４〜１６のいずれかに記載の情報処理装置。
18. いずれかのパーティションにシステムボードを追加する場合において、
    前記追加される論理ブロック上の演算処理回路は、前記追加される論ロブロックが属するパーティションに属する全ての論理ブロック内の制御回路のレジスタに前記所定値が設定された後に、動作を開始することを特徴とする請求項１４〜１７のいずれかに記載の情報処理装置。
    
    

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