JP6409229B2 - 複数のモジュールを備えるサーバ - Google Patents
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Description
第1の目的は、マルチモジュールサーバアーキテクチャを提案することにある。
第2の目的は、多数の拡張可能なモジュール、及び、標準マネージメントインタフェースに対するプログラムの互換性を有する、マルチモジュールサーバを提供することにある。
第3の目的は、標準IPMI等の標準マネージメントインタフェースと互換性を有し、かつ、マルチモジュールサーバのあらゆる構成要素モジュールのマネージメントを可能にする、ファームウェアを提案することにある。
−互いに接続され、かつ、通信要素に接続される、複数のプロセッサCPUと、
−複数のプロセッサCPU及び通信要素に接続され、ファームウェアを実行する、システムオンチップSOCと、
−システムオンチップSOC、通信要素及び複数のプロセッサCPUに接続される、フィールドプログラマブルゲートアレイ(FPGA)と
を備え、モジュールは、−ネットワークXQPIを介した各通信要素間の相互接続と、
−IPMB標準プロトコルに従って通信プロトコルをカプセル化する、プライベートなプロトコルイーサネット(登録商標)のネットワークを介した各システムオンチップSOC間の相互接続と、により相互接続され、
ファームウェアは、2つのソフトウェアコンポーネントを実行する各モジュールの各システムオンチップSOC上で実行され、すなわち、
−システムのマネージメントサテライトコントローラ要素(SMC)は、このモジュールの物理的パラメータの測定及びこのモジュールの局所機能の管理を行うが可能であり、
−ベースボードのマネージメントコントローラ要素(BMC)は、全モジュールのSMCの全てを監督することと、サーバ機能の全てを中央管理することと、各システムオンチップSOC間の相互接続を介してBMC要素の各々とデータ交換を行うことが、可能である。
有利には、このサーバでは、通信要素の相互接続及びSOCの相互接続は、フィールドプログラマブルゲートアレイ(FPGA)を含む相互接続ボックスの媒介を介して、遂行される。
−各モジュールのFPGAにより、システムオンチップSOCを介して相互接続ボックスに、IDのリクエストを送信することと、
−IDのリクエストに応答して、FPGAにより、相互接続ボックスに、FPGAに固有のIDを送信することと、
−BMC要素により、そのモジュールのアドレス及びそれが相互接続するモジュールのアドレスを決定することと、により行われ、これらアドレスは、FPGAにより承認されるIDにより決定される。有利には、このサーバでは、FPGAによって相互接続ボックスに送信される識別子IDは、各モジュールの相互接続モジュールに対する物理的接続の各位置に応じて決定される。
−そのモジュールのプロセッサCPUに同期させることができるクロック信号ジェネレータ、
−共通の特性に従い、サブセットモジュールへと分割及びグループ化するようプログラムされるそのFPGA。
−このセット又はサブセットのモジュールの各々の識別情報に従い、モジュールのセット又はサブセット中の所属を、マスターモジュールかスレーブモジュールかに特定し、
−それがマスターモジュールに属している場合は、FPGAが同じセット又はサブセットのスレーブモジュールに、マスターモジュールのクロック信号を配信するように、FPGAを構成し、
−それがスレーブモジュールに属している場合は、FPGAがスレーブモジュールのクロック信号を無効にするように、FPGAを構成する。
−スレーブモジュールが初期化段階又はリセットされた場合に、このセット又はサブセットの各スレーブモジュールの各BMC要素によって、マスターモジュールのBMCへの通知を送信し
−マスターモジュールが初期化段階又はリセットされた場合に、マスターモジュールのBMCへ通知し、
−全てのマスターモジュール及びスレーブモジュールが初期化段階又はリセットされた場合は、同じセット又はサブセットの全てのモジュールに対して、全てのプロセッサCPUのタイムスタンプカウンターTSCをリセットすることができる同期信号を、マスターモジュールのBMCにより送信する。
−スレーブモジュールが初期化段階又はリセットされた場合は、マスターモジュールのBMCへの通知を、このセット又はサブセットの各スレーブモジュールの各BMC要素により送信し、
−マスターモジュールが初期化段階又はリセットされた場合は、マスターモジュールのBMCへ通知し、
−全てのマスターモジュール及びスレーブモジュールが初期化段階又はリセットされた場合は、同じセット又はサブセットの全てのモジュールに対して、FPGAの全てのタイムスタンプカウンターTSCを再初期化することができる同期信号を、マスターモジュールのBMCにより送信する。
−1つあるいは複数のプロセッサCPU(英語の「Central Processing Unit」の頭文字)10、11、20、21。ここに示す例では、各モジュール1.2は、2ソケット型であり、これは、2つのプロセッサCPU10、11、20、21を支持するという意味である。有利には、同じモジュール1、2、3のプロセッサCPU10、11、20、21は、リンクQPI(英語の「Quick Path Interconnect」の頭文字)101、201を介して、これらの間で相互接続する。−システムオンチップSOC12、22、例えば、マネージメントファームウェアを実行するマイクロコントローラ。
−キャッシュがプロセッサCPU10、11、20、21に関連する複数のメモリ。
−各プロセッサCPU10、11、20、21へのリンケージ105、205を有し、各モジュール1、2、3のプロセッサCPU10、11、20及び21の間で共有される「グローバル」メモリの一貫性を確保することができる、通信要素16、26。
−出願人によって提案され商業的に利用可能な相互接続のソリューションである、XQPI(英語の「eXtended QuickPath Interconnect」の頭文字)ネットワークを介した、モジュール1、2、3の通信要素16、26間の相互接続27。
−モジュール1、2、3の物理的パラメータ(例えば、測定温度、測定電圧、特定の相互接続ケーブルの存在/欠如の検出)を監督すること。
−誤動作(例えば、モジュールの電圧のオン/オフ動作又はモジュール1、2、3の再起動)の検出に行うために適したBMC要素と通信を行うこと。
−サーバ100の電力不足の管理。
−1つ以上の要素SMC15、25の管理、例えばそれらの状態の管理、測定値又はSMC要素15、25に対して再構築されるあらゆるその他のデータの受領、又はコマンド(操縦)メッセージのSMC要素15、25に向けた再伝送。
−異なるモジュール1、2、3間に存在する区画に基づくクロックの信号の分割。そして、これはマルチモジュールシステム内で、区画との語で呼ばれており、モジュール1、2、3のサブセットは同じシステムの他のモジュール1、2、3と独立して動作することができる。例えば、区画は、同じオペレーティングシステムOS(英語の「Operating System」の頭文字)を実行するモジュール1、2、3のサブセットであり、又は、モジュールがハイパーバイザーの層を含む場合は、オペレーティングシステムOSの同じセットを実行する。
−特定のクロック信号130、230、330、430、530、630、730、830をハンドリングすることができるFPGA13、23、33、43、53、63、73、83。
−インスタンス化、電力再起動及びモジュール1、2、3、4、5、6、7、8のインスタンス化等、高レベルの機能を管理するに適切なBMC要素14、24、34、44、54、64、74、84。
しかしながら、他のあらゆるタイプの特定も実行することができ、例えば、マスターモジュールは、最大数/IDのモジュールであることとして特定することができ、又は、そのアドレスに基づき特定される。
−マスター。同じセット又はサブセットの他のモジュール1、2、3、4、5、6、7、8において、クロック信号130、230、330、430、530、630、730、830を送る方法で、BMC要素14、24、34、44、54、64、74、84は、そのFPGA13、23、33、43、53、63、73、83を構成する場合。
−スレーブ。モジュール1、2、3、4、5、6、7、8にローカルなクロック信号130、230、330、430、530、630、730、830を無効にする方法で、BMC要素14、24、34、44、54、64、74、84が、そのFPGA13、23、33、43、53、63、73、83を構成する場合。
−モジュール1が、第1の区画40内でマスターモジュールとして特定され、モジュール2、3、4、5、6が、この区画内でスレーブモジュールとして特定される。次いで、モジュール1は、FPGA13(複数の一方向矢印がこの要素から出されている)を通してそのクロック信号130をモジュール2、3、4、5、6へ配信するが、これらモジュール2、3、4、5、6は、それらのローカルなFPGA23、33、43、53、63によってそれらの信号クロック130、230、330、430、530、630が無効にされている(一方向矢印は、クロック信号へのFPGAの意味)。
−モジュール7が、第2の区画50でマスターモジュールとして特定され、モジュール8が、この区画でスレーブモジュールとして特定される。次いでモジュール7は、そのFPGA73(この要素からの一方向矢印)を通して、そのクロック信号730をモジュール8に配信し、モジュール8は、そのFPGA63により、ローカルにそのクロック信号830が無効にされている(一方向矢印は、クロック信号へのFPGAの意味)。
−モジュール1、2、3、4、5、6、7、8のセット又はサブセットの各マスターモジュールの各BMC要素14、24、34、44、54、64、74、84は、あらゆる同期信号ルーティングが同じセット又はサブセットモジュールに対するスレーブであると限定される方法で、マスターモジュールのFPGA13、23、33、43、53、63、73、83の構成を実行する。
−各スレーブモジュールの各BMC要素14、24、34、44、54、64、74、84は、スレーブモジュールが段階初期化又はリセットにある時(タイムスタンプカウンターTSCの初期化に対応して)に、LANネットワーク上のPMPIを通した相互接続28を介して、マスターモジュールのBMC要素14、24、34、44、54、64、74、84へ、通知メッセージを送信する。
−全てのモジュール1、2、3、4、5、6、7、8の通知を受けた時、マスターモジュールのBMC14、24、34、44、54、64、74、84は、それが属する同じセット又はサブセットの、それ自身のモジュールを含む全てのモジュール1、2、3、4、5、6、7、8に対して、プロセッサCPU10、11、20、21の全てのタイムスタンプカウンターTSCのリセットを誘発する。
より一般に、正確な方法で、モジュール1、2、3、4、5、6、7、8におけるあらゆるエラーの発生を特定(例えば位置、時間)することができるようにすることが必要である。
−モジュール1、2、3、4、5、6、7、8のセット又はサブセットの各マスターモジュールの各BMC要素14、24、34、44、54、64、74、84は、全ての同期信号のルーティングが、同じセット又はサブセットのスレーブモジュールに限定される方法で、マスターモジュールのFPGA13、23、33、43、53、63、73、83の構成を実行する。
−スレーブモジュールが段階の初期化又はリセットを経た(TSCが調整するタイムスタンプの初期化に対応する)時に、各スレーブモジュールの各BMC要素14、24、34、44、54、64、74、84は、LANネットワーク上のPMPIを通る相互接続28を介して、マスターモジュールのBMC要素14、24、34、44、54、64、74、84へ、通知メッセージを送信する。
−全てのモジュール1、2、3、4、5、6、7、8の通知を受けた時、マスターモジュールのBMC14、24、34、44、54、64、74、84は、それ自身を含むそれが属する同じセット又はサブセットの全てのモジュール1、2、3、4、5、6、7、8のFPGA13、23、33、43、53、63、73、83の一組のタイムスタンプカウンターTSCのリセットを誘発する。
−例えばプロセッサCPU10、11、20、21又は通信要素16、26(例えばBCS2)のレベルでモジュール1、2、3、4、5、6、7、8に生じるエラー(又はイベント)が発生する度に、このモジュール1、2、3、4、5、6、7、8のFPGA13、23、33、43、53、63、73、83は、そのタイムスタンプカウンターTSCを介して、エラーに関する情報を記憶する。
−情報間の比較のストップ、例えば各BMC要素14、24、34、44、54、64、74、84によって提供される各エラーのタイムスタンプ、出所、タイプの間、の比較の段階では、異なるモジュール1、2、3、4、5、6、7、8に発生した一組のエラーの中から最初のエラーを特定することができ、ならびにその後のエラーの時系列配列を作ることができる。
これはとりわけ、以下により可能になる。
−BMC要素14、24、34、44、54、64、74、84。各々はデータ通信インタフェースとして用いることができ、タイムスタンプカウンターTSCのクロックの同期、ならびに、異なるモジュール1、2、3、4、5、6、7、8のならびに、高レベルの機能、すなわちコア機能、の管理、が可能になる
−SMC要素15、25。それら自身のモジュール1、2、3、4、5、6、7、8の、低次の、すなわちローカルの、管理機能、例えばそれらの物理的パラメータ及びそれらの電力の測定、を担当する。したがって、ハードウェア及びソフトウエアアーキテクチャに関して大きな柔軟性を得て、サーバ100の修正、適合又は進化等のあらゆる将来見込まれる必要性を容易にする。
Claims (10)
- 複数のモジュール(1−8)を含むサーバ(100)であって、各モジュール(1−8)は、
−モジュール(1−8)の間で共有メモリの整合性を確実にすることができる、通信要素(16,26)と、
−互いに接続され、かつ、通信要素(16,26)に接続される、複数のプロセッサCPU(10、11、20、21)と、
−複数のプロセッサCPU(10、11、20、21)及び通信要素(16,26)に接続されるシステムオンチップSOC(12,22)であって、前記システムオンチップSOC(12,22)はファームウェアを実行するものである、前記システムオンチップSOC(12,22)と、
−システムオンチップSOC(12,22)、通信要素(16,26)及び複数のプロセッサCPU(10、11、20、21)に接続される、プログラマブルなゲートのネットワーク(FPGA)(13、23、33、43、53、63、73、83)と、を含み、
モジュール(1−8)は、
−ネットワークXQPIを介した各通信要素(16,26)間の相互接続(27)と、
−IPMB標準プロトコルに従って通信プロトコルをカプセル化する、プライベートなネットワークを介した相互接続(28)であって、前記相互接続(28)は、システムオンチップSOC(12,22)間を接続するためのものである、前記相互接続(28)と、
により相互接続され、
各モジュール(1−8)の各システムオンチップSOC(12,22)は、ファームウェアを実行することにより、2つのソフトウェアコンポーネントを生じさせるものであり、
前記2つのソフトウェアコンポーネントは、システムのサテライトマネージメントコントローラ(SMC)コンポーネント(15,25)と、ベースボードのマネージメントコントローラ(BMC)コンポーネント(14、24、34、44、54、64、74、84)からなり、
SMCコンポーネント(15,25)は、当該SMCコンポーネント(15,25)が属するモジュールの物理的パラメータの測定、及び、当該SMCコンポーネント(15,25)が属するモジュールの局所機能の管理を行わせるためのものであり、
BMCコンポーネント(14、24、34、44、54、64、74、84)は、全モジュール(1−8)のSMCコンポーネント(15,25)の全てを監督することと、サーバ(100)の機能の全てを中央管理することと、システムオンチップSOC(12,22)間の相互接続(28)を介して他のBMCコンポーネント(14、24、34、44、54、64、74、84)の各々とデータ交換をすることを行わせるためのものである、サーバ(100)。 - 通信要素(16,26)の相互接続(27)及びSOC(12,22)の相互接続(28)は、プログラマブルなゲートのネットワーク(FPGA)を含む相互接続ボックス(30)の媒介を介して、遂行される、請求項1に記載のサーバ(100)。
- 相互接続ボックス(30)は、複数のモジュール(1−8)から電力を供給されるものであり、各モジュール(1−8)は、少なくとも2つの電力供給PSUを備える、請求項2に記載のサーバ(100)。
- 各BMCコンポーネント(14、24、34、44、54、64、74、84)によって管理される機能の一つは、モジュール(1−8)のインスタンス化を可能にする機能であり、この機能は、
−各モジュール(1−8)のFPGA(13、23、33、43、53、63、73、83)により、システムオンチップSOC(12,22)を介して相互接続ボックス(30)に、IDのリクエストを送信することと、
−特定のリクエストに応答して、相互接続ボックス(30)が有するFPGAから、モジュール(1−8)が有するFPGA(13、23、33、43、53、63、73、83)へ、固有のIDを送信することと、
−BMCコンポーネント(14、24、34、44、54、64、74、84)により、当該BMCコンポーネントが属するモジュール(1−8)のアドレス及び当該BMCコンポーネントが属するモジュールが相互接続するモジュール(1−8)のアドレスを決定することと、
により行われ、これらアドレスは、FPGA(13、23、33、43、53、63、73、83)により受信されるIDにより決定される、請求項2または3に記載のサーバ(100)。 - 相互接続ボックス(30)が有するFPGAから送信される識別子IDは、各モジュール(1−8)の相互接続ボックス(30)に対する物理的接続の各位置に応じて決定される、請求項4に記載のサーバ(100)。
- 各モジュール(1−8)が、
−そのモジュール(1−8)のプロセッサCPU(10、11、20、21)を同期させることができるクロック信号ジェネレータ(130、230、330、430、530、630、730、830)を備え、
各モジュール(1−8)が備える前記FPGA(13、23、33、43、53、63、73、83)は、共通の特性に従い、複数のモジュール(1−8)のうちのサブセットへと、複数のモジュール(1−8)を分割及びグループ化するようプログラムされるものである、請求項1〜5のいずれかに記載のサーバ(100)。 - 各BMCコンポーネント(14、24、34、44、54、64、74、84)は、
−サブセットに含まれるモジュール(1−8)の各々の識別情報に従い、当該BMCコンポーネントが属するモジュールが、サブセットにおけるマスターモジュールであるのか、それとも、サブセットにおけるスレーブモジュールであるのかを特定することと、
−当該BMCコンポーネントが属するモジュールがマスターモジュールである場合は、FPGA(13、23、33、43、53、63、73、83)が、同じサブセットのスレーブモジュールに、マスターモジュールのクロック信号(130、230、330、430、530、630、730、830)を配信するように、FPGA(13、23、33、43、53、63、73、83)を構成することと、
−当該BMCコンポーネントが属するモジュールがスレーブモジュールである場合は、FPGA(13、23、33、43、53、63、73、83)が、スレーブモジュールのクロック信号(130、230、330、430、530、630、730、830)を無効にするように、FPGA(13、23、33、43、53、63、73、83)を構成することを、実行させるためのものである、請求項6に記載のサーバ(100)。 - 各モジュール(1−8)の各プロセッサCPU(10、11、20、21)は、複数の軽プロセスを有するタスクを同期させるために用いることが可能なタイムスタンプカウンターTSCを含み、サブセットに含まれるモジュール(1−8)におけるこれらのプロセッサCPU(10、11、20、21)の全てのタイムスタンプカウンターTSCの同期は、以下のように行われる:
−スレーブモジュールが初期化又はリセットされた場合に、当該スレーブモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)によって、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)への通知を送信し
−マスターモジュールが初期化又はリセットされた場合に、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)へ通知し、
−全てのマスターモジュール及びスレーブモジュールが初期化又はリセットされた場合は、サブセットに含まれる全てのモジュール(1−8)に対して、全てのプロセッサCPU(10、11、20、21)のタイムスタンプカウンターTSCをリセットすることができる同期信号を、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)により送信する、請求項7に記載のサーバ(100)。 - 各モジュール(1−8)の各FPGA(13、23、33、43、53、63、73、83)は、そのモジュール(1−8)におけるあらゆるエラーの発生において少なくともエラーのタイムスタンプを含むエラーに関する情報を記録することが可能なタイムスタンプカウンターTSCを含み、サブセットに含まれるモジュール(1−8)における各FPGA(13、23、33、43、53、63、73、83)のタイムスタンプカウンターTSCのセットの同期は、以下のように行われる:
−スレーブモジュールが初期化又はリセットされた場合は、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)への通知を、サブセットに含まれる各スレーブモジュールの各BMCコンポーネント(14、24、34、44、54、64、74、84)により送信し、
−マスターモジュールが初期化又はリセットされた場合は、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)へ通知し、
−全てのマスターモジュール及びスレーブモジュールが初期化又はリセットされた場合は、サブセットに含まれる全てのモジュール(1−8)に対して、FPGA(13、23、33、43、53、63、73、83)の全てのタイムスタンプカウンターTSCを再初期化することができる同期信号を、マスターモジュールのBMCコンポーネント(14、24、34、44、54、64、74、84)により送信する、請求項7又は8に記載のサーバ(100)。 - サブセットに含まれるモジュール(1−8)におけるエラーの識別は、サブセットに含まれる各FPGA(13、23、33、43、53、63、73、83)のタイムスタンプカウンターTSCのセットによって記録されたエラーの情報同士を比較するステップによって遂行され、BMCコンポーネント(14、24、34、44、54、64、74、84)は、サブセットに含まれる各モジュール(1−8)におけるエラーの情報を交換及び共有させるためのものである、請求項9に記載のサーバ(100)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1401900A FR3025333B1 (fr) | 2014-08-26 | 2014-08-26 | Serveur comprenant une pluralite de modules |
FR1401900 | 2014-08-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016045968A JP2016045968A (ja) | 2016-04-04 |
JP6409229B2 true JP6409229B2 (ja) | 2018-10-24 |
Family
ID=52473933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015166407A Expired - Fee Related JP6409229B2 (ja) | 2014-08-26 | 2015-08-26 | 複数のモジュールを備えるサーバ |
Country Status (5)
Country | Link |
---|---|
US (1) | US9934183B2 (ja) |
EP (1) | EP2998877A3 (ja) |
JP (1) | JP6409229B2 (ja) |
BR (1) | BR102015020326A2 (ja) |
FR (1) | FR3025333B1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11983138B2 (en) | 2015-07-26 | 2024-05-14 | Samsung Electronics Co., Ltd. | Self-configuring SSD multi-protocol support in host-less environment |
US11055252B1 (en) * | 2016-02-01 | 2021-07-06 | Amazon Technologies, Inc. | Modular hardware acceleration device |
JP2018018200A (ja) * | 2016-07-26 | 2018-02-01 | Necプラットフォームズ株式会社 | 電源装置および電源制御方法 |
US20190109720A1 (en) | 2016-07-26 | 2019-04-11 | Samsung Electronics Co., Ltd. | Modular system (switch boards and mid-plane) for supporting 50g or 100g ethernet speeds of fpga+ssd |
US10210123B2 (en) | 2016-07-26 | 2019-02-19 | Samsung Electronics Co., Ltd. | System and method for supporting multi-path and/or multi-mode NMVe over fabrics devices |
US10762023B2 (en) | 2016-07-26 | 2020-09-01 | Samsung Electronics Co., Ltd. | System architecture for supporting active pass-through board for multi-mode NMVe over fabrics devices |
US10346041B2 (en) | 2016-09-14 | 2019-07-09 | Samsung Electronics Co., Ltd. | Method for using BMC as proxy NVMeoF discovery controller to provide NVM subsystems to host |
US10372659B2 (en) | 2016-07-26 | 2019-08-06 | Samsung Electronics Co., Ltd. | Multi-mode NMVE over fabrics devices |
US11461258B2 (en) * | 2016-09-14 | 2022-10-04 | Samsung Electronics Co., Ltd. | Self-configuring baseboard management controller (BMC) |
US11144496B2 (en) | 2016-07-26 | 2021-10-12 | Samsung Electronics Co., Ltd. | Self-configuring SSD multi-protocol support in host-less environment |
US10496566B2 (en) | 2016-12-20 | 2019-12-03 | Samsung Electronics Co., Ltd. | Method and apparatus for data recovering during a board replacement |
CN108289041B (zh) * | 2018-01-25 | 2022-02-22 | 郑州云海信息技术有限公司 | 一种服务器信息的处理方法以及相关装置 |
US10908940B1 (en) | 2018-02-26 | 2021-02-02 | Amazon Technologies, Inc. | Dynamically managed virtual server system |
FR3078799B1 (fr) * | 2018-03-12 | 2021-06-04 | Bull Sas | Gestion de donnees de configuration pour un serveur multimodule |
CN109298660A (zh) * | 2018-08-14 | 2019-02-01 | 华东计算技术研究所(中国电子科技集团公司第三十二研究所) | 一种卫星有效载荷的控制系统 |
TWI675288B (zh) * | 2018-09-21 | 2019-10-21 | 神雲科技股份有限公司 | 伺服器機櫃 |
CN109709918A (zh) * | 2018-12-25 | 2019-05-03 | 山东华宇航天空间技术有限公司 | 一种卫星智能生产可视化管控系统 |
CN113485661B (zh) * | 2021-07-01 | 2023-08-22 | 深圳市同泰怡信息技术有限公司 | 四路服务器及其输出日志信息的方法 |
CN115442207B (zh) * | 2022-07-29 | 2024-01-26 | 中电科思仪科技股份有限公司 | 一种基于BMC+SoC+网络交换模块的硬件运维管理系统 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6891397B1 (en) * | 2003-04-21 | 2005-05-10 | Xilinx, Inc. | Gigabit router on a single programmable logic device |
TWI244594B (en) * | 2004-07-13 | 2005-12-01 | Quanta Comp Inc | Method for automatically assigning the address of communication ports and a blade server system |
WO2006015366A2 (en) * | 2004-07-31 | 2006-02-09 | Server Technology, Inc. | Transfer switch with arc suppression |
CN1863081B (zh) * | 2005-10-14 | 2010-05-05 | 华为技术有限公司 | 基板管理控制器的管理系统和方法 |
FR2898753B1 (fr) * | 2006-03-16 | 2008-04-18 | Commissariat Energie Atomique | Systeme sur puce a controle semi-distribue |
CN101681282A (zh) * | 2006-12-06 | 2010-03-24 | 弗森多系统公司(dba弗森-艾奥) | 用于共享的、前端、分布式raid的装置、系统和方法 |
US8036247B2 (en) * | 2007-01-05 | 2011-10-11 | Frank Paul R | System and method of synchronizing real time clock values in arbitrary distributed systems |
US7840656B2 (en) * | 2008-04-30 | 2010-11-23 | International Business Machines Corporation | Policy control architecture for blade servers upon inserting into server chassis |
US7788363B2 (en) * | 2008-07-15 | 2010-08-31 | Unisys Corporation | Secure communication over virtual IPMB of a mainframe computing system |
US8201009B2 (en) * | 2009-07-14 | 2012-06-12 | T-Win Systems, Inc. | Computer management and power backup system and device |
US8595550B1 (en) * | 2011-03-30 | 2013-11-26 | Google Inc. | Back-up power for a network switch |
US20130080754A1 (en) * | 2011-09-22 | 2013-03-28 | Cisco Technology, Inc. | Service Profile Based Peripheral Component Interconnect Device Enumeration And Option ROM Loading |
US8832473B2 (en) * | 2012-05-24 | 2014-09-09 | Mitac International Corp. | System and method for activating at least one of a plurality of fans when connection of a computer module is detected |
US20140115137A1 (en) * | 2012-10-24 | 2014-04-24 | Cisco Technology, Inc. | Enterprise Computing System with Centralized Control/Management Planes Separated from Distributed Data Plane Devices |
US9606588B2 (en) * | 2012-11-08 | 2017-03-28 | Silicon Graphics International Corp. | Closed-loop cooling system for high-density clustered computer system |
US9367419B2 (en) * | 2013-01-08 | 2016-06-14 | American Megatrends, Inc. | Implementation on baseboard management controller of single out-of-band communication access to multiple managed computer nodes |
US9529583B2 (en) * | 2013-01-15 | 2016-12-27 | Intel Corporation | Single microcontroller based management of multiple compute nodes |
IN2013CH05264A (ja) * | 2013-05-01 | 2015-05-29 | Wyse Technology Llc | |
US8924899B2 (en) * | 2013-05-23 | 2014-12-30 | Daniel Jakob Seidner | System and method for universal control of electronic devices |
-
2014
- 2014-08-26 FR FR1401900A patent/FR3025333B1/fr active Active
-
2015
- 2015-07-24 EP EP15178193.7A patent/EP2998877A3/fr active Pending
- 2015-08-12 US US14/824,223 patent/US9934183B2/en active Active
- 2015-08-24 BR BR102015020326A patent/BR102015020326A2/pt not_active Application Discontinuation
- 2015-08-26 JP JP2015166407A patent/JP6409229B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20160062936A1 (en) | 2016-03-03 |
FR3025333A1 (fr) | 2016-03-04 |
US9934183B2 (en) | 2018-04-03 |
BR102015020326A2 (pt) | 2017-05-30 |
EP2998877A2 (fr) | 2016-03-23 |
JP2016045968A (ja) | 2016-04-04 |
FR3025333B1 (fr) | 2017-12-08 |
EP2998877A3 (fr) | 2016-08-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160912 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171030 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |