JPWO2008096587A1 - 半導体装置 - Google Patents
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Abstract
Description
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
下記(1)、(2)又は(3)のように構成されたnチャネル型MOSFETを備えたことを特徴とする半導体装置に関する。
(1)前記ゲート電極上のみに圧縮応力膜を有する、
(2)前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有する、
(3)前記ゲート電極上に圧縮応力膜と、前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
下記(A)、(B)又は(C)のように構成されたpチャネル型MOSFETを備えたことを特徴とする半導体装置に関する。
(A)前記ゲート電極上のみに引張応力膜を有する、
(B)前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有する、
(C)前記ゲート電極上に引張応力膜と、前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。
2、102 素子分離領域
3、106 ゲート絶縁膜
4、6 poly−Si膜
5、7 シリコン酸化膜
8 エクステンション拡散層
9、108 ゲートサイドウォール
10 n型不純物層
11 金属膜
12、105 シリサイド層
13 層間絶縁膜
14 フルシリサイドゲート電極
15、19 圧縮応力を有する応力具有膜
16、18 引張応力を有する応力具有膜
15a、18a 応力緩和部
15b、18b 応力非緩和部
17 p型不純物層
20 nチャネル型電界効果トランジスタ
30 pチャネル型電界効果トランジスタ
31 層間絶縁膜
41、43、44 レジスト膜
51 ゲート電極と膜の境界部分
52 ゲートサイドウォールの最上部
107 ゲート電極
103 不純物拡散層
109 窒化珪素膜
本発明のnMOSFET(nチャネル型MOSFET)は、半導体基板と、半導体基板上に設けられ金属シリサイドから構成されるゲート電極と、半導体基板とゲート電極間に設けられたゲート絶縁膜とを有する。また、このゲート電極及びゲート絶縁膜の両側面にゲートサイドウォールと、半導体基板内のゲート電極を挟んだ両側に設けられたソース/ドレイン領域とを有する。
(1)ゲート電極上のみに圧縮応力膜を有し、ゲートサイドウォール及びソース/ドレイン領域上には圧縮応力膜が形成されていない。
(2)ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有し、ゲート電極上には引張応力膜が形成されていない。
(3)ゲート電極上に圧縮応力膜と、ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。
本発明のpMOSFET(pチャネル型MOSFET)は、半導体基板と、半導体基板上に設けられ金属シリサイドから構成されるゲート電極と、半導体基板とゲート電極間に設けられたゲート絶縁膜とを有する。また、このゲート電極及びゲート絶縁膜の両側面にゲートサイドウォールと、半導体基板内のゲート電極を挟んだ両側に設けられたソース/ドレイン領域とを有する。
(A)ゲート電極上のみに引張応力膜を有し、ゲートサイドウォール及びソース/ドレイン領域上には引張応力膜が形成されていない。
(B)ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有し、ゲート電極上には圧縮応力膜が形成されていない。
(C)ゲート電極上に引張応力膜と、ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。
図2は、第1実施例のnMOSFETを備えた半導体装置を示す断面図である。このnMOSFETは、シリコン基板1の素子分離領域2により分離された領域上に、ゲート絶縁膜3を介して形成されたゲート電極14を有し、このゲート電極14は金属シリサイド層から構成されている。また、ゲート電極14の両サイドにはゲートサイドウォール9が形成されており、基板1のゲート電極14を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するn型不純物層10が形成されている。このn型不純物層10上にはシリサイド層12が形成されており、これらの構成要素からnチャネル型電界効果トランジスタが構成されている。更に、本実施例では、ゲートサイドウォール9とゲート電極14上部からなる凹部に圧縮応力を有する圧縮応力膜15が形成されている。この構成は、上記「nMOSFET」に記載の(1)の構成に相当する。また、シリコン基板1上は全面的に層間絶縁膜13、31により被覆されている。
図5は、第2実施例によるnMOSFETを備えた半導体装置の構成を示す断面図である。この実施例においては、第1実施例とは異なり、ソース/ドレイン領域上に形成されたシリサイド層12上やサイドウォール9上に、チャネル領域に引張歪みを与えるための、引っ張り応力を有する引張応力膜16が存在し、ゲート電極14上には引張応力膜16が存在しない。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(2)の構成に相当する。第2実施例のnMOSFETでは、ゲート電極14上に引張応力膜16が存在する場合に比べてチャネル領域に圧縮歪みが印加されない。従って、チャネル領域を大きく歪ませることが可能で、nMOSFETのチャネル領域における電子移動度を向上させることができる。
図7は、第3実施例を示す断面図である。本実施例は、第2実施例の1変更例となっており、第2実施例ではゲート電極14上部及び層間絶縁膜13上に存在しなかった圧縮応力を有する圧縮応力膜15がこれらの部位上に追加されている点が第2実施例と異なる。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)の構成に相当する。本実施例では、ゲート電極14上に圧縮応力を有する圧縮応力膜15が存在する。また、ゲート電極14と圧縮応力膜15との境界面51がゲートサイドウォール9の最上部52よりも低いため、圧縮応力膜15により最終的にチャネル領域に印加される応力の向きは基板を引き伸ばす引張方向となる。従って、第2実施例に比べて更にチャネル領域を大きく歪ませることが可能となり、nMOSFETのチャネル領域における電子移動度を更に向上させることができる。
図9は、第4実施例を示す断面図である。本実施例は、第3実施例の1変更例となっている。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)の構成に相当する。本実施例と第3実施例の相違点は、圧縮応力膜15のゲート電極14直上以外の部分が除去されている点である。第3実施例では、ゲート電極14直上以外の部分に存在する圧縮応力膜15はチャネル領域に圧縮歪みを与え、場合によっては引張応力膜16の効果を減殺する可能性がある。これに対して、本実施例ではゲート電極14直上以外の圧縮応力膜15は除去されているため、チャネル領域に圧縮歪みが加わらない。したがって、第3実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、nMOSFETのチャネル領域における電子移動度をより向上させることができる。
図11は、第5実施例を示す断面図である。本実施例は、第3実施例の1変更例となっている。本実施例と第3実施例との相違点は、層間絶縁膜13上に存在する膜が応力緩和膜15aとされており、応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)の構成に相当する。なお、この応力緩和膜15aは内部に応力を有さない点で、層間絶縁膜など他の応力を有さない膜と同等のものである。この応力緩和膜15aの存在は、後述するように特開2000−9664号公報に記載の方法によって確認することができる。
図13は、第6実施例によるpMOSFETの構成を示す断面図である。このpMOSFETでは、シリコン基板1の素子分離領域2により分離された領域上には、ゲート絶縁膜3を介して形成されたゲート電極14を有し、このゲート電極14は金属シリサイド層から構成されている。また、ゲート電極14の両サイドにはゲートサイドウォール9が形成されており、基板1のゲート電極14を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するp型不純物層17が形成されている。このp型不純物層17上にはシリサイド層12が形成されており、これらの構成要素からpチャネル型電界効果トランジスタが構成されている。更に、本実施例では、ゲート電極14上部に引張応力を有する引張応力膜18が形成されている。すなわち、本実施例の半導体装置の構成は、上記「pMOSFET」に記載の(A)の構成に相当する。また、シリコン基板1上は全面的に層間絶縁膜13、31により被覆されている。
図14は、第7実施例によるpMOSFETの構成を示す断面図である。この実施例においては第6実施例とは異なり、ソース/ドレイン領域上に形成されたシリサイド層12上やゲートサイドウォール9上に、チャネル領域に圧縮歪みを与えるための圧縮応力膜19が存在し、ゲート電極14上には圧縮応力膜19が存在しない。すなわち、本実施例の半導体装置の構成は、上記「pMOSFET」に記載の(B)の構成に相当する。
図15は、第8実施例を示す断面図である。本実施例は、第7実施例の1変更例となっている。本実施例では、ゲート電極14上及び層間絶縁膜13上に、第7実施例では存在しなかった引張応力を有する引張応力膜18が追加されている。すなわち、本実施例の半導体装置の構成は、上記「pMOSFET」に記載の(C)の構成に相当する。
図16は、第9実施例を示す断面図である。本実施例は、第8実施例の1変更例となっている。すなわち、本実施例の半導体装置の構成は、上記「pMOSFET」に記載の(C)の構成に相当する。本実施例と第8実施例との相違点は、引張応力膜18のゲート電極14直上以外の部分が除去されている点である。実施例8では、ゲート電極14直上以外の部分に存在する引張応力を有する引張応力膜18はチャネル領域に引張歪みを与え、場合によっては圧縮応力膜19の効果を減殺する可能性がある。これに対して本実施例ではゲート電極14直上以外の引張応力膜18は除去されているため、チャネル領域に引張歪みが加わらない。したがって、第8実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、pMOSFETのチャネル領域における正孔移動度を更に向上させることができる。
図17は、第10実施例を示す断面図である。本実施例は、第8実施例の1変更例となっている。本実施例と第8実施例との相違点は、層間絶縁膜13上に存在する膜が応力緩和膜18aとされており、応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「pMOSFET」に記載の(C)の構成に相当する。
図18は、第11実施例による、nMOSFETとpMOSFETを備えたCMOSFETの構成を示す断面図である。図18に示すように、このnMOSFETは、シリコン基板1の素子分離領域2により分離された領域上に、ゲート絶縁膜3を介して形成されたゲート電極14を有し、このゲート電極14は金属シリサイド層から構成されている。また、ゲート電極14の両サイドにはゲートサイドウォール9が形成されており、基板1のゲート電極14を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するn型不純物層10が形成されている。このn型不純物層10上にはシリサイド層12が形成されており、これらの構成要素からnチャネル型電界効果トランジスタ20が構成されている。
図23は、第12実施例によるCMOSFETを備えた半導体装置の構成を示す断面図である。この実施例では、第11実施例とは逆に、nチャネル型電界効果トランジスタ20のシリサイド層12及びサイドウォール9上に引張応力を有する引張応力膜16、pチャネル型電界効果トランジスタ30のシリサイド層12及びゲートサイドウォール9上に圧縮応力を有する圧縮応力膜19が存在する。また、両電界効果トランジスタ20及び30のゲート電極14上には膜16及び19が存在しない。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(2)と、上記「pMOSFET」に記載の(B)の構成に相当する。
図27は、第13実施例を示す断面図である。本実施例は、第12実施例の1変更例となっている。本実施例では、nMOSFET領域20のゲート電極14上及び層間絶縁膜13上に第12実施例では存在しなかった圧縮応力を有する圧縮応力膜15が存在している。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)と、上記「pMOSFET」に記載の(C)の構成に相当する。このため、本実施例では、第12実施例と比べてチャネル領域を大きく歪ませることが可能となり、nMOSFETのチャネル領域における電子移動度をより向上させることができる。
図1は、第14実施例を示す断面図である。本実施例は、第13実施例の1変更例となっている。本実施例と第13実施例との相違点は、圧縮応力膜15及び引張応力膜18のゲート電極14の直上以外の部分が除去されている点である。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)と、上記「pMOSFET」に記載の(C)の構成に相当する。
図31は、第15実施例を示す断面図である。本実施例は、第13実施例の1変更例となっている。本実施例と第13実施例との相違点は、層間絶縁膜13上に存在する膜がそれぞれ応力緩和膜18a、応力緩和膜15aとされており、応力緩和膜15a及び18aが応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「nMOSFET」に記載の(3)と、上記「pMOSFET」に記載の(C)の構成に相当する。
Claims (9)
- 半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
下記(1)、(2)又は(3)のように構成されたnチャネル型MOSFETを備えたことを特徴とする半導体装置。
(1)前記ゲート電極上のみに圧縮応力膜を有する。
(2)前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有する。
(3)前記ゲート電極上に圧縮応力膜と、前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。 - 前記nチャネル型MOSFETは、前記(1)又は(3)のように構成され、
前記ゲート電極と圧縮応力膜との境界面が、前記ゲートサイドウォールの最上部よりも低いことを特徴とする請求項1に記載の半導体装置。 - 前記半導体基板は、面方位が(100)のシリコン半導体基板であり、
前記nチャネル型MOSFETは、ゲート長方向が<100>となるように構成されていることを特徴とする請求項1又は2に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース/ドレイン領域と、
を有し、
下記(A)、(B)又は(C)のように構成されたpチャネル型MOSFETを備えたことを特徴とする半導体装置。
(A)前記ゲート電極上のみに引張応力膜を有する。
(B)前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有する。
(C)前記ゲート電極上に引張応力膜と、前記ゲートサイドウォール及びソース/ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。 - 前記pチャネル型MOSFETは、前記(A)又は(C)のように構成され、
前記ゲート電極と引張応力膜との境界面が、前記ゲートサイドウォールの最上部よりも低いことを特徴とする請求項4に記載の半導体装置。 - 前記半導体基板は、面方位が(100)のシリコン半導体基板であり、
前記pチャネル型MOSFETは、ゲート長方向が<110>となるように構成されていることを特徴とする請求項4又は5に記載の半導体装置。 - 請求項1〜3の何れか1項に記載の半導体装置と、
請求項4〜6の何れか1項に記載の半導体装置と、
を有することを特徴とする半導体装置。 - 前記半導体基板は、ゲルマニウムを含有するシリコン半導体基板、又はカーボンを含有するシリコン半導体基板であることを特徴とする請求項1〜7の何れか1項に記載の半導体装置。
- 前記圧縮応力膜及び引張応力膜のうち少なくとも一方の膜は、
炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物及びこれらの酸化物の窒素添加物からなる群から選択された少なくとも一種の物質を含むことを特徴とする請求項1〜8の何れか1項に記載の半導体装置。
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