JPWO2008065841A1 - 自己停止回路 - Google Patents

Abstract

不揮発性記憶素子（２０）と、この不揮発性記憶素子（２０）への電荷充放電を制御するための書き込み端子（５０）及び消去回路（３０）とを有し、不揮発性記憶素子（２０）に蓄えられている電荷量が閾値を下回ったことを判定回路（４０）にて検出して時間経過を検知する。これによって製品寿命経過を検出し、寿命経過後の製品の動作を停止又は変更する。動作を回復させたい場合には、不揮発性記憶素子（２０）へ電荷を再注入してやることによって、あるいは外部端子（５３）からキャンセル信号を判定回路（４０）へ供給することによってこれを実現する。

Description

本発明は、半導体チップの製品寿命経過後における自発的動作停止の技術に関するものである。

従来、所定の条件が満たされたときに内部生成される電圧信号によってヒューズ形スイッチ装置を切断し、永久的に破壊又は機能停止に至る自己破壊集積回路が知られている（特許文献１参照）。
特開平７−２９７２８８号公報

製品寿命が過ぎた製品をいつまでも使用し続けていると、誤動作や機能不全を起こして利用者の利益や安全を脅かすというリスクが増大する。

上記自己破壊集積回路では、回路を自己破壊又は機能停止させた後は、回路の動作を二度と回復させることができないため、故障による機能停止なのか自己破壊による正常動作の結果停止したのかが区別できない。また、一旦機能停止すると回路の動作回復が不可能となるため、故障解析が困難になるデメリットがあった。

本発明の目的は、半導体チップの製品寿命経過後における自発的動作の停止を実現することにある。

本発明の他の目的は、自己停止後の動作回復を実現して故障解析の容易性を確保することにある。

本発明は、半導体チップの製品寿命経過後における自発的動作の停止を実現するため、蓄積した電荷の量が時間経過とともに変化する記憶素子と、当該記憶素子の電荷量が所定量まで変化したことを判定した時点で当該半導体チップ上の機能ブロックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己停止回路の構成を採用したものである。

前記記憶素子は、不揮発性半導体記憶素子として構成された電界効果トランジスタを含むことが可能である。

前記停止信号を観測するための外部出力端子を更に備えれば、製品寿命経過後の自己停止状態を容易に確認することができる。

前記停止信号を相殺するキャンセル信号を入力するための外部入力端子を更に備えれば、自己停止後の動作回復を実現することができる。

蓄積した電荷の量が時間経過とともに減少するように構成された記憶素子を採用する場合、当該記憶素子の電荷を放電させる消去パルス列を生成する消去回路を更に設け、当該記憶素子の電荷量が所定の閾値を下回ったことを条件として前記判定回路が停止信号を発生する。この場合、外部書き込み端子を介して当該記憶素子に電荷を再注入することによっても、自己停止後の動作回復を実現することができる。

本発明は、上記した構成によって、製品寿命経過後に自己停止する機能を備えつつも、自己停止後の動作復帰を可能とし、製品が何らかの不具合によって偶発的に破壊したのか、それとも製品寿命により正しく自己停止したのかを区別できないという従来技術の持つ問題点を克服することができる。

したがって、本発明によれば、製品寿命が過ぎたり故障したりした製品が、誤動作や機能不全を起こして利用者の利益や安全を脅かしたりしないことを保証しつつ、従来は困難だった停止後の解析を容易にすることができる。

図１は、本発明の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。 図２は、図１の自己停止回路の動作を説明するタイミングチャートである。 図３は、本発明の自己停止回路に用いることができる不揮発性記憶素子の詳細構成例を示す回路図である。 図４は、図３の不揮発性記憶素子の動作を説明するための図である。 図５は、本発明の他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。 図６は、本発明の更に他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。

符号の説明

１ 半導体チップ
１０ システム回路
２０，２０ａ，２０ｂ，２０ｃ 不揮発性記憶素子
２１，２１ａ，２１ｂ，２１ｃ 電圧出力信号
３０ 消去回路
３１ 消去信号
４０ 判定回路
４１，４１ａ，４１ｂ，４１ｃ 停止信号
５０，５０ａ，５０ｂ，５０ｃ 書き込み端子
５１，５１ａ，５１ｂ，５１ｃ 書き込み信号
５２ 停止信号観測端子
５３ キャンセル信号入力端子
６０，６０ａ，６０ｂ，６０ｃ 機能ブロック
７０，７０ａ，７０ｂ，７０ｃ 書き込み端子用パッド
７１ 停止信号観測パッド
７２ キャンセル信号入力パッド
２００ 電界効果トランジスタ
２０１，２０１ａ，２０１ｂ，２０１ｃ 消去信号入力
２０２，２０２ａ，２０２ｂ，２０２ｃ 書き込み信号入力
２０３，２０３ａ，２０３ｂ，２０３ｃ 電圧出力
２２１，２２２，２３１〜２３３，２４１〜２４３ スイッチ
２５０ センスアンプ
２６０ ＮＯＲ回路
２６１ ＮＯＲ信号
８００ 電荷注入命令回路
８０１ 電荷注入制御回路
８０２ 書き込み信号入力
８０３ 命令信号
８０４ 命令信号入力

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。本実施形態の半導体チップ１が有するシステム回路１０は、電荷を蓄積する不揮発性記憶素子２０と、電圧出力信号２１と、消去回路３０と、消去信号３１と、判定回路４０と、停止信号４１と、書き込み信号５１と、被制御回路である機能ブロック６０と、書き込み端子用パッド７０と、停止信号観測パッド７１と、キャンセル信号入力パッド７２と、電荷注入命令回路８００と、電荷注入制御回路８０１と、命令信号８０３とを備えている。半導体チップ１は、書き込み端子５０と、停止信号観測端子５２と、キャンセル信号入力端子５３とを有し、書き込み端子５０は書き込み端子用パッド７０へ、停止信号観測端子５２は停止信号観測パッド７１へ、キャンセル信号入力端子５３はキャンセル信号入力パッド７２へそれぞれワイヤボンディングされている。

書き込み端子用パッド７０は、電荷注入制御回路８０１の書き込み信号入力８０２へ接続されている。電荷注入命令回路８００は、命令信号８０３によって電荷注入制御回路８０１の命令信号入力８０４へ接続されている。電荷注入制御回路８０１は、書き込み信号５１によって不揮発性記憶素子２０の書き込み信号入力２０２へ接続されている。消去回路３０は、消去信号３１によって不揮発性記憶素子２０の消去信号入力２０１へ接続されている。不揮発性記憶素子２０の出力２０３は、電圧出力信号２１によって判定回路４０へ接続されている。判定回路４０の出力は、停止信号４１によって機能ブロック６０及び停止信号観測パッド７１へ接続されている。キャンセル信号入力パッド７２は、外部から供給されたキャンセル信号を判定回路４０へ供給する。

ここで、本実施形態においては、不揮発性記憶素子２０へ書き込み信号５１を与えると、不揮発性記憶素子２０に蓄えられる電荷量が増加して出力２０３の電圧が上昇し、不揮発性記憶素子２０へ消去信号３１を与えると、この消去信号３１を与えた時間に比例して不揮発性記憶素子２０の出力２０３の電圧が徐々に低下するものとする。また、判定回路４０は、不揮発性記憶素子２０からの電圧出力信号２１が一定の閾値を下回ると停止信号４１を出力するものとする。

図２は、図１の自己停止回路の動作を説明するタイミングチャートである。はじめに、書き込み端子５０から不揮発性記憶素子２０へ電荷を注入する。すると不揮発性記憶素子２０の出力２０３の電圧が上昇し、判定回路４０は停止信号４１の出力をオフ（ＯＦＦ）して機能ブロック６０の動作停止解除をする。

この際、電荷注入命令回路８００から電荷注入制御回路８０１へ、書き込み端子５０からの電荷注入を許可するか、しないかの命令信号８０３が入力される。したがって、電荷注入命令回路８００から電荷注入制御回路８０１へ書き込み許可の命令信号８０３が入力されているときに、書き込み端子５０から不揮発性記憶素子２０へ電荷を注入する。電荷注入命令回路８００及び電荷注入制御回路８０１を設けることにより、書き込み端子５０よりの誤書き込みによる機能ブロック６０の動作停止解除をすることができなくなり、設計者の意図しない動作停止解除を防ぐことができる。

上記の動作停止解除状態から、消去回路３０が消去信号３１を連続的又は間欠的に出力すると、不揮発性記憶素子２０の出力２０３の電圧は消去信号３１が与えられた時間に比例して徐々に低下していき、消去信号３１が与えられた時間の累積がある一定値を超えると、不揮発性記憶素子２０の出力２０３の電圧が判定回路４０の閾値を下回ることとなり、判定回路４０が停止信号４１をオン（ＯＮ）して機能ブロック６０の動作を停止する。

ここで、消去信号３１の出力間隔を適切に調節することによって、判定回路４０が停止信号４１をオンするまでの時間を任意に設定することが可能となり、製品の動作寿命を設定することができる。

停止信号４１のオンにより機能ブロック６０が自己停止状態に立ち至っていることは、外部端子５２を通じた停止信号４１の観測により容易に確認可能である。しかも、他の外部端子５３を介してキャンセル信号を判定回路４０へ与えることにより停止信号４１を一時的にオフにすれば、自己停止後の動作回復を実現することができる。また、書き込み端子５０を介して不揮発性記憶素子２０に電荷を再注入することによっても、自己停止後の動作回復が実現可能である。

なお、本実施形態では不揮発性記憶素子２０へ注入された電荷量と出力２０３の電圧とが比例するものとしているが、厳密に比例していなくても単調増加性が保証されていれば本実施形態の意図を損ねるものではない。また、電荷量が増えると電圧が上昇するとしているが、符号を逆にして、電荷量が減ると電圧が上昇するとしてもよい。

また、半導体チップ１に書き込み端子５０を設けず、当該半導体チップ１の製造時に不揮発性記憶素子２０に初期電荷量を設定した後は、内部端子である書き込み端子用パッド７０をパッケージ内へ封入してパッケージ組み立て後の電荷再注入を不可能としてもよい。これにより、半導体チップ１の外部端子より誤書き込みによる機能ブロック６０の動作停止解除をすることができなくなり、設計者の意図しない動作停止解除を防ぐことができる。また、書き込み信号５１のための外部端子を削除できるため、半導体チップ１の外部端子数を削減させることができる。

図３は、本発明の自己停止回路に用いることができる不揮発性記憶素子２０の詳細構成例を示している。図３の不揮発性記憶素子２０は、ゲートＧとソースＳとドレインＤとフローティングゲートＦＧとを有する電界効果トランジスタ２００と、第１〜第８のスイッチ２２１，２２２，２３１〜２３３，２４１〜２４３と、センスアンプ２５０と、ＮＯＲ回路２６０とを備える。センスアンプ２５０は、電界効果トランジスタ２００のソースＳとドレインＤとの間に流れる電流に応じた電圧出力信号２１を生じる。ＮＯＲ回路２６０は、消去信号３１と書き込み信号５１との論理ＮＯＲ演算によるＮＯＲ信号２６１を生じる。第１のスイッチ２２１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のドレインＤと電源Ｖ_Ｒ１を接続する。第２のスイッチ２２２は、書き込み信号５１によって電界効果トランジスタ２００のドレインＤと電源Ｖ_Ｒ２を接続する。第３のスイッチ２３１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のゲートＧと電源Ｖ_Ｒ２を接続する。第４のスイッチ２３２は、書き込み信号５１によって電界効果トランジスタ２００のゲートＧと電源Ｖ_Ｗを接続する。第５のスイッチ２３３は、消去信号３１によって電界効果トランジスタ２００のゲートＧと０Ｖを接続する。第６のスイッチ２４１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のソースＳと０Ｖを接続する。第７のスイッチ２４２は、書き込み信号５１によって電界効果トランジスタ２００のソースＳと０Ｖを接続する。第８のスイッチ２４３は、消去信号３１によって電界効果トランジスタ２００のソースＳと電源Ｖ_Ｅを接続する。ここに、Ｖ_Ｅ＞Ｖ_Ｗ＞Ｖ_Ｒ２＞Ｖ_Ｒ１＞０Ｖである。

図４は、図３の不揮発性記憶素子２０の動作を説明するための図である。ここに、電界効果トランジスタ２００のドレイン電圧、ゲート電圧、ソース電圧をそれぞれ「Ｄ電圧」、「Ｇ電圧」、「Ｓ電圧」という。なお、消去信号３１と書き込み信号５１とを同時にオンすることは禁止されているものとする。

まず、消去信号３１がオフ、書き込み信号５１がオンである場合には、第２のスイッチ２２２によってＶ_Ｒ２がＤ電圧として、第４のスイッチ２３２によってＶ_ＷがＧ電圧として、第７のスイッチ２４２によって０ＶがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧに電荷が注入される（書き込み動作）。

消去信号３１がオン、書き込み信号５１がオフである場合には、第５のスイッチ２３３によって０ＶがＧ電圧として、第８のスイッチ２４３によってＶ_ＥがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧ内の電荷が放出される（消去動作）。

消去信号３１と書き込み信号５１とが共にオフである場合には、第１のスイッチ２２１によってＶ_Ｒ１がＤ電圧として、第３のスイッチ２３１によってＶ_Ｒ２がＧ電圧として、第６のスイッチ２４１によって０ＶがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧに多数の電荷が蓄えられていればソースＳとドレインＤとの間に電流は流れず、電荷が少ないと電流が流れる。これにより、フローティングゲートＦＧ内に蓄えられている電荷の量がセンスアンプ２５０の出力から判定できる（読み出し動作）。

なお、上記説明中のフローティングゲートＦＧは、本発明の実質的な機能を果たす電荷蓄積層であればよく、一般的な電界効果トランジスタのフローティングゲートにその実体を限定するものではない。

図５は、本発明の他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。本実施形態の半導体チップ１は、第１〜第３の書き込み端子５０ａ，５０ｂ，５０ｃを有し、内部のシステム回路１０に第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃと、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃと、第１〜第３の機能ブロック６０ａ，６０ｂ，６０ｃとを備えている。７０ａ，７０ｂ，７０ｃは書き込み端子用パッド、５１ａ，５１ｂ，５１ｃは書き込み信号、２０１ａ，２０１ｂ，２０１ｃは消去信号入力、２０２ａ，２０２ｂ，２０２ｃは書き込み信号入力、２０３ａ，２０３ｂ，２０３ｃは電圧出力、２１ａ，２１ｂ，２１ｃは電圧出力信号である。

本実施形態において、第１の不揮発性記憶素子２０ａを第１の機能ブロック６０ａに、第２の不揮発性記憶素子２０ｂを第２の機能ブロック６０ｂに、第３の不揮発性記憶素子２０ｃを第３の機能ブロック６０ｃにそれぞれ割り当てることが可能である。この場合の判定回路４０は、互いに独立した第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを供給する。

判定結果の信頼性向上のためには、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの各々の蓄積電荷量が所定量まで減少したことを判定した時点で、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを同時に発生することとしてもよい。第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの蓄積電荷量の合計値をもとに判定を行うことも可能である。

また、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃのうちの例えば２個の記憶素子の電荷量が所定量まで減少したことを判定した時点で、多数決論理に従って、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを同時に発生することとしてもよい。

また、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの出力パターンに応じて第１〜第３の機能ブロック６０ａ，６０ｂ，６０ｃの各々の本来の動作を段階的に停止させるように、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを順次発生することとしてもよい。

なお、複数の不揮発性記憶素子を利用する場合の当該不揮発性記憶素子の数が３に限定されないことは、当然である。

図６は、本発明の更に他の実施形態に係る自己停止集積回路を実装した半導体チップの概略を示すブロック図である。本実施形態のシステム回路１０では、図１中の電荷注入命令回路８００、電荷注入制御回路８０１及び消去回路３０の配設が省略されている。

本実施形態によれば、当該半導体チップ１の製造時又は製品出荷前に、判定回路４０が停止信号４１をオフさせる程度の量の電荷が、例えば電子ビーム手段により予め不揮発性記憶素子２０に注入される。この初期状態から充分な時間が経過すると、トンネル効果により不揮発性記憶素子２０の電荷が失われていき、出力２０３の電圧は時間に比例して徐々に低下していく。やがて、時間の累積がある一定値を超えると、不揮発性記憶電荷素子２０の出力２０３の電圧が判定回路４０の閾値を下回ることとなり、判定回路４０が停止信号４１をオンして機能ブロック６０の動作を停止する。

通常、トンネル効果による不揮発性記憶素子２０の電荷量減少は微少であるため、製造時又は製品出荷時に不揮発性記憶素子２０に注入された電荷量と、判定回路４０の閾値とを適切に設定すれば、停止信号４１がオンするまでの時間を数年単位に設定することが可能となる。したがって、本実施形態を組み込むことによって、製造段階で動作停止までの寿命を製品に設定することが可能となる。

産業上の利用の可能性

以上説明してきたとおり、本発明に係る自己停止回路を搭載した製品は、自己の製品寿命を検知して自発的に動作を停止する機能を有し、製品寿命経過後に生じる劣化故障や誤動作によって生じ得る想定外の動作から利用者の安全を確保する用途として有用である。

また、動作を停止するばかりではなく、製品寿命に前後して、製品の機能を制限又は変更する等の用途にも応用できる。

本発明は、半導体チップの製品寿命経過後における自発的動作停止の技術に関するものである。

従来、所定の条件が満たされたときに内部生成される電圧信号によってヒューズ形スイッチ装置を切断し、永久的に破壊又は機能停止に至る自己破壊集積回路が知られている（特許文献１参照）。
特開平７−２９７２８８号公報

製品寿命が過ぎた製品をいつまでも使用し続けていると、誤動作や機能不全を起こして利用者の利益や安全を脅かすというリスクが増大する。

上記自己破壊集積回路では、回路を自己破壊又は機能停止させた後は、回路の動作を二度と回復させることができないため、故障による機能停止なのか自己破壊による正常動作の結果停止したのかが区別できない。また、一旦機能停止すると回路の動作回復が不可能となるため、故障解析が困難になるデメリットがあった。

本発明の目的は、半導体チップの製品寿命経過後における自発的動作の停止を実現することにある。

本発明の他の目的は、自己停止後の動作回復を実現して故障解析の容易性を確保することにある。

本発明は、半導体チップの製品寿命経過後における自発的動作の停止を実現するため、蓄積した電荷の量が時間経過とともに変化する記憶素子と、当該記憶素子の電荷量が所定量まで変化したことを判定した時点で当該半導体チップ上の機能ブロックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己停止回路の構成を採用したものである。

前記記憶素子は、不揮発性半導体記憶素子として構成された電界効果トランジスタを含むことが可能である。

前記停止信号を観測するための外部出力端子を更に備えれば、製品寿命経過後の自己停止状態を容易に確認することができる。

前記停止信号を相殺するキャンセル信号を入力するための外部入力端子を更に備えれば、自己停止後の動作回復を実現することができる。

蓄積した電荷の量が時間経過とともに減少するように構成された記憶素子を採用する場合、当該記憶素子の電荷を放電させる消去パルス列を生成する消去回路を更に設け、当該記憶素子の電荷量が所定の閾値を下回ったことを条件として前記判定回路が停止信号を発生する。この場合、外部書き込み端子を介して当該記憶素子に電荷を再注入することによっても、自己停止後の動作回復を実現することができる。

本発明は、上記した構成によって、製品寿命経過後に自己停止する機能を備えつつも、自己停止後の動作復帰を可能とし、製品が何らかの不具合によって偶発的に破壊したのか、それとも製品寿命により正しく自己停止したのかを区別できないという従来技術の持つ問題点を克服することができる。

したがって、本発明によれば、製品寿命が過ぎたり故障したりした製品が、誤動作や機能不全を起こして利用者の利益や安全を脅かしたりしないことを保証しつつ、従来は困難だった停止後の解析を容易にすることができる。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。本実施形態の半導体チップ１が有するシステム回路１０は、電荷を蓄積する不揮発性記憶素子２０と、電圧出力信号２１と、消去回路３０と、消去信号３１と、判定回路４０と、停止信号４１と、書き込み信号５１と、被制御回路である機能ブロック６０と、書き込み端子用パッド７０と、停止信号観測パッド７１と、キャンセル信号入力パッド７２と、電荷注入命令回路８００と、電荷注入制御回路８０１と、命令信号８０３とを備えている。半導体チップ１は、書き込み端子５０と、停止信号観測端子５２と、キャンセル信号入力端子５３とを有し、書き込み端子５０は書き込み端子用パッド７０へ、停止信号観測端子５２は停止信号観測パッド７１へ、キャンセル信号入力端子５３はキャンセル信号入力パッド７２へそれぞれワイヤボンディングされている。

書き込み端子用パッド７０は、電荷注入制御回路８０１の書き込み信号入力８０２へ接続されている。電荷注入命令回路８００は、命令信号８０３によって電荷注入制御回路８０１の命令信号入力８０４へ接続されている。電荷注入制御回路８０１は、書き込み信号５１によって不揮発性記憶素子２０の書き込み信号入力２０２へ接続されている。消去回路３０は、消去信号３１によって不揮発性記憶素子２０の消去信号入力２０１へ接続されている。不揮発性記憶素子２０の出力２０３は、電圧出力信号２１によって判定回路４０へ接続されている。判定回路４０の出力は、停止信号４１によって機能ブロック６０及び停止信号観測パッド７１へ接続されている。キャンセル信号入力パッド７２は、外部から供給されたキャンセル信号を判定回路４０へ供給する。

ここで、本実施形態においては、不揮発性記憶素子２０へ書き込み信号５１を与えると、不揮発性記憶素子２０に蓄えられる電荷量が増加して出力２０３の電圧が上昇し、不揮発性記憶素子２０へ消去信号３１を与えると、この消去信号３１を与えた時間に比例して不揮発性記憶素子２０の出力２０３の電圧が徐々に低下するものとする。また、判定回路４０は、不揮発性記憶素子２０からの電圧出力信号２１が一定の閾値を下回ると停止信号４１を出力するものとする。

図２は、図１の自己停止回路の動作を説明するタイミングチャートである。はじめに、書き込み端子５０から不揮発性記憶素子２０へ電荷を注入する。すると不揮発性記憶素子２０の出力２０３の電圧が上昇し、判定回路４０は停止信号４１の出力をオフ（ＯＦＦ）して機能ブロック６０の動作停止解除をする。

この際、電荷注入命令回路８００から電荷注入制御回路８０１へ、書き込み端子５０からの電荷注入を許可するか、しないかの命令信号８０３が入力される。したがって、電荷注入命令回路８００から電荷注入制御回路８０１へ書き込み許可の命令信号８０３が入力されているときに、書き込み端子５０から不揮発性記憶素子２０へ電荷を注入する。電荷注入命令回路８００及び電荷注入制御回路８０１を設けることにより、書き込み端子５０よりの誤書き込みによる機能ブロック６０の動作停止解除をすることができなくなり、設計者の意図しない動作停止解除を防ぐことができる。

上記の動作停止解除状態から、消去回路３０が消去信号３１を連続的又は間欠的に出力すると、不揮発性記憶素子２０の出力２０３の電圧は消去信号３１が与えられた時間に比例して徐々に低下していき、消去信号３１が与えられた時間の累積がある一定値を超えると、不揮発性記憶素子２０の出力２０３の電圧が判定回路４０の閾値を下回ることとなり、判定回路４０が停止信号４１をオン（ＯＮ）して機能ブロック６０の動作を停止する。

ここで、消去信号３１の出力間隔を適切に調節することによって、判定回路４０が停止信号４１をオンするまでの時間を任意に設定することが可能となり、製品の動作寿命を設定することができる。

停止信号４１のオンにより機能ブロック６０が自己停止状態に立ち至っていることは、外部端子５２を通じた停止信号４１の観測により容易に確認可能である。しかも、他の外部端子５３を介してキャンセル信号を判定回路４０へ与えることにより停止信号４１を一時的にオフにすれば、自己停止後の動作回復を実現することができる。また、書き込み端子５０を介して不揮発性記憶素子２０に電荷を再注入することによっても、自己停止後の動作回復が実現可能である。

なお、本実施形態では不揮発性記憶素子２０へ注入された電荷量と出力２０３の電圧とが比例するものとしているが、厳密に比例していなくても単調増加性が保証されていれば本実施形態の意図を損ねるものではない。また、電荷量が増えると電圧が上昇するとしているが、符号を逆にして、電荷量が減ると電圧が上昇するとしてもよい。

また、半導体チップ１に書き込み端子５０を設けず、当該半導体チップ１の製造時に不揮発性記憶素子２０に初期電荷量を設定した後は、内部端子である書き込み端子用パッド７０をパッケージ内へ封入してパッケージ組み立て後の電荷再注入を不可能としてもよい。これにより、半導体チップ１の外部端子より誤書き込みによる機能ブロック６０の動作停止解除をすることができなくなり、設計者の意図しない動作停止解除を防ぐことができる。また、書き込み信号５１のための外部端子を削除できるため、半導体チップ１の外部端子数を削減させることができる。

図３は、本発明の自己停止回路に用いることができる不揮発性記憶素子２０の詳細構成例を示している。図３の不揮発性記憶素子２０は、ゲートＧとソースＳとドレインＤとフローティングゲートＦＧとを有する電界効果トランジスタ２００と、第１〜第８のスイッチ２２１，２２２，２３１〜２３３，２４１〜２４３と、センスアンプ２５０と、ＮＯＲ回路２６０とを備える。センスアンプ２５０は、電界効果トランジスタ２００のソースＳとドレインＤとの間に流れる電流に応じた電圧出力信号２１を生じる。ＮＯＲ回路２６０は、消去信号３１と書き込み信号５１との論理ＮＯＲ演算によるＮＯＲ信号２６１を生じる。第１のスイッチ２２１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のドレインＤと電源Ｖ_Ｒ１を接続する。第２のスイッチ２２２は、書き込み信号５１によって電界効果トランジスタ２００のドレインＤと電源Ｖ_Ｒ２を接続する。第３のスイッチ２３１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のゲートＧと電源Ｖ_Ｒ２を接続する。第４のスイッチ２３２は、書き込み信号５１によって電界効果トランジスタ２００のゲートＧと電源Ｖ_Ｗを接続する。第５のスイッチ２３３は、消去信号３１によって電界効果トランジスタ２００のゲートＧと０Ｖを接続する。第６のスイッチ２４１は、ＮＯＲ信号２６１によって電界効果トランジスタ２００のソースＳと０Ｖを接続する。第７のスイッチ２４２は、書き込み信号５１によって電界効果トランジスタ２００のソースＳと０Ｖを接続する。第８のスイッチ２４３は、消去信号３１によって電界効果トランジスタ２００のソースＳと電源Ｖ_Ｅを接続する。ここに、Ｖ_Ｅ＞Ｖ_Ｗ＞Ｖ_Ｒ２＞Ｖ_Ｒ１＞０Ｖである。

図４は、図３の不揮発性記憶素子２０の動作を説明するための図である。ここに、電界効果トランジスタ２００のドレイン電圧、ゲート電圧、ソース電圧をそれぞれ「Ｄ電圧」、「Ｇ電圧」、「Ｓ電圧」という。なお、消去信号３１と書き込み信号５１とを同時にオンすることは禁止されているものとする。

まず、消去信号３１がオフ、書き込み信号５１がオンである場合には、第２のスイッチ２２２によってＶ_Ｒ２がＤ電圧として、第４のスイッチ２３２によってＶ_ＷがＧ電圧として、第７のスイッチ２４２によって０ＶがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧに電荷が注入される（書き込み動作）。

消去信号３１がオン、書き込み信号５１がオフである場合には、第５のスイッチ２３３によって０ＶがＧ電圧として、第８のスイッチ２４３によってＶ_ＥがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧ内の電荷が放出される（消去動作）。

消去信号３１と書き込み信号５１とが共にオフである場合には、第１のスイッチ２２１によってＶ_Ｒ１がＤ電圧として、第３のスイッチ２３１によってＶ_Ｒ２がＧ電圧として、第６のスイッチ２４１によって０ＶがＳ電圧として電界効果トランジスタ２００へ供給される結果、フローティングゲートＦＧに多数の電荷が蓄えられていればソースＳとドレインＤとの間に電流は流れず、電荷が少ないと電流が流れる。これにより、フローティングゲートＦＧ内に蓄えられている電荷の量がセンスアンプ２５０の出力から判定できる（読み出し動作）。

なお、上記説明中のフローティングゲートＦＧは、本発明の実質的な機能を果たす電荷蓄積層であればよく、一般的な電界効果トランジスタのフローティングゲートにその実体を限定するものではない。

図５は、本発明の他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。本実施形態の半導体チップ１は、第１〜第３の書き込み端子５０ａ，５０ｂ，５０ｃを有し、内部のシステム回路１０に第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃと、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃと、第１〜第３の機能ブロック６０ａ，６０ｂ，６０ｃとを備えている。７０ａ，７０ｂ，７０ｃは書き込み端子用パッド、５１ａ，５１ｂ，５１ｃは書き込み信号、２０１ａ，２０１ｂ，２０１ｃは消去信号入力、２０２ａ，２０２ｂ，２０２ｃは書き込み信号入力、２０３ａ，２０３ｂ，２０３ｃは電圧出力、２１ａ，２１ｂ，２１ｃは電圧出力信号である。

本実施形態において、第１の不揮発性記憶素子２０ａを第１の機能ブロック６０ａに、第２の不揮発性記憶素子２０ｂを第２の機能ブロック６０ｂに、第３の不揮発性記憶素子２０ｃを第３の機能ブロック６０ｃにそれぞれ割り当てることが可能である。この場合の判定回路４０は、互いに独立した第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを供給する。

判定結果の信頼性向上のためには、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの各々の蓄積電荷量が所定量まで減少したことを判定した時点で、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを同時に発生することとしてもよい。第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの蓄積電荷量の合計値をもとに判定を行うことも可能である。

また、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃのうちの例えば２個の記憶素子の電荷量が所定量まで減少したことを判定した時点で、多数決論理に従って、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを同時に発生することとしてもよい。

また、判定回路４０は、第１〜第３の不揮発性記憶素子２０ａ，２０ｂ，２０ｃの出力パターンに応じて第１〜第３の機能ブロック６０ａ，６０ｂ，６０ｃの各々の本来の動作を段階的に停止させるように、第１〜第３の停止信号４１ａ，４１ｂ，４１ｃを順次発生することとしてもよい。

なお、複数の不揮発性記憶素子を利用する場合の当該不揮発性記憶素子の数が３に限定されないことは、当然である。

図６は、本発明の更に他の実施形態に係る自己停止集積回路を実装した半導体チップの概略を示すブロック図である。本実施形態のシステム回路１０では、図１中の電荷注入命令回路８００、電荷注入制御回路８０１及び消去回路３０の配設が省略されている。

本実施形態によれば、当該半導体チップ１の製造時又は製品出荷前に、判定回路４０が停止信号４１をオフさせる程度の量の電荷が、例えば電子ビーム手段により予め不揮発性記憶素子２０に注入される。この初期状態から充分な時間が経過すると、トンネル効果により不揮発性記憶素子２０の電荷が失われていき、出力２０３の電圧は時間に比例して徐々に低下していく。やがて、時間の累積がある一定値を超えると、不揮発性記憶電荷素子２０の出力２０３の電圧が判定回路４０の閾値を下回ることとなり、判定回路４０が停止信号４１をオンして機能ブロック６０の動作を停止する。

通常、トンネル効果による不揮発性記憶素子２０の電荷量減少は微少であるため、製造時又は製品出荷時に不揮発性記憶素子２０に注入された電荷量と、判定回路４０の閾値とを適切に設定すれば、停止信号４１がオンするまでの時間を数年単位に設定することが可能となる。したがって、本実施形態を組み込むことによって、製造段階で動作停止までの寿命を製品に設定することが可能となる。

以上説明してきたとおり、本発明に係る自己停止回路を搭載した製品は、自己の製品寿命を検知して自発的に動作を停止する機能を有し、製品寿命経過後に生じる劣化故障や誤動作によって生じ得る想定外の動作から利用者の安全を確保する用途として有用である。

また、動作を停止するばかりではなく、製品寿命に前後して、製品の機能を制限又は変更する等の用途にも応用できる。

本発明の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。 図１の自己停止回路の動作を説明するタイミングチャートである。 本発明の自己停止回路に用いることができる不揮発性記憶素子の詳細構成例を示す回路図である。 図３の不揮発性記憶素子の動作を説明するための図である。 本発明の他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。 本発明の更に他の実施形態に係る自己停止回路を実装した半導体チップの概略を示すブロック図である。

符号の説明

１ 半導体チップ
１０ システム回路
２０，２０ａ，２０ｂ，２０ｃ 不揮発性記憶素子
２１，２１ａ，２１ｂ，２１ｃ 電圧出力信号
３０ 消去回路
３１ 消去信号
４０ 判定回路
４１，４１ａ，４１ｂ，４１ｃ 停止信号
５０，５０ａ，５０ｂ，５０ｃ 書き込み端子
５１，５１ａ，５１ｂ，５１ｃ 書き込み信号
５２ 停止信号観測端子
５３ キャンセル信号入力端子
６０，６０ａ，６０ｂ，６０ｃ 機能ブロック
７０，７０ａ，７０ｂ，７０ｃ 書き込み端子用パッド
７１ 停止信号観測パッド
７２ キャンセル信号入力パッド
２００ 電界効果トランジスタ
２０１，２０１ａ，２０１ｂ，２０１ｃ 消去信号入力
２０２，２０２ａ，２０２ｂ，２０２ｃ 書き込み信号入力
２０３，２０３ａ，２０３ｂ，２０３ｃ 電圧出力
２２１，２２２，２３１〜２３３，２４１〜２４３ スイッチ
２５０ センスアンプ
２６０ ＮＯＲ回路
２６１ ＮＯＲ信号
８００ 電荷注入命令回路
８０１ 電荷注入制御回路
８０２ 書き込み信号入力
８０３ 命令信号
８０４ 命令信号入力

Claims (12)

1. 半導体チップの予め設定された製品寿命が尽きたことを検知して前記半導体チップ上の機能ブロックの本来の動作を自発的に停止するための自己停止回路であって、
   蓄積した電荷の量が時間経過とともに変化する記憶素子と、
   前記記憶素子の電荷量が所定量まで変化したことを判定した時点で前記機能ブロックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己停止回路。
2. 請求項１記載の自己停止回路において、
   前記記憶素子は、不揮発性半導体記憶素子として構成された電界効果トランジスタを含む自己停止回路。
3. 請求項１記載の自己停止回路において、
   前記停止信号を観測するための外部出力端子を更に備えた自己停止回路。
4. 請求項１記載の自己停止回路において、
   前記停止信号の発生後でも前記機能ブロックの動作回復を実現することができるように、前記停止信号を相殺するキャンセル信号を入力するための外部入力端子を更に備えた自己停止回路。
5. 請求項１記載の自己停止回路において、
   前記記憶素子は、蓄積した電荷の量が時間経過とともに減少するように構成され、
   前記判定回路は、前記記憶素子の電荷量が所定の閾値を下回ったことを条件として前記停止信号を発生する自己停止回路。
6. 請求項５記載の自己停止回路において、
   前記記憶素子の電荷量を一定時間毎に微少量だけ減少させるように、前記記憶素子の電荷を放電させる消去パルス列を生成する消去回路を更に備えた自己停止回路。
7. 請求項５記載の自己停止回路において、
   前記記憶素子の初期電荷量を設定し、又は前記停止信号の発生後でも前記機能ブロックの動作回復を実現することができるように、前記記憶素子に電荷を注入するための外部入力端子を更に備えた自己停止回路。
8. 請求項７記載の自己停止回路において、
   前記記憶素子への電荷注入を許可し又は禁止するための内部回路を更に備えた自己停止回路。
9. 請求項５記載の自己停止回路において、
   前記記憶素子の初期電荷量を前記半導体チップの製造時に設定するように、前記記憶素子に電荷を注入するための内部端子を更に備え、前記内部端子をパッケージ内へ封入してパッケージ組み立て後の電荷再注入を不可能とした自己停止回路。
10. 半導体チップの予め設定された製品寿命が尽きたことを検知して前記半導体チップ上の機能ブロックの本来の動作を自発的に停止するための自己停止回路であって、
    各々蓄積した電荷の量が時間経過とともに変化する複数の記憶素子と、
    前記複数の記憶素子の電荷量に応じて前記機能ブロックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己停止回路。
11. 請求項１０記載の自己停止回路において、
    前記判定回路は、前記複数の記憶素子のうちの所定数の記憶素子の電荷量が所定量まで変化したことを判定した時点で前記停止信号を発生する自己停止回路。
12. 請求項１０記載の自己停止回路において、
    前記判定回路は、複数の機能ブロックの各々の本来の動作を段階的に停止させる機能を有する自己停止回路。

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