WO2008065841A1 - Circuit à arrêt automatique utilisant comme minuteur une quantité de charge d'élément de stockage non volatile - Google Patents

Circuit à arrêt automatique utilisant comme minuteur une quantité de charge d'élément de stockage non volatile Download PDF

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stop
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circuit
storage element
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PCT/JP2007/071111
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Takeshi Kawano
Shusaku Ota
Hiroshi Hoshika
Takeyasu Kuwata
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Panasonic Corporation
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    • G11—INFORMATION STORAGE
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles

Definitions

  • the present invention relates to a technology for spontaneous operation stoppage after the end of the product life of a semiconductor chip.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 7-297288
  • the object of the present invention is to realize the termination of spontaneous operation after the end of the product life of the semiconductor chip.
  • Another object of the present invention is to realize operation recovery after self-stop to ensure ease of failure analysis.
  • a storage element in which the amount of accumulated charge changes with time, and the charge amount of the storage element is a predetermined amount
  • a determination circuit that generates a stop signal to stop the original operation of the functional block on the semiconductor chip when it is determined that the change has occurred.
  • the configuration of the stop circuit is adopted.
  • the storage element can include a field effect transistor configured as a non-volatile semiconductor storage element.
  • an erase circuit for generating an erase-less sequence for discharging the charge of the storage element is further provided, and the storage is provided.
  • the determination circuit generates a stop signal on condition that the charge amount of the element falls below a predetermined threshold. In this case, the operation recovery after self-stop can be realized by reinjecting the charge into the storage element through the external write terminal.
  • the present invention has a function of self-stopping after the end of the product life, but enables operation recovery after the self-stop, and is the product accidentally broken due to any failure or the product life? It is possible to overcome the problems with the prior art that it is not possible to distinguish whether or not the self-termination is correct.
  • FIG. 1 is a block diagram showing an outline of a semiconductor chip on which a self-stop circuit according to an embodiment of the present invention is mounted.
  • FIG. 2 is a timing chart for explaining the operation of the self-stopping circuit of FIG.
  • FIG. 3 is a circuit diagram showing an example of a detailed configuration of a nonvolatile memory element that can be used for the self-stop circuit of the present invention.
  • FIG. 4 is a diagram for explaining the operation of the nonvolatile memory element of FIG. 3.
  • FIG. 5 is a block diagram schematically showing a semiconductor chip on which a self-stop circuit according to another embodiment of the present invention is mounted.
  • FIG. 6 is a block diagram showing an outline of a semiconductor chip on which a self-stop circuit according to still another embodiment of the present invention is mounted.
  • FIG. 1 is a block diagram schematically showing a semiconductor chip mounted with a self-stop circuit according to an embodiment of the present invention.
  • the system circuit 10 included in the semiconductor chip 1 of the present embodiment includes a non-volatile memory element 20 for storing a charge, a voltage output signal 21, an erase circuit 30, an erase signal 31, a determination circuit 40, and a stop signal. 41, a write signal 51, a function block 60 which is a controlled circuit, a write terminal pad 70, a stop signal observation pad 71, a cancel signal input pad 72, a charge injection instruction circuit 800, charge injection control A circuit 801 and an instruction signal 803 are provided.
  • the semiconductor chip 1 has a write terminal 50, a stop signal observation terminal 52, a cancel signal input terminal 53, the write terminal 50 to the write terminal pad 70, and the stop signal observation terminal 52 to the stop signal observation pad 71.
  • the cancel signal input terminal 53 is wire-bonded to the cancel signal input pad 72, respectively.
  • the write terminal pad 70 is connected to the write signal input 802 of the charge injection control circuit 801.
  • the charge injection instruction circuit 800 is connected to the instruction signal input 804 of the charge injection control circuit 801 by an instruction signal 803.
  • the charge injection control circuit 801 is connected to the write signal input 202 of the nonvolatile memory element 20 by the write signal 51.
  • the erase circuit 30 is connected to the erase signal input 201 of the non-volatile storage element 20 by the erase signal 31.
  • the output 203 of the non-volatile storage element 20 is connected to the determination circuit 40 by a voltage output signal 21.
  • the output of the determination circuit 40 is connected to the functional block 60 and the stop signal observation pad 71 by the stop signal 41.
  • the cancellation signal input pad 72 supplies a cancellation signal supplied from the outside to the determination circuit 40.
  • the write signal 51 is applied to the non-volatile memory element 20. Then, the amount of charge stored in the non-volatile memory element 20 increases and the voltage of the output 203 rises, and when the erase signal 31 is applied to the non-volatile memory element 20, it is proportional to the time when the erase signal 31 is applied. It is assumed that the voltage of the output 203 of the nonvolatile memory element 20 gradually decreases. Further, it is assumed that the determination circuit 40 outputs the stop signal 41 when the voltage output signal 21 from the non-volatile storage element 20 falls below a certain threshold.
  • FIG. 2 is a timing chart illustrating the operation of the self-stop circuit of FIG. First, charge is injected from the write terminal 50 to the non-volatile storage element 20. Then, the voltage of the output 203 of the nonvolatile memory element 20 rises, and the determination circuit 40 turns off the output of the stop signal 41 to cancel the operation stop of the functional block 60.
  • a command signal 803 as to whether or not to permit charge injection from the write terminal 50 is input from the charge injection instruction circuit 800 to the charge injection control circuit 801. Therefore, when the write enable command signal 80 3 is input from the charge injection instruction circuit 800 to the charge injection control circuit 801, charges are injected from the write terminal 50 to the nonvolatile storage element 20.
  • the charge injection instruction circuit 800 and the charge injection control circuit 801 it is not possible to cancel the operation stop of the functional block 60 due to the erroneous writing from the write terminal 50 and prevent the designer's unintended operation stop cancellation. be able to.
  • the voltage of the output 203 of the nonvolatile memory element 20 is proportional to the time when the erase signal 31 is applied.
  • the voltage of the output 203 of the non-volatile memory element 20 falls below the threshold of the determination circuit 40, and the determination circuit 40 gradually decreases. Stops the operation of the functional block 60 by turning on the stop signal 41.
  • stop signal 41 It can be easily confirmed by observation of the stop signal 41 through the external terminal 52 that the functional block 60 has reached the self-stop state by turning on the stop signal 41. Moreover, the stop signal 41 is provided by applying the cancel signal to the determination circuit 40 through the other external terminal 53. By temporarily turning it off, it is possible to realize operation recovery after self stop. Also, by reinjecting the charge into the nonvolatile memory element 20 through the write terminal 50, it is possible to realize operation recovery after self-stop.
  • the amount S of charges injected into the non-volatile memory element 20 and the voltage S of the output 203 are proportional to a force S, and even if not strictly proportional, monotonicity is guaranteed. Then, the intention of the present embodiment is not impaired.
  • the amount of charge increases, the voltage may increase. If the sign of the force is reversed, the amount of charge may decrease and the voltage may increase.
  • the pad 70 for the write terminal which is an internal terminal It may be sealed to make it impossible to re-inject charge after assembling the package.
  • the operation stop release of the functional block 60 due to the erroneous writing can not be performed from the external terminal of the semiconductor chip 1, and the operation stop release unintended by the designer can be prevented.
  • the external terminals for the write signal 51 can be eliminated, the number of external terminals of the semiconductor chip 1 can be reduced.
  • FIG. 3 shows a detailed configuration example of the nonvolatile memory element 20 that can be used in the self-stop circuit of the present invention.
  • the nonvolatile memory element 20 of FIG. 3 includes a field effect transistor 200 having a gate G, a source S, a drain D, and a floating gate FG, and the first to eighth switches 221, 222, 231 to 233, 24; 243, sense amplifier 250, and NOR circuit 260 are provided.
  • the sense amplifier 250 generates a voltage output signal 21 corresponding to the current flowing between the source S and the drain D of the field effect transistor 200.
  • NOR circuit 260 produces NOR signal 261 by the logical NOR operation of erase signal 31 and write signal 51.
  • the first switch 221 connects the drain D of the field effect transistor 200 to the power supply V by the NOR signal 261
  • the second switch 222 connects drain D of the field effect transistor 200 to the power supply V by the write signal 51.
  • the third switch 231 is field-effected by the NOR signal 261.
  • a signal 51 connects the gate G of the field effect transistor 200 to the power supply V. 5th
  • the switch 233 connects the gate G of the field effect transistor 200 to 0 V by the erase signal 31. Do.
  • the sixth switch 241 connects the source S of the field effect transistor 200 to 0 V by the NOR signal 261.
  • the seventh switch 242 connects the source S of the field effect transistor 200 to 0 V by the write signal 51.
  • the eighth switch 243 connects the source S of the field effect transistor 200 to the power supply V by the erase signal 31.
  • FIG. 4 is a diagram for explaining the operation of the nonvolatile memory element 20 of FIG.
  • the drain voltage, gate voltage and source voltage of the field effect transistor 200 are referred to as “D voltage”, “G voltage” and “S voltage”, respectively.
  • D voltage drain voltage
  • G voltage gate voltage
  • S voltage source voltage
  • the second switch 222 sets V as the D voltage and the fourth switch 232 sets V as the G voltage.
  • the fifth switch 233 sets 0 V as the G voltage and the eighth switch 243 sets the V force as the field effect.
  • the first switch 221 sets V as the D voltage and the third switch 231 sets V as the G voltage, and the sixth switch
  • the floating gate FG in the above description is not limited to the floating gate of a general field effect transistor that can be a charge storage layer that fulfills the substantial functions of the present invention. Les.
  • FIG. 5 is a schematic view of a semiconductor chip mounted with a self-stop circuit according to another embodiment of the present invention. It is a block diagram showing an abbreviation.
  • the semiconductor chip 1 of the present embodiment has first to third write terminals 50a, 50b, and 50c, and the internal system circuit 10 includes first to third nonvolatile memory elements 20a, 20b, and 20c.
  • the first to third stop signals 41a, 41b, and 41c, and the first to third machine tools, and the locks 60a, 60b, and 60c are provided.
  • 70a, 70b and 70c are write terminal nodes, 51a, 51b and 51ci write signals, 201a, 201b and 201ci signals for removing signals, 202a, 202b and 202ci for write signals and voltages, 203a, 203b and 203ci voltages
  • Outputs 21a, 21b, 21ci are voltage output signals.
  • the first nonvolatile memory element 20a is used as the first functional block 60a
  • the second nonvolatile memory element 20b is used as the second functional block 60b
  • the third nonvolatile memory element is used.
  • 20c can be assigned to the third functional block 60c, respectively.
  • the determination circuit 40 in this case supplies the first to third stop signals 41a, 41b, 41c independent of each other.
  • determination circuit 40 determines that the accumulated charge amount of each of first to third nonvolatile memory elements 20a, 20b and 20c has decreased to a predetermined amount. At some point, the first to third stop signals 41a, 41b, 41c may be generated simultaneously. It is also possible to make the determination based on the total value of the accumulated charge amounts of the first to third nonvolatile memory elements 20a, 20b, 20c.
  • determination circuit 40 determines The first to third stop signals 41a, 41b and 41c may be generated simultaneously according to majority logic.
  • the determination circuit 40 determines the characteristics of each of the first to third functional blocks 60a, 60b, and 60c according to the output pattern of the first to third nonvolatile memory elements 20a, 20b, and 20c.
  • the first to third stop signals 41a, 41b, and 41c may be sequentially generated so as to stop the operation of step by step.
  • the number of nonvolatile memory elements when using a plurality of nonvolatile memory elements is
  • FIG. 6 is a block diagram schematically showing a semiconductor chip mounted with a self-terminating integrated circuit according to still another embodiment of the present invention.
  • the system circuit 10 of the present embodiment in FIG. The arrangements of the charge injection instruction circuit 800, the charge injection control circuit 801 and the erase circuit 30 are omitted.
  • an amount of electric charge that causes the determination circuit 40 to turn off the stop signal 41 is previously stored, for example, by the electron beam means. It is injected into the element 20.
  • the charge of the nonvolatile memory element 20 is lost due to the tunnel effect, and the voltage of the output 203 gradually decreases in proportion to the time.
  • the accumulation of time exceeds a certain fixed value, the voltage of the output 203 of the nonvolatile memory charge element 20 falls below the threshold of the determination circuit 40, and the determination circuit 40 turns on the stop signal 41 to function block. Stop 60 operations.
  • a product equipped with the self-stop circuit according to the present invention has a function of detecting its own product life and spontaneously stopping its operation, and deterioration occurring after the product life has elapsed. It is useful as an application to ensure the safety of users from unexpected operations that may occur due to failure or malfunction.
  • the present invention can also be applied to applications such as limiting or changing the function of a product before and after the product's end of life if the operation is stopped.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Description

明 細 書
自己停止回路
技術分野
[0001] 本発明は、半導体チップの製品寿命経過後における自発的動作停止の技術に関 するものである。
背景技術
[0002] 従来、所定の条件が満たされたときに内部生成される電圧信号によってヒューズ形 スィッチ装置を切断し、永久的に破壊又は機能停止に至る自己破壊集積回路が知 られている（特許文献 1参照）。
特許文献 1 :特開平 7— 297288号公報
発明の開示
発明が解決しょうとする課題
[0003] 製品寿命が過ぎた製品をいつまでも使用し続けていると、誤動作や機能不全を起 こして利用者の利益や安全を脅かすというリスクが増大する。
[0004] 上記自己破壊集積回路では、回路を自己破壊又は機能停止させた後は、回路の 動作を二度と回復させることができないため、故障による機能停止なのか自己破壊に よる正常動作の結果停止したのかが区別できない。また、一旦機能停止すると回路 の動作回復が不可能となるため、故障解析が困難になるデメリットがあった。
[0005] 本発明の目的は、半導体チップの製品寿命経過後における自発的動作の停止を 実現することにある。
[0006] 本発明の他の目的は、自己停止後の動作回復を実現して故障解析の容易性を確 保することにある。
課題を解決するための手段
[0007] 本発明は、半導体チップの製品寿命経過後における自発的動作の停止を実現す るため、蓄積した電荷の量が時間経過とともに変化する記憶素子と、当該記憶素子 の電荷量が所定量まで変化したことを判定した時点で当該半導体チップ上の機能ブ ロックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己 停止回路の構成を採用したものである。
[0008] 前記記憶素子は、不揮発性半導体記憶素子として構成された電界効果トランジス タを含むことが可能である。
[0009] 前記停止信号を観測するための外部出力端子を更に備えれば、製品寿命経過後 の自己停止状態を容易に確認することができる。
[0010] 前記停止信号を相殺するキャンセル信号を入力するための外部入力端子を更に 備えれば、自己停止後の動作回復を実現することができる。
[0011] 蓄積した電荷の量が時間経過とともに減少するように構成された記憶素子を採用 する場合、当該記憶素子の電荷を放電させる消去ノ^レス列を生成する消去回路を 更に設け、当該記憶素子の電荷量が所定の閾値を下回ったことを条件として前記判 定回路が停止信号を発生する。この場合、外部書き込み端子を介して当該記憶素子 に電荷を再注入することによつても、 自己停止後の動作回復を実現することができる 発明の効果
[0012] 本発明は、上記した構成によって、製品寿命経過後に自己停止する機能を備えつ つも、自己停止後の動作復帰を可能とし、製品が何らかの不具合によって偶発的に 破壊したのか、それとも製品寿命により正しく自己停止したのかを区別できないという 従来技術の持つ問題点を克服することができる。
[0013] したがって、本発明によれば、製品寿命が過ぎたり故障したりした製品力 誤動作 や機能不全を起こして利用者の利益や安全を脅力、したりしないことを保証しつつ、従 来は困難だった停止後の解析を容易にすることができる。
図面の簡単な説明
[0014] [図 1]図 1は、本発明の実施形態に係る自己停止回路を実装した半導体チップの概 略を示すブロック図である。
[図 2]図 2は、図 1の自己停止回路の動作を説明するタイミングチャートである。
[図 3]図 3は、本発明の自己停止回路に用いることができる不揮発性記憶素子の詳細 構成例を示す回路図である。
[図 4]図 4は、図 3の不揮発性記憶素子の動作を説明するための図である。 [図 5]図 5は、本発明の他の実施形態に係る自己停止回路を実装した半導体チップ の概略を示すブロック図である。
[図 6]図 6は、本発明の更に他の実施形態に係る自己停止回路を実装した半導体チ ップの概略を示すブロック図である。
符号の説明
1 半導体チップ
10 システム回路
20, 20a, 20b, 20c 不揮発性記憶素子
21 , 21 a, 21b, 21c 電圧出力信号
30 消去回路
31 消去信号
40 判定回路
41 , 41a, 41b, 41c 停止信号
50， 50a, 50b, 50c 書き込み端子
51 , 51a, 51b, 51c 書き込み信号
52 停止信号観測端子
53 キャンセル信号入力端子
60, 60a, 60b, 60c 機能ブロック
70， 70a, 70b, 70c 書き込み端子用パッド
71 停止信号観測パッド
72 キャンセル信号入力パッド
200 電界効果トランジスタ
201 , 201 a, 201b, 201c 消去信号入力
202, 202a, 202b, 202c 書き込み信号入力
203, 203a, 203b, 203c 電圧出力
221 , 222, 231〜233, 241 ~243 スィッチ
250 センスアンプ
260 NOR回路 261 NOR信号
800 電荷注入命令回路
801 電荷注入制御回路
802 書き込み信号入力
803 命令信号
804 命令信号入力
発明を実施するための最良の形態
[0016] 以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
[0017] 図 1は、本発明の実施形態に係る自己停止回路を実装した半導体チップの概略を 示すブロック図である。本実施形態の半導体チップ 1が有するシステム回路 10は、電 荷を蓄積する不揮発性記憶素子 20と、電圧出力信号 21と、消去回路 30と、消去信 号 31と、判定回路 40と、停止信号 41と、書き込み信号 51と、被制御回路である機能 ブロック 60と、書き込み端子用パッド 70と、停止信号観測パッド 71と、キャンセル信 号入力パッド 72と、電荷注入命令回路 800と、電荷注入制御回路 801と、命令信号 803とを備えている。半導体チップ 1は、書き込み端子 50と、停止信号観測端子 52と 、キャンセル信号入力端子 53とを有し、書き込み端子 50は書き込み端子用パッド 70 へ、停止信号観測端子 52は停止信号観測パッド 71へ、キャンセル信号入力端子 53 はキャンセル信号入力パッド 72へそれぞれワイヤボンディングされている。
[0018] 書き込み端子用パッド 70は、電荷注入制御回路 801の書き込み信号入力 802へ 接続されている。電荷注入命令回路 800は、命令信号 803によって電荷注入制御回 路 801の命令信号入力 804へ接続されている。電荷注入制御回路 801は、書き込 み信号 51によって不揮発性記憶素子 20の書き込み信号入力 202へ接続されてい る。消去回路 30は、消去信号 31によって不揮発性記憶素子 20の消去信号入力 20 1へ接続されている。不揮発性記憶素子 20の出力 203は、電圧出力信号 21によつ て判定回路 40へ接続されている。判定回路 40の出力は、停止信号 41によって機能 ブロック 60及び停止信号観測パッド 71へ接続されている。キャンセル信号入力パッ ド 72は、外部から供給されたキャンセル信号を判定回路 40へ供給する。
[0019] ここで、本実施形態においては、不揮発性記憶素子 20へ書き込み信号 51を与え ると、不揮発性記憶素子 20に蓄えられる電荷量が増加して出力 203の電圧が上昇し 、不揮発性記憶素子 20へ消去信号 31を与えると、この消去信号 31を与えた時間に 比例して不揮発性記憶素子 20の出力 203の電圧が徐々に低下するものとする。ま た、判定回路 40は、不揮発性記憶素子 20からの電圧出力信号 21が一定の閾値を 下回ると停止信号 41を出力するものとする。
[0020] 図 2は、図 1の自己停止回路の動作を説明するタイミングチャートである。はじめに、 書き込み端子 50から不揮発性記憶素子 20へ電荷を注入する。すると不揮発性記憶 素子 20の出力 203の電圧が上昇し、判定回路 40は停止信号 41の出力をオフ（OF F)して機能ブロック 60の動作停止解除をする。
[0021] この際、電荷注入命令回路 800から電荷注入制御回路 801へ、書き込み端子 50 からの電荷注入を許可するか、しないかの命令信号 803が入力される。したがって、 電荷注入命令回路 800から電荷注入制御回路 801へ書き込み許可の命令信号 80 3が入力されているときに、書き込み端子 50から不揮発性記憶素子 20へ電荷を注入 する。電荷注入命令回路 800及び電荷注入制御回路 801を設けることにより、書き 込み端子 50よりの誤書き込みによる機能ブロック 60の動作停止解除をすることがで きなくなり、設計者の意図しない動作停止解除を防ぐことができる。
[0022] 上記の動作停止解除状態から、消去回路 30が消去信号 31を連続的又は間欠的 に出力すると、不揮発性記憶素子 20の出力 203の電圧は消去信号 31が与えられた 時間に比例して徐々に低下していき、消去信号 31が与えられた時間の累積がある 一定値を超えると、不揮発性記憶素子 20の出力 203の電圧が判定回路 40の閾値を 下回ることとなり、判定回路 40が停止信号 41をオン (ON)して機能ブロック 60の動 作を停止する。
[0023] ここで、消去信号 31の出力間隔を適切に調節することによって、判定回路 40が停 止信号 41をオンするまでの時間を任意に設定することが可能となり、製品の動作寿 命を設定することができる。
[0024] 停止信号 41のオンにより機能ブロック 60が自己停止状態に立ち至つていることは、 外部端子 52を通じた停止信号 41の観測により容易に確認可能である。しかも、他の 外部端子 53を介してキャンセル信号を判定回路 40へ与えることにより停止信号 41を 一時的にオフにすれば、自己停止後の動作回復を実現することができる。また、書き 込み端子 50を介して不揮発性記憶素子 20に電荷を再注入することによつても、 自 己停止後の動作回復が実現可能である。
[0025] なお、本実施形態では不揮発性記憶素子 20 注入された電荷量と出力 203の電 圧とが比例するものとしている力 S、厳密に比例していなくても単調増加性が保証され ていれば本実施形態の意図を損ねるものではない。また、電荷量が増えると電圧が 上昇するとしている力 符号を逆にして、電荷量が減ると電圧が上昇するとしてもよい
[0026] また、半導体チップ 1に書き込み端子 50を設けず、当該半導体チップ 1の製造時に 不揮発性記憶素子 20に初期電荷量を設定した後は、内部端子である書き込み端子 用パッド 70をパッケージ内へ封入してパッケージ組み立て後の電荷再注入を不可能 としてもよい。これにより、半導体チップ 1の外部端子より誤書き込みによる機能ブロッ ク 60の動作停止解除をすることができなくなり、設計者の意図しない動作停止解除を 防ぐこと力 Sできる。また、書き込み信号 51のための外部端子を削除できるため、半導 体チップ 1の外部端子数を削減させることができる。
[0027] 図 3は、本発明の自己停止回路に用いることができる不揮発性記憶素子 20の詳細 構成例を示している。図 3の不揮発性記憶素子 20は、ゲート Gとソース Sとドレイン D とフローティングゲート FGとを有する電界効果トランジスタ 200と、第 1〜第 8のスイツ チ 221 , 222, 231~233, 24；! 243と、センスアンプ 250と、 NOR回路 260とを備 える。センスアンプ 250は、電界効果トランジスタ 200のソース Sとドレイン Dとの間に 流れる電流に応じた電圧出力信号 21を生じる。 NOR回路 260は、消去信号 31と書 き込み信号 51との論理 NOR演算による NOR信号 261を生じる。第 1のスィッチ 221 は、 NOR信号 261によって電界効果トランジスタ 200のドレイン Dと電源 V を接続
R1 する。第 2のスィッチ 222は、書き込み信号 51によって電界効果トランジスタ 200のド レイン Dと電源 V を接続する。第 3のスィッチ 231は、 NOR信号 261によって電界効
R2
果トランジスタ 200のゲート Gと電源 V を接続する。第 4のスィッチ 232は、書き込み
R2
信号 51によって電界効果トランジスタ 200のゲート Gと電源 V を接続する。第 5のス
W
イッチ 233は、消去信号 31によって電界効果トランジスタ 200のゲート Gと 0Vを接続 する。第 6のスィッチ 241は、 NOR信号 261によって電界効果トランジスタ 200のソー ス Sと 0Vを接続する。第 7のスィッチ 242は、書き込み信号 51によって電界効果トラ ンジスタ 200のソース Sと 0Vを接続する。第 8のスィッチ 243は、消去信号 31によって 電界効果トランジスタ 200のソース Sと電源 Vを接続する。ここに、 V 〉V >V >
E E W R2
V 〉ovである。
Rl
[0028] 図 4は、図 3の不揮発性記憶素子 20の動作を説明するための図である。ここに、電 界効果トランジスタ 200のドレイン電圧、ゲート電圧、ソース電圧をそれぞれ「D電圧」 、「G電圧」、「S電圧」という。なお、消去信号 31と書き込み信号 51とを同時にオンす ることは禁止されて!/、るものとする。
[0029] まず、消去信号 31がオフ、書き込み信号 51がオンである場合には、第 2のスィッチ 222によって V が D電圧として、第 4のスィッチ 232によって V が G電圧として、第 7
R2 W
のスィッチ 242によって 0Vが S電圧として電界効果トランジスタ 200へ供給される結 果、フローティングゲート FGに電荷が注入される（書き込み動作)。
[0030] 消去信号 31がオン、書き込み信号 51がオフである場合には、第 5のスィッチ 233 によって 0Vが G電圧として、第 8のスィッチ 243によって V力 電圧として電界効果ト
E
ランジスタ 200へ供給される結果、フローティングゲート FG内の電荷が放出される（ 消去動作)。
[0031] 消去信号 31と書き込み信号 51とが共にオフである場合には、第 1のスィッチ 221に よって V が D電圧として、第 3のスィッチ 231によって V が G電圧として、第 6のスィ
Rl R2
ツチ 241によって 0Vが S電圧として電界効果トランジスタ 200へ供給される結果、フロ 一ティングゲート FGに多数の電荷が蓄えられていればソース Sとドレイン Dとの間に 電流は流れず、電荷が少ないと電流が流れる。これにより、フローティングゲート FG 内に蓄えられている電荷の量がセンスアンプ 250の出力から判定できる（読み出し動 作)。
[0032] なお、上記説明中のフローティングゲート FGは、本発明の実質的な機能を果たす 電荷蓄積層であればよぐ一般的な電界効果トランジスタのフローティングゲートにそ の実体を限定するものではなレ、。
[0033] 図 5は、本発明の他の実施形態に係る自己停止回路を実装した半導体チップの概 略を示すブロック図である。本実施形態の半導体チップ 1は、第 1〜第 3の書き込み 端子 50a, 50b, 50cを有し、内部のシステム回路 10に第 1〜第 3の不揮発性記憶素 子 20a, 20b, 20cと、第 1〜第 3の停止信号 41a, 41b, 41cと、第 1〜第 3の機倉プ、 ロック 60a, 60b, 60cとを備えている。 70a, 70b, 70cは書き込み端子用ノ ド、 51 a, 51b, 51ciま書き込み信号、 201a, 201b, 201ciま肖去信号人力、 202a, 202b , 202ciま書き込み信号人力、 203a, 203b, 203ciま電圧出力、 21a, 21b, 21ciま 電圧出力信号である。
[0034] 本実施形態において、第 1の不揮発性記憶素子 20aを第 1の機能ブロック 60aに、 第 2の不揮発性記憶素子 20bを第 2の機能ブロック 60bに、第 3の不揮発性記憶素 子 20cを第 3の機能ブロック 60cにそれぞれ割り当てることが可能である。この場合の 判定回路 40は、互いに独立した第 1〜第 3の停止信号 41a, 41b, 41cを供給する。
[0035] 判定結果の信頼性向上のためには、判定回路 40は、第 1〜第 3の不揮発性記憶 素子 20a, 20b, 20cの各々の蓄積電荷量が所定量まで減少したことを判定した時 点で、第 1〜第 3の停止信号 41a, 41b, 41cを同時に発生することとしてもよい。第 1 〜第 3の不揮発性記憶素子 20a, 20b, 20cの蓄積電荷量の合計値をもとに判定を 行うことも可能である。
[0036] また、判定回路 40は、第 1〜第 3の不揮発性記憶素子 20a, 20b, 20cのうちの例 えば 2個の記憶素子の電荷量が所定量まで減少したことを判定した時点で、多数決 論理に従って、第 1〜第 3の停止信号 41a, 41b, 41cを同時に発生することとしても よい。
[0037] また、判定回路 40は、第 1〜第 3の不揮発性記憶素子 20a, 20b, 20cの出力バタ ーンに応じて第 1〜第 3の機能ブロック 60a, 60b, 60cの各々の本来の動作を段階 的に停止させるように、第 1〜第 3の停止信号 41 a, 41b, 41cを順次発生することと してもよい。
[0038] なお、複数の不揮発性記憶素子を利用する場合の当該不揮発性記憶素子の数が
3に限定されないことは、当然である。
[0039] 図 6は、本発明の更に他の実施形態に係る自己停止集積回路を実装した半導体 チップの概略を示すブロック図である。本実施形態のシステム回路 10では、図 1中の 電荷注入命令回路 800、電荷注入制御回路 801及び消去回路 30の配設が省略さ れている。
[0040] 本実施形態によれば、当該半導体チップ 1の製造時又は製品出荷前に、判定回路 40が停止信号 41をオフさせる程度の量の電荷が、例えば電子ビーム手段により予 め不揮発性記憶素子 20に注入される。この初期状態から充分な時間が経過すると、 トンネル効果により不揮発性記憶素子 20の電荷が失われていき、出力 203の電圧は 時間に比例して徐々に低下していく。やがて、時間の累積がある一定値を超えると、 不揮発性記憶電荷素子 20の出力 203の電圧が判定回路 40の閾値を下回ることとな り、判定回路 40が停止信号 41をオンして機能ブロック 60の動作を停止する。
[0041] 通常、トンネル効果による不揮発性記憶素子 20の電荷量減少は微少であるため、 製造時又は製品出荷時に不揮発性記憶素子 20に注入された電荷量と、判定回路 4 0の閾値とを適切に設定すれば、停止信号 41がオンするまでの時間を数年単位に 設定することが可能となる。したがって、本実施形態を組み込むことによって、製造段 階で動作停止までの寿命を製品に設定することが可能となる。
産業上の利用の可能性
[0042] 以上説明してきたとおり、本発明に係る自己停止回路を搭載した製品は、自己の製 品寿命を検知して自発的に動作を停止する機能を有し、製品寿命経過後に生じる劣 化故障や誤動作によって生じ得る想定外の動作から利用者の安全を確保する用途 として有用である。
[0043] また、動作を停止するば力、りではなぐ製品寿命に前後して、製品の機能を制限又 は変更する等の用途にも応用できる。

Claims

請求の範囲
[1] 半導体チップの予め設定された製品寿命が尽きたことを検知して前記半導体チッ プ上の機能ブロックの本来の動作を自発的に停止するための自己停止回路であつ て、
蓄積した電荷の量が時間経過とともに変化する記憶素子と、
前記記憶素子の電荷量が所定量まで変化したことを判定した時点で前記機能プロ ックの本来の動作を停止するように停止信号を発生する判定回路とを備えた自己停 止回路。
[2] 請求項 1記載の自己停止回路において、
前記記憶素子は、不揮発性半導体記憶素子として構成された電界効果トランジス タを含む自己停止回路。
[3] 請求項 1記載の自己停止回路において、
前記停止信号を観測するための外部出力端子を更に備えた自己停止回路。
[4] 請求項 1記載の自己停止回路において、
前記停止信号の発生後でも前記機能ブロックの動作回復を実現することができるよ うに、前記停止信号を相殺するキャンセル信号を入力するための外部入力端子を更 に備えた自己停止回路。
[5] 請求項 1記載の自己停止回路において、
前記記憶素子は、蓄積した電荷の量が時間経過とともに減少するように構成され、 前記判定回路は、前記記憶素子の電荷量が所定の閾値を下回ったことを条件とし て前記停止信号を発生する自己停止回路。
[6] 請求項 5記載の自己停止回路において、
前記記憶素子の電荷量を一定時間毎に微少量だけ減少させるように、前記記憶素 子の電荷を放電させる消去パルス列を生成する消去回路を更に備えた自己停止回 路。
[7] 請求項 5記載の自己停止回路において、
前記記憶素子の初期電荷量を設定し、又は前記停止信号の発生後でも前記機能 ブロックの動作回復を実現することができるように、前記記憶素子に電荷を注入する ための外部入力端子を更に備えた自己停止回路。
[8] 請求項 7記載の自己停止回路において、
前記記憶素子への電荷注入を許可し又は禁止するための内部回路を更に備えた 自己停止回路。
[9] 請求項 5記載の自己停止回路において、
前記記憶素子の初期電荷量を前記半導体チップの製造時に設定するように、前記 記憶素子に電荷を注入するための内部端子を更に備え、前記内部端子をパッケ一 ジ内へ封入してパッケージ組み立て後の電荷再注入を不可能とした自己停止回路。
[10] 半導体チップの予め設定された製品寿命が尽きたことを検知して前記半導体チッ プ上の機能ブロックの本来の動作を自発的に停止するための自己停止回路であつ て、
各々蓄積した電荷の量が時間経過とともに変化する複数の記憶素子と、 前記複数の記憶素子の電荷量に応じて前記機能ブロックの本来の動作を停止する ように停止信号を発生する判定回路とを備えた自己停止回路。
[11] 請求項 10記載の自己停止回路において、
前記判定回路は、前記複数の記憶素子のうちの所定数の記憶素子の電荷量が所 定量まで変化したことを判定した時点で前記停止信号を発生する自己停止回路。
[12] 請求項 10記載の自己停止回路において、
前記判定回路は、複数の機能ブロックの各々の本来の動作を段階的に停止させる 機能を有する自己停止回路。
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