JPWO2006087775A1

JPWO2006087775A1 - 半導体装置

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Publication number: JPWO2006087775A1
Application number: JP2007503515A
Authority: JP
Inventors: 竹森　俊之; 俊之竹森; 渡辺　祐司; 祐司渡辺; 史典笹岡; 松山　一茂; 一茂松山; 邦仁大島; 糸井　正人; 正人糸井
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-02-16
Filing date: 2005-02-16
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Abstract

ドレイン層１０１、ドリフト層１０２、Ｐ型ボディ領域１０３、Ｎ＋型ソース領域１０５、ゲート電極１０８、ソース電極膜１１０、およびドレイン電極膜１１１によってＭＯＳＦＥＴが構成されている。このＭＯＳＦＥＴと並列に、ドレイン層１０１、ドリフト層１０２、Ｐ−型拡散領域１０９、およびソース電極膜１１０によって構成されるダイオードが形成されている。ソース電極膜１１０とＰ−型拡散領域１０９はオーミック接合を形成している。Ｐ型ボディ領域１０３において、Ｐ型として寄与する不純物の総量は、Ｐ−型拡散領域１０９において、Ｐ型として寄与する不純物の総量よりも大きい。

Description

本発明は、トレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）構造と、このＭＯＳ構造と並列に形成されたダイオード構造とを有する半導体装置に関する。

パワーＭＯＳＦＥＴ（MOS Field Effect Transistor）の構成を有する半導体装置において、トレンチゲート構造が形成されたものは、近年、ＤＣ−ＤＣコンバータ等、各種電源に幅広く応用されている。このトレンチゲート型のパワーＭＯＳＦＥＴを備えた半導体装置の中で、ＶＦ（順方向電圧、順方向降下電圧）を低減するために、ＭＯＳＦＥＴ構造と並列にショットキーバリアダイオードが形成されているものがある。図２３は、パワーＭＯＳＦＥＴを備えた従来の半導体装置の断面構造を示している。

高濃度のＮ型不純物を含むドレイン層２０１はＮ^＋型シリコン基板を構成している。ドレイン層２０１上には、低濃度のＮ型不純物を含むドリフト層２０２が形成されている。ドリフト層２０２上には、Ｐ型不純物を含むＰ型ボディ領域２０３が形成されている。Ｐ型ボディ領域２０３の表面近傍には、Ｐ型ボディ領域２０３よりも高濃度のＰ型不純物を含むＰ^＋型拡散領域２０４が形成されている。Ｐ型ボディ領域２０３の表面には、Ｐ^＋型拡散領域２０４を挟むように、高濃度のＮ型不純物を含むＮ^＋型ソース領域２０５も形成されている。

Ｐ型ボディ領域２０３の表面からドリフト層２０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ２０６が形成されている。このトレンチ２０６の内面（側壁面２０６ａおよび底面２０６ｂを含む）には、ゲート絶縁膜２０７が形成されている。トレンチ２０６の内部には、ゲート絶縁膜２０７、絶縁膜２２０、および層間絶縁膜２１８によって囲まれた、ポリシリコンからなるゲート電極２０８が形成されている。ドリフト層２０２の表面において、P型ボディ領域２０３と接するトレンチ２０６と他のトレンチ２０６との間のドリフト層２０２には、Ｐ型ボディ領域２０３、Ｐ^＋型拡散領域２０４、およびＮ^＋型ソース領域２０５に相当する構造はない。Ｐ型ボディ領域２０３は、隣り合う２つのトレンチ２０６の間に形成されている。

上記の構造の最上部には、金属からなるソース電極膜２１０が形成されている。ソース電極膜２１０はＮ^＋型ソース領域２０５およびドリフト層２０２と電気的に接続され、ゲート電極２０８とは絶縁されている。ソース電極膜２１０はＮ^＋型ソース領域２０５とオーミック接合を形成し、ドリフト層２０２とはショットキー接合を形成している。ドレイン層２０１の裏面には、金属からなるドレイン電極膜２１１が形成されている。ドレイン電極膜２１１はドレイン層２０１とオーミック接合を形成している。

ドレイン層２０１、ドリフト層２０２、Ｐ型ボディ領域２０３、Ｎ^＋型ソース領域２０５、ゲート電極２０８、ソース電極膜２１０、およびドレイン電極膜２１１によってＭＯＳＦＥＴが構成されている。また、ドレイン層２０１、ドリフト層２０２、およびソース電極膜２１０によってショットキーバリアダイオードが構成されている。

ソース電極膜２１０を接地し、ドレイン電極膜２１１に正電圧を印加し、ゲート電極２０８に正電圧を印加すると、Ｐ型ボディ領域２０３とトレンチ２０６との界面に反転層が形成され、ドレイン電極膜２１１からソース電極膜２１０へ向かって電流が流れる。一方、ゲート電極２０８およびドレイン電極膜２１１を接地し、ソース電極膜２１０に正電圧を印加すると、Ｐ型ボディ領域２０３とドリフト層２０２との間のＰＮ接合およびソース電極膜２１０とドリフト層２０２との間のショットキー接合が共に順バイアスとなり、ソース電極膜２１０からドレイン電極膜２１１へ向かって電流が流れる。ショットキーバリアダイオードにも電流が流れるので、ショットキーバリアダイオードが形成されていないパワーＭＯＳＦＥＴと比較して、ＶＦを低減することができる。特許文献１には、トレンチゲート型のＭＯＳＦＥＴ構造と並列にショットキーバリアダイオードが形成された半導体装置が記載されている。
特表２００２−５３８６０２号公報

パワーＭＯＳＦＥＴのＶＦを低減することが求められている。一方、トレンチゲート型のパワーＭＯＳＦＥＴおよびショットキーバリアダイオードを備えた従来の半導体装置においては、逆方向電圧が印加されると、温度上昇に伴って、ショットキーバリアダイオードのリーク電流が増加するという問題があった。

本発明は、上述した問題点に鑑みてなされたものであって、ＶＦを低減することができる半導体装置を提供することを第１の目的とする。また、逆方向電圧が印加された場合に生じる寄生ダイオードのリーク電流を低減することができる半導体装置を提供することを第２の目的とする。

本発明は、対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、前記第１の主面に露出する、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、前記第２の半導体層の表面に形成された複数の溝と、前記溝に形成されたゲート絶縁膜と、前記ゲート絶縁膜に囲まれたゲート電極と、前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第２の領域と、前記第２の半導体層の表面において、前記第１の領域と接する前記溝と他の前記溝との間に形成された第２導電型の第３の領域と、前記第２の領域および前記第３の領域の表面に接する第１の電極と、前記第２の主面に接する第２の電極とを備え、前記第１の領域において、第２導電型として寄与する不純物の総量は、前記第３の領域において、第２導電型として寄与する不純物の総量よりも大きいことを特徴とする半導体装置である。

前記第１の領域の表面において、第２導電型として寄与する不純物の濃度は、前記第３の領域の表面において、第２導電型として寄与する不純物の濃度よりも高くてもよい。

前記第１の領域と前記第２の半導体層との境界面から前記第１の領域の表面までの距離は、前記第３の領域と前記第２の半導体層との境界面から前記第３の領域の表面までの距離よりも長くてもよい。

前記第１の領域を挟む２つの前記溝のうち、一方の前記溝と前記第１の領域との接触面から他方の前記溝と前記第１の領域との接触面までの距離は、前記第３の領域を挟む２つの前記溝のうち、一方の前記溝と前記第３の領域との接触面から他方の前記溝と前記第３の領域との接触面までの距離よりも長くてもよい。

前記第２の半導体層の表面において、前記第３の領域よりも不純物濃度の高い第２導電型の第４の領域と前記第３の領域とが、前記溝に沿って交互に複数形成されており、前記第４の領域と前記第２の半導体層との境界面から前記第４の領域の表面までの距離は、前記第３の領域と前記第２の半導体層との境界面から前記第３の領域の表面までの距離よりも長くてもよい。

前記第１の電極は前記第３の領域とオーミック接合を形成してもよい。

前記第１の電極は三価の金属を含んでいてもよい。

前記第１の電極はＡｌを含んでいてもよい。

前記ゲート絶縁膜は、前記溝の底面上に形成された部分の厚さが、前記溝の側壁面上に形成された部分の厚さよりも大きくてもよい。

本発明によれば、ＶＦを低減することができるという効果が得られる。また、逆方向電圧が印加された場合に生じる寄生ダイオードのリーク電流を低減することができるという効果も得られる。

図１は、本発明の第1の実施形態による半導体装置の断面構造を示す断面図である。図２は、半導体装置の構造に係るパラメータを説明するための参考図である。図３Ａは、図２における線分Ａ−Ａ’の断面での不純物濃度を示す参考図である。図３Ｂは、図２における線分Ｂ−Ｂ’の断面での不純物濃度を示す参考図である。図４は、半導体装置の製造工程を説明するための断面図である。図５は、半導体装置の製造工程を説明するための断面図である。図６は、半導体装置の製造工程を説明するための断面図である。図７は、半導体装置の製造工程を説明するための断面図である。図８は、半導体装置の製造工程を説明するための断面図である。図９は、半導体装置の製造工程を説明するための断面図である。図１０は、半導体装置の製造工程を説明するための断面図である。図１１は、半導体装置の製造工程を説明するための断面図である。図１２は、半導体装置の製造工程を説明するための断面図である。図１３は、半導体装置の製造工程を説明するための断面図である。図１４は、半導体装置の製造工程を説明するための断面図である。図１５は、半導体装置の製造工程を説明するための断面図である。図１６は、半導体装置の製造工程を説明するための断面図である。図１７は、半導体装置の製造工程を説明するための断面図である。図１８は、半導体装置の製造工程を説明するための断面図である。図１９は、半導体装置の製造工程を説明するための断面図である。図２０は、半導体装置の製造工程を説明するための断面図である。図２１は、半導体装置の製造工程を説明するための断面図である。図２２は、本発明の第２の実施形態による半導体装置の断面構造を示す断面図である。図２３は、従来の半導体装置の断面構造を示す断面図である。

符号の説明

３０，３１・・・領域、１０１，２０１・・・ドレイン層、１０２，２０２・・・ドリフト層、１０３，１１９，２０３・・・Ｐ型ボディ領域、１０４，２０４・・・Ｐ^＋型拡散領域、１０５，２０５・・・Ｎ^＋型ソース領域、１０６，２０６・・・トレンチ、１０６ａ，２０６ａ・・・側壁面、１０６ｂ，２０６ｂ・・・底面、１０７，２０７・・・ゲート絶縁膜、１０８，２０８・・・ゲート電極、１０９・・・Ｐ⁻型拡散領域、１１０，２１０・・・ソース電極膜、１１１，２１１・・・ドレイン電極膜、１１２・・・酸化膜、１１３・・・ポリシリコン膜、１１４・・・レジスト膜、１１５，１１６，１１７・・・注入層、１１８，２１８・・・層間絶縁膜、１２０，２２０・・・絶縁膜、３０１，３０２・・・主面，３０３，３０４，３０５，３０６・・・接触面

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第1の実施形態による半導体装置の断面構造を示している。高濃度のＮ型不純物を含むドレイン層１０１は、対向する２つの主面３０１および３０２を有し、Ｎ^＋型シリコン基板を構成している。ドレイン層１０１の主面３０１上には、低濃度のＮ型不純物を含むドリフト層１０２が形成されている。ドリフト層１０２上には、Ｐ型不純物を含むＰ型ボディ領域１０３が形成されている。Ｐ型ボディ領域１０３の表面には、Ｐ型ボディ領域１０３よりも高濃度のＰ型不純物を含むＰ^＋型拡散領域１０４が形成されている。Ｐ型ボディ領域１０３の表面には、Ｐ^＋型拡散領域１０４を挟むように、高濃度のＮ型不純物を含むＮ^＋型ソース領域１０５も形成されている。

Ｐ型ボディ領域１０３の表面からドリフト層１０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ１０６が形成されている。このトレンチ１０６の内面（側壁面１０６ａおよび底面１０６ｂを含む）には、ゲート絶縁膜１０７が形成されている。トレンチ１０６の内部には、ゲート絶縁膜１０７、絶縁膜１２０、および層間絶縁膜１１８によって囲まれた、ポリシリコンからなるゲート電極１０８が形成されている。ドリフト層１０２の表面において、P型ボディ領域１０３と接するトレンチ１０６と他のトレンチ１０６との間には、低濃度のＰ型不純物を含むＰ⁻型拡散領域１０９が形成されている。このＰ⁻型拡散領域１０９は、ドリフト層１０２の表面から内部の深くまで形成されている。Ｐ型ボディ領域１０３は、隣り合う２つのトレンチ１０６の間に形成されている。Ｐ型ボディ領域１０３とＰ⁻型拡散領域１０９は、トレンチ１０６を介して隣り合っている。ゲート絶縁膜１０７は、トレンチ１０６の底面１０６ｂ上に形成された部分の厚さが、トレンチ１０６の側壁面１０６ａ上に形成された部分の厚さよりも大きくなるように形成されていてもよい。このようにすれば、静電容量を低く抑えることができる。

上記の構造の最上部には、金属からなるソース電極膜１１０が形成されている。ソース電極膜１１０はＮ^＋型ソース領域１０５およびＰ⁻型拡散領域１０９と電気的に接続され、ゲート電極１０８とは絶縁されている。ソース電極膜１１０はＮ^＋型ソース領域１０５およびＰ⁻型拡散領域１０９とオーミック接合を形成している。ドレイン層１０１の主面３０２には、金属からなるドレイン電極膜１１１が形成されている。ドレイン電極膜１１１はドレイン層１０１とオーミック接合を形成している。

ドレイン層１０１、ドリフト層１０２、Ｐ型ボディ領域１０３、Ｎ^＋型ソース領域１０５、ゲート電極１０８、ソース電極膜１１０、およびドレイン電極膜１１１によってＭＯＳＦＥＴが構成されている。また、ドレイン層１０１、ドリフト層１０２、Ｐ⁻型拡散領域１０９、およびソース電極膜１１０によってダイオードが構成されている。

上述した構造においてドリフト層１０２は、ドレイン層１０１の表面上に、Ｎ型不純物を含むシリコンをエピタキシャル成長させることにより形成されている。Ｐ型ボディ領域１０３は、ドリフト層１０２の表面からＰ型の不純物を注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｐ^＋型拡散領域１０４は、Ｐ型ボディ領域１０３の表面からＰ型の不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。

Ｎ^＋型ソース領域１０５は、Ｐ型ボディ領域１０３の表面からＮ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。図１においては、ソース電極膜１１０と接触しているＰ型ボディ領域１０３、Ｐ^＋型拡散領域１０４、およびＮ^＋型ソース領域１０５の各表面の高さが等しいが、これらの高さを異なるものとすることも可能である。

トレンチ１０６は、ドリフト層１０２をエッチングすることによって形成され、Ｐ型ボディ領域１０３の表面からドリフト層１０２まで達している。ゲート絶縁膜１０７は、高温の酸素雰囲気中でトレンチ１０６の表面を酸化することにより形成されている。ゲート電極１０８は、Ｎ型不純物を含むポリシリコンをゲート絶縁膜１０７の表面に堆積することにより形成されている。

ソース電極膜１１０は、Ｐ⁻型拡散領域１０９との良好なオーミック接合が得られる三価の金属を含むことが望ましく、Ａｌを含む金属であることがさらに望ましい。Ａｌを含む金属としては、Ａｌ−ＳｉおよびＡｌ−Ｓｉ−Ｃｕが特に望ましい。また、ドレイン電極膜１１１は、良好なオーミック接合を得るという観点から、Ｔｉを含む金属であることが望ましい。Ｔｉを含む金属としては、Ｔｉ−Ｎｉ−ＡｇおよびＴｉ−Ｎｉ−Ａｕが特に望ましい。

ドレイン層１０１の不純物濃度は例えば１０^１９〜１０^２０ｃｍ^−３である。Ｐ型ボディ領域１０３の表面における不純物濃度は例えば１０^１７〜１０^１８ｃｍ^−３である。Ｐ^＋型拡散領域１０４の表面における不純物濃度は例えば１０^１８〜１０^１９ｃｍ^−３である。Ｎ^＋型ソース領域１０５の表面における不純物濃度は例えば１０^１９〜１０^２０ｃｍ^−３である。Ｐ⁻型拡散領域１０９の表面における不純物濃度は例えば１０^１６〜１０^１７ｃｍ^−３である。

ソース電極膜１１０を接地し、ドレイン電極膜１１１に正電圧を印加し、ゲート電極１０８に正電圧を印加すると、Ｐ型ボディ領域１０３とトレンチ１０６との界面に反転層が形成され、ドレイン電極膜１１１からソース電極膜１１０へ向かって電流が流れる。一方、ゲート電極１０８およびドレイン電極膜１１１を接地し、ソース電極膜１１０に正電圧を印加すると、Ｐ型ボディ領域１０３とドリフト層１０２との間のＰＮ接合およびＰ⁻型拡散領域１０９とドリフト層１０２との間のＰＮ接合が共に順バイアスとなり、ソース電極膜１１０からドレイン電極膜１１１へ向かって電流が流れる。Ｐ型ボディ領域１０３よりもＰ型不純物総量の少ないＰ⁻型拡散領域１０９によって形成されたダイオードを電流が流れるので、ＶＦを低減することができる。

ソース電極膜１１０がＰ⁻型拡散領域１０９とオーミック接触するため、Ｐ⁻型拡散領域１０９およびドリフト層１０２によって構成される寄生ダイオードの逆方向耐圧を、ソース電極膜１１０がドリフト層１０２とショットキー接触する場合の逆方向耐圧よりも向上することができる。したがって、半導体装置全体として、逆方向電圧が印加された場合に寄生ダイオードを流れるリーク電流を低減することができる。

次に、本実施形態で用いられるパラメータを説明する。図２、図３Ａ、および図３Ｂは、本実施形態で使用されるパラメータを説明するための図である。メサ幅Ｍ（ｐ−ｂｏｄｙ）は、Ｐ型ボディ領域１０３、Ｐ^＋型拡散領域１０４、およびＮ^＋型ソース領域１０５からなるメサ状構造の幅である。つまり、メサ幅Ｍ（ｐ−ｂｏｄｙ）は、Ｐ型ボディ領域１０３を挟む２つのトレンチ１０６のうち、一方のトレンチ１０６とＰ型ボディ領域１０３との接触面３０３から、他方のトレンチ１０６とＰ型ボディ領域１０３との接触面３０４までの距離である。

メサ幅Ｍ（Ｄｉ）は、Ｐ⁻型拡散領域１０９からなるメサ状構造の幅である。つまり、メサ幅Ｍ（Ｄｉ）は、Ｐ⁻型拡散領域１０９を挟む２つのトレンチ１０６のうち、一方のトレンチ１０６とＰ⁻型拡散領域１０９との接触面３０５から、他方のトレンチ１０６とＰ⁻型拡散領域１０９との接触面３０６までの距離である。深さｘｊ（ｐ−ｂｏｄｙ）は、Ｎ^＋型ソース領域１０５とソース電極膜１１０との接合面からドリフト層１０２とＰ型ボディ領域１０３との境界面までの距離である。深さｘｊ（Ｄｉ）は、Ｐ⁻型拡散領域１０９とソース電極膜１１０との接合面からドリフト層１０２とＰ⁻型拡散領域１０９との境界面までの距離である。

図３Ａは、図２における主面３０１に垂直な方向に沿った線分Ａ−Ａ’を通る断面での不純物濃度を示している。図３Ｂは、図２における主面３０１に垂直な方向に沿った線分Ｂ−Ｂ’を通る断面での不純物濃度を示している。各図における不純物濃度は正味の不純物濃度であり、Ｐ型およびＮ型の両方の導電型の不純物が存在する領域においては、高い方の導電型の不純物濃度から低い方の導電型の不純物濃度を引いたものが正味の不純物濃度となる。Ｐ型ボディ領域１０３の不純物総量Ｑｐ−ｂｏｄｙは、Ｎ^＋型ソース領域１０５とＰ型ボディ領域１０３との境界面からＰ型ボディ領域１０３とドリフト層１０２との境界面までの不純物濃度の積分値、つまり図３Ａにおける領域３０の面積である。Ｐ⁻型拡散領域１０９の不純物総量Ｑｐ⁻は、ソース電極膜１１０とＰ⁻型拡散領域１０９との接合面からＰ⁻型拡散領域１０９とドリフト層１０２との境界面までの不純物濃度の積分値、つまり図３Ｂにおける領域３１の面積である。

Ｐ型ボディ領域１０３を形成する際には、ドリフト層１０２の所定の表面領域にＰ型の不純物を注入し、その不純物を高温で拡散させるが、拡散後のドリフト層１０２の表面における、Ｐ型として寄与する不純物の濃度がＰ型ボディ領域１０３の表面濃度Ｎｓ（ｐ−ｂｏｄｙ）である。また、Ｐ⁻型拡散領域１０９を形成する際には、ドリフト層１０２の所定の表面領域にＰ型の不純物を注入し、その不純物を高温で拡散させるが、拡散後のドリフト層１０２の表面における、Ｐ型として寄与する不純物の濃度がＰ⁻型拡散領域１０９の表面濃度Ｎｓ（Ｄｉ）である。

本実施形態による半導体装置は、以下の（１）〜（３）のいずれかの条件を満たすことにより、またはそれらを組み合せた条件を満たすことによって、低ＶＦを実現している。さらに、本実施形態による半導体装置は、これらの条件に加えて、（４）の条件を満たすことにより、電界緩和も実現している。
（１）Ｐ型ボディ領域１０３の表面濃度Ｎｓ（ｐ−ｂｏｄｙ）＞Ｐ⁻型拡散領域１０９の表面濃度Ｎｓ（Ｄｉ）
（２）深さｘｊ（ｐ−ｂｏｄｙ）＞深さｘｊ（Ｄｉ）
（３）Ｐ型ボディ領域１０３の不純物総量Ｑｐ−ｂｏｄｙ＞Ｐ⁻型拡散領域１０９の不純物総量Ｑｐ⁻
（４）メサ幅Ｍ（ｐ−ｂｏｄｙ）＞メサ幅Ｍ（Ｄｉ）

上記の（１）、（２）、または（３）のようにすると、Ｐ⁻型拡散領域１０９とドリフト層１０２との間に生じる電位障壁がより小さくなるため、Ｐ⁻型拡散領域１０９およびドリフト層１０２によって構成される寄生ダイオードを動作させる場合のＶＦをより低減することができる。（１）の条件は理想的な表面濃度についての条件であるが、表面近傍の不純物濃度が（１）の条件を満たす場合であっても、同等の効果が得られる。

逆方向電圧が印加された場合、トレンチ１０６の側壁面１０６ａと底面１０６ｂとが接触するエッジ部の電界が最も高くなり、そのエッジ部の耐圧が半導体装置全体の耐圧を決定する。上記の（１）、（２）、または（３）を満たすように、例えば（２）のように、Ｐ⁻型拡散領域１０９の深さをＰ型ボディ領域１０３の深さよりも浅くすると、設計条件によっては、エッジ部での電界強度が上がるという副次的な問題が起きることがある。そこで、（４）のようにメサ幅Ｍ（ｐ−ｂｏｄｙ）＞メサ幅Ｍ（Ｄｉ）となるように、メサ幅Ｍ（Ｄｉ）を小さくすることにより、エッジ部での電界を緩和し、半導体装置の耐圧の向上を図ることができる。

次に、本実施形態による半導体装置の製造方法について、図４〜図１２Ｂを用いて説明する。ドレイン層１０１上に、エピタキシャル成長によってドリフト層１０２を形成し、ドリフト層１０２上にＳｉＯ_２等の酸化物を堆積し、酸化膜１１２を形成する（図４）。続いて、酸化膜１１２上にレジストを塗布し、写真工程（露光および現像）によってレジストのパターンを形成する。このレジストのパターンをマスクとして酸化膜１１２をエッチングして、ドリフト層１０２の表面を露出させた後、レジストを除去する（図５）。

続いて、酸化膜１１２のパターンをマスクとして、ドリフト層１０２をエッチングし、トレンチ１０６を形成する（図６）。酸化膜１１２を除去し（図７）、高温の酸素雰囲気中での熱酸化によってゲート絶縁膜１０７を形成する（図８）。続いて、トレンチ１０６を埋めるように、ポリシリコンを堆積することにより、ポリシリコン膜１１３を形成する（図９）。ドリフト層１０２の表面近傍の高さまでこのポリシリコン膜１１３をエッチングし、ゲート電極１０８を形成する（図１０）。

続いて、ゲート絶縁膜１０７をゲート電極１０８の上面の高さまでエッチングする。さらに、高温の酸素雰囲気中で熱酸化を行い、ゲート電極１０８およびドリフト層１０２を絶縁膜１２０によって被覆する（図１１）。この絶縁膜１２０の表面上にレジストを塗布し、写真工程によってレジスト膜１１４のパターンを形成する。このレジスト膜１１４をマスクとしてドリフト層１０２の表面にＢ（ボロン）等のＰ型不純物を注入し、注入層１１５を形成する（図１２）。レジスト膜１１４を除去し、高温でアニールを行うと、注入層１１５内のＢがドリフト層１０２内に拡散し、Ｐ型ボディ領域１０３が形成される（図１３）。

続いて、絶縁膜１２０の表面上に再びレジストを塗布し、写真工程を経て、Ｐ型ボディ領域１０３上の絶縁膜１２０が露出したレジスト膜のパターンを形成する。このレジスト膜をマスクとしてＰ型ボディ領域１０３の表面にＢを注入し、レジスト膜を除去した後、高温でアニールを行うと、Ｐ^＋型拡散領域１０４が形成される（図１４）。絶縁膜１２０上に再びレジストを塗布し、写真工程を経て、Ｐ型ボディ領域１０３に接するトレンチ１０６と、そのトレンチ１０６に隣り合う別のトレンチ１０６との間のドリフト層１０２上の絶縁膜１２０が露出したレジスト膜のパターンを形成する。このレジスト膜をマスクとしてドリフト層１０２の表面にＢを注入し、レジスト膜を除去すると注入層１１６が形成される（図１５）。

続いて、絶縁膜１２０上に再びレジストを塗布し、写真工程を経て、Ｐ型ボディ領域１０３のうち、Ｐ^＋型拡散領域１０４が形成されていない領域上の絶縁膜１２０が露出したレジスト膜のパターンを形成する。このレジスト膜をマスクとして、Ｐ型ボディ領域１０３のうち、Ｐ^＋型拡散領域１０４が形成されていない領域の表面にＡｓ（ヒ素）を注入し、レジスト膜を除去すると、注入層１１７が形成される（図１６）。続いて、高温でアニールを行うと、ドリフト層１０２の表面に形成された注入層１１６内のＢがドリフト層１０２内に拡散すると共に、Ｐ型ボディ領域１０３の表面に形成された注入層１１７内のＡｓがＰ型ボディ領域１０３内に拡散し、Ｐ⁻型拡散領域１０９およびＮ^＋型ソース領域１０５が形成される（図１７）。

続いて、絶縁膜１２０上にＢＰＳＧを堆積し、層間絶縁膜１１８を形成する（図１８）。この層間絶縁膜１１８上にレジストを塗布し、写真工程を経て、ゲート電極１０８の上にレジストが残るようなレジスト膜のパターンを形成する。このレジスト膜をマスクとして、層間絶縁膜１１８および絶縁膜１２０をエッチングする（図１９）。続いて、電極材料をドリフト層１０２の表面に堆積してソース電極膜１１０を形成し（図２０）、電極材料をドレイン層１０１の表面に堆積してドレイン電極膜１１１を形成する（図２１）。

次に、本発明の第２の実施形態について説明する。図２２は、本実施形態による半導体装置の斜視図である。Ｐ⁻型拡散領域１０９が接するトレンチ１０６の側壁面１０６ａに沿って、Ｐ⁻型拡散領域１０９とＰ型ボディ領域１１９とが交互に形成されている。Ｐ型ボディ領域１１９の表面における不純物濃度は例えば１０^１７〜１０^１８ｃｍ^−３である。このＰ型ボディ領域１１９の表面からドリフト層１０２との境界面までの距離は、Ｐ⁻型拡散領域１０９の表面からドリフト層１０２との境界面までの距離よりも長い。すなわち、Ｐ型ボディ領域１１９は、Ｐ⁻型拡散領域１０９よりも深く形成されている。Ｐ⁻型拡散領域１０９の底部とトレンチ１０６の底面１０６ｂとの距離が長くなると耐圧が低下するため、上記のようにＰ⁻型拡散領域１０９よりも深く形成されたＰ型ボディ領域１１９を設けることにより、耐圧を向上することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

ＶＦを低減することができる。また、逆方向電圧が印加された場合に生じる寄生ダイオードのリーク電流を低減することができる。

Claims

対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、
前記第１の主面に露出する、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、
前記第２の半導体層の表面に形成された複数の溝と、
前記溝に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に囲まれたゲート電極と、
前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、
前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第２の領域と、
前記第２の半導体層の表面において、前記第１の領域と接する前記溝と他の前記溝との間に形成された第２導電型の第３の領域と、
前記第２の領域および前記第３の領域の表面に接する第１の電極と、
前記第２の主面に接する第２の電極と、
を備え、
前記第１の領域において、第２導電型として寄与する不純物の総量は、前記第３の領域において、第２導電型として寄与する不純物の総量よりも大きい
ことを特徴とする半導体装置。
前記第１の領域の表面において、第２導電型として寄与する不純物の濃度は、前記第３の領域の表面において、第２導電型として寄与する不純物の濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
前記第１の領域と前記第２の半導体層との境界面から前記第１の領域の表面までの距離は、前記第３の領域と前記第２の半導体層との境界面から前記第３の領域の表面までの距離よりも長いことを特徴とする請求項１に記載の半導体装置。
前記第１の領域を挟む２つの前記溝のうち、一方の前記溝と前記第１の領域との接触面から他方の前記溝と前記第１の領域との接触面までの距離は、前記第３の領域を挟む２つの前記溝のうち、一方の前記溝と前記第３の領域との接触面から他方の前記溝と前記第３の領域との接触面までの距離よりも長いことを特徴とする請求項１に記載の半導体装置。
前記第２の半導体層の表面において、前記第３の領域よりも不純物濃度の高い第２導電型の第４の領域と前記第３の領域とが、前記溝に沿って交互に複数形成されており、前記第４の領域と前記第２の半導体層との境界面から前記第４の領域の表面までの距離は、前記第３の領域と前記第２の半導体層との境界面から前記第３の領域の表面までの距離よりも長いことを特徴とする請求項１に記載の半導体装置。
前記第１の電極は前記第３の領域とオーミック接合を形成していることを特徴とする請求項１に記載の半導体装置。
前記第１の電極は三価の金属を含むことを特徴とする請求項１に記載の半導体装置。
前記第１の電極はＡｌを含むことを特徴とする請求項１に記載の半導体装置。
前記ゲート絶縁膜は、前記溝の底面上に形成された部分の厚さが、前記溝の側壁面上に形成された部分の厚さよりも大きいことを特徴とする請求項１に記載の半導体装置。