JPWO2004031790A1 - パターン発生器、メモリコントローラ、及び試験装置 - Google Patents

Abstract

電子デバイスを試験するための試験パターンを生成するパターン発生器であって、試験パターンに対応する試験データを格納するメインメモリと、メインメモリを制御するメモリ制御部と、メインメモリから試験データを受け取り、当該試験データに基づく試験パターンを出力する試験パターン出力部とを備え、メモリ制御部は、メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、メモリシーケンス格納部からメモリシーケンスを受け取り、当該メモリシーケンスに従って、メインメモリの入力ピンに入力信号を与え、メインメモリにアクセスするメモリアクセス部とを有する。

Description

本発明は、パターン発生器、メモリコントローラ、及び試験装置に関する。特に本発明は、電子デバイスを試験するための試験パターンを生成するパターン発生器に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００２−２８８４１１ 出願日平成１４年１０月１日

従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。パターン発生器は、試験データから試験パターンを生成している。試験装置は、試験データを格納するメインメモリを備える。
当該メインメモリとしては、例えばダイナミックランダムアクセスメモリ等の大容量メモリが用いられる。ダイナミックランダムアクセスメモリは、アクセス速度、容量、及び種類に応じて異なるインターフェース仕様を持つ。
従来の試験装置においては、使用するダイナミックランダムアクセスメモリのインターフェース仕様に対応して、メインメモリを制御するメモリコントローラを設計していた。そのため、試験データを格納するメインメモリを異なるインターフェース仕様のメモリに変更するのは困難であった。
そこで本発明は、上記の課題を解決することのできるパターン発生器、メモリコントローラ、及び試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

このような目的を達成するために、本発明の第１の形態によれば、電子デバイスを試験するための試験パターンを生成するパターン発生器であって、試験パターンに対応する試験データを格納するメインメモリと、メインメモリを制御するメモリ制御部と、メインメモリから試験データを受け取り、当該試験データに基づく試験パターンを出力する試験パターン出力部とを備え、メモリ制御部は、メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、メモリシーケンス格納部からメモリシーケンスを受け取り、当該メモリシーケンスに従って、メインメモリの入力ピンに入力信号を与え、メインメモリにアクセスするメモリアクセス部とを有する。
また、メインメモリはダイナミックランダムアクセスメモリであり、メモリシーケンス格納部は、メインメモリに対するリード、ライト、又はリフレッシュの少なくとも一つに対応するメモリシーケンスを格納し、メモリアクセス部は、メモリシーケンス格納部に格納されたメモリシーケンスに従って、メインメモリにアクセスしてもよい。
また、試験パターン出力部は、メインメモリに対するアクセスを指示するアクセス命令を、メモリ制御部へ出力し、メモリ制御部は、試験パターン出力部から受け取る複数のアクセス命令を順次格納し、格納した複数のアクセス命令をメモリアクセス部に順次供給するアクセス命令格納部を更に有し、メモリアクセス部は、アクセス命令格納部から順次受け取るアクセス命令に応じて、当該アクセス命令に対応するアクセスを行うためのメモリシーケンスを、メモリシーケンス格納部から受け取り、当該メモリシーケンスに従って、メインメモリにアクセスしてもよい。
また、試験パターン出力部は、メインメモリのアドレスを含むアクセス命令を出力し、メモリアクセス部は、アクセス命令と、メインメモリのロウアドレスとの対応を書き換え可能に格納し、アクセス命令に対応するロウアドレスを生成するロウアドレス生成部と、アクセス命令と、メインメモリのカラムアドレスとの対応を書き換え可能に格納し、アクセス命令に対応するカラムアドレスを生成するカラムアドレス生成部と、ロウアドレス生成部が生成したロウアドレスと、カラムアドレス生成部が生成したカラムアドレスとに基づいて、メインメモリのアドレス入力ピンにアドレス信号を与えるアドレス信号出力部とを含んでもよい。
また、メインメモリはダイナミックランダムアクセスメモリであり、メモリシーケンス格納部は、メインメモリを初期化する初期化メモリアクセスに対応するメモリシーケンスを格納し、メモリアクセス部は、初期化メモリアクセスに対応するメモリシーケンスに従って、メインメモリを初期化してもよい。
また、メモリアクセス部は、メインメモリの動作を設定するモードレジスタに設定すべき情報を格納する設定情報格納部を更に有し、初期化メモリアクセスに対応するメモリシーケンスにおいて、メモリアクセス部は、メインメモリのモードレジスタに、設定すべき情報を設定してもよい。
また、メモリアクセス部は、モードレジスタに、バースト長、ラップタイプ、又はＣＡＳレーテンシの少なくとも一つを設定してもよい。
また、パターン発生器は、メモリシーケンスを格納する不揮発性メモリを更に備え、メモリシーケンス格納部は、メモリシーケンスを、不揮発性メモリから読み出して格納してもよい。
本発明の第２の形態によれば、メモリを制御するメモリコントローラであって、メモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、メモリシーケンス格納部からメモリシーケンスを受け取り、当該メモリシーケンスに従って、メモリの入力ピンに入力信号を与え、メモリにアクセスするメモリアクセス部とを備える。
本発明の第３の形態によれば、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンに対応する試験データを格納するメインメモリと、メインメモリを制御するメモリ制御部と、メインメモリから試験データを受け取り、当該試験データに基づく試験パターンを出力する試験パターン出力部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、メモリ制御部は、メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、メモリシーケンス格納部からメモリシーケンスを受け取り、当該メモリシーケンスに従って、メインメモリの入力ピンに入力信号を与え、メインメモリにアクセスするメモリアクセス部とを有する。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
図２は、パターン発生器５０の構成の一例を示す図である。
図３は、メモリ制御部７０の詳細な構成の一例を示す図である。
図４は、メモリシーケンス格納部２０４が格納するメモリシーケンスの一例を示す図である。
図５は、メモリ制御部７０の動作の一例を示すフローチャートである。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。
パターン発生器５０は、内部のメインメモリに格納された試験データに基づき、例えばテスタ制御部１５０の指示に応じて、電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。尚、メインメモリは、テスタ制御部１５０内に設けられてもよい。この場合、パターン発生器５０は、試験データを、テスタ制御部１５０から受け取る。
波形整形器４０は、試験パターンを受け取り、当該試験パターンを整形する。また、波形整形器４０は、所望のタイミングで受け取った試験パターンを、信号入出力部３０に供給する。
信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。
判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。
図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、メモリ制御部７０、試験パターン出力部８５、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。
メインメモリ６０は、試験パターンを生成するための試験データを格納するメモリである。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割したシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。
試験パターン出力部８５は、バス制御部１１０、パターン生成部８０、及びシーケンサ９０を有する。バス制御部１１０は、試験データブロックをパターン発生部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を、テスタ制御部１５０から受け取る。そして、バス制御部１１０は、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ６０から読み出すべきかを、メモリ制御部７０に順次指示する。この場合、バス制御部１１０は、メインメモリ６０に対するアクセスを指示するアクセス命令を、メモリ制御部７０へ出力する。メモリ制御部７０は、バス制御部１１０から受け取ったアクセス命令に応じて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出す。そして、メモリ制御部７０は、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。
パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。シーケンスデータブロックは、例えば、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が受け取るべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。
また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。
キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。
また、キャプチャ制御部１４０は、一つパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。
また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。
図３は、メモリ制御部７０の詳細な構成の一例を示す。メモリ制御部７０は、メインメモリ６０を制御するメモリコントローラであり、メモリシーケンス格納部２０４、アクセス命令格納部２０２、メモリアクセス部２０６、及び不揮発性メモリ２０８を有する。
ここで、本実施形態において、メインメモリ６０は、ダイナミックランダムアクセスメモリである。また、試験パターン出力部８５におけるバス制御部１１０（図２参照）は、メインメモリ６０のアドレスを含むアクセス命令を、メモリ制御部７０へ出力する。
メモリシーケンス格納部２０４は、メインメモリ６０の入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納する。そして、メモリ制御部７０が試験パターン出力部８５からアクセス命令を受け取った場合、メモリシーケンス格納部２０４は、当該アクセス命令に対応するメモリシーケンスをメモリアクセス部２０６に供給する。
尚、本実施形態において、メモリシーケンス格納部２０４は、メモリシーケンスを、メモリシーケンスを格納する不揮発性メモリ２０８から、予め読み出して格納する。別の実施例において、メモリシーケンス格納部２０４は、メモリシーケンスを、バス制御部１１０を介してテスタ制御部１５０（図１参照）から受け取って格納してもよい。また、メモリシーケンス格納部２０４は、複数のメモリシーケンスのうち、一部を不揮発性メモリ２０８から読み出し、他の部分をテスタ制御部１５０から受け取ってもよい。
アクセス命令格納部２０２は、先入れ先出し型（ＦＩＦＯ）のメモリであり、試験パターン出力部８５から受け取る複数のアクセス命令を順次格納し、格納した当該複数のアクセス命令をメモリアクセス部２０６に順次供給する。
メモリアクセス部２０６は、アクセス命令格納部２０２から順次受け取るアクセス命令に応じて、当該アクセス命令に対応するアクセスを行うためのメモリシーケンスを、メモリシーケンス格納部２０４から受け取る。そして、メモリアクセス部２０６は、当該メモリシーケンスに従って、メインメモリ６０の入力ピンに入力信号を与え、メインメモリ６０にアクセスする。メモリアクセス部２０６は、ロウアドレス生成部３０６、カラムアドレス生成部３０８、設定情報格納部３１０、アドレス信号出力部３１２、コマンド生成部３０４、及びデータ制御部３０２を含む。
ロウアドレス生成部３０６は、アクセス命令に応じてメインメモリ６０のロウアドレスを生成して、アドレス信号出力部３１２に供給する。本実施形態において、ロウアドレス生成部３０６は、アクセス命令と、メインメモリ６０のロウアドレスとの対応を書き換え可能に格納しており、この対応に基づき、メインメモリ６０のロウアドレスを生成する。カラムアドレス生成部３０８は、アクセス命令に応じてメインメモリ６０のカラムアドレスを生成して、アドレス信号出力部３１２に供給する。本実施形態において、カラムアドレス生成部３０８は、アクセス命令と、メインメモリ６０のカラムアドレスとの対応を書き換え可能に格納しており、この対応に基づき、メインメモリ６０のカラムアドレスを生成する。
設定情報格納部３１０は、メインメモリ６０の動作を設定するモードレジスタに設定すべき情報を格納する。また、アドレス信号出力部３１２は、ロウアドレス生成部３０６及びカラムアドレス生成部３０８のそれぞれからロウアドレス及びカラムアドレスのそれぞれを受け取り、このロウアドレス及びカラムアドレスに基づいて、メインメモリ６０のアドレス入力ピンにアドレス信号を与える。アドレス信号出力部３１２は、更に、メインメモリ６０のアドレス入力ピンに予め定められた信号を出力することにより、メインメモリ６０のモードレジスタを設定する。
コマンド生成部３０４は、アクセス命令に対応するコマンドを生成し、当該コマンドを、メモリシーケンスに従ってメインメモリ６０に与える。また、データ制御部３０２は、アクセス命令及びメモリシーケンスに基づいて、メインメモリ６０のデータピンに対するデータ信号の入出力を制御する。そして、データ制御部３０２は、メインメモリ６０から試験データを受け取り、試験パターン出力部８５に供給する。
以上に説明したように、本実施形態において、メモリ制御部７０は、アクセス命令に応じて、試験データをメインメモリ６０から読み出し、試験パターン出力部８５に供給する。これにより、試験パターン出力部８５は、メインメモリ６０から試験データを受け取る。そして、試験パターン出力部８５は、この試験データに基づく試験パターンを出力する。
また、本実施形態において、メモリシーケンス格納部２０４は、メモリシーケンスを書き換え可能に格納する。そのため、本実施形態によれば、メモリシーケンスを容易に変更することができる。
図４は、メモリシーケンス格納部２０４（図３参照）が格納するメモリシーケンスの一例を示す。メモリシーケンス格納部２０４は、複数種類のアクセス命令に対応する複数種類のメモリシーケンスを格納する。
メモリシーケンス格納部２０４は、例えば、メインメモリ６０に対するリード、ライト、又はリフレッシュの少なくとも一つに対応するメモリシーケンスを格納してよい。メモリシーケンス格納部２０４は、メインメモリ６０を初期化する初期化メモリアクセスに対応するメモリシーケンスを格納してよい。
複数のメモリシーケンスのそれぞれは、メインメモリ６０の入力ピンに与えるべき入力信号に対応する信号の列を含む。例えば、図４に示すように、リードのアクセス命令に対応するメモリシーケンスは、当該信号の列である信号（１）〜信号（ｋ）を含む。メモリシーケンス格納部２０４は、信号（１）〜信号（ｋ）のそれぞれをメモリアクセス部２０６に順次供給し、メモリアクセス部２０６は、受け取った信号（１）〜信号（ｋ）のそれぞれに対応する入力信号をメインメモリ６０の入力ピンに与える。尚、信号（１）〜信号（ｋ）のそれぞれは、メインメモリ６０における複数の入力ピンに同時に与えるべき一組の並列信号であってよい。
この場合、メモリアクセス部２０６（図３参照）は、最初に、信号（１）に対応してロウアドレス及びＡＣＴ（バンクアクティブ）コマンドをメインメモリ６０に供給し、信号（３）に対応してカラムアドレス及びＲＥＡＤ（リード）コマンドをメインメモリ６０に供給する。そして、メモリアクセス部２０６は、信号（５）〜信号（ｋ）に対応してメインメモリ６０が出力するデータを受け取る。尚、メモリアクセス部２０６は、信号（２）及び信号（４）に対応してノー・オペレーション（ＮＯＰ）を行う。
本実施形態によれば、メモリシーケンス格納部２０４が格納するメモリシーケンスを書き換えることにより、異なるインターフェース仕様を持つダイナミックランダムアクセスメモリにアクセスすることができる。
図５は、メモリ制御部７０の動作の一例を示すフローチャートである。まず、メモリシーケンス格納部２０４は、不揮発性メモリ２０８からメモリシーケンスを読み出して格納する（Ｓ１０２）。
次に、メモリアクセス部２０６は、初期化メモリアクセスに対応する初期化メモリシーケンスに従って、メインメモリ６０を初期化する（Ｓ１０４）。ここで、メモリアクセス部２０６は、メインメモリ６０のモードレジスタに、バースト長、ラップタイプ、又はＣＡＳレーテンシの少なくとも一つを設定してよい。
次に、コマンド生成部３０４、ロウアドレス生成部３０６、及びカラムアドレス生成部３０８のそれぞれは、アクセス命令格納部２０２を介して試験パターン出力部８５からアクセス命令を受け取り、このアクセス命令及びメモリシーケンスに基づいて、コマンド、ロウアドレス、及びカラムアドレスのそれぞれを生成する（Ｓ１０６）。
そして、コマンド生成部３０４、アドレス信号出力部３１２、及びデータ制御部３０２のそれぞれは、メモリシーケンスに従って、メインメモリ６０の入力ピンに入力信号を与える（Ｓ１０８）。この場合、コマンド生成部３０４、アドレス信号出力部３１２、及びデータ制御部３０２のそれぞれは、当該メモリシーケンスに含まれる最初の信号をメインメモリ６０の入力ピンに与える。また、データ制御部３０２は、メモリシーケンスに従って、メインメモリ６０が出力するデータ信号を受け取ってもよい。
次に、メモリシーケンス格納部２０４は、メモリシーケンスを終了するか否かを判定する（Ｓ１１０）。メモリシーケンス格納部２０４は、Ｓ１０８において、メモリシーケンスが含む複数の信号のうち、最後の信号をメインメモリ６０に供給した場合にメモリシーケンスを終了すると判定してよい。
メモリシーケンスを終了する場合、アクセス命令格納部２０２は、試験パターン出力部８５から次のアクセス命令を受け取る（Ｓ１０６）。メモリシーケンスを終了しない場合、コマンド生成部３０４、アドレス信号出力部３１２、及びデータ制御部３０２のそれぞれは、メモリシーケンスに含まれる次の信号をメインメモリ６０に供給する（Ｓ１０８）。
本実施形態において、メモリ制御部７０は、メモリシーケンス格納部２０４が書き換え可能に格納するメモリシーケンスに従ってメインメモリ６０にアクセスする。そのため、本実施形態によれば、メインメモリ６０に用いるメモリの種類を変更した場合であっても、メモリシーケンス格納部２０４が格納するメモリシーケンスを変更することにより、メインメモリ６０にアクセスすることができる。これにより、試験装置１００が備えるメインメモリ６０を異なるインターフェース仕様のメモリに容易に変更することができる。
以上発明の実施の形態を説明したが、本出願に係る発明の技術的範囲は上記の実施の形態に限定されるものではない。上記実施の形態に種々の変更を加えて、請求の範囲に記載の発明を実施することができる。そのような発明が本出願に係る発明の技術的範囲に属することもまた、請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明によれば試験装置等が備えるメモリを異なるインターフェース仕様のメモリに容易に変更することができる。

Claims (10)

1. 電子デバイスを試験するための試験パターンを生成するパターン発生器であって、
   前記試験パターンに対応する試験データを格納するメインメモリと、
   前記メインメモリを制御するメモリ制御部と、
   前記メインメモリから前記試験データを受け取り、当該試験データに基づく前記試験パターンを出力する試験パターン出力部と
   を備え、
   前記メモリ制御部は、
   前記メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、
   前記メモリシーケンス格納部から前記メモリシーケンスを受け取り、当該メモリシーケンスに従って、前記メインメモリの前記入力ピンに前記入力信号を与え、前記メインメモリにアクセスするメモリアクセス部と
   を有するパターン発生器。
2. 前記メインメモリはダイナミックランダムアクセスメモリであり、
   前記メモリシーケンス格納部は、前記メインメモリに対するリード、ライト、又はリフレッシュの少なくとも一つに対応する前記メモリシーケンスを格納し、
   前記メモリアクセス部は、前記メモリシーケンス格納部に格納された前記メモリシーケンスに従って、前記メインメモリにアクセスする請求項１に記載のパターン発生器。
3. 前記試験パターン出力部は、前記メインメモリに対するアクセスを指示するアクセス命令を、前記メモリ制御部へ出力し、
   前記メモリ制御部は、前記試験パターン出力部から受け取る複数の前記アクセス命令を順次格納し、格納した前記複数のアクセス命令を前記メモリアクセス部に順次供給するアクセス命令格納部を更に有し、
   前記メモリアクセス部は、前記アクセス命令格納部から順次受け取る前記アクセス命令に応じて、当該アクセス命令に対応する前記アクセスを行うための前記メモリシーケンスを、前記メモリシーケンス格納部から受け取り、当該メモリシーケンスに従って、前記メインメモリにアクセスする請求項１に記載のパターン発生器。
4. 前記試験パターン出力部は、前記メインメモリのアドレスを含む前記アクセス命令を出力し、
   前記メモリアクセス部は、
   前記アクセス命令と、前記メインメモリのロウアドレスとの対応を書き換え可能に格納し、前記アクセス命令に対応する前記ロウアドレスを生成するロウアドレス生成部と、
   前記アクセス命令と、前記メインメモリのカラムアドレスとの対応を書き換え可能に格納し、前記アクセス命令に対応する前記カラムアドレスを生成するカラムアドレス生成部と、
   前記ロウアドレス生成部が生成した前記ロウアドレスと、前記カラムアドレス生成部が生成した前記カラムアドレスとに基づいて、前記メインメモリのアドレス入力ピンにアドレス信号を与えるアドレス信号出力部と
   を含む請求項３に記載のパターン発生器。
5. 前記メインメモリはダイナミックランダムアクセスメモリであり、
   前記メモリシーケンス格納部は、前記メインメモリを初期化する初期化メモリアクセスに対応する前記メモリシーケンスを格納し、
   前記メモリアクセス部は、前記初期化メモリアクセスに対応するメモリシーケンスに従って、前記メインメモリを初期化する請求項１に記載のパターン発生器。
6. 前記メモリアクセス部は、前記メインメモリの動作を設定するモードレジスタに設定すべき情報を格納する設定情報格納部を更に有し、
   前記初期化メモリアクセスに対応する前記メモリシーケンスにおいて、前記メモリアクセス部は、前記メインメモリのモードレジスタに、前記設定すべき情報を設定する請求項５に記載のパターン発生器。
7. 前記メモリアクセス部は、前記モードレジスタに、バースト長、ラップタイプ、又はＣＡＳレーテンシの少なくとも一つを設定する請求項６に記載のパターン発生器。
8. 前記パターン発生器は、前記メモリシーケンスを格納する不揮発性メモリを更に備え、
   前記メモリシーケンス格納部は、前記メモリシーケンスを、前記不揮発性メモリから読み出して格納することを特徴とする請求項１に記載のパターン発生器。
9. メモリを制御するメモリコントローラであって、
   前記メモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、
   前記メモリシーケンス格納部から前記メモリシーケンスを受け取り、当該メモリシーケンスに従って、前記メモリの前記入力ピンに前記入力信号を与え、前記メモリにアクセスするメモリアクセス部と
   を備えるメモリコントローラ。
10. 電子デバイスを試験する試験装置であって、
    前記電子デバイスを試験するための試験パターンに対応する試験データを格納するメインメモリと、
    前記メインメモリを制御するメモリ制御部と、
    前記メインメモリから前記試験データを受け取り、当該試験データに基づく前記試験パターンを出力する試験パターン出力部と、
    前記試験パターンを整形する波形整形器と、
    前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
    を備え、
    前記メモリ制御部は、
    前記メインメモリの入力ピンに入力信号を与えるべき順序を示すメモリシーケンスを書き換え可能に格納するメモリシーケンス格納部と、
    前記メモリシーケンス格納部から前記メモリシーケンスを受け取り、当該メモリシーケンスに従って、前記メインメモリの前記入力ピンに前記入力信号を与え、前記メインメモリにアクセスするメモリアクセス部と
    を有する試験装置。

Images