JPWO2003073458A1 - 電子放出素子、電子放出素子の駆動方法、ディスプレイ及びディスプレイの駆動方法 - Google Patents

Abstract

基板（１２）上に形成された電界印加部（１４）と、該電界印加部（１４）の一方の面に形成されたカソード電極（１６）と、電界印加部（１４）の同じく一方の面に形成され、カソード電極（１６）と共にスリット（１８）を形成するアノード電極（２０）とを有する。電界印加部（１４）は誘電体にて構成される。カソード電極（１６）及びアノード電極（２０）間に印加されるパルス信号（Ｓｐ）を、ＣＰＵなどの制御部（４０）から供給された制御信号（Ｓｃ）に基づいて変調して、少なくとも放出電子の量を制御する変調回路（４２）を有する。

Description

技術分野
本発明は、電界印加部に形成されたカソード電極とアノード電極にて形成された電子放出素子及び電子放出素子の駆動方法、並びに該電子放出素子を用いたディスプレイ及びディスプレイの駆動方法に関する。
背景技術
近時、電子放出素子は、カソード電極及びアノード電極を有し、フィールドエミッションディスプレイ（ＦＥＤ）やバックライトのような種々のアプリケーションに適用されている。ＦＥＤに適用する場合、複数の電子放出素子を２次元的に配列し、これら電子放出素子に対する複数の蛍光体を、所定の間隔をもってそれぞれ配置するようにしている。
この電子放出素子の従来例としては、例えば特開平１−３１１５３３号公報、特開平７−１４７１３１号公報、特開２０００−２８５８０１号公報、特公昭４６−２０９４４号公報、特公昭４４−２６１２５号公報に記載された技術があるが、いずれも電界印加部に誘電体を用いていないため、対向電極間にフォーミング加工もしくは微細加工が必要となったり、電子放出のために高電圧を印加しなければならず、また、パネル製作工程が複雑で製造コストが高くなるという問題がある。
そこで、電界印加部を誘電体で構成することが考えられているが、誘電体からの電子放出として例えば以下の文献１〜３にて諸説が述べられているものの、電子の放出原理の確定までには至っておらず、誘電体にて構成された電界印加部を有する電子放出素子での問題を提起するまでには至っていない。
［文献］
１．安岡、石井著「強誘電体陰極を用いたパルス電子源」応用物理第６８巻第５号、ｐ５４６〜５５０（１９９９）
２．Ｖ．Ｆ．Ｐｕｃｈｋａｒｅｖ，Ｇ．Ａ．Ｍｅｓｙａｔｓ，Ｏｎ ｔｈｅ ｍｅｃｈａｎｉｓｍ ｏｆ ｅｍｉｓｓｉｏｎ ｆｒｏｍ ｔｈｅ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｃｅｒａｍｉｃ ｃａｔｈｏｄｅ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．７８，Ｎｏ．９，１ Ｎｏｖｅｍｂｅｒ，１９９５，ｐ．５６３３−５６３７
３．Ｈ．Ｒｉｅｇｅ，Ｅｌｅｃｔｒｏｎ ｅｍｉｓｓｉｏｎ ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−ａ ｒｅｖｉｅｗ，Ｎｕｃｌ．Ｉｎｓｔｒ．ａｎｄ Ｍｅｔｈ．Ａ３４０，ｐ．８０−８９（１９９４）
ところで、従来の電子放出素子の直進性、即ち、放出された電子（放出電子）が所定の対象（例えば蛍光体）に直進する程度が良好でなく、放出電子によって所望の電流密度を確保するためには、比較的高い電圧を電子放出素子に印加する必要がある。
また、従来の電子放出素子をディスプレイに適用した場合、直進性が良好でないためにクロストークが比較的に大きくなる、即ち、放出された電子が、対応する蛍光体に隣接する蛍光体に入射するおそれが高くなる。その結果、蛍光体のピッチを狭くするのが困難となる。
また、従来の電子放出素子を用いたディスプレイにおいては、電子の放出／非放出というデジタル的な制御がほとんどであり、電界印加部から放出される電子の量並びに加速度をアナログ的に制御するという考えがなく、きめ細かな階調制御ができないという問題がある。
本発明はこのような課題を考慮してなされたものであり、放出電子の直進性を良好にすることができ、複数の電子放出素子を配列した場合に、これら電子放出素子間のクロストークの抑制を図ることができる電子放出素子及び電子放出素子の駆動方法並びにディスプレイ及びディスプレイの駆動方法を提供することを目的とする。
また、本発明の他の目的は、放出電子の量並びに加速度をアナログ的に制御することができ、きめ細かな階調制御を実現させることができる電子放出素子及び電子放出素子の駆動方法並びにディスプレイ及びディスプレイの駆動方法を提供することを目的とする。
発明の開示
本発明に係る電子放出素子は、誘電体にて構成された電界印加部と、前記電界印加部の一方の面に形成されたカソード電極と、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するアノード電極と、前記カソード電極及びアノード電極間に印加される電圧信号を変調して、少なくとも放出電子の量を制御する変調回路とを有することを特徴とする。
また、本発明に係る電子放出素子は、基板上に形成されたアノード電極と、前記基板上に前記アノード電極を覆うように形成され、かつ、誘電体にて構成された電界印加部と、前記電界印加部上に形成されたカソード電極と、前記カソード電極及びアノード電極間に印加される電圧信号を変調して、少なくとも放出電子の量を制御する変調回路とを有することを特徴とする。
これにより、放出される電子の量並びに加速度をアナログ的に制御することができ、電子放出素子をディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
また、本発明に係る電子放出素子は、誘電体にて構成された電界印加部と、前記電界印加部の一方の面に形成されたカソード電極と、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するカソード電極と、前記カソード電極及びアノード電極の上方に配された制御電極とを有することを特徴とする。
また、本発明に係る電子放出素子は、基板上に形成されたアノード電極と、前記基板上に前記アノード電極を覆うように形成され、かつ、誘電体にて構成された電界印加部と、前記電界印加部上に形成されたカソード電極と、前記カソード電極の上方に配された制御電極とを有することを特徴とする。
これにより、制御電極に印加される電圧を適宜調整することで、放出される電子の直進性を良好にすることができ、電子放出素子をディスプレイ等に適用した場合に、これら電子放出素子間のクロストークの抑制を有効に図ることができる。
前記構成において、少なくとも前記カソード電極及びアノード電極の表面、あるいは、少なくとも前記カソード電極の表面に保護膜が形成されていてもよい。この場合、保護膜によって電子、イオンの衝突や発熱によるカソード電極及びアノード電極の損傷のおそれが著しく軽減する。保護膜としては、導電性を有し、かつ、融点の高い材質の膜や、絶縁層を用いることができる。導電性を有し、かつ、融点の高い材質の膜としてカーボン膜が好ましい。
前記構成において、前記カソード電極及びアノード電極間に印加される第１の電圧信号を変調して、少なくとも放出電子の量を制御する第１の変調回路と、前記制御電極及びアノード電極間に印加される第２の電圧信号を変調して、少なくとも放出電子の量を制御する第２の変調回路とを有するようにしてもよい。
これにより、電子放出素子をディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
そして、前記制御電極は、前記スリットの少なくとも中央部に対向する位置に窓を有するようにしてもよい。この場合、前記窓をスリット状とし、その延在方向を前記スリットの長手方向に沿うようにしてもよいし、前記スリットの長手方向と直交させるようにしてもよい。もちろん、前記窓を円形や楕円形にしてもよい。
また、前記電界印加部の周部に形成されたスペーサ上に前記制御電極を形成するようにしてもよい。この場合、少なくとも前記カソード電極と前記アノード電極上に形成されたスペーサ上に前記制御電極が形成されていてもよいし、あるいは、少なくとも前記カソード電極上に形成されたスペーサ上に前記制御電極が形成されていてもよい。
前記スペーサは、成膜技術により形成された絶縁層としてもよいし、電界印加部の周部に配された桟であってもよい。桟は、接着技術により固着するようにしてもよい。あるいは、前記制御電極は、前記電界印加部の周部に配された立ち上がり片と、前記電界印加部のスリット形成面と平行な方向に延在する電極本体とが一体に形成されていてもよい。
そして、前記構成において、前記制御電極の上方に第２の制御電極を配するようにしてもよい。これにより、制御電極及び第２の制御電極に印加される電圧を適宜調整することで、放出される電子の直進性を良好にすることができ、放出電子の直進性が更に向上し、電子放出素子をディスプレイ等に適用した場合に、これら電子放出素子間のクロストークの抑制を有効に図ることができる。また、制御電極と第２の制御電極にて、放出電子の量並びに加速度をより細かく制御することができ、電子放出素子をディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
前記第２の制御電極は、前記スリットの少なくとも中央部に対向する位置に窓を有するようにしてもよい。この場合、前記窓をスリット状とし、その延在方向を前記スリットの長手方向に沿うようにしてもよいし、前記スリットの長手方向と直交させるようにしてもよい。もちろん、前記窓を円形や楕円形にしてもよい。
また、前記電界印加部の周部に形成された第２のスペーサ上に前記第２の制御電極を形成するようにしてもよい。この場合、前記第２のスペーサは、成膜技術により形成された絶縁層としてもよいし、電界印加部の周部に配された第２の桟であってもよい。第２の桟は、接着技術により固着するようにしてもよい。あるいは、前記第２の制御電極は、前記電界印加部の周部に配された立ち上がり片と、前記電界印加部のスリット形成面と平行な方向に延在する電極本体とが一体に形成されていてもよい。
なお、前記電界印加部は、圧電材料、又は反強誘電体材料、又は電歪材料で構成することができる。
次に、本発明に係るディスプレイは、２次元的に配列された複数の電子放出素子と、前記複数の電子放出素子に対向して設けられたコレクタ電極と、前記複数の電子放出素子に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層とを備え、前記電子放出素子は、誘電体にて構成された電界印加部と、前記電界印加部に接して形成されたカソード電極及びアノード電極と、前記カソード電極及びアノード電極間に印加される電圧信号を変調して、表示階調を制御する変調回路とを有することを特徴とする。
これにより、放出電子の量並びに加速度をアナログ的に制御することができ、きめ細かな階調制御を実現させることができる。
そして、前記変調回路が前記電圧信号を階調指令値に基づいてパルス幅変調を行う回路である場合に、前記変調回路の前段に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するリニアライズ補正回路が接続されていてもよい。
また、本発明に係るディスプレイは、２次元的に配列された複数の電子放出素子と、前記複数の電子放出素子に対向して設けられたコレクタ電極と、前記複数の電子放出素子に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層と、前記複数の蛍光体層と前記複数の電子放出素子との間に配置された制御電極とを備え、前記電子放出素子は、誘電体にて構成された電界印加部と、前記電界印加部に接して形成されたカソード電極及びアノード電極とを有することを特徴とする。
これにより、放出電子の量並びに加速度をアナログ的に制御することができ、きめ細かな階調制御を実現させることができる。また、放出電子の直進性を良好にすることができ、隣接する電子放出素子間のクロストークの抑制を図ることができる。
そして、前記カソード電極及びアノード電極間に印加される第１の電圧信号を変調して、表示階調を制御する第１の変調回路と、前記制御電極及びアノード電極間に印加される第２の電圧信号を変調して、表示階調を制御する第２の変調回路とを有するようにしてもよい。この場合も、きめ細かな階調制御を実現させることができる。
前記第１の変調回路が前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う回路である場合に、前記第１の変調回路の前段に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するリニアライズ補正回路を接続するようにしてもよい。
そして、前記カソード電極は、前記電界印加部の一方の面に形成され、前記アノード電極は、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するようにしてもよい。この場合、少なくとも前記カソード電極及びアノード電極の表面に保護膜を形成するようにしてもよい。
あるいは、前記アノード電極は、基板上に形成され、前記電界印加部は、前記基板上に前記アノード電極を覆うように形成され、前記カソード電極は、前記電界印加部上に形成されていてもよい。この場合、少なくとも前記カソード電極の表面に保護膜を形成するようにしてもよい。保護膜として、カーボン膜や絶縁層を用いることができる。
なお、前記電界印加部は、圧電材料、又は反強誘電体材料、又は電歪材料にて構成することができる。
１つの電子放出素子に対して独立した電圧信号を印加することができる複数の前記制御電極が対向していてもよい。
前記制御電極は、各行単位に分離されていてもよいし、各列単位に分離されていてもよい。あるいは、各電子放出素子単位に分離されていてもよい。また、前記制御電極は、複数の電子放出素子で構成されたグループ単位に分離されていてもよい。この場合、前記制御電極を、三原色のいずれかの色を表す複数の電子放出素子で構成されたグループ単位に分離することで、カラー表示を行うディスプレイを容易に構成させることができる。
また、前記制御電極は、各電子放出素子におけるスリットの少なくとも中央部に対向する位置に窓を有するようにしてもよい。この場合、前記窓をスリット状とし、その延在方向を前記スリットの長手方向に沿うようにしてもよいし、前記スリットの長手方向に沿って配列された複数の電子放出素子に対して共通に連続形成するようにしてもよい。あるいは、前記スリットの長手方向と直交させるようにしてもよいし、前記スリットの長手方向と直交する方向に沿って配列された複数の電子放出素子に対して共通に連続形成するようにしてもよい。もちろん、前記窓を円形や楕円形にしてもよい。
また、本発明に係るディスプレイは、前記制御電極と蛍光体層との間に第２の制御電極が配置されていてもよい。
この場合、前記第２の制御電極及びアノード電極間に印加される第３の電圧信号を変調して、少なくとも前記第１の変調回路での変調に基づく表示階調の変化を線形特性に変換する第３の変調回路を有するようにしてもよい。
また、放出電子を第２の制御電極にて捕獲し、その電子捕獲に伴う電流を検出して診断を行う自己診断機能を有するようにしてもよい。
次に、本発明に係る電子放出素子の駆動方法は、誘電体にて構成された電界印加部と、前記電界印加部に接して形成されたカソード電極及びアノード電極とを有する電子放出素子の駆動方法において、前記カソード電極及び前記アノード電極間に印加されるパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする。
この場合、前記カソード電極は、前記電界印加部の一方の面に形成され、前記アノード電極は、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するようにしてもよい。
あるいは、前記アノード電極は、基板上に形成され、前記電界印加部は、前記基板上に前記アノード電極を覆うように形成され、前記カソード電極は、前記電界印加部上に形成されていてもよい。
これにより、放出電子の量並びに加速度をアナログ的に制御することができ、きめ細かな階調制御を実現させることができる。
また、本発明に係る電子放出素子の駆動方法は、誘電体にて構成された電界印加部と、前記電界印加部の一方の面に形成されたカソード電極と、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するアノード電極とを有する電子放出素子の駆動方法において、前記カソード電極及びアノード電極上に制御電極が配され、前記カソード電極及びアノード電極間に一定の第１のパルス信号を印加し、前記制御電極及びアノード電極間に印加される第２のパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする。
また、本発明に係る電子放出素子の駆動方法は、基板上に形成されたアノード電極と、前記基板上に前記アノード電極を覆うように形成され、かつ、誘電体にて構成された電界印加部と、前記電界印加部上に形成されたカソード電極とを有する電子放出素子の駆動方法において、前記カソード電極上に制御電極が配され、前記カソード電極及び前記アノード電極間に一定の第１のパルス信号を印加し、前記制御電極及び前記アノード電極間に印加される第２のパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする。
本発明に係るディスプレイの駆動方法は、２次元的に配列された複数の電子放出素子と、これら電子放出素子に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層とを具備し、前記電子放出素子が、誘電体にて構成された電界印加部と、前記電界印加部に接して形成されたカソード電極及びアノード電極とを有するディスプレイの駆動方法において、各電子放出素子における前記カソード電極及び前記アノード電極間に印加される電圧信号を変調して表示階調の制御を行うことを特徴とする。
この場合、前記変調が前記電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するようにしてもよい。
また、本発明に係るディスプレイの駆動方法は、２次元的に配列された複数の電子放出素子と、前記複数の電子放出素子に対向して設けられたコレクタ電極と、前記複数の電子放出素子に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層と、前記複数の蛍光体層と前記複数の電子放出素子との間に配置された制御電極とを備え、前記電子放出素子が、誘電体にて構成された電界印加部と、前記電界印加部に接して形成されたカソード電極及びアノード電極とを有するディスプレイの駆動方法において、前記カソード電極及び前記アノード電極間に印加される第１の電圧信号を変調し、かつ、前記制御電極及び前記アノード電極間に印加される第２の電圧信号を変調して、表示階調を制御することを特徴とする。
この場合、前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するようにしてもよい。
また、前記方法において、前記制御電極と蛍光体層との間に第２の制御電極が配置され、前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、前記第２の制御電極及び前記アノード電極間に印加される第３の電圧信号を変調して、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するようにしてもよい。
なお、前記電子放出素子において、前記カソード電極は、前記電界印加部の一方の面に形成され、前記アノード電極は、前記電界印加部の前記一方の面に形成され、前記カソード電極と共にスリットを形成するようにしてもよい。あるいは、前記アノード電極は、基板上に形成され、前記電界印加部は、前記基板上に前記アノード電極を覆うように形成され、前記カソード電極は、前記電界印加部上に形成され、中央にスリットを有するリング状に形成されていてもよい。
添付した図面と協同する次の好適な実施の形態例の説明から、上記の目的及び他の目的、特徴及び利点がより明らかになるであろう。
発明を実施するための最良の形態
以下、本発明に係る電子放出素子、電子放出素子の駆動方法、ディスプレイ及びディスプレイの駆動方法の実施の形態例を図１〜図９３を参照しながら説明する。
一般に、電子放出素子は、ディスプレイとしての用途のほか、電子線照射装置、光源、ＬＥＤの代替用途、電子部品製造装置に適用することができる。
電子線照射装置における電子線は、現在普及している紫外線照射装置における紫外線に比べ、高エネルギーで吸収性能に優れる。適用例としては、半導体装置では、ウェハーを重ねる際における絶縁膜の固化する用途、印刷の乾燥では、印刷インキをむらなく硬化する用途、殺菌では、医療機器をパッケージに入れたまま殺菌する用途等がある。
光源としての用途は、高輝度、高効率仕様向けであって、例えばプロジェクタの光源用途等がある。
ＬＥＤの代替用途としては、チップ光源、信号機、携帯電話向けの小型液晶ディスプレイのバックライト等がある。
電子部品製造装置の用途としては、電子ビーム蒸着装置等の成膜装置の電子ビーム源、プラズマＣＶＤ装置におけるプラズマ生成用（ガス等の活性化用）電子源、ガス分解用途の電子源などがある。
真空マイクロデバイスとしては、テラＨｚ級で駆動する超高速素子、使用温度範囲の広い耐環境電子部品として注目されている。
電子回路部品としては、大電流出力化、高増幅率化が可能であることから、スイッチ、リレー、ダイオード等のデジタル素子、オペアンプ等のアナログ素子への用途がある。
まず、第１の実施の形態に係る電子放出素子１０Ａは、図１に示すように、基板１２上に形成された電界印加部１４と、該電界印加部１４の一方の面に形成されたカソード電極１６と、電界印加部１４の同じく一方の面に形成され、カソード電極１６と共にスリット１８を形成するアノード電極２０とを有する。
また、この第１の実施の形態に係る電子放出素子１０Ａは、当然のことながら、真空空間内に配置される。この電子放出素子１０Ａは、図１に示すように、電界集中ポイントＡ及びＢが存在するが、ポイントＡは、カソード電極１６／電界印加部１４／真空が１つのポイントに存在する３重点を含むポイントとしても定義することができ、ポイントＢは、アノード電極２０／電界印加部１４／真空が１つのポイントに存在する３重点を含むポイントとしても定義することができる。
そして、雰囲気中の真空度は、１０^２〜１０^−６Ｐａが好ましく、より好ましくは１０^−３〜１０^−５Ｐａである。
このような範囲を選んだ理由は、低真空では、空間内に気体分子が多いため、（１）プラズマを生成し易いため、プラズマが多量に発生され過ぎると、その正イオンが多量にカソード電極１６に衝突して損傷を進めるおそれや、（２）目的位置（コレクタ電極等）に到達する前に気体分子に衝突してしまうおそれがあるからである。
一方、高真空では、電界集中ポイントＡ及びＢから電子を放出し易いものの、構造体の支持、及び真空のシール部が大きくなり、薄型化・小型化に不利になるという問題があるからである。
ここで、電界印加部１４は誘電体にて構成される。誘電体は、好適には、比誘電率が比較的高い、例えば１０００以上の誘電体を採用することができる。このような誘電体としては、チタン酸バリウムの他に、ジルコン酸鉛、マクネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、チタン酸バリウム、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等又はこれらの任意の組み合わせを含有するセラミックスや、主成分がこれらの化合物を５０重量％以上含有するものや、前記セラミックスに対して更にランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物若しくはこれらのいずれかの組み合わせ又は他の化合物を適切に添加したもの等を挙げることができる。
例えば、マグネシウムニオブ酸鉛（ＰＭＮ）とチタン酸鉛（ＰＴ）の２成分系ｎＰＭＮ−ｍＰＴ（ｎ，ｍをモル数比とする）においては、ＰＭＮのモル数比を大きくすると、キュリー点が下げられて、室温での比誘電率を大きくすることができる。
特に、ｎ＝０．８５〜１．０、ｍ＝１．０−ｎでは比誘電率３０００以上となり好ましい。例えば、ｎ＝０．９１、ｍ＝０．０９では室温の比誘電率１５０００、ｎ＝０．９５、ｍ＝０．０５では室温の比誘電率２００００が得られる。
次に、マグネシウムニオブ酸鉛（ＰＭＮ）、チタン酸鉛（ＰＴ）、ジルコン酸鉛（ＰＺ）の３成分系では、ＰＭＮのモル数比を大きくする他に、正方晶と擬立方晶又は正方晶と菱面体晶のモルフォトロピック相境界（ＭＰＢ：Ｍｏｒｐｈｏｔｒｏｐｉｃ Ｐｈａｓｅ Ｂｏｕｎｄａｒｙ）付近の組成とすることが比誘電率を大きくするのに好ましい。例えば、ＰＭＮ：ＰＴ：ＰＺ＝０．３７５：０．３７５：０．２５にて比誘電率５５００、ＰＭＮ：ＰＴ：ＰＺ＝０．５：０．３７５：０．１２５にて比誘電率４５００となり、特に好ましい。更に、絶縁性が確保できる範囲内でこれらの誘電体に白金のような金属を混入して、誘電率を向上させるのが好ましい。この場合、例えば、誘電体に白金を重量比で２０％混入させるとよい。
また、電界印加部１４は、上述したように、圧電／電歪層や反強誘電体層等を用いることができるが、電界印加部１４として圧電／電歪層を用いる場合、該圧電／電歪層としては、例えば、ジルコン酸鉛、マグネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、チタン酸バリウム、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等、又はこれらのいずれかの組み合わせを含有するセラミックスが挙げられる。
主成分がこれらの化合物を５０重量％以上含有するものであってもよいことはいうまでもない。また、前記セラミックスのうち、ジルコン酸鉛を含有するセラミックスは、電界印加部１４を構成する圧電／電歪層の構成材料として最も使用頻度が高い。
また、圧電／電歪層をセラミックスにて構成する場合、前記セラミックスに、更に、ランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物、もしくはこれらのいずれかの組み合わせ、又は他の化合物を、適宜、添加したセラミックスを用いてもよい。
例えば、マグネシウムニオブ酸鉛とジルコン酸鉛及びチタン酸鉛とからなる成分を主成分とし、更にランタンやストロンチウムを含有するセラミックスを用いることが好ましい。
圧電／電歪層は、緻密であっても、多孔質であってもよく、多孔質の場合、その気孔率は４０％以下であることが好ましい。
電界印加部１４として反強誘電体層を用いる場合、該反強誘電体層としては、ジルコン酸鉛を主成分とするもの、ジルコン酸鉛とスズ酸鉛とからなる成分を主成分とするもの、更にはジルコン酸鉛に酸化ランタンを添加したもの、ジルコン酸鉛とスズ酸鉛とからなる成分に対してジルコン酸鉛やニオブ酸鉛を添加したものが望ましい。
また、この反強誘電体膜は、多孔質であってもよく、多孔質の場合には気孔率３０％以下であることが望ましい。
そして、基板１２の上に電界印加部１４を形成する方法としては、スクリーン印刷法、ディッピング法、塗布法、電気泳動法等の各種厚膜形成法や、イオンビーム法、スパッタリング法、真空蒸着法、イオンプレーティング法、化学気相蒸着法（ＣＶＤ）、めっき等の各種薄膜形成法を用いることができる。
この実施の形態においては、基板１２上に前記電界印加部１４を形成するにあたっては、スクリーン印刷法やディッピング法、塗布法、電気泳動法等による厚膜形成法が好適に採用される。
これらの方法は、平均粒径０．０１〜５μｍ、好ましくは０．０５〜３μｍの圧電セラミックスの粒子を主成分とするペーストやスラリー、又はサスペンション、エマルジョン、ゾル等を用いて形成することができ、良好な圧電作動特性が得られるからである。
特に、電気泳動法は、膜を高い密度で、かつ、高い形状精度で形成することができることをはじめ、「電気化学および工業物理化学 Ｖｏｌ．５３，Ｎｏ．１（１９８５），ｐ６３〜６８ 安斎和夫著」あるいは「第１回電気泳動法によるセラミックスの高次成形法 研究討論会 予稿集（１９９８），ｐ５〜６，ｐ２３〜２４」等の技術文献に記載されるような特徴を有する。従って、要求精度や信頼性等を考慮して、適宜、方法を選択して用いるとよい。
一方、カソード電極１６は、鋭角をなす角部を有してもよい。この場合、カソード電極１６には、図１に示すように、パルス発生源２２からパルス電圧が印加され、主に角部から電子が放出される。この場合、電子放出量の上限値を制限する目的で、パルス発生源２２とカソード電極との間に抵抗２５を接続し、カソード電極１６とアノード電極２０との間の過電流通電による破損を防止するために、アノード電極２０と図示しない直流オフセット電圧源（例えば接地）との間に、抵抗２６を直列配置する。また、電子の放出を良好に行うために、カソード電極１６とアノード電極２０との間のスリット１８の幅Ｗを、好適には５００μｍ以下にする。なお、カソード電極１６とパルス発生源２２との間に図示しないコンデンサを直列接続して、カソード電極１６とアノード電極２０の短絡を防止してもよい。
カソード電極１６は、以下に示す材料にて構成される。即ち、スパッタ率が小さく、真空中での蒸発温度が大きい導体が好ましい。例えば、Ａｒ^＋で６００Ｖにおけるスパッタ率が２．０以下で、蒸気圧１．３×１０^−３Ｐａとなる温度が１８００Ｋ以上のものが好ましく、白金、モリブデン、タングステン等がこれにあたる。また、高温酸化雰囲気に対して耐性を有する導体、例えば金属単体、合金、絶縁性セラミックスと金属単体との混合物、絶縁性セラミックスと合金との混合物等によって構成され、好適には、白金、パラジウム、ロジウム、モリブデン等の高融点貴金属や、銀−パラジウム、銀−白金、白金−パラジウム等の合金を主成分とするものや、白金とセラミックス材料とのサーメット材料によって構成される。更に好適には、白金のみ又は白金系の合金を主成分とする材料によって構成される。また、電極として、カーボン、グラファイト系の材料、例えば、ダイヤモンド薄膜、ダイヤモンドライクカーボン、カーボンナノチューブも好適に使用される。なお、電極材料中に添加させるセラミックス材料の割合は、５〜３０体積％程度が好適である。
カソード電極１６を形成するに当たり、上記材料を用いて、スクリーン印刷、スプレー、コーティング、ディッピング、塗布、電気泳動法等の各種の厚膜形成方法や、スパッタリング、イオンビーム、真空蒸着、イオンプレーティング、ＣＶＤ、めっき等の各種の薄膜形成手法による通常の膜形成手法に従って形成することができ、好適には、前者の厚膜形成手法によって形成される。
厚膜形成手法によってカソード電極１６を形成する場合、その厚さは、２０μｍ以下がよく、好適には５μｍ以下である。アノード電極２０には、直流のオフセット電圧が印加され、例えば図示しないスルーホールを通じて基板１２の裏面から配線として引き出すようにしてもよい。
アノード電極２０は、カソード電極１６と同様な材料及び手法によって形成されるが、好適には上記厚膜形成手法によって形成する。アノード電極２０の厚さも、２０μｍ以下がよく、好適には５μｍ以下である。
カソード電極１６に電気的に接続した配線と、アノード電極２０に電気的に接続した配線とを電気的に分離するために、基板１２を電気的な絶縁材料で構成するのが好ましい。
従って、基板１２を、高耐熱性の金属や、その金属表面をガラスなどのセラミックス材料によって被覆したホーローのような材料によって構成することができるが、セラミックスで構成するのが最適である。
基板１２を構成するセラミックスとしては、例えば、安定化された酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル、ムライト、窒化アルミニウム、窒化珪素、ガラス、これらの混合物等を使用することができる。その中でも、酸化アルミニウム及び安定化された酸化ジルコニウムが、強度及び剛性の観点から好ましい。安定化された酸化ジルコニウムは、機械的強度が比較的高いこと、靭性が比較的高いこと、カソード電極１６及びアノード電極２０との化学反応が比較的小さいことなどの観点から特に好適である。なお、安定化された酸化ジルコニウムとは、安定化酸化ジルコニウム及び部分安定化酸化ジルコニウムを包含する。安定化された酸化ジルコニウムでは、立方晶などの結晶構造をとるため、相転移が生じない。
一方、酸化ジルコニウムは、１０００℃前後で単斜晶と正方晶との間を相転移し、このような相転移の際にクラックが発生するおそれがある。安定化された酸化ジルコニウムは、酸化カルシウム、酸化マグネシウム、酸化イットリウム、酸化スカンジウム、酸化イッテルビウム、酸化セリウム、希土類金属の酸化物等の安定剤を、１〜３０モル％含有する。なお、基板１２の機械的強度を向上させるために、安定化剤が酸化イットリウムを含有するのが好適である。この場合、酸化イットリウムを、好適には１．５〜６モル％、更に好適には２〜４モル％含有し、更に０．１〜５モル％の酸化アルミニウムを含有するのが好ましい。
また、結晶相を、立方晶＋単斜晶の混合相、正方晶＋単斜晶の混合相、立方晶＋正方晶＋単斜晶の混合相等とすることができるが、その中でも、主たる結晶相を、正方晶又は正方晶＋立方晶の混合相としたものが、強度、靭性及び耐久性の観点から最適である。
基板１２をセラミックスから構成した場合、比較的多数の結晶粒が基板１２を構成するが、基板１２の機械的強度を向上させるためには、結晶粒の平均粒径を、好適には０．０５〜２μｍとし、更に好適には０．１〜１μｍとする。
電界印加部１４、カソード電極１６及びアノード電極２０をそれぞれ形成するたびに熱処理（焼成処理）して基板１２と一体構造にすることができ、また、これら電界印加部１４、カソード電極１６及びアノード電極２０を形成した後、同時に焼成処理して、これらを同時に基板１２に一体に結合することもできる。なお、カソード電極１６及びアノード電極２０の形成手法によっては、一体化のための熱処理（焼成処理）を必要としない場合もある。
基板１２と、電界印加部１４、カソード電極１６及びアノード電極２０とを一体化させるための焼成処理に係る温度としては、５００〜１４００℃の範囲、好適には、１０００〜１４００℃の範囲とするとよい。更に、膜状の電界印加部１４を熱処理する場合、高温時に電界印加部１４の組成が不安定にならないように、電界印加部１４の蒸発源と共に雰囲気制御を行いながら焼成処理を行うのが好ましい。
また、電界印加部１４を適切な部材によって被覆し、電界印加部１４の表面が焼成雰囲気に直接露出しないようにして焼成する手法を採用してもよい。この場合、被覆部材としては、基板１２と同様な材料を用いることが好ましい。
ここで、カソード電極１６及びアノード電極２０の様々な変形例について図２〜図１０Ｃを参照しながら説明する。
まず、第１の変形例は、図２に示すように、電界印加部１４の他方の面にカソード電極１６に対向して形成された取出し電極２８を有する。この場合、カソード電極１６と取出し電極２８並びにその間の電界印加部１４の一部がコンデンサの役割を果たすため、カソード電極１６とパルス発生源２２との間に別途コンデンサを設ける必要がない。なお、取出し電極２８も、カソード電極４６及びアノード電極２０と同様な材料及び手法によって形成される。取出し電極２８の厚さは２０μｍ以下、好適には５μｍ以下にするとよい。
第２の変形例は、図３Ａ及び図３Ｂに示すように、カソード電極１６とアノード電極２０が共に櫛歯状に形成されている。この場合、カソード電極近傍から電子が放出されやすくなる。
第３の変形例は、図４に示すように、カソード電極１６及びアノード電極２０が互いに並行し、かつ相互に離間された数ターンの渦巻き状とされている。
第４の変形例は、図５に示すように、カソード電極１６及びアノード電極２０が共に、中心に向かって延びる幹部３２及び３４と該幹部３２及び３４から多数枝分かれしてなる枝部３６及び３８を有する形状を具備し、かつ、カソード電極１６及びアノード電極２０が、相互に離間されて相補形に配列された形状とされている。
第５の変形例は、図６に示すように、カソード電極１６とアノード電極２０を多数の櫛歯状とし、かつ、相補的に対峙した形状とした場合を示す。
特に、電界印加部１４の平面形状を例えば楕円形状とし、カソード電極１６及びアノード電極２０を共に櫛歯状に形成した場合は、図７Ａ及び図７Ｂの第６の変形例に示すように、電界印加部１４の長軸に沿ってカソード電極１６及びアノード電極２０の櫛歯が配列される形態としてもよいし、図８Ａ及び図８Ｂの第７の変形例に示すように、電界印加部１４の短軸に沿ってカソード電極１６及びアノード電極２０の櫛歯が配列される形態としてもよい。
これら第３〜第７の変形例においても、第２の変形例と同様に、カソード電極１６近傍から電子が放出されやすくなる。
そして、この第１の実施の形態に係る電子放出素子１０Ａは、図１に示すように、カソード電極１６及びアノード電極２０間に印加されるパルス信号Ｓｐを、ＣＰＵなどの制御部４０から供給された制御信号Ｓｃに基づいて変調して、少なくとも放出電子の量を制御する変調回路４２を有する。
次に、変調回路４２の具体例について図１、図９Ａ〜図２２Ｂを参照しながら説明する。まず、前記変調回路４２の第１の具体例は、図１に示すように、パルス発生源２２とカソード電極１６との間に接続されたパルス幅変調回路４２Ａが挙げられる。パルス発生源２２を通じてカソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐは、図９Ａに示すように、アノード電極２０に印加される電圧レベル（オフ電圧レベル）の電圧Ｖｆ（以下、オフ電圧Ｖｆと記す）を基準に、カソード電極１６近傍から電子が放出されるレベル（オン電圧レベル）の電圧Ｖｏ（以下、オン電圧Ｖｏと記す）までの振幅を有し、かつ、一定のパルス周期Ｔｐを有する。
つまり、パルス信号Ｓｐは、オン電圧Ｖｏの電圧が出力される期間（電子放出期間Ｔ１）とオフ電圧Ｖｆの電圧が出力される期間（準備期間Ｔ２）を１ステップとし、該１ステップが繰り返される。つまり、パルス信号は、電子放出期間Ｔ１においてオン電圧Ｖｏ、準備期間Ｔ２においてオフ電圧Ｖｆの矩形パルスとなっている。電子放出期間Ｔ１としては１〜１０００μｓｅｃが好ましい。
ここで、図１に示す電子放出素子１０Ａの電子放出原理について図９Ａ〜図２０Ｅを参照しながら説明する。なお、以下の説明では、オフ電圧Ｖｆのレベルを正極性の電圧レベル、オン電圧Ｖｏのレベルを負極性の電圧レベルとして説明する。また、電子放出素子１０Ａによる電子放出を検出するために、電界印加部１４の上方のうち、カソード電極１６とアノード電極２０間に形成されているスリット１８に対向した位置に、例えば透明電極によるコレクタ電極５０を配置し、更に、コレクタ電極５０のうち、前記スリットと対向する面に蛍光体層１０６を塗布した例を示す。なお、図１０Ａ〜図１０Ｃにおいては、カソード電極１６に流れる電流をＩｋ、アノード電極２０に流れる電流をＩａ、コレクタ電極５０に流れる電流をＩｃとして表示した。また、図１０Ｂ及び図１０Ｃでは、コレクタ電極５０及び蛍光体層１０６の表示を省略した。
まず、図９Ａに示す準備期間Ｔ２は、図１０Ａに示すように、カソード電極１６にオフ電圧Ｖｆを印加して電界印加部１４を分極する期間である。このとき、カソード電極１６が正に帯電し、アノード電極２０が負に帯電することから、電界印加部１４の表面における双極子モーメント１７は、カソード側を負極、アノード側を正極として整列することになる。オフ電圧Ｖｆとしては、図９Ａのように直流電圧でもよいが、１つのパルス電圧もしくはパルス電圧を複数回連続印加するようにしてもよい。
また、オフ電圧Ｖｆ及びオン電圧Ｖｏは、各々正負の極性に分極処理を確実に行う電圧レベルであることが好ましく、例えば電界印加部１４の誘電体が抗電圧を有する場合、オフ電圧Ｖｆ及びオン電圧Ｖｏの絶対値は、抗電圧以上であることが好ましい。
電子放出期間Ｔ１は、カソード電極１６にオン電圧Ｖｏが印加される期間である。カソード電極１６にオン電圧Ｖｏが印加されることによって、図１０Ｂに示すように、カソード電極１６が負に、アノード電極２０が正に急速に変化することから、アノード電極１６からカソード電極２０に向かう電界が発生し、これによって、電界印加部１４の双極子モーメント１７の方向が変化し、電界印加部１４は急速に分極反転する。
そして、図１０Ｃに示すように、分極が反転された電界印加部１４のうち、負極性の電圧Ｖｏが印加されているカソード電極１６との界面に帯電する双極子モーメント１７の変化が放出電子を引き出すこととなる。この引き出される電子としては、カソード電極４６とその近傍の双極子モーメント１７のプラス側とで局所的な集中電界が発生することにより、カソード電極１６から放出される１次電子と、それが電界印加部１４に衝突することで、該電界印加部１４から放出される２次電子とが考えられる。
放出された２次電子のうち、一部の２次電子は、コレクタ電極５０（図１０Ａ参照）に導かれて、該コレクタ電極５０に塗布された蛍光体層を励起し、外部に蛍光体発光として具現されることになる。他の一部の２次電子は、アノード電極２０に引かれる。
ここで、電子放出に関する１つの実験例（第１の実験例）について説明する。この第１の実験例は、図１１に示すように、１つの電子放出素子をサンプル１０Ａｓとして、該サンプル１０Ａｓを真空チェンバ１８０（真空度＝４×１０^−３Ｐａ）内に収容し、更に、カソード電極１６に図１２Ａに示すパルス信号Ｓｐを供給したときに各部分に流れる電流Ｉａ、Ｉｋ、Ｉｃの波形と、カソード電極１６とアノード電極２０間に印加される電圧（印加電圧Ｖａ）の波形を測定した。測定結果を図１２Ｂ〜図１２Ｅに示す。
サンプル１０Ａｓは、図１１に示すように、基板１２上に誘電体による電界印加部１４が形成され、該電界印加部１４に形成された窓内にカソード電極１６及びアノード電極２０を埋め込み、更に、カソード電極１６及びアノード電極２０の厚みを電界印加部１４の厚みよりも薄くするようにしている。カソード電極１６及びアノード電極２０が、電界印加部１４のうち、少なくともスリット１８の部分に存在する電界印加部１４の側壁に接触して形成される。
なお、このサンプル１０Ａｓでは、金属の量を少なくしてカソード電極１６やアノード電極２０を構成することができるため、カソード電極１６やアノード電極２０として、高価な金属（例えば白金や金）を用いることができ、特性の向上を図ることができる。
そして、サンプル１０Ａｓの寸法は、基板１２の厚みｔａが１４０μｍ、電界印加部１４の厚みｔｂが４０μｍ、カソード電極１６の幅Ｗ１が４０μｍ、アノード電極２０の幅Ｗ２が４０μｍ、スリット１８の幅ｄが３０μｍ、カソード電極１６の端部（スリット１８側の端部とは反対側の端部）から電界印加部１４の側端までの距離Ｄ１が４０μｍ、アノード電極２０の端部（スリット１８側の端部とは反対側の端部）から電界印加部１４の側端までの距離Ｄ２が４０μｍである。
また、カソード電極１６及びアノード電極２０は共に金（Ａｕ）にて構成し、電界印加部１４はＰＺＴにて構成した。
パルス信号Ｓｐは、図１２Ａに示すように、準備期間Ｔ２における正極性の電圧Ｖｆが５０Ｖで、時点ｔ０から電子放出期間Ｔ１に移行し、該電子放出期間Ｔ１における負極性の電圧Ｖｏは−１２０Ｖである。なお、パルス信号Ｓｐは、時点ｔ１で準備期間Ｔ２に移行する。
そして、測定結果である図１２Ｂは、アノード電極２０からＧＮＤに流れる電流Ｉａの波形を示し、該電流ＩａのピークＰａは、パルス信号Ｓｐの立ち下がり時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−８０ｍＡであった。
図１２Ｃは、パルス発生源２２からカソード電極１６に流れる電流Ｉｋの波形を示し、該電流ＩｋのピークＰｋは、前記電流Ｉａの場合と同様に、時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−１１０ｍＡであった。
図１２Ｄは、コレクタ電極２４からＧＮＤに流れる電流Ｉｃの波形を示し、該電流ＩｃのピークＰｃは、前記電流Ｉａや電流Ｉｋの場合と同様に、時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−３０ｍＡであった。
図１２Ｅは、カソード電極１６とアノード電極２０間への印加電圧Ｖａの波形を示し、該電圧ＶａのピークＶａｐは、パルス信号Ｓｐの立ち下がり時点ｔ０から約２μｓｅｃの時点ｔ３で発生し、その値は約−１２０Ｖであった。
この第１の実験例では、電子を確実に放出させる意図から、前記印加電圧Ｖａを大きく見積もって約１７０Ｖとしている。しかし、上述の測定結果から、電子の放出は、印加電圧ＶａのピークＶａｐが到来する時点ｔ３よりも約１μｓｅｃ前の時点ｔ２で発生しており、そのときの電圧Ｖａの値Ｖｓは約−７７Ｖであった。この場合の電子放出効率は（Ｉｃ／Ｉｋ）＝２７％であった。
このことは、印加電圧Ｖａとして、実際の電子の放出に電圧レベルは、１７０Ｖなどの大きなレベルは必要でなく、この例の場合では１２７Ｖで電子の放出が行われており、低電圧化が可能であることを示している。
印加電圧Ｖａの低電圧化には、電子放出素子１０Ａ自体の最適化のほか、各種変調回路を含む駆動回路の最適化も好ましく採用される。この明細書で開示する実施の形態は、この実験例を基礎として駆動回路の最適化を図ったものである。
ところで、アノード電極２０に引かれた電子は、図１３に示すように、電界印加部１４に衝突して電界印加部１４から２次電子が放出され、この２次電子が種火となって、上述と同様に、一部の２次電子はコレクタ電極５０に導かれて前記蛍光体層１０６を励起し、他の一部の２次電子は、アノード電極２０に引かれる。アノード電極２０に引かれた２次電子は、主にアノード電極２０近傍に存在する気体又はアノード電極２０の近傍において蒸散して浮遊する電極原子等を正イオン１９と電子に電離する。この電離によって発生した電子が更に気体や電極原子等を電離するため、ねずみ算式に電子が増え、これが進行して電子と正イオン１９が中性的に存在すると局所プラズマ５４となる。その結果、図１３に示すように、コレクタ電極５０（透明電極）の表面のうち、アノード電極２０側に偏った位置において過剰な発光が行われ、輝度の調整も困難になる。
また、電子放出が行われた時点でのカソード電極１６とアノード電極２０間の電圧は、前記電離の進行によって大幅に小さくなり、短絡に近い状態となる。このとき、前記電離によって発生した正イオン１９が例えばカソード電極１６に衝突することによってカソード電極１６が損傷する場合がある。
そこで、図１４に示す第１の変形例に係る電子放出素子１０Ａａのように、アノード電極２０の表面に帯電膜２１を形成することが好ましい。この場合、放出された２次電子の一部がアノード電極２０に引かれると、帯電膜２１の表面が負極性に帯電することになる。これにより、アノード電極２０の正極性が弱められ、アノード電極２０とカソード電極１６間の電界の強さＥが小さくなり、瞬時に電離が停止することになる。
つまり、電子放出が行われた時点におけるカソード電極１６とアノード電極２０間の電圧変化はほとんどない。そのため、正イオンの発生はほとんどなく、正イオンによるカソード電極１６の損傷を防止することができ、電子放出素子１０Ａの長寿命化において有利となる。
その結果、図１４に示すように、コレクタ電極５０（透明電極）の表面のうち、カソード電極１６とアノード電極２０との間の中央部分において２次電子（種火）だけによる発光が行われ、輝度の調整が容易になる。
他の変形例としては、図１５に示す第２の変形例に係る電子放出素子１０Ａｂのように、アノード電極２０を基板１２上に形成し、電界印加部１４を基板１２上にアノード電極２０を覆うように形成し、カソード電極１６を電界印加部１４上に形成するようにしてもよい。
ここで、第２の変形例に係る電子放出素子１０Ａｂの電子放出原理について図９Ａ、図１６〜図２０Ｅを参照しながら説明する。
まず、図９Ａに示す準備期間Ｔ２においてカソード電極１６に正極性のオフ電圧Ｖｆが印加されることで、図１６に示すように、電界印加部１４が一方向に分極することになる。
そして、次の電子放出期間Ｔ１において、カソード電極１６に負極性のオン電圧Ｖｏが供給されることによって、図１７に示すように、例えば電界集中ポイントＡから電子が放出されることになる。即ち、分極が反転された電界印加部１４のうち、カソード電極１６の近傍に帯電する双極子モーメント１７が放出電子を引き出すこととなる。
つまり、カソード電極１６のうち、電界印加部１４との界面近傍において局所的なカソードが形成され、電界印加部１４のうち、カソード電極１６の近傍の部分に帯電している双極子モーメント１７の＋極が局所的なアノードとなってカソード電極１６から電子が引き出され、その引き出された電子のうち、一部の電子が電界印加部１４に衝突して、電界印加部１４から種火としての２次電子が放出され、該２次電子がコレクタ電極５０に導かれて蛍光体１０６を励起することになる。
ここで、電界集中ポイントＡでの電界の強さＥ_Ａは、カソード電極１６とアノード電極２０間に印加される電圧をＶａｋ、局所的なアノードと局所的なカソード間の距離をｄ_Ａとしたとき、Ｅ_Ａ＝Ｖａｋ／ｄ_Ａの関係がある。この場合、局所的なアノードと局所的なカソード間の距離ｄ_Ａは非常に小さいことから、電子放出に必要な電界の強さＥ_Ａを容易に得ることができる（電界の強さＥ_Ａが大きくなっていることを図１７上では実線矢印によって示す）。これは、電圧Ｖａｋの低電圧化につながる。
そして、カソード電極１６からの電子放出がそのまま進行すれば、ジュール熱によって蒸散して浮遊する電界印加部１４の構成原子が前記放出された２次電子によって正イオンと電子に電離され、この電離によって発生した電子が更に電界印加部１４の構成原子等を電離するため、ねずみ算式に電子が増え、これが進行して電子と正イオンが中性的に存在する局所プラズマが発生することになる。前記電離によって発生した正イオンが例えばカソード電極１６に衝突することによってカソード電極１６が損傷することも考えられる。
しかし、この電子放出素子１０Ａｂでは、図１８に示すように、カソード電極１６から引き出された電子が、局所アノードとして存在する電界印加部１４の双極子モーメント１７の＋極に引かれ、カソード電極１６の近傍における電界印加部１４の表面の負極性への帯電が進行することになる。その結果、電子の加速因子（局所的な電位差）が緩和され、２次電子放出に至るポテンシャルが存在しなくなり、電界印加部１４の表面における負極性の帯電が更に進行することになる。
そのため、双極子モーメント１７における局所的なアノードの正極性が弱められ、局所的なアノードと局所的なカソード間の電界の強さＥ_Ａが小さくなり（電界の強さＥ_Ａが小さくなっていることを図１８上では破線矢印によって示す）、電子放出は停止することになる（自己停止）。
これにより、正イオンの発生はほとんどなく、正イオンによるカソード電極１６の損傷を防止することができ、電子放出素子１０Ａｂの長寿命化において有利となる。たとえ正イオンがわずかに発生して、カソード電極１６に向かったとしても、カソード電極１６の表面には絶縁層１１２が形成されていることから、カソード電極１６への正イオンの衝突が回避される。
ここで、１つに実験例（第２の実験例）を示す。この第２の実験例は、図１９に示すように、１つの電子放出素子をサンプル１０Ａｔとして、該サンプル１０Ａｔを真空チェンバ１８０（真空度＝４×１０^−３Ｐａ）内に収容し、更に、カソード電極１６に図２０Ａに示すパルス信号Ｓｐを供給したときに各部分に流れる電流Ｉａ、Ｉｋ、Ｉｃの波形と、カソード電極１６とアノード電極２０間に印加される電圧（印加電圧Ｖａｋ）の波形を測定した。測定結果を図２０Ｂ〜図２０Ｅに示す。
サンプル１０Ａｔは、図１９に示すように、圧電材料による板材（電界印加部１４）の上面（コレクタ電極５０と対向する面）にカソード電極１６を形成し、電界印加部１４の下面にアノード電極２０を形成するようにしている。
パルス信号Ｓｐは、図２０Ａに示すように、準備期間Ｔ２における正極性の電圧Ｖｆが５０Ｖで、時点ｔ０から電子放出期間Ｔ１に移行し、該電子放出期間Ｔ１における負極性の電圧Ｖｏは−１００Ｖである。
電子放出は、パルス信号Ｓｐの立ち下がり時点ｔ０から約５μｓｅｃの時点ｔ１１で発生した。電子放出時のアノード電流Ｉａの値（ピーク）は約−１０ｍＡであり（図２０Ｂ参照）、カソード電流Ｉｋの値（ピーク）は約−１０．５ｍＡであり（図２０Ｃ参照）、コレクタ電流Ｉｃの値（ピーク）は約−０．５ｍＡであった（図２０Ｄ参照）。
そして、図２０Ｅに示すように、電子放出が行われた時点ｔ１１におけるカソード電極１８とアノード電極１４間の電圧変化ΔＶａｋは微小であってほとんど変化がない。そのため、正イオンの発生はほとんどなく、正イオンによるカソード電極１８の損傷を防止することができ、電子放出素子１０Ａの長寿命化において有利になることがわかる。
そして、前記パルス幅変調回路４２Ａは、図９Ｂに示すように、パルス信号Ｓｐのパルス幅Ｐｗ（オン電圧Ｖｏの連続時間）を、制御部４０から供給された制御信号Ｓｃに基づいて変調して、少なくとも放出電子の量を制御する。
これにより、カソード電極１６近傍から放出される電子の量をアナログ的に制御することができ、電子放出素子１０Ａをディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
次に、前記変調回路４２の第２の具体例は、図１に示すように、パルス発生源２２とカソード電極１６との間に接続されたパルス周期変調回路４２Ｂである。カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐは、図２１Ａに示すように、オフ電圧Ｖｆを基準に、オン電圧Ｖｏまでの振幅を有し、かつ、一定のパルス周期Ｔｐ及び一定のパルス幅Ｐｗを有する。
そして、パルス周期変調回路４２Ｂは、図２１Ｂに示すように、パルス信号Ｓｐのパルス周期Ｔｐを、制御部４０から供給された制御信号Ｓｃに基づいて変調して、少なくとも放出電子の量を制御する。
次に、前記変調回路４２の第３の具体例は、図１に示すように、パルス発生源２２とカソード電極１６との間に接続されたパルス振幅変調回路４２Ｃである。カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐは、図２２Ａに示すように、オフ電圧Ｖｆを基準に、オン電圧Ｖｏまでの振幅Ｐａを有し、かつ、一定のパルス周期Ｔｐ及び一定のパルス幅Ｐｗを有する。
そして、パルス振幅変調回路４３Ｃは、図２２Ｂに示すように、パルス信号Ｓｐに含まれるパルスの振幅Ｐａを、制御部４０から供給された制御信号Ｓｃに基づいて変調して、少なくとも放出電子の量を制御する。
パルス振幅Ｐａが小さくなると、単位時間あたりの電子の放出量が減り、ディスプレイに適用した場合に発光輝度は低くなり（暗くなり）、パルス振幅Ｐａが大きくなると、単位時間あたりの電子の放出量が多くなり、ディスプレイに適用した場合に発光輝度は高くなる（明るくなる）。
これら第２及び第３の具体例に係る変調回路（パルス周期変調回路４２Ｂ及びパルス振幅変調回路４２Ｃ）においても、カソード電極１６近傍から放出される電子の量をアナログ的に制御することができ、電子放出素子１０Ａをディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
次に、第２の実施の形態に係る電子放出素子１０Ｂについて図２３を参照しながら説明する。
この第２の実施の形態に係る電子放出素子１０Ｂは、上述した第１の実施の形態に係る電子放出素子１０Ａとほぼ同様の構成を有するが、電界印加部１４の上方のうち、カソード電極１６とアノード電極２０間に形成されているスリット１８に対向した位置にコレクタ電極５０が配置されている点と、該コレクタ電極５０とアノード電極２０との間に可変電圧源５２が接続されている点で異なる。
可変電圧源５２は、コレクタ電極５０とアノード電極２０間に印加されるバイアス電圧Ｖｃを、制御部４０から供給された制御信号Ｓｃ２に基づいて可変にする。
そして、カソード電極１６近傍から放出される電子の量を増やす場合は、可変電圧源５２のバイアス電圧Ｖｃを正方向に大きくする。
また、可変電圧源５２は、スイッチング回路として使用することも可能である。即ち、電子を放出させる場合は、一定のバイアス電圧Ｖｃをかけておき、電子を放出させない場合に、バイアス電圧Ｖｃを小さい値にする。この場合、バイアス電圧Ｖｃを正方向に小とするか、ゼロにする。又は負方向に大にすればよい。
次に、第３の実施の形態に係る電子放出素子１０Ｃについて図２４を参照しながら説明する。
この第３の実施の形態に係る電子放出素子１０Ｃは、上述した第１の実施の形態に係る電子放出素子１０Ａとほぼ同様の構成を有するが、電界印加部１４の上方のうち、第２の実施の形態に係る電子放出素子１０Ｂにおけるコレクタ電極５０（図２４において二点鎖線で示す）よりも下方の位置に、制御電極６０が配置されている点と、該制御電極６０とアノード電極２０との間に可変電圧源６２が接続されている点で異なる。
制御電極６０は、カソード電極１６とアノード電極２０間に形成されているスリット１８の少なくとも中央部に対向する位置に窓６４を有する。
窓６４の形状としては、図２５Ａに示すように、延在方向が前記スリット１８の長手方向に沿ったスリット状や、図２５Ｂに示すように、延在方向が前記スリット１８の長手方向と直交したスリット状や、図２５Ｃに示すような円形、あるいは図２５Ｄに示すような楕円形等が考えられる。
図２４に示すように、可変電圧源６２は、制御電極６０とアノード電極２０間に印加される制御電圧Ｖｇを、制御部４０から供給された制御信号Ｓｃ３に基づいて可変にする。
ここで、コレクタ電極５０に流れるコレクタ電流Ｉｃと制御電圧Ｖｇとの関係について図２６を参照しながら説明する。まず、制御電圧Ｖｇを電子放出停止電圧Ｖ_ＯＦＦとしたときは、コレクタ電流Ｉｃはほとんど流れない。これは、電子が放出されていないことを示す。次に、制御電圧Ｖｇを徐々に正方向に上昇させていくと、コレクタ電流Ｉｃは、制御電圧Ｖｇに対してほぼ比例的に上昇する。 従って、カソード電極１６近傍から放出される電子の量を増やす場合は、可変電圧源６２の制御電圧Ｖｇを正方向に大きくすればよい。
また、可変電圧源６２は、スイッチング回路として使用することも可能である。即ち、電子を放出させる場合は、一定の制御電圧Ｖｇをかけておき、電子を放出させない場合に、制御電圧Ｖｇを小さい値にする。この場合、制御電圧Ｖｇを正方向に小とするか、ゼロにする。又は負方向に大にすればよい。
これにより、カソード電極１６近傍から放出される電子の量をアナログ的に制御することができ、電子放出素子１０Ｃをディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
特に、制御電極６０に印加される制御電圧Ｖｇを適宜調整することで、放出される電子の直進性を良好にすることができ、電子放出素子１０Ｃをディスプレイ等に適用した場合に、これら電子放出素子１０Ｃ間のクロストークの抑制を有効に図ることができる。
次に、第４の実施の形態に係る電子放出素子１０Ｄについて図２７を参照しながら説明する。
この第４の実施の形態に係る電子放出素子１０Ｄは、上述した第３の実施の形態に係る電子放出素子１０Ｃとほぼ同様の構成を有するが、パルス発生源２２からのパルス信号Ｓｐを変調して、少なくとも放出電子の量を制御する変調回路７０を有する。
ここで、変調回路７０の具体例について図２７〜３０Ｂを参照しながら説明する。まず、前記変調回路７０の第１の具体例は、図２７に示すように、パルス発生源２２と制御電極６０との間に接続されたパルス幅変調回路７０Ａである。
そして、パルス発生源２２を通じてカソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐは、図２８Ａに示すように、オフ電圧Ｖｆを基準に、オン電圧Ｖｏまでの振幅を有し、かつ、一定のパルス周期Ｔｐ及び一定のパルス幅Ｐｗを有する。
パルス発生源２２を通じて制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１は、図２８Ｂに示すように、アノード電極２０に印加される電圧レベル（オフ電圧Ｖｆ１のレベル）を基準に、カソード電極１６近傍から放出された電子を通過させるレベル（オン電圧Ｖｏ１のレベル）までの振幅を有し、かつ、一定のパルス周期Ｔｐを有する。
前記パルス幅変調回路７０Ａは、図２８Ｂに示すように、パルス信号Ｓｐ１のパルス幅Ｐｗ１（オン電圧Ｖｏ１の連続時間）を、制御部４０から供給された制御信号Ｓｃ４に基づいて変調して、少なくとも放出電子の量を制御する。
カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐと、制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１とが共にオン電圧Ｖｏ及びＶｏ１になっている時間Ｔｏだけ電子が放出されることになる。
従って、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐのパルス幅Ｐｗを一定にして、制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１のパルス幅Ｐｗ１を短くすることで、単位時間あたりの電子の放出量が減り、ディスプレイに適用した場合に発光輝度は低くなる（暗くなる）。逆に、パルス信号Ｓｐ１のパルス幅Ｐｗ１を長くすることによって、単位時間あたりの電子の放出量が多くなり、ディスプレイに適用した場合に発光輝度は高くなる（明るくなる）。
これにより、カソード電極１６近傍から放出される電子の量をアナログ的に制御することができ、電子放出素子１０Ｄをディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
次に、前記変調回路７０の第２の具体例は、パルス発生源２２と制御電極６０との間に接続されたパルス数変調回路７０Ｂである。制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１は、図２９Ｂに示すように、オフ電圧Ｖｆ１を基準に、オン電圧Ｖｏ１までの振幅を有し、かつ、一定のパルス周期Ｔｐ及び一定のパルス幅Ｐｗを有する。即ち、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐとほぼ同じ波形（図２９Ａ参照）を有する。
そして、パルス数変調回路７０Ｂは、図２９Ｂに示すように、パルス信号Ｓｐ１に含まれるパルス数を、制御部４０から供給された制御信号Ｓｃ４に基づいて変化させて、少なくとも放出電子の量を制御する。
この場合も、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐと、制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１とが共にオン電圧Ｖｏ及びＶｏ１となっている時間だけ電子が放出されることになる。
従って、パルス信号Ｓｐ１のパルス数を少なくすると、単位時間あたりにおける電子の放出に係る実効パルス数が減り、ディスプレイに適用した場合に発光輝度は低くなる（暗くなる）。反対に、パルス信号Ｓｐ１のパルス数を多くすると、単位時間あたりにおける電子の放出に係る実効パルス数が多くなり、ディスプレイに適用した場合に発光輝度は高くなる（明るくなる）。
次に、前記変調回路７０の第３の具体例は、図２７に示すように、パルス発生源２２と制御電極６０との間に接続されたパルス振幅変調回路７０Ｃである。カソード電極とアノード電極間に印加されるパルス信号は、図３０Ｂ（破線部分参照）に示すように、オフ電圧Ｖｆ１を基準に、オン電圧Ｖｏ１までの振幅Ｐａ１を有し、かつ、一定のパルス周期Ｔｐ及び一定のパルス幅Ｐｗを有する。即ち、この場合も、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐとほぼ同じ波形（図３０Ａ参照）を有する。
そして、パルス振幅変調回路７０Ｃは、図３０Ｂに示すように、パルス信号Ｓｐ１に含まれるパルスの振幅Ｐａ１を、制御部４０から供給された制御信号Ｓｃ４に基づいて変調して、少なくとも放出電子の量を制御する。
この場合も、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐと、制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１とが共にオン電圧Ｖｏ及びＶｏ１になっている時間だけ電子が放出されることになる。
特に、パルス信号Ｓｐ１のパルス振幅Ｐａ１が小さくなると、単位時間あたりの電子の放出量が減り、ディスプレイに適用した場合に発光輝度は低くなり（暗くなり）、パルス振幅Ｐａ１が大きくなると、単位時間あたりの電子の放出量が多くなり、ディスプレイに適用した場合に発光輝度は高くなる（明るくなる）。
これら第２及び第３の具体例に係る変調回路（パルス数変調回路７０Ｂ及びパルス振幅変調回路７０Ｃ）においても、カソード電極１６近傍から放出される電子の量をアナログ的に制御することができ、電子放出素子１０Ｄをディスプレイ等に適用した場合に、きめ細かな階調制御を実現させることができる。
上述の第４の実施の形態では、パルス発生源２２と制御電極６０との間に変調回路７０を接続して、制御電極６０とアノード電極２０間に印加されるパルス信号Ｓｐ１を変調するようにしたが、その他、第２の実施の形態に係る電子放出素子１０Ｂにおいて示すコレクタ電極５０とパルス発生源２２との間に変調回路７０を接続して、コレクタ電極５０とアノード電極２０間に印加されるパルス信号を変調するようにしてもよい。
次に、第５の実施の形態に係る電子放出素子１０Ｅについて図３１を参照しながら説明する。
この第５の実施の形態に係る電子放出素子１０Ｅは、図３１に示すように、上述した第２の実施の形態に係る電子放出素子１０Ｂとほぼ同様の構成を有するが、第３の実施の形態に係る電子放出素子１０Ｃの制御電極６０と可変電圧源６２を有する点で異なる。
この場合、第１の実施の形態に係る電子放出素子１０Ａにおいて示した３つの変調方式（パルス幅変調、パルス周期変調、パルス振幅変調）と、コレクタ電極５０に対する可変電圧源５２での２つの制御方法（バイアス電圧のレベル制御、スイッチング制御）と、制御電極６０に対する可変電圧源６２での２つの制御方法（バイアス電圧のレベル制御、スイッチング制御）とを任意に組み合わせた方法、即ち、１２通りの方法を実現させることができる。
なお、コレクタ電極５０に対する可変電圧源５２でのスイッチング制御、並びに制御電極６０に対する可変電圧源６２でのスイッチング制御を採用すると、ディスプレイに適用した場合に、マトリックス駆動（ダイナミック駆動）方式による駆動制御が可能となる。
また、第１〜第５の実施の形態に係る電子放出素子１０Ａ〜１０Ｅにおいては、電子放出素子１０Ａ〜１０Ｅ内の真空度を１×１０^−３Ｐａ程度にしても高い電流密度を得ることができる。第２の実施の形態に係る電子放出素子１０Ｂにおいては、コレクタ電極５０とアノード電極２０間の電圧を４００Ｖ程度にしても高い電流密度を得ることができる。
次に、上述の各実施の形態に係る電子放出素子１０Ａ〜１０Ｅをディスプレイに適用した実施の形態について説明する。なお、同一部材に対しては同符号を記してその重複説明を省略する。また、ディスプレイは、第１〜第５の実施の形態に係る電子放出素子１０Ａ〜１０Ｅが適用可能であるため、以下の説明では、各実施の形態に係る電子放出素子１０Ａ〜１０Ｅを総括して電子放出素子１０と記す。
まず、第１の実施の形態に係るディスプレイ１００Ａは、図３２に示すように、表示面を構成するガラス基板１０２と、該ガラス基板１０２の背面に対向して設けられ、かつ多数の電子放出素子１０が画素に対応してマトリックス状あるいは千鳥状に配列された表示部１０４を有する。
表示部１０４は、例えばセラミックスにて構成された基板１２を有し、該基板１２の各画素に応じた位置に電子放出素子１０が配設されている。前記基板１２は、一主面がガラス基板１０２の背面に対向するように配置されており、該一主面は連続した面（面一）とされている。ガラス基板１０２の背面には、コレクタ電極５０が配され、更に、画素に対応した箇所に蛍光体層１０６を有する蛍光面１０８が形成されている。
また、このディスプレイ１００Ａにおいては、ガラス基板１０２と基板１２との間において、電子放出素子１０以外の部分に形成された桟１１０を有して構成され、図３２の例では、桟１１０の上面にガラス基板１０２が固着された場合を示している。桟１１０の材質は、熱、圧力に対して変形しないものが好ましい。また、桟１１０は、接着剤によって基板１２とガラス基板１０２との間に固着させるようにしてもよく、スクリーン印刷等の厚膜形成技術によって形成するようにしてもよい。
そして、この第１の実施の形態に係るディスプレイ１００Ａにおいては、電子放出素子１０における電界印加部１４の側壁に沿って絶縁層１１２が形成され、該絶縁層１１２の上面のみに制御電極６０が配設されて構成されている。絶縁層１１２は、例えばスクリーン印刷等の厚膜形成技術によって形成される。
絶縁層１１２の厚みは、電界印加部１４の厚みよりも厚く、基板１２の上面からガラス基板１０２（正確には蛍光面１０８）までの距離未満の厚みを有する。
そして、各電子放出素子１０に通じる配線は、図３３（第１の具体例に係る配線パターン１１４ａ）に示すように、多数の画素の行数に応じた本数の行選択線１２０と、多数の画素の列数に応じた本数の信号線１２２と、多数の画素の数に応じたコモンリード線１２４とを有する。
各行選択線１２０は、各画素（電子放出素子１０：図３２参照）におけるカソード電極１６に電気的に接続され、各信号線１２２は、各画素の制御電極６０に電気的に接続され、各コモンリード線１２４は、各画素のアノード電極２０に電気的に接続されている。
また、前記各行選択線１２０は、前列の画素に関するカソード電極１６から導出されて当該画素に関するカソード電極４６に接続されて、１つの行に関し、シリーズに配線された形となっている。信号線１２２は、列方向に延びる本線１２２ａと該本線１２２ａから分岐して各電子放出素子１０の制御電極６０に接続される支線１２２ｂからなる。
各行選択線１２０への電圧信号の供給は、例えば基板１２の端面に印刷形成された配線パターンを通じて行われ、各信号線１２２への電圧信号の供給は、本線１２２ａにつながるスルーホール１２６を通じて行われ、コモンリード線１２４への電圧印加はスルーホール１２８を通じて行われる。
なお、各行選択線１２０と各信号線１２２とが交差する部分には、互いの配線１２０及び１２２間の絶縁をとるためにシリコン酸化膜、ガラス膜、樹脂膜等からなる絶縁膜１３０（一点鎖線で示す）が介在されている。
図３３に示す配線パターン１１４ａでは、電界印加部１４の平面形状、カソード電極１６、アノード電極２０及び制御電極６０の平面形状にて形づくられる外周形状を円形状とした場合を示したが、その他、図３４に示す第２の具体例に係る配線パターン１１４ｂや、図３５に示す第３の具体例に係る配線パターン１１４ｃのように長円形状（トラック形状）としてもよい。また、図３６に示す第４の具体例に係る配線パターン１１４ｄのように楕円形状としてもよい。なお、図３４及び図３５では、信号線１２２の記載を省略してある。
また、図３７に示す第５の具体例に係る配線パターン１１４ｅのように、電界印加部１４の平面形状、カソード電極１６、アノード電極２０及び制御電極６０の平面形状を共に矩形状とし、それぞれコーナー部が角のとれた形状や、図３８に示す第６の具体例に係る配線パターン１１４ｆように、電界印加部１４の平面形状、カソード電極１６、アノード電極２０及び制御電極６０の平面形状を共に多角形状（例えば八角形状）とし、各頂角部分が丸みを帯びた形状としてもよい。
また、電界印加部１４の平面形状、カソード電極１６、アノード電極２０及び制御電極６０の平面形状にて形づくられる外周形状は、円形と楕円形の組み合わせでもよいし、矩形状と楕円形の組み合わせでもよく、特に限定されるものではない。また、電界印加部１４の平面形状は、ここでは図示しないが、リング状とすることも好ましく採用される。この場合も、外周形状として、円形、楕円形、矩形状など種々のものが挙げられる。
図３３、図３７及び図３８の例では、基板１２上での各電子放出素子１０（画素）の配置をマトリックス状とした例を示したが、その他、図３６に示すように、各行に対して電子放出素子１０（画素）を千鳥状に配置するようにしてもよい。
この図３６の配線パターン１１４ｄの場合は、各行に関する電子放出素子１０（画素）の配置が千鳥状となることから、各行に関し、それぞれ行選択線１２０を結ぶライン（一点鎖線ａで示す）はジグザグ状となる。
信号線１２２は、基板１２の裏面において、破線ｂに示すように、前記千鳥状に配される電子放出素子１０のうち、例えば垂直方向上側に位置する画素（電子放出素子１０）に対応する箇所に２本の信号線１２２及び１２２を互いに近接させて配線したパターンを有する。
そして、図３６上、千鳥状に配される画素のうち、例えば垂直方向上側に位置する画素（電子放出素子１０）の制御電極６０が、前記互いに近接する２本の信号線１２２及び１２２のうち、右側の信号線１２２と中継導体１３２及びスルーホール１２６を通じて電気的に接続され、垂直方向下側に位置する画素（電子放出素子１０）の制御電極６０が、前記互いに近接する２本の信号線１２２及び１２２のうち、左側の信号線１２２と中継導体１３４及びスルーホール１２６を通じて電気的に接続される。
また、基板１２の裏面にコモンリード線１２４（破線ｃで示す）を配線し、隣接する４つの電子放出素子１０毎に共通にそれぞれ１つのスルーホール１２８を設け、各スルーホール１２８と前記コモンリード線１２４とを電気的に接続する。そして、隣接する４つの電子放出素子１０からそれぞれ対応するスルーホール１２８に対して中継導体１３６をつなぐことで、各電子放出素子１０におけるアノード電極２０とコモンリード線１２４とを電気的に接続する。
上述の例では、信号線１２２を制御電極６０に接続したが、その他、図３９や図４０に示すように、信号線１２２をカソード電極１６にスイッチング素子１４０（例えばＴＦＴなど）を介して接続するようにしてもよい。この場合、行選択線１２０がスイッチング素子１４０のゲート１４２に接続され、信号線１２２がスイッチング素子１４０の一方のソース／ドレイン１４４に接続され、カソード電極１６が他方のソース／ドレイン１４６に接続される。なお、図３９は、カソード電極１６とアノード電極２０を互い違いに配列された櫛歯形状とした例（第７の具体例に係る配線パターン１１４ｇ）を示し、図４０は、カソード電極１６とアノード電極２０を互いに並行に、かつ相互に離間された渦巻き状とした例（第８の具体例に係る配線パターン１１４ｈ）を示す。
上述のようにスイッチング素子１４０としてＴＦＴを用いた場合、アクティブマトリックス駆動が可能となる。
前記スイッチング素子１４０としては、ＴＦＴのほか、バリスタやツェナーダイオード、ＭＩＭ等の非線形抵抗素子を使用することができる。この場合、アクティブマトリックス駆動が可能となると共に、電子放出素子１０を過電流から保護できるという利点がある。
また、過電流抑制効果を持たせる駆動回路としては、カソードもしくはアノードと直列に、コンデンサと抵抗の並列回路を接続する。この場合、抵抗により過電流を抑制させると共に、コンデンサのバイパス効果でパルス印加時の立ち上がり電流を損ねることはないという利点を有する。
もちろん、図３９及び図４０の例に限らず、スイッチング素子１４０を使用せずに、行選択線１２０を直接カソード電極１６に接続し、信号線１２２を直接制御電極６０（図示せず）に接続するようにしてもよい。
次に、第１の実施の形態に係るディスプレイ１００Ａの動作を図３２及び図３３を参照しながら簡単に説明する。駆動方式として、例えば図２８Ａ及び図２８Ｂの方法を採用した場合は、ある行に関する行選択線１２０の電圧をオン電圧Ｖｏにすることで、その行に関する電子放出素子１０が選択され、更に、各信号線１２２に供給されるパルス信号Ｓｐ１のパルス幅Ｐｗ１を、画像信号の属性に応じて、各画素毎に変調する。
この動作を全行に対して行うことで、１フレームの画像がガラス基板１０２の表面から映し出され（フレーム動作）、更に、このフレーム動作を連続して行うことで、このディスプレイ１００Ａに供給される画像信号に応じた静止画あるいは動画がガラス基板１０２の表面から映し出されることになる。もちろん、図２９Ａ〜図３０Ｂ等の駆動方式を採用することもできる。
ここで、制御電極６０の平面形状について図４１〜図５４を参照しながら説明する。なお、図４１〜図５４においては、説明を簡単化するために３行３列の画素（電子放出素子１０）の配列を対象にしている。もちろん、ｎ行×ｍ列の任意の配列（マトリックス配列や千鳥配列）にも対応させることができる。
まず、第１の具体例に係る制御電極６０Ａは、図４１に示すように、その外形が複数の電子放出素子１０の配列で形作られる枠１５０よりも大きく、各電子放出素子１０に対応した位置、特に、スリット１８の中央部分と対向する位置に円形の窓６４を有する。この制御電極６０Ａによれば、構造が簡単で、作製し易いという利点がある。
なお、枠１５０は、１列目に並ぶ電子放出素子１０群のカソード電極１６の端面を結ぶ辺（一点鎖線Ａで示す）と、最終列目に並ぶ電子放出素子１０群のアノード電極２０の端面を結ぶ辺（一点鎖線Ｂで示す）と、１行目に並ぶ電子放出素子１０群のカソード電極１６及びアノード電極２０の各端面を結ぶ辺（一点鎖線Ｃで示す）と、最終行目に並ぶ電子放出素子１０群のカソード電極１６及びアノード電極２０の各端面を結ぶ辺（一点鎖線Ｄで示す）とで形作られる。
第２の具体例に係る制御電極６０Ｂは、図４２に示すように、その外形が前記枠１５０とほぼ同じである点で異なり、第３の具体例に係る制御電極６０Ｃは、図４３に示すように、その外形が前記枠１５０よりも小さい点で異なる。これらの場合も、構造が簡単で、作製し易いという利点がある。
第４の具体例に係る制御電極６０Ｄは、図４４に示すように、外枠１５２と該外枠１５２内において複数の縦罫１５４及び横罫１５６が形成された網目状の構造を有し、各電子放出素子１０におけるスリット１８の中央部分と対向する位置にそれぞれ矩形状の窓６４（網目によって形作られる窓）が形成された構造を有する。この制御電極６０Ｄによれば、貫通部分が多いことから、制御電極６０Ｄの軽量化が実現できると共に、コストの面でも有利となる。
第５の具体例に係る制御電極６０Ｅは、図４５に示すように、第４の具体例に係る制御電極６０Ｄとほぼ同様の構成を有するが、縦罫１５４の一部を閉塞させた構造を有する。この場合、第４の具体例に係る制御電極６０Ｄよりも強度的に有利になる。
第６の具体例に係る制御電極６０Ｆは、図４６に示すように、第１の具体例に係る制御電極６０Ａとほぼ同様の構成を有するが、窓６４がスリット状であり、その延在方向が各電子放出素子１０のスリット１８の長手方向に沿い、かつ、縦方向に配列された複数の電子放出素子１０に対して共通に連続形成されている点で異なる。この場合、制御電極６０Ｆの作製が容易であるという利点がある。
第７の具体例に係る制御電極６０Ｇは、図４７に示すように、第１の具体例に係る制御電極６０Ａとほぼ同様の構成を有するが、窓６４がスリット状であり、その延在方向が各電子放出素子１０のスリット１８の長手方向と直交し、かつ、横方向に配列された複数の電子放出素子１０に対して共通に連続形成されている点で異なる。この場合も、制御電極６０Ｇの作製が容易であるという利点がある。
第８の具体例に係る制御電極６０Ｈは、図４８に示すように、第６の具体例に係る制御電極６０Ｆとほぼ同様の構成を有するが、列毎に独立している点で異なる。この場合、制御電極６０Ｈを列単位に駆動することができる。
例えば、１列目の制御電極６０Ｈａを赤、２列目の制御電極６０Ｈｂを緑、３列目の制御電極６０Ｈｃを青に対応させた並びにすると、色毎に独立して制御をかけることができ、細かい色調整が可能となる。また、１列目の制御電極６０Ｈａを画面の左側、２列目の制御電極６０Ｈｂを画面の中央、３列目の制御電極６０Ｈｃを画面の右側に対応させた並びにすると、画面の位置ごとに独立して制御をかけることができ、画面の任意の領域ごとに輝度補正や色むら補正を行うことができる。
第９の具体例に係る制御電極６０Ｉは、図４９に示すように、第８の具体例に係る制御電極６０Ｈとほぼ同様の構成を有するが、各電子放出素子１０のスリット１８の長手方向が横方向とされている点で異なる。この場合、制御電極６０Ｉを行単位に駆動することができる。
例えば、１行目の制御電極６０Ｉａを赤、２行目の制御電極６０Ｉｂを緑、３行目の制御電極６０Ｉｃを青に対応させた並びにすると、色ごとに独立して制御をかけることができ、細かい色調整が可能となる。また、１行目の制御電極６０Ｉａを画面の上側、２行目の制御電極６０Ｉｂを画面の中央、３行目の制御電極６０Ｉｃを画面の下側に対応させた並びにすると、画面の位置ごとに独立して制御をかけることができ、画面の任意の領域ごとに輝度補正や色むら補正を行うことができる。
第１０の具体例に係る制御電極６０Ｊは、図５０に示すように、第７の具体例に係る制御電極６０Ｇとほぼ同様の構成を有するが、行毎に独立している点で異なる。この場合、制御電極６０Ｊ（６０Ｊａ、６０Ｊｂ及び６０Ｊｃ）を行単位に駆動することができる。
第１１の具体例に係る制御電極６０Ｋは、図５１に示すように、第１０の具体例に係る制御電極６０Ｊとほぼ同様の構成を有するが、各電子放出素子１０のスリット１８の長手方向が横方向とされている点で異なる。この場合、制御電極６０Ｋ（６０Ｋａ、６０Ｋｂ及び６０Ｋｃ）を列単位に駆動することができる。
第１２の具体例に係る制御電極６０Ｌは、図５２に示すように、第１の具体例に係る制御電極６０Ａとほぼ同様の構成を有するが、電子放出素子１０毎（画素毎）に独立している点で異なる。この場合、制御電極６０Ｌを電子放出素子１０単位（画素単位）に駆動することができる。そのため、画素毎に輝度補正、色むら補正などが可能となる。
第１３の具体例に係る制御電極６０Ｍは、図５３に示すように、第８の具体例に係る制御電極６０Ｈとほぼ同様の構成を有するが、電子放出素子１０毎（画素毎）に独立している点で異なる。この場合も、制御電極６０Ｍを電子放出素子１０単位（画素単位）に駆動することができる。そのため、画素毎に輝度補正、色むら補正などが可能となる。
第１４の具体例に係る制御電極６０Ｎは、図５４に示すように、第１１の具体例に係る制御電極６０Ｋとほぼ同様の構成を有するが、電子放出素子１０毎（画素毎）に独立している点で異なる。この場合も、制御電極６０Ｎを電子放出素子１０単位（画素単位）に駆動することができる。そのため、画素毎に輝度補正、色むら補正などが可能となる。
このように、第１の実施の形態に係るディスプレイ１００Ａにおいては、各電子放出素子１０においてカソード電極１６及びアノード電極２０上に配された制御電極６０を有するようにしたので、コレクタ電極５０の役割を制御電極６０にて補うことができる。
即ち、コレクタ電極５０とアノード電極２０間に印加される電圧を適宜調整することで、放出電子の量や加速度を制御することができる。これに加えて、制御電極６０に印加される信号のレベルやパルス幅等を適宜調整することで、制御電極６０においても、放出電子の量を制御することができる。その結果、放出電子の量と加速度を独立して制御することが可能となり、きめ細かな階調制御を実現させることができる。
また、制御電極６０に印加される信号のレベルやパルス幅等を適宜調整することで、放出電子の直進性も良好にすることができることから、各電子放出素子１０間のクロストークの抑制を有効に図ることができる。
ところで、制御電極６０がないディスプレイでカラー表示を行わせる場合は、図５５に示すように、３種類の電子放出素子（赤用の電子放出素子１０ｒ、緑用の電子放出素子１０ｇ及び青用の電子放出素子１０ｂ）が必要になる。
しかし、制御電極６０を具備した第１の実施の形態に係るディスプレイ１００Ａにおいては、図５６に示すように、１つの電子放出素子１０に対して３つの制御電極（赤用の制御電極６０ｒ、緑用の制御電極６０ｇ及び青用の制御電極６０ｂ）を形成することで、１つの電子放出素子１０でカラー表示を行うことができる。例えば、電子放出素子１０のカソード電極１６及びアノード電極２０間の信号をオン電圧レベルとし、更に、例えば青用の制御電極６０ｂとアノード電極２０間の信号をオン電圧レベルとすることで、当該電子放出素子１０を通じて青色を発光させることができる。
このような構成を採用することにより、画素の配列ピッチを狭くすることができ、高精細化を実現させることができる。また、制御電極６０がない場合は、電子放出素子１０の大きさで画素の配列ピッチが決定されることになるが、制御電極６０を具備させることで、制御電極６０の線幅や蛍光体層１０６（図３２参照）の線幅で画素の配列ピッチが決定されることになる。これは、画素の配列ピッチが電子放出素子１０の大きさで制約を受けないことを示し、設計の自由度が向上すると共に、高精細化が実現できることにつながる。
なお、図５６の例では、１つの電子放出素子１０に対して、３つの制御電極６０ｒ、６０ｇ及び６０ｂを形成した場合を示したが、１つの電子放出素子１０に対する制御電極６０の数を増やすことで、更なる高精度化を実現させることができる。
次に、第１の実施の形態に係るディスプレイ１００Ａの変形例について図５７〜図６６を参照しながら説明する。
まず、第１の変形例に係るディスプレイ１００Ａａは、図５７に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、制御電極６０が絶縁層１１２の上面から側面並びに基板１２の一部にかけて連続形成されている点で異なる。この場合、制御電極６０の面積が広くなることから、寄生抵抗や寄生インダクタンスの低減に有利となり、高周波のパルス信号に対する変調の高忠実性が期待できる。
ところで、絶縁層１１２の厚みが大きくなると、絶縁層１１２の上面に制御電極６０を形成した場合に、制御電極６０の荷重や使用時の振動、絶縁層１１２自体の重みなどによって絶縁層１１２にたわみが発生しやすくなり、放出電子を精度よく制御できなくなるおそれがある。しかし、この例では、制御電極６０のうち、絶縁層１１２の側面から基板１２の一部にかけて連続形成された部分が絶縁層１１２の支持部材として機能することから、上述のような絶縁層１１２のたわみは生じなくなり、放出電子を精度よく制御することができる。
次に、第２の変形例に係るディスプレイ１００Ａｂは、図５８に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、電界印加部１４の上面のうち、その周辺部に絶縁層１１２が形成され、該絶縁層１１２の上面に制御電極６０が形成されている点で異なる。
この場合、絶縁層１１２の厚みを薄くできることから、絶縁層１１２にたわみは発生しなくなり、放出電子を精度よく制御することができる。
第３の変形例に係るディスプレイ１００Ａｃは、図５９に示すように、上述した第２の変形例に係るディスプレイ１００Ａｂとほぼ同様の構成を有するが、制御電極６０が絶縁層１１２の上面から側面並びに電界印加部１４の一部（周部）にかけて連続形成されている点で異なる。
第４の変形例に係るディスプレイ１００Ａｄは、図６０に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、制御電極６０とガラス基板１０２との間に絶縁層１６０を介在させて、絶縁層１１２、制御電極６０及び絶縁層１６０の多層構造にて桟１１０（図３２参照）を兼用している点で異なる。
この場合、各電子放出素子１０間に桟１１０を形成する必要がないことから、電子放出素子１０の高集積化を実現させることができる。
第５の変形例に係るディスプレイ１００Ａｅは、図６１に示すように、上述した第１の変形例に係るディスプレイ１００Ａａとほぼ同様の構成を有するが、制御電極６０とガラス基板１０２との間に絶縁層１６０を介在させて、絶縁層１１２、制御電極６０及び絶縁層１６０の多層構造にて桟１１０を兼用している点で異なる。
第６の変形例に係るディスプレイ１００Ａｆは、図６２に示すように、上述した第２の変形例に係るディスプレイ１００Ａｂとほぼ同様の構成を有するが、制御電極６０とガラス基板１０２との間に絶縁層１６０を介在させて、絶縁層１１２、制御電極６０及び絶縁層１６０の多層構造にて桟１１０を兼用している点で異なる。
第７の変形例に係るディスプレイ１００Ａｇは、図６３に示すように、上述した第３の変形例に係るディスプレイ１００Ａｃとほぼ同様の構成を有するが、制御電極６０とガラス基板１０２との間に絶縁層１６０を介在させて、絶縁層１１２、制御電極６０及び絶縁層１６０の多層構造にて桟１１０を兼用している点で異なる。
第８の変形例に係るディスプレイ１００Ａｈは、図６４に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、電界印加部１４の上面のうち、その周辺部に第２の桟１６２が例えば接着剤にて固着され、該第２の桟１６２の上面に制御電極６０が張設されている点で異なる。
第９の変形例に係るディスプレイ１００Ａｉは、図６５に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、基板１２上のうち、電界印加部１４に近接した部分に第２の桟１６２が例えば接着剤にて固着され、該第２の桟１６２の上面に制御電極６０が張設されている点で異なる。
第１０の変形例に係るディスプレイ１００Ａｊは、図６６に示すように、制御電極６０が、複数の立ち上がり片１７０と、基板１２と平行に配された電極本体１７２とが一体に形成されて構成されている点で異なる。立ち上がり片１７０は、立ち上がり部１７０ａと屈曲部１７０ｂとが一体とされた断面Ｌ字状とされている。基板１２上のうち、その周部に立ち上がり片１７０の屈曲部１７０ｂが例えば接着剤にて固着されている。
第１１の変形例に係るディスプレイ１００Ａｋは、図６７に示すように、電子放出素子（第６の実施の形態に係る電子放出素子１０Ｆ）が、電界印加部１４の上面に形成されたカソード電極１６とアノード電極２０上に絶縁層１１２が形成されている点と、前記絶縁層１１２上に電極膜による制御電極６０が形成されている点で異なる。
上述したように、カソード電極１６にオン電圧レベルの電圧が供給されることによって、電界集中ポイントＡあるいはカソード電極１６と電界印加部１４との界面から電子が放出されることになる。
この放出された電子（１次電子）のうち、アノード電極２０に引かれた電子や、該電子が電界印加部１４に衝突することによって発生する２次電子は、主にアノード電極２０の近傍に存在する気体又はアノード電極２０の近傍において蒸散して浮遊する電極原子等を正イオンと電子に電離する。
この電離によって発生した正イオンは、例えばカソード電極１６に衝突する場合があり、これによってカソード電極１６が損傷するおそれがある。
しかし、この第１１の変形例に係るディスプレイ１００Ａｋにおける電子放出素子１０Ｇでは、カソード電極１６及びアノード電極２０の各表面に絶縁層１１２を形成するようにしたので、カソード電極１６への正イオンの衝突を回避することができ、カソード電極１６の損傷を防止することができる。
次に、第１２の変形例に係るディスプレイ１０Ａｍについて図６８を参照しながら説明する。
この第１２の変形例に係るディスプレイＡｍの電子放出素子（第７の実施の形態に係る電子放出素子１０Ｇ）は、以下に示す構成を有する。
即ち、図６８に示すように、アノード電極２０が基板１２上に形成され、電界印加部１４が基板１２上にアノード電極２０を覆うように形成され、カソード電極１６が電界印加部１４上に形成され、かつ、中央にスリット１８を有するリング状に形成されている。そして、リング状のカソード電極１６上に絶縁層１１２が形成され、更に、絶縁層１１２上に電極膜による制御電極６０が形成されている。
次に、第２の実施の形態に係るディスプレイ１００Ｂについて図６９を参照しながら説明する。なお、以下の説明では、各実施の形態に係る電子放出素子１０Ａ〜１０Ｈを総括して電子放出素子１０と記す。
この第２の実施の形態に係るディスプレイ１００Ｂは、図６９に示すように、上述した第１の実施の形態に係るディスプレイ１００Ａとほぼ同様の構成を有するが、制御電極６０の上面に絶縁層１６０が形成され、更に、この絶縁層１６０の上面に第２の制御電極１８０が形成されている点で異なる。第２の制御電極１８０は、カソード電極１６とアノード電極２０間に形成されているスリット１８の少なくとも中央部に対向する位置に窓１８４を有する。
ここで、電子放出素子１０における階調制御について説明する。図７０Ａ及び図７０Ｂに示すように、カソード電極１６とアノード電極２０間に印加されるパルス信号Ｓｐがオン電圧Ｖｏとなっている期間のうち、最初の段階では、電子の放出量はオン電圧Ｖｏに応じた量となっているが、時間の経過に伴って次第に放出量が減少していく。
従って、パルス幅変調によって表示階調を制御する場合に、以下のような不都合が生じる場合がある。
即ち、図７１に示すように、制御部４０からの制御信号Ｓｃの論理値を階調指令値と定義したとき、階調指令値と輝度の関係を論理的に比例関係（破線Ａ参照）として制御することが考えられる。この考えは、オン電圧Ｖｏが継続している期間、電子の放出量が一定であることを前提としたものである。
しかし、上述したように、オン電圧Ｖｏの継続時間が長くなるほど電子の放出量が減少するという非線形的な特性を有することから、図７１の曲線Ｂに示すように、階調指令値の変化に対して輝度は非線形的に変化することとなり、高精度な階調制御ができなくなるおそれがある。
そこで、まず、第２の制御電極１８０がないディスプレイ（第１の実施の形態に係るディスプレイ１００Ａ）で前記問題を解決する場合、図７２に示すように、変調回路４２と制御部４０との間に、階調指令値を補正するリニアライズ補正回路１８２を接続することが挙げられる。
リニアライズ補正回路１８２は、階調補正値の変化に基づく表示階調の変化が線形特性となるような補正をかける。具体的には、図７３に示すように、入力される階調指令値に対応した補正値を、予め決められた計算式に基づいて演算、あるいは情報テーブルから読み出して出力する。そして、前記計算式あるいは情報テーブルに登録される補正値は、該補正値の変化に基づく表示階調の変化が線形特性となるように設定される。補正値の変化としては、例えばパルス信号Ｓｐのパルス幅が短い期間においては、ほぼリニアに変化し、パルス幅が長くなるに従って指数関数的（あるいは対数関数的）に変化する特性が選ばれる。
このリニアライズ補正回路１８２の存在によって、図７４に示すように、階調指令値の変化に対する輝度の変化は、ほぼ線形的な特性となる。
一方、第２の実施の形態に係るディスプレイ１００Ｂにおいては、第２の制御電極１８０を有することから、図７５Ａ及び図７５Ｂに示すように、第２の制御電極１８０とアノード電極２０間に、図７０Ｂに示す電子の放出量の変化とは逆の変化特性を有する可変電圧Ｖｇ２を印加する。この可変電圧Ｖｇ２は、時間の経過に伴う電子放出量の特性曲線（図７０Ｂの特性曲線Ｃ参照）に従って、レベルが上がる波形を有する。
第２の制御電極１８０に上述の波形を有する可変電圧Ｖｇ２を印加することで、非線形特性を有していた電子放出量の変化（時間の経過に伴う変化：図７０Ｂ参照）が、図７５Ｃに示すように、ほぼ一定となるように補正され、その結果、図７４に示すように、階調指令値の変化に基づく輝度の変化が線形特性となる。
また、第２の制御電極１８０を具備することで、放出電子の直進性が一層改善され、クロストークの問題は解消される。これは、電子放出素子１０（画素）の高集積化の向上につながる。
また、第２の制御電極１８０を具備させた場合、図７６に示すように、制御電極６０と組み合わせることで、電子放出素子１０のアクティブマトリックス駆動が可能となる。例えば制御電極６０を行方向に配列し、第２の制御電極１８０を列方向に配列する。そして、例えば２行４列目の電子放出素子１０（２，４）を選択する場合は、２行目の制御電極６０（２）と４列目の第２の制御電極１８０（４）にそれぞれオン電圧レベルの信号を印加すればよい。同様に、５行３列目の電子放出素子１０（５，３）を選択する場合は、５行目の制御電極６０（５）と３列目の第２の制御電極１８０（３）にそれぞれオン電圧レベルの信号を印加すればよい。
この場合、電子放出素子１０毎にドライバＩＣを用意する必要がなくなるため、製造コストの低廉化に有効となる。
第２の制御電極１８０を具備した第２の実施の形態に係るディスプレイ１００Ｂにおいて、図７７に示すように、１つの電子放出素子１０に対して３つの第２の制御電極（赤用の第２の制御電極１８０ｒ、緑用の第２の制御電極１８０ｇ及び青用の第２の制御電極１８０ｂ）を形成することで、１つの電子放出素子１０でカラー表示を行うことができる。
例えば、電子放出素子１０のカソード電極１６及びアノード電極２０間の信号、制御電極６０とアノード電極２０間の信号を共にオン電圧レベルとし、更に、例えば青用の第２の制御電極１８０ｂとアノード電極２０間の信号をオン電圧レベルとすることで、当該電子放出素子１０を通じて青色を発光させることができる。
このような構成を採用することにより、画素の配列ピッチを狭くすることができ、高精細化を実現させることができる。即ち、第２の制御電極１８０の線幅や蛍光体層１０６（図６９参照）の線幅で画素の配列ピッチが決定されることになる。これは、画素の配列ピッチが電子放出素子１０の大きさで制約を受けないことを示し、設計の自由度が向上すると共に、高精細化が実現できることにつながる。
なお、図７７の例では、１つの電子放出素子１０に対して、３つの第２の制御電極１８０ｒ、１８０ｇ及び１８０ｂを形成した場合を示したが、１つの電子放出素子１０に対する第２の制御電極１８０の数を増やすことで、更なる高精度化を実現させることができる。
また、第２の制御電極１８０を具備させることで以下のような自己診断機能を持たせることができる。
即ち、放出電子を第２の制御電極１８０にて捕獲し、その電子捕獲に伴う電流を検出して診断を行うというものである。この自己診断処理過程を図７８に基づいて説明する。
まず、カソード電極１６とアノード電極２０間に印加される信号、並びに制御電極６０とアノード電極２０間に印加される信号を共にオン電圧レベルにして、電子放出素子１０から電子を放出させる（ステップＳ１）。このとき、蛍光体層１０６（及びコレクタ電極５０）にて電子を捕集せずに、第２の制御電極１８０にて電子を捕集する（ステップＳ２）。
第２の制御電極１８０に流れた電流を測定し（ステップＳ３）、測定した電流値に基づいて電子放出量を求める（ステップＳ４）。
得られた電子放出量と予め設定されている正常値とを比較して、電子放出素子１０の状態を判定する。状態とは、電子放出の経時変化の程度や故障の有無などである（ステップＳ５）。
そして、ステップＳ６において、判定に基づく処理を行う。故障であれば警報出力を行い、経時変化の程度が予め設定された状態変化と異なる場合は、程度に応じて駆動条件を変化させるなどである。
ステップＳ１〜Ｓ６まで一連の処理（自己診断処理）は、ディスプレイ１００Ｂに対する電源投入直後に行ってもよく、任意のタイミングで行ってもよい。
次に、第２の実施の形態に係るディスプレイ１００Ｂの変形例について図７９〜図８８を参照しながら説明する。
まず、第１の変形例に係るディスプレイ１００Ｂａは、図７９に示すように、上述した第２の実施の形態に係るディスプレイ１００Ｂとほぼ同様の構成を有するが、制御電極６０、絶縁層１６０及び第２の制御電極１８０が絶縁層１１２の上面から側面並びに基板１２の一部にかけて連続形成されている点で異なる。
第２の変形例に係るディスプレイ１００Ｂｂは、図８０に示すように、上述した第２の実施の形態に係るディスプレイ１００Ｂとほぼ同様の構成を有するが、電界印加部１４の上面のうち、その周辺部に絶縁層１１２が形成され、該絶縁層１１２の上面に制御電極６０が形成され、該制御電極６０の上面に絶縁層１６０が形成され、該絶縁層１６０の上面に第２の制御電極１８０が形成されている点で異なる。
第３の変形例に係るディスプレイ１００Ｂｃは、図８１に示すように、上述した第２の変形例に係るディスプレイ１００Ｂｂとほぼ同様の構成を有するが、制御電極６０、絶縁層１６０及び第２の制御電極１８０が絶縁層１１２の上面から側面並びに電界印加部１４の一部（周部）にかけて連続形成されている点で異なる。
第４の変形例に係るディスプレイ１００Ｂｄは、図８２に示すように、上述した第２の実施の形態に係るディスプレイ１００Ｂとほぼ同様の構成を有するが、第２の制御電極１８０とガラス基板１０２との間に絶縁層１９０を介在させて、絶縁層１１２、制御電極６０、絶縁層１６０、第２の制御電極１８０及び絶縁層１９０の多層構造にて桟１１０（図６９参照）を兼用している点で異なる。
第５の変形例に係るディスプレイ１００Ｂｅは、図８３に示すように、上述した第１の変形例に係るディスプレイ１００Ｂａとほぼ同様の構成を有するが、第２の制御電極１８０とガラス基板１０２との間に絶縁層１９０を介在させて、絶縁層１１２、制御電極６０、絶縁層１６０、第２の制御電極１８０及び絶縁層１９０の多層構造にて桟１１０を兼用している点で異なる。
第６の変形例に係るディスプレイ１００Ｂｆは、図８４に示すように、上述した第２の変形例に係るディスプレイ１００Ｂｂとほぼ同様の構成を有するが、第２の制御電極１８０とガラス基板１０２との間に絶縁層１９０を介在させて、絶緑層１１２、制御電極６０、絶縁層１６０、第２の制御電極１８０及び絶縁層１９０の多層構造にて桟１１０を兼用している点で異なる。
第７の変形例に係るディスプレイ１００Ｂｇは、図８５に示すように、上述した第３の変形例に係るディスプレイ１００Ｂｃとほぼ同様の構成を有するが、第２の制御電極１８０とガラス基板１０２との間に絶縁層１９０を介在させて、絶縁層１１２、制御電極６０、絶縁層１６０、第２の制御電極１８０及び絶縁層１９０の多層構造にて桟１１０を兼用している点で異なる。
第８の変形例に係るディスプレイ１００Ｂｈは、図８６に示すように、上述した第２の実施の形態に係るディスプレイ１００Ｂとほぼ同様の構成を有するが、電界印加部１４の上面のうち、カソード電極１６とアノード電極２０の周辺部に第２の桟１６２が例えば接着剤にて固着され、該第２の桟１６２の上面に制御電極６０が張設されている点と、電界印加部１４の上面のうち、その外周部分に第３の桟１９２が例えば接着剤にて固着され、該第３の桟１９２の上面に第２の制御電極１８０が張設されている点で異なる。
第９の変形例に係るディスプレイ１００Ｂｉは、図８７に示すように、上述した第２の実施の形態に係るディスプレイ１００Ｂとほぼ同様の構成を有するが、基板１２上のうち、電界印加部１４に近接した部分に第２の桟１６２が例えば接着剤にて固着され、該第２の桟１６２の上面に制御電極６０が張設されている点と、基板１２上のうち、第２の桟１６２に近接した部分に第３の桟１９２が例えば接着剤にて固着され、該第３の桟１９２の上面に第２の制御電極１８０が張設されている点で異なる。
第１０の変形例に係るディスプレイ１００Ｂｊは、図８８に示すように、第１の実施の形態に係るディスプレイ１００Ａの第１０の変形例に係るディスプレイ１００Ａｊ（図６６参照）とほぼ同様の構成を有するが、第２の制御電極１８０が、複数の立ち上がり片２００と、基板１２と平行に配された電極本体２０２とが一体に形成されて構成されている点で異なる。立ち上がり片２００は、立ち上がり部２００ａと屈曲部２００ｂとが一体とされた断面Ｌ字状とされている。基板１２上のうち、その周部に立ち上がり片２００の屈曲部２００ｂが例えば接着剤にて固着されている。
次に、第３の実施の形態に係るディスプレイ１００Ｃについて図８９〜図９２を参照しながら説明する。
この第３の実施の形態に係るディスプレイ１００Ｃは、図８９に示すように、基台となるガラス基板２１０と、該ガラス基板２１０上に配置された複数のセラミック基板２１２（図８９では１枚のみ示す）と、該セラミック基板２１２に対向して設けられ、一方の面が表示面を形成するガラス基板２１４とを有する。
各セラミック基板２１２の上面には、図示しないが、例えば横方向に１６画素分の電子放出素子１０が配列され、縦方向に１６画素分の電子放出素子１０が配列されて、合計２５６画素分の電子放出素子１０がマトリックス状に配列されている。
１画素は、カラー表示を行う場合、赤色、緑色及び青色に対応した３つの電子放出素子１０を有する。従って、電子放出素子１０の数で換算すると、前記セラミック基板２１２の上面には、２５６×３＝７６８個の電子放出素子１０が配列されることとなる。なお、電子放出素子１０間の配列ピッチは、縦方向が例えば０．６ｍｍ、横方向が例えば０．２ｍｍとされている。
ガラス基板２１０の上面には、前記セラミック基板２１２が縦方向に８つ、横方向に８つ配列され、合計６４枚のセラミック基板２１２がマトリックス状に配列される。従って、ガラス基板２１０上には、全体として縦方向に１２８画素、横方向に１２８画素が配列される。
これら６４枚のセラミック基板２１２の配列によって形成された１つの面に、図９０及び図９１に示すように、ディスプレイ１００Ｃの各行に対応して横方向に延びるロウ電極パターン２１６が形成され、ディスプレイ１００Ｃの各列に対応して縦方向に延びるカラム電極パターン２１８が形成される。ロウ電極パターン２１６は、それぞれ所要位置において縦方向に張り出すカソード電極２２０が一体に形成されている。従って、カラム電極パターン２１８は、各カソード電極２２０と横方向において対向する部分が存在することになる。そこで、以下の説明では、カラム電極パターン２１８のうち、各カソード電極２２０と対向する部分を特にアノード電極２２２と記す。
そして、各電子放出素子１０は、カソード電極２２０とアノード電極２２２とこれらカソード電極２２０とアノード電極２２２の下部に形成された電界印加部１４とを有して構成される。
各電子放出素子１０において、カソード電極２２０とアノード電極２２２との間は、スリット１８が形成され、下部の電界印加部１４が該スリット１８を通して露出するようになっている。つまり、ここでのカソード電極２２０は、例えば第１の実施の形態に係るディスプレイ１００Ａのカソード電極１６に対応し、アノード電極２２２は、同じくディスプレイ１００Ａのアノード電極２０に対応する。しかし、このアノード電極２２２には、アノード電極２０と異なって、画像信号に応じたＯＮ信号及びＯＦＦ信号がカラム電極パターン２１８を通じて供給されることになる。なお、電界印加部１４は、各電子放出素子１０間において分離されている。電界印加部１４の具体的な構成材料については上述したので、ここではその説明を省略する。
一方、表示面を形成するガラス基板２１４の裏面（各電子放出素子１０に対向する面）には、複数のコレクタ電極５０が形成されている。各コレクタ電極５０は、例えばＩＴＯ膜にて構成され、列方向に並ぶ各電子放出素子１０のスリット１８に対向して共通に形成されている。また、このコレクタ電極５０の下面には、それぞれ各列に対応する色の蛍光体層１０６が形成されている。
図８９〜図９１では、図示していないが、表示面を形成するガラス基板２１４と、多数の電子放出素子１０が形成されたセラミック基板２１２との間には、例えば図５７に示すような、桟１１０を所望位置に形成するようにしてもよい。
また、図８９の例では、基台となるガラス基板２１０の上に複数のセラミック基板２１２を載置し、これらセラミック基板２１２の上面にて形成される１つの面に、電界印加部１４、各電極パターン２１６及び２１８を形成して、それぞれ電子放出素子１０を形成するようにしたが、その他、前記基台となるガラス基板２１０上に直接電界印加部１４、各電極パターン２１６及び２１８を形成して、それぞれ電子放出素子１０を形成するようにしてもよい。
ここで、この第３の実施の形態に係るディスプレイ１００Ｃの駆動回路２３０について図９２を参照しながら説明する。
この駆動回路２３０は、図９２に示すように、多数の電子放出素子１０の行数に応じた本数の行選択線２３２と、多数の電子放出素子１０の列数に応じた本数の信号線２３４とを有する。
また、この駆動回路２３０は、行選択線２３２に選択的に駆動信号Ｓｓを供給して、１行単位に電子放出素子１０を順次選択する垂直シフト回路２３６と、信号線２３４にパラレルにデータ信号Ｓｄを出力して、前記垂直シフト回路２３２にて選択された行（選択行）の電子放出素子１０にそれぞれデータ信号Ｓｄを供給する水平シフト回路２３８と、入力される映像信号Ｓｖ及び同期信号Ｓｃに基づいて垂直シフト回路２３６及び水平シフト回路２３８を制御する信号制御回路２４０とを有する。なお、垂直シフト回路２３６、水平シフト回路２３８及び信号制御回路２４０には、電源部２４２から電源電圧が供給される。
ところで、例えば図９３に示すように、３つの電子放出素子に対して同じ電圧レベルの駆動電圧を印加した場合においても、製造ばらつきにより、電子放出量に差が生じる場合がある。図９３の例では、第１の電子放出素子１０ａの電子放出量が最も多く、第３の電子放出素子１０ｃの電子放出量が規定量に近く、第２の電子放出素子１０ｂの電子放出量が最も少ない場合を示している。
そこで、図９２に示すように、信号制御回路２４０に輝度補正用のメモリ２５０を具備させる。そして、該メモリ２５０に、少なくとも電子放出素子１０毎の輝度ばらつきを補正するための輝度補正データが展開された輝度補正テーブルを格納しておく。
信号制御回路２４０は、それぞれ行単位に各電子放出素子１０のデータ信号Ｓｄを作成することとなるが、このときに、前記メモリ２５０に格納されている輝度補正テーブルを参照しながらデータ信号Ｓｄを補正する。
前記輝度補正テーブルの作成過程としては、例えば、ディスプレイ１００Ｃに一様の画像を表示し、全電子放出素子１０の輝度を検出する。具体的には、ディスプレイ１００Ｃの全電子放出素子１０に対して例えばグレースケールの中間レベル（フルスケールとして２５６の階調レベルとしたとき、例えば１２８の階調レベル）の信号を与えて表示させ、この状態で例えば輝度計を用いて全電子放出素子１０の各輝度を測定して、このディスプレイ１００Ｃの実測輝度分布を求める。
その後、各電子放出素子１０の輝度目標値を算出し、次いで、各電子放出素子１０の輝度目標値に基づいて各電子放出素子１０についての輝度補正係数を算出する。具体的には、測定した各電子放出素子１０の輝度実測値に基づいて、前記実測輝度分布の平滑化処理を行い、理論輝度分布（輝度目標値の分布）を求める。平滑化処理としては、例えば平均化処理、最小自乗法、高次曲線近似等が挙げられる。
なお、輝度実測値が極端に低い電子放出素子１０がある場合は、その電子放出素子１０の輝度実測値を無視して平滑化処理を行うことにより、滑らかな曲線を有する理論輝度分布を求めることが好ましい。
このような輝度補正を行うことで、製造上の各電子放出素子の輝度ばらつきが吸収され、画質の向上を図ることができる。
前記輝度補正の手法としては、上述の手法のほか、いわゆる移動平均化を採用するようにしてもよい。この移動平均化は、１つの電子放出素子１０（中央の電子放出素子１０）とその周辺に配列された複数の電子放出素子１０の各輝度値を平均し、該平均値を中央の電子放出素子１０の輝度目標値とし、該中央の電子放出素子１０の実測輝度値と輝度目標値に基づいて、中央の電子放出素子１０の輝度補正係数を求めていく方法である。
この移動平均化によれば、ディスプレイ１００Ｃを多数配列させて大画面表示装置を作製する場合に有利であり、各ディスプレイ１００Ｃにおける輝度分布のばらつきを抑制しつつ、継ぎ目も目立たなくでき、しかも、ディスプレイ１００Ｃの個々の輝度を生かすことができ、明るく発光させることができるディスプレイ１００Ｃを必要以上に輝度低下させることのないようにすることができる。
また、全ての電子放出素子１０について輝度目標値を算出した後の処理としては、例えばボトムアップ法やトップダウン法がある。ボトムアップ法は、算出された全輝度目標値のうち、最小値を示す電子放出素子１０を検索する。その後、前記検索された電子放出素子１０について、現在の輝度目標値を一定値だけ向上させて新たな輝度目標値とする。
このボトムアップ法によれば、大画面表示装置とした場合に、各ディスプレイ１００Ｃ間において画像が不連続になるという不都合が解消され（連続面の維持）、しかも、ディスプレイ１００Ｃの表示能力を最大まで引き出すことができる。
一方、トップダウン法は、算出された全輝度目標値のうち、予め設定しておいたしきい値を超える電子放出素子１０を検索する。その後、前記検索された電子放出素子１０について、現在の輝度目標値をしきい値まで低減させる。
このトップダウン法においても、大画面表示装置とした場合に、各ディスプレイ１００Ｃ間において画像が不連続になるという不都合を解消することができる。
なお、上述の輝度補正係数の算出に当たっては、色温度を加味して行うことが好ましい。
上述した第１〜第３の実施の形態に係るディスプレイ１００Ａ〜１００Ｃ（各変形例を含む）においては、以下のような効果を奏することができる。
（１）ＣＲＴと比して超薄型（パネルの厚み＝数ｍｍ）にすることができる。
（２）蛍光体１０６による自然発光のため、ＬＣＤ（液晶表示装置）やＬＥＤ（発光ダイオード）と比してほぼ１８０°の広視野角を得ることができる。
（３）面電子源を利用しているため、ＣＲＴと比して画像歪みがない。
（４）ＬＣＤと比して高速応答が可能であり、μｓｅｃオーダーの高速応答で残像のない動画表示が可能となる。
（５）４０インチ換算で１００Ｗ程度であり、ＣＲＴ、ＰＤＰ（プラズマディスプレイ）、ＬＣＤ及びＬＥＤと比して低消費電力である。
（６）ＰＤＰやＬＣＤと比して動作温度範囲が広い（−４０〜＋８５℃）。ちなみに、ＬＣＤは低温で応答速度が低下する。
（７）大電流出力による蛍光体の励起が可能であるため、従来のＦＥＤ方式のディスプレイと比して高輝度化が可能である。
（８）圧電体材料の分極反転特性及び膜厚により駆動電圧を制御可能であるため、従来のＦＥＤ方式のディスプレイと比して低電圧駆動が可能である。
このような種々の効果から、以下に示すように、様々なディスプレイ用途を実現させることができる。
（１）高輝度化と低消費電力化が実現できるという面から、３０〜６０インチディスプレイのホームユース（テレビジョン、ホームシアター）やパブリックユース（待合室、カラオケ等）に最適である。
（２）高輝度化、大画面、フルカラー、高精細度が実現できるという面から、顧客吸引力（この場合、視覚的な注目）に効果が大であり、横長、縦長等の異形状ディスプレイや、展示会での使用、情報案内板用のメッセージボードに最適である。
（３）高輝度化、蛍光体励起に伴う広視野角化、真空モジュール化に伴う広い動作温度範囲が実現できるという面から、車載用ディスプレイに最適である。車載用ディスプレイとしての仕様は、１５：９等の横長８インチ（画素ピッチ０．１４ｍｍ）、動作温度が−３０〜＋８５℃、斜視方向で５００〜６００ｃｄ／ｍ^２が必要である。
また、上述の種々の効果から、以下に示すように、様々な光源用途を実現させることができる。
（１）高輝度化、低消費電力化が実現できるという面から、輝度仕様として２０００ルーメンが必要なプロジェクタ用の光源に最適である。
（２）高輝度２次元アレー光源を容易に実現できることと、動作温度範囲が広く、屋外環境でも発光効率に変化がないことから、ＬＥＤの代替用途として有望である。例えば信号機等の２次元アレーＬＥＤモジュールの代替として最適である。なお、ＬＥＤは、２５℃以上で許容電流が低下し、低輝度となる。
なお、この発明に係る電子放出素子、電子放出素子の駆動方法、ディスプレイ及びディスプレイの駆動方法は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
産業上の利用可能性
以上説明したように、本発明に係る電子放出素子、電子放出素子の駆動方法、ディスプレイ及びディスプレイの駆動方法によれば、放出電子の直進性を良好にすることができ、複数の電子放出素子を配列した場合に、これら電子放出素子間のクロストークの抑制を図ることができる。
また、放出電子の量並びに加速度をアナログ的に制御することができ、きめ細かな階調制御を実現させることができる。
【図面の簡単な説明】
図１は、第１の実施の形態に係る電子放出素子を示す構成図である。
図２は、第１の変形例に係る電極パターンを示す構成図である。
図３Ａは、第２の変形例に係る電極パターンを示す平面図である。
図３Ｂは、図３ＡにおけるＢ−Ｂ線上の断面図である。
図４は、第３の変形例に係る電極パターンを示す構成図である。
図５は、第４の変形例に係る電極パターンを示す構成図である。
図６は、第５の変形例に係る電極パターンを示す構成図である。
図７Ａ及び図７Ｂは、第８の変形例に係る電極パターンを示す平面図である。
図８Ａ及び図８Ｂは、第９の変形例に係る電極パターンを示す平面図である。
図９Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図９Ｂは、パルス信号に対するパルス幅変調を説明するための波形図である。
図１０Ａは、カソード電極にオフ電圧を印加した際の作用を示す説明図である。
図１０Ｂは、カソード電極にオン電圧を印加したときに、電界印加部が急速に分極反転する作用を示す説明図である。
図１０Ｃは、電子が放出される状態を示す説明図である。
図１１は、第１の実験例で用いたサンプルを示す構成図である。
図１２Ａは、パルス信号を示す波形図である。
図１２Ｂは、アノード電極からＧＮＤに流れる電流を示す波形図である。
図１２Ｃは、パルス発生源からカソード電極に流れる電流を示す波形図である。
図１２Ｄは、コレクタ電極からＧＮＤに流れる電流を示す波形図である。
図１２Ｅは、カソード電極とアノード電極間への印加電圧を示す波形図である。
図１３は、２次電子をもとにアノード電極近傍で蒸散電極原子等の電離が発生し、電子量が増倍する状態を示す説明図である。
図１４は、第１の変形例に係る電子放出素子を示す構成図である。
図１５は、第２の変形例に係る電子放出素子を示す構成図である。
図１６は、第２の変形例に係る電子放出素子のカソード電極にオフ電圧を印加した際の作用を示す説明図である。
図１７は、第２の変形例に係る電子放出素子のカソード電極にオン電圧を印加した際の電子放出作用を示す説明図である。
図１８は、電界印加部の表面での負極性帯電に伴って電子放出の自己停止の作用を示す説明図である。
図１９は、第２の実験例で用いたサンプルを示す構成図である。
図２０Ａは、パルス信号を示す波形図である。
図２０Ｂは、アノード電流を示す波形図である。
図２０Ｃは、カソード電流を示す波形図である。
図２０Ｄは、コレクタ電流を示す波形図である。
図２０Ｅは、カソード電極とアノード電極間の印加電圧を示す波形図である。
図２１Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図２１Ｂは、パルス信号に対するパルス周期変調を説明するための波形図である。
図２２Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図２２Ｂは、パルス信号に対するパルス振幅変調を説明するための波形図である。
図２３は、第２の実施の形態に係る電子放出素子を示す構成図である。
図２４は、第３の実施の形態に係る電子放出素子を示す構成図である。
図２５Ａ〜図２５Ｄは、制御電極の形状の例を示す平面図である。
図２６は、コレクタ電極に流れるコレクタ電流と制御電圧との関係を示す特性図である。
図２７は、第４の実施の形態に係る電子放出素子を示す構成図である。
図２８Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図２８Ｂは、パルス信号に対するパルス振幅変調を説明するための波形図である。
図２９Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図２９Ｂは、パルス信号に対するパルス数変調を説明するための波形図である。
図３０Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図３０Ｂは、パルス信号に対するパルス振幅変調を説明するための波形図である。
図３１は、第５の実施の形態に係る電子放出素子を示す構成図である。
図３２は、第１の実施の形態に係るディスプレイの一部を示す構成図である。
図３３は、第１の具体例に係る配線パターンを示す説明図である。
図３４は、第２の具体例に係る配線パターンを示す説明図である。
図３５は、第３の具体例に係る配線パターンを示す説明図である。
図３６は、第４の具体例に係る配線パターンを示す説明図である。
図３７は、第５の具体例に係る配線パターンを示す説明図である。
図３８は、第６の具体例に係る配線パターンを示す説明図である。
図３９は、第７の具体例に係る配線パターンを示す説明図である。
図４０は、第８の具体例に係る配線パターンを示す説明図である。
図４１は、第１の具体例に係る制御電極の一部を示す平面図である。
図４２は、第２の具体例に係る制御電極の一部を示す平面図である。
図４３は、第３の具体例に係る制御電極の一部を示す平面図である。
図４４は、第４の具体例に係る制御電極の一部を示す平面図である。
図４５は、第５の具体例に係る制御電極の一部を示す平面図である。
図４６は、第６の具体例に係る制御電極の一部を示す平面図である。
図４７は、第７の具体例に係る制御電極の一部を示す平面図である。
図４８は、第８の具体例に係る制御電極の一部を示す平面図である。
図４９は、第９の具体例に係る制御電極の一部を示す平面図である。
図５０は、第１０の具体例に係る制御電極の一部を示す平面図である。
図５１は、第１１の具体例に係る制御電極の一部を示す平面図である。
図５２は、第１２の具体例に係る制御電極の一部を示す平面図である。
図５３は、第１３の具体例に係る制御電極の一部を示す平面図である。
図５４は、第１４の具体例に係る制御電極の一部を示す平面図である。
図５５は、制御電極がないディスプレイにおいてカラー表示させる場合の画素構成を示す説明図である。
図５６は、第１の実施の形態に係るディスプレイにおいてカラー表示させる場合の画素構成を示す説明図である。
図５７は、第１の実施の形態の第１の変形例に係るディスプレイの一部を示す構成図である。
図５８は、第１の実施の形態の第２の変形例に係るディスプレイの一部を示す構成図である。
図５９は、第１の実施の形態の第３の変形例に係るディスプレイの一部を示す構成図である。
図６０は、第１の実施の形態の第４の変形例に係るディスプレイの一部を示す構成図である。
図６１は、第１の実施の形態の第５の変形例に係るディスプレイの一部を示す構成図である。
図６２は、第１の実施の形態の第６の変形例に係るディスプレイの一部を示す構成図である。
図６３は、第１の実施の形態の第７の変形例に係るディスプレイの一部を示す構成図である。
図６４は、第１の実施の形態の第８の変形例に係るディスプレイの一部を示す構成図である。
図６５は、第１の実施の形態の第９の変形例に係るディスプレイの一部を示す構成図である。
図６６は、第１の実施の形態の第１０の変形例に係るディスプレイの一部を示す構成図である。
図６７は、第１の実施の形態の第１１の変形例に係るディスプレイの一部を示す構成図である。
図６８は、第１の実施の形態の第１２の変形例に係るディスプレイの一部を示す構成図である。
図６９は、第２の実施の形態に係るディスプレイの一部を示す構成図である。
図７０Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図７０Ｂは、時間の経過に伴う電子放出量の変化を示す特性図である。
図７１は、階調指令値の変化に対する輝度の変化（非線形特性）を示す図である。
図７２は、第１の実施の形態に係るディスプレイにおいて、階調指令値の変化に対する輝度の変化を線形特性にするための構成を示す図である。
図７３は、リニアライズ補正回路での階調指令値に対する補正値の特性を示す図である。
図７４は、補正後の階調指令値の変化に対する輝度の変化（線形特性）を示す図である。
図７５Ａは、カソード電極とアノード電極間に印加されるパルス信号を示す波形図である。
図７５Ｂは、第２の制御電極とアノード電極間に印加される可変電圧の波形を示す図である。
図７５Ｃは、補正後の電子放出量の変化を示す波形図である。
図７６は、制御電極及び第２の制御電極を用いて電子放出素子のアクティブマトリックス駆動を可能とさせた例を示す説明図である。
図７７は、第２の実施の形態に係るディスプレイにおいてカラー表示させる場合の画素構成を示す説明図である。
図７８は、第２の実施の形態に係るディスプレイでの自己診断処理過程を示すフローチャートである。
図７９は、第２の実施の形態の第１の変形例に係るディスプレイの一部を示す構成図である。
図８０は、第２の実施の形態の第２の変形例に係るディスプレイの一部を示す構成図である。
図８１は、第２の実施の形態の第３の変形例に係るディスプレイの一部を示す構成図である。
図８２は、第２の実施の形態の第４の変形例に係るディスプレイの一部を示す構成図である。
図８３は、第２の実施の形態の第５の変形例に係るディスプレイの一部を示す構成図である。
図８４は、第２の実施の形態の第６の変形例に係るディスプレイの一部を示す構成図である。
図８５は、第２の実施の形態の第７の変形例に係るディスプレイの一部を示す構成図である。
図８６は、第２の実施の形態の第８の変形例に係るディスプレイの一部を示す構成図である。
図８７は、第２の実施の形態の第９の変形例に係るディスプレイの一部を示す構成図である。
図８８は、第２の実施の形態の第１０の変形例に係るディスプレイの一部を示す構成図である。
図８９は、第３の実施の形態に係るディスプレイの一部を示す構成図である。
図９０は、第３の実施の形態に係るディスプレイの一部を示す斜視図である。
図９１は、第３の実施の形態に係るディスプレイにおけるロウ電極パターン及びカラム電極パターンを示す平面図である。
図９２は、第３の実施の形態に係るディスプレイの駆動回路を示す回路図である。
図９３は、製造ばらつきなどによる電子放出素子ごとの電子放出量のばらつきを示す説明図である。

Claims (53)

1. 誘電体にて構成された電界印加部（１４）と、
   前記電界印加部（１４）の一方の面に形成されたカソード電極（１６）と、
   前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成するアノード電極（２０）と、
   前記カソード電極（１６）及びアノード電極（２０）間に印加される電圧信号を変調して、少なくとも放出電子の量を制御する変調回路（４２）とを有することを特徴とする電子放出素子。
2. 基板（１２）上に形成されたアノード電極（２０）と、
   前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、かつ、誘電体にて構成された電界印加部（１４）と、
   前記電界印加部（１４）上に形成されたカソード電極（１６）と、
   前記カソード電極（１６）及びアノード電極（２０）間に印加される電圧信号を変調して、少なくとも放出電子の量を制御する変調回路（４２）とを有することを特徴とする電子放出素子。
3. 誘電体にて構成された電界印加部（１４）と、
   前記電界印加部（１４）の一方の面に形成されたカソード電極（１６）と、
   前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成するアノード電極（２０）と、
   前記カソード電極（１６）及びアノード電極（２０）の上方に配された制御電極（６０）とを有することを特徴とする電子放出素子。
4. 基板（１２）上に形成されたアノード電極（２０）と、
   前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、かつ、誘電体にて構成された電界印加部（１４）と、
   前記電界印加部（１４）上に形成されたカソード電極（１６）と、
   前記カソード電極（１６）の上方に配された制御電極（６０）とを有することを特徴とする電子放出素子。
5. 請求項３又は４記載の電子放出素子において、
   前記カソード電極（１６）及びアノード電極（２０）間に印加される第１の電圧信号を変調して、少なくとも放出電子の量を制御する第１の変調回路（４２）と、
   前記制御電極（６０）及びアノード電極（２０）間に印加される第２の電圧信号を変調して、少なくとも放出電子の量を制御する第２の変調回路（７０）とを有することを特徴とする電子放出素子。
6. 請求項３〜５のいずれか１項に記載の電子放出素子において、
   前記電界印加部（１４）の周部に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とする電子放出素子。
7. 請求項３又は５記載の電子放出素子において、
   少なくとも前記カソード電極（１６）と前記アノード電極（２０）上に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とする電子放出素子。
8. 請求項４又は５記載の電子放出素子において、
   少なくとも前記カソード電極（１６）上に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とする電子放出素子。
9. 請求項３〜８のいずれか１項に記載の電子放出素子において、
   前記電界印加部（１４）の周部に形成された第２のスペーサ上に第２の制御電極（１８０）が形成されていることを特徴とする電子放出素子。
10. 請求項１〜９のいずれか１項に記載の電子放出素子において、
    前記放出電子を捕獲するコレクタ電極（５０）と、前記アノード電極（２０）を基準として前記コレクタ電極（５０）に正極性のバイアス電圧を印加して、前記放出電子を加速することを特徴とする電子放出素子。
11. 請求項１〜１０のいずれか１項に記載の電子放出素子において、 前記電界印加部（１４）が、圧電材料、又は反強誘電体材料、又は電歪材料で構成されていることを特徴とする電子放出素子。
12. ２次元的に配列された複数の電子放出素子（１０）と、
    前記複数の電子放出素子（１０）に対向して設けられたコレクタ電極（５０）と、
    前記複数の電子放出素子（１０）に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層（１０６）とを備え、
    前記電子放出素子（１０）は、
    誘電体にて構成された電界印加部（１４）と、
    前記電界印加部（１４）に接して形成されたカソード電極（１６）及びアノード電極（２０）と、
    前記カソード電極（１６）及びアノード電極（２０）間に印加される電圧信号を変調して、表示階調を制御する変調回路（４２）とを有することを特徴とするディスプレイ。
13. 請求項１２記載のディスプレイにおいて、
    前記変調回路（４２）が前記電圧信号を階調指令値に基づいてパルス幅変調を行う回路である場合に、
    前記変調回路（４２）の前段に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するリニアライズ補正回路（１８２）が接続されていることを特徴とするディスプレイ。
14. ２次元的に配列された複数の電子放出素子（１０）と、
    前記複数の電子放出素子（１０）に対向して設けられたコレクタ電極（５０）と、
    前記複数の電子放出素子（１０）に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層（１０６）と、
    前記複数の蛍光体層（１０６）と前記複数の電子放出素子（１０）との間に配置された制御電極（６０）とを備え、
    前記電子放出素子（１０）は、
    誘電体にて構成された電界印加部（１４）と、
    前記電界印加部（１４）に接して形成されたカソード電極（１６）及びアノード電極（２０）とを有することを特徴とするディスプレイ。
15. 請求項１４記載のディスプレイにおいて、
    前記カソード電極（１６）及びアノード電極（２０）間に印加される第１の電圧信号を変調して、表示階調を制御する第１の変調回路（４２）と、
    前記制御電極（６０）及びアノード電極（２０）間に印加される第２の電圧信号を変調して、表示階調を制御する第２の変調回路（７０）とを有することを特徴とするディスプレイ。
16. 請求項１５記載のディスプレイにおいて、
    前記第１の変調回路（４２）が前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う回路である場合に、
    前記第１の変調回路（４２）の前段に、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正するリニアライズ補正回路（１８２）が接続されていることを特徴とするディスプレイ。
17. 請求項１２〜１６のいずれか１項に記載のディスプレイにおいて、
    前記カソード電極（１６）は、前記電界印加部（１４）の一方の面に形成され、
    前記アノード電極（２０）は、前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成することを特徴とするディスプレイ。
18. 請求項１２〜１６のいずれか１項に記載のディスプレイにおいて、
    前記アノード電極（１８）は、基板（１２）上に形成され、
    前記電界印加部（１４）は、前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、
    前記カソード電極（１６）は、前記電界印加部（１４）上に形成されていることを特徴とするディスプレイ。
19. 請求項１４〜１８のいずれか１項に記載のディスプレイにおいて、
    １つの電子放出素子（１０）に対して独立した電圧信号を印加することができる複数の制御電極（６０）が対向していることを特徴とするディスプレイ。
20. 請求項１４〜１９のいずれか１項に記載のディスプレイにおいて、
    前記制御電極（６０）は、各行単位に分離されていることを特徴とするディスプレイ。
21. 請求項１４〜２０のいずれか１項に記載のディスプレイにおいて、
    前記制御電極（６０）は、各列単位に分離されていることを特徴とするディスプレイ。
22. 請求項１４〜２０のいずれか１項に記載のディスプレイにおいて、
    前記制御電極（６０）は、各電子放出素子（１０）単位に分離されていることを特徴とするディスプレイ。
23. 請求項１４〜２０のいずれか１項に記載のディスプレイにおいて、
    前記制御電極（６０）は、複数の電子放出素子（１０）で構成されたグループ単位に分離されていることを特徴とするディスプレイ。
24. 請求項２３記載のディスプレイにおいて、
    前記制御電極（６０）は、三原色のいずれかの色を表す複数の電子放出素子（１０）で構成されたグループ単位に分離されていることを特徴とするディスプレイ。
25. 請求項１４〜２４のいずれか１項に記載のディスプレイにおいて、
    前記電界印加部（１４）の周部に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とするディスプレイ。
26. 請求項１７、１９〜２４のいずれか１項に記載のディスプレイにおいて、
    少なくとも前記カソード電極（１６）と前記アノード電極（２０）上に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とするディスプレイ。
27. 請求項１８、１９〜２４のいずれか１項に記載のディスプレイにおいて、
    少なくとも前記カソード電極（１６）上に形成されたスペーサ上に前記制御電極（６０）が形成されていることを特徴とするディスプレイ。
28. 請求項１４〜２７のいずれか１項に記載のディスプレイにおいて、
    前記制御電極（６０）と蛍光体層（１０６）との間に第２の制御電極（１８０）が配置されていることを特徴とするディスプレイ。
29. 請求項２８記載のディスプレイにおいて、
    前記第２の制御電極（１８０）及び前記アノード電極（２０）間に印加される第３の電圧信号を変調して、少なくとも前記第１の変調回路（４２）での変調に基づく表示階調の変化を線形特性に変換する第３の変調回路を有することを特徴とするディスプレイ。
30. 請求項２８又は２９記載のディスプレイにおいて、
    放出電子を第２の制御電極（１８０）にて捕獲し、その電子捕獲に伴う電流を検出して診断を行う自己診断機能を有することを特徴とするディスプレイ。
31. 請求項２８〜３０のいずれか１項に記載のディスプレイにおいて、
    １つの電子放出素子（１０）に対して独立した電圧信号を印加することができる複数の第２の制御電極（１８０）が対向していることを特徴とするディスプレイ。
32. 請求項２８〜３１のいずれか１項に記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、各行単位に分離されていることを特徴とするディスプレイ。
33. 請求項３２記載のディスプレイにおいて、
    前記制御電極（６０）は、各列単位に分離されていることを特徴とするディスプレイ。
34. 請求項３２又は３３記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、各行に対して更に複数に分離されていることを特徴とするディスプレイ。
35. 請求項２８〜３１のいずれか１項に記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、各列単位に分離されていることを特徴とするディスプレイ。
36. 請求項３５記載のディスプレイにおいて、
    前記制御電極（６０）は、各行単位に分離されていることを特徴とするディスプレイ。
37. 請求項３５又は３６記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、各列に対して更に複数に分離されていることを特徴とするディスプレイ。
38. 請求項２８〜３１のいずれか１項に記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、各電子放出素子（１０）単位に分離していることを特徴とするディスプレイ。
39. 請求項２８〜３１のいずれか１項に記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、複数の電子放出素子（１０）で構成されたグループ単位に分離されていることを特徴とするディスプレイ。
40. 請求項３９記載のディスプレイにおいて、
    前記第２の制御電極（１８０）は、三原色のいずれかの色を表す複数の電子放出素子（１０）で構成されたグループ単位に分離されていることを特徴とするディスプレイ。
41. 請求項２８〜４０のいずれか１項に記載のディスプレイにおいて、
    前記電界印加部（１４）の周部に形成された第２のスペーサ上に前記第２の制御電極（１８０）が形成されていることを特徴とするディスプレイ。
42. 誘電体にて構成された電界印加部と、
    前記電界印加部（１４）に接して形成されたカソード電極（１６）及びアノード電極（２０）とを有する電子放出素子の駆動方法において、
    前記カソード電極（１６）及び前記アノード電極（２０）間に印加されるパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする電子放出素子の駆動方法。
43. 請求項４２記載の電子放出素子の駆動方法において、
    前記カソード電極（１６）は、前記電界印加部（１４）の一方の面に形成され、
    前記アノード電極（２０）は、前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成することを特徴とする電子放出素子の駆動方法。
44. 請求項４２記載の電子放出素子の駆動方法において、
    前記アノード電極（２０）は、基板（１２）上に形成され、
    前記電界印加部（１４）は、前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、
    前記カソード電極（１６）は、前記電界印加部（１４）上に形成されていることを特徴とする電子放出素子の駆動方法。
45. 誘電体にて構成された電界印加部と、
    前記電界印加部（１４）の一方の面に形成されたカソード電極（１６）と、
    前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成するアノード電極（２０）とを有する電子放出素子の駆動方法において、
    前記カソード電極（１６）及び前記アノード電極（２０）上に制御電極（６０）が配され、
    前記カソード電極（１６）及び前記アノード電極（２０）間に一定の第１のパルス信号を印加し、
    前記制御電極（６０）及び前記アノード電極（２０）間に印加される第２のパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする電子放出素子の駆動方法。
46. 基板（１２）上に形成されたアノード電極（２０）と、
    前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、かつ、誘電体にて構成された電界印加部（１４）と、
    前記電界印加部（１４）上に形成されたカソード電極（１６）とを有する電子放出素子の駆動方法において、
    前記カソード電極（１６）上に制御電極（６０）が配され、
    前記カソード電極（１６）及び前記アノード電極（２０）間に一定の第１のパルス信号を印加し、
    前記制御電極（６０）及び前記アノード電極（２０）間に印加される第２のパルス信号を変調して、少なくとも放出電子の量を制御することを特徴とする電子放出素子の駆動方法。
47. ２次元的に配列された複数の電子放出素子（１０）と、これら電子放出素子（１０）に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層（１０６）とを具備し、
    前記電子放出素子（１０）が、誘電体にて構成された電界印加部（１４）と、前記電界印加部（１４）に接して形成されたカソード電極（１６）及びアノード電極（２０）とを有するディスプレイの駆動方法において、
    各電子放出素子（１０）における前記カソード電極（１６）及び前記アノード電極（２０）間に印加される電圧信号を変調して表示階調の制御を行うことを特徴とするディスプレイの駆動方法。
48. 請求項４７記載のディスプレイの駆動方法において、
    前記変調が前記電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、
    前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正することを特徴とするディスプレイの駆動方法。
49. ２次元的に配列された複数の電子放出素子（１０）と、前記複数の電子放出素子（１０）に対向して設けられたコレクタ電極（５０）と、前記複数の電子放出素子（１０）に対してそれぞれ所定の間隔をもって配置された複数の蛍光体層（１０６）と、前記複数の蛍光体層（１０６）と前記複数の電子放出素子（１０）との間に配置された制御電極（６０）とを備え、
    前記電子放出素子（１０）が、誘電体にて構成された電界印加部（１４）と、前記電界印加部（１４）に接して形成されたカソード電極（１６）及びアノード電極（２０）とを有するディスプレイの駆動方法において、
    前記カソード電極（１６）及び前記アノード電極（２０）間に印加される第１の電圧信号を変調し、かつ、前記制御電極（６０）及び前記アノード電極（２０）間に印加される第２の電圧信号を変調して、表示階調を制御することを特徴とするディスプレイの駆動方法。
50. 請求項４９記載のディスプレイの駆動方法において、
    前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、
    前記階調指令値の変化に基づく表示階調の変化を線形特性に変換するために、前記階調指令値を補正することを特徴とするディスプレイの駆動方法。
51. 請求項４９記載のディスプレイの駆動方法において、
    前記制御電極（６０）と蛍光体層（１０６）との間に第２の制御電極（１８０）が配置され、
    前記第１の電圧信号を階調指令値に基づいてパルス幅変調を行う場合に、
    前記第２の制御電極（１８２）及び前記アノード電極（２０）間に印加される第３の電圧信号を変調して、前記階調指令値の変化に基づく表示階調の変化を線形特性に変換することを特徴とするディスプレイの駆動方法。
52. 請求項４７〜５１のいずれか１項に記載のディスプレイの駆動方法において、
    前記カソード電極（１６）は、前記電界印加部（１４）の一方の面に形成され、
    前記アノード電極（２０）は、前記電界印加部（１４）の前記一方の面に形成され、前記カソード電極（１６）と共にスリット（１８）を形成することを特徴とするディスプレイの駆動方法。
53. 請求項４７〜５１のいずれか１項に記載のディスプレイの駆動方法において、
    前記アノード電極（２０）は、基板（１２）上に形成され、
    前記電界印加部（１４）は、前記基板（１２）上に前記アノード電極（２０）を覆うように形成され、
    前記カソード電極（１６）は、前記電界印加部（１４）上に形成されていることを特徴とするディスプレイの駆動方法。

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