JP3829127B2

JP3829127B2 - 電子放出素子

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Publication number: JP3829127B2
Application number: JP2003154412A
Authority: JP
Inventors: 幸久武内; 七瀧　　努; 大和田　　巌; 伸征古久根
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2002-06-24
Filing date: 2003-05-30
Publication date: 2006-10-04
Anticipated expiration: 2023-05-30
Also published as: EP1376641A2; JP2004179143A; EP1376641A3

Description

【０００１】
【発明の属する技術分野】
本発明は、エミッタ部に形成された第１の電極と第２の電極とその間のスリットにて形成された電子放出素子に関する。
【０００２】
【従来の技術】
近時、電子放出素子は、駆動電極及びコモン電極を有し、フィールドエミッションディスプレイ（ＦＥＤ）やバックライトのような種々のアプリケーションに適用されている。ＦＥＤに適用する場合、複数の電子放出素子を２次元的に配列し、これら電子放出素子に対する複数の蛍光体を、所定の間隔をもってそれぞれ配置するようにしている。
【０００３】
この電子放出素子の従来例としては、例えば特許文献１〜５があるが、いずれもエミッタ部に誘電体を用いていないため、対向電極間にフォーミング加工もしくは微細加工が必要となったり、電子放出のために高電圧を印加しなければならず、また、パネル製作工程が複雑で製造コストが高くなるという問題がある。
【０００４】
そこで、エミッタ部を誘電体で構成することが考えられているが、誘電体からの電子放出として以下の非特許文献１〜３にて諸説が述べられている。
【０００５】
【特許文献１】
特開平１−３１１５３３号公報
【特許文献２】
特開平７−１４７１３１号公報
【特許文献３】
特開２０００−２８５８０１号公報
【特許文献４】
特公昭４６−２０９４４号公報
【特許文献５】
特公昭４４−２６１２５号公報
【非特許文献１】
安岡、石井「強誘電体陰極を用いたパルス電子源」応用物理第６８巻第５号、ｐ５４６〜５５０（１９９９）
【非特許文献２】
V.F.Puchkarev, G.A.Mesyats, On the mechanism of emission from the ferroelectric ceramic cathode, J.Appl.Phys., vol. 78, No. 9, 1 November, 1995, p. 5633-5637
【非特許文献３】
H.Riege, Electron emission ferroelectrics - a review, Nucl. Instr. and
Meth. A340, p. 80-89（1994）
【０００６】
【発明が解決しようとする課題】
上述した従来の電子放出素子においては、誘電体の表面、誘電体と上部電極との界面、誘電体内部の欠陥準位に拘束された電子を誘電体の分極反転によって放出するようにしている。つまり、誘電体にて分極反転さえ起きれば、印加電圧パルスの電圧レベルに依存せず、放出電子量はほぼ一定となる。
【０００７】
しかしながら、電子放出が安定せず、電子放出回数はたかだか数万回までであり、実用性に乏しいという問題がある。このように、従来においては、誘電体にて構成されたエミッタ部を有する電子放出素子の効果を見出すまでには至っていない。
【０００８】
本発明は、誘電体にて構成されたエミッタ部を有する電子放出素子において、電子放出に伴う第１の電極及び第２の電極での損傷を抑制することができ、長寿命化及び信頼性の向上を図ることができる電子放出素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る電子放出素子は、誘電体にて構成されたエミッタ部と、前記エミッタ部に接して形成された第１の電極と、前記エミッタ部に接して形成され、前記第１の電極と共にスリットを形成する第２の電極とを有する電子放出素子において、前記第１の電極と前記第２の電極間に駆動電圧が印加されることによって、少なくとも前記エミッタ部の前記スリットから露出する部分が分極反転されることで電子放出を行い、前記スリットの幅が０．１μｍ〜５０μｍであることを特徴とする。
【００１０】
まず、本発明に係る電子放出素子の作用について説明する。第１の電極と第２の電極間に駆動電圧が印加されることによって、少なくともエミッタ部のスリットから露出する部分が分極反転され、前記第２の電極よりも電位が低い前記第１の電極の近傍から電子が放出されることになる。即ち、この分極反転によって、第１の電極とその近傍の双極子モーメントの正極側とで局所的な集中電界が発生することにより、前記第１の電極から１次電子が引き出され、前記第１の電極から引き出された１次電子が前記エミッタ部に衝突して、該エミッタ部から２次電子が放出される。
【００１１】
電子放出素子が、前記第１の電極、前記エミッタ部の前記スリットから露出する部分及び真空雰囲気の３重点を有する場合には、前記第１の電極のうち、３重点近傍の部分から１次電子が引き出され、前記引き出された１次電子が前記エミッタ部に衝突して、該エミッタ部から２次電子が放出される。ここで述べる２次電子は、１次電子のクーロン衝突でエネルギーを得て、エミッタ部外へ飛び出した固体内電子とオージェ電子と、１次電子がエミッタ部の表面近くで散乱したもの（反射電子）の全てを含む。なお、前記第１の電極の厚みが極薄（〜１０ｎｍ）である場合には、該第１の電極とエミッタ部との界面から電子が放出されることになる。
【００１２】
このような原理によって電子が放出されることから、電子放出が安定して行われ、電子放出の回数も２０億回以上を実現でき、実用性に富む。しかも、放出電子量は、第１の電極と第２の電極間に印加される駆動電圧のレベルにほぼ比例して増加することから、放出電子量を容易に制御できるという利点もある。
【００１３】
そして、この電子放出素子を例えばディスプレイの画素として利用する場合は、エミッタ部の上方のうち、少なくとも前記スリットに対向した位置に第３の電極が配置され、該第３の電極には蛍光体が塗布されることになる。この場合、放出された電子のうち、一部の電子はコレクタ電極に導かれて蛍光体を励起し、外部に蛍光体発光として具現されることになる。他の一部の電子は、第２の電極に引かれる。
【００１４】
第２の電極に引かれた電子は、主に第２の電極の近傍に存在する気体又は第２の電極を構成する原子等を正イオンと電子に電離する。前記第２の電極の近傍に存在する前記第２の電極を構成する原子は、該第２の電極の一部が蒸散した結果生じた原子であり、該原子は前記第２の電極の近傍に浮遊している。そして、前記電離によって発生した電子が更に前記気体や前記原子等を電離するため、指数関数的に電子が増え、これが進行して電子と正イオンが中性的に存在すると局所プラズマとなる。
【００１５】
そして、前記電離によって発生した正イオンが例えば第１の電極に衝突することによって第１の電極が損傷する場合がある。
【００１６】
ここで、上述したように、少なくとも前記エミッタ部の前記スリットから露出する部分が分極反転することによって、第１の電極とその近傍の双極子モーメントの正極側とで局所的な集中電界が発生するが、この電界集中ポイントでの電界の強さをＥ、第１の電極と第２の電極間の電圧（駆動電圧の発生源から出力される該駆動電圧が第１の電極と第２の電極間に印加されることによって、該第１の電極と第２の電極間に現れる電圧）をＶ、スリットの幅をｄとしたとき、電子放出には、上述した電界集中ポイントでの電界の強さＥとして、ある値以上が必要であるが、ここで、Ｅ＝Ｖ／ｄであるから、電界の強さＥを大きくするためには、前記電圧Ｖを大きくするか、スリットの幅ｄを小さくすればよい。
【００１７】
前記電圧Ｖを大きくすると、▲１▼：駆動回路の耐圧を大きくする必要があるため、駆動回路を小型化することができず、高価になるおそれや、▲２▼：プラズマで生成された正イオンが前記電圧Ｖによってエネルギーを得て、例えば第１の電極に衝突するため、第１の電極の損傷量が多くなるおそれがある。
【００１８】
そこで、本発明では、スリットの幅ｄを小さくしている。従来の電界電子放出を用いた電子放出素子では、５×１０⁹Ｖ／ｍ程度の電界が必要であることから、前記印加電圧を例えば１００Ｖ未満にする場合、２０ｎｍという狭いスリットの幅が必要になる。
【００１９】
これに対して、本発明では、エミッタ部を誘電体で構成するようにしているため、前記印加電圧を例えば１００Ｖ未満にする場合、スリットの幅を２０ｎｍ程度まで狭くする必要はなく、２０μｍ程度で十分である。もちろん、前記印加電圧の選定によっては、スリットの幅を０．１μｍ〜５０μｍの範囲に設定するとよい。より好ましくは、０．１μｍ〜１０μｍの範囲であり、前記印加電圧を１０Ｖ程度とする場合には、０．１μｍ〜１μｍの範囲に設定することが好ましい。
【００２０】
０．１μｍ以上としたのは、スリットの加工のし易さや電極間の絶縁を確保する上で有利であり、５０μｍ以下、１０μｍ以下、あるいは１μｍ以下としたのは、前記印加電圧Ｖの選定にもよるが、いずれにしても電子放出の低電圧化において有利となるからである。これらの範囲に設定することで、駆動回路の小型化、低コスト化を図ることができると共に、例えば第１の電極の損傷を抑制することができ、長寿命化において有利となる。
【００２１】
そして、この発明において、前記第１の電極及び前記第２の電極は共に、前記エミッタ部の上面に形成され、前記スリットが空隙であってもよい。
【００２２】
また、前記第１の電極は、前記エミッタ部の一方の側面に接して形成され、前記第２の電極は、前記エミッタ部の他方の側面に接して形成され、前記スリットに前記エミッタ部が存在していてもよい。
【００２３】
スリットが空隙の場合は、第１の電極の損傷によってスリット幅が拡大し、印加電圧についての低電圧の維持が困難になるおそれがあるが、スリットにエミッタ部を存在させた場合は、第１の電極が損傷したとしてもスリットの幅は不変である。その結果、一定電圧で安定した電子放出を実現することができ、電極の長寿命化を実現させることができる。
【００２４】
更に、エミッタ部が２つの電極で挟まれた構造となることから、エミッタ部において分極を完全に行うことができ、分極反転による電子放出を安定して行うことができる。
【００２５】
特に、前記エミッタ部を蛇行して形成することで、第１の電極とエミッタ部との接触面積並びに第２の電極とエミッタ部との面積が増大することから、効率よく電子を放出させることができる。
【００２６】
そして、基板の上面に前記エミッタ部が形成され、前記第１の電極が前記エミッタ部の一方の側面に接して形成され、前記第２の電極が前記エミッタ部の他方の側面に接して形成され、前記スリットに前記エミッタ部が存在している場合に、前記基板の上面に第３の電極が配置され、該第３の電極の上面に蛍光体が塗布されていてもよい。
【００２７】
通常、電子放出素子をディスプレイの画素として構成する場合、複数の電子放出素子を例えばマトリックス状に配列し、これら複数の電子放出素子に対向させて表示パネルを設置し、更に、電子放出素子に隣接してスペーサを設置することが挙げられる。
【００２８】
この構成で、表示パネルの裏面（電子放出素子と対向する面）に第３の電極を形成し、更に、第３の電極上に蛍光体を形成した場合、電子放出素子から電子を放出させると、放出された電子の一部がスペーサに衝突し、この電子の衝突によって、スペーサが負に帯電するおそれがある。
【００２９】
スペーサが負に帯電すると、電子放出素子と第３の電極との間の電界分布、即ち、電子放出素子から放出された電子を第３の電極に向かわせるための電界分布が変化し、電子ビームによる蛍光体励起が正確に行えなくなって、画質不良を招くおそれがある。
【００３０】
また、電子の放出分布は、第３の電極に向かって徐々に広がった分布となるため、画素配列の狭ピッチ化（高精細度化）に不利になるおそれがある。電子の放出分布の広がりを抑えるために、電子放出素子と第３の電極との間に１以上の制御電極を配置する構造も考えられるが、構造が複雑になり、製造コストが高くなるおそれがある。
【００３１】
しかし、この発明は、基板の上面に第３の電極を形成し、更に、該第３の電極の上面に蛍光体を形成するようにしたので、スペーサが負に帯電したとしても、電子放出素子から放出された電子を第３の電極に向かわせるための電界分布はほとんど変化しない。そのため、電子ビームによる蛍光体励起を正確に行うことができ、画質不良を招くことがない。
【００３２】
しかも、電子を表示パネルまで飛ばす必要がないため、電子の放出分布の広がりを考慮する必要がない。従って、画素配列の狭ピッチ化（高精細度化）を図ることができ、高精細度化が容易になる。
【００３３】
ところで、上述の構成において、電子放出素子から放出された電子の一部が基板上の第３の電極に向かわずに、表示パネルに向かう場合がある。そこで、前記エミッタ部の上方に、負極性の電圧が印加され、かつ、前記エミッタ部に対向する第４の電極を配置すれば、電子放出素子から放出された電子を効率よく第３の電極に向かわせることができ、放出電子の蛍光体励起に対する寄与率を向上させることができる。
【００６７】
【発明の実施の形態】
以下、本発明に係る電子放出素子の実施の形態例を図１〜図３７を参照しながら説明する。
【００６８】
まず、本実施の形態に係る電子放出素子は、ディスプレイとしての用途のほか、電子線照射装置、光源、ＬＥＤの代替用途、電子部品製造装置に適用することができる。
【００６９】
電子線照射装置における電子線は、現在普及している紫外線照射装置における紫外線に比べ、高エネルギーで吸収性能に優れる。適用例としては、半導体装置では、ウェハーを重ねる際における絶縁膜を固化する用途、印刷の乾燥では、印刷インキをむらなく硬化する用途や、医療機器をパッケージに入れたまま殺菌する用途等がある。
【００７０】
光源としての用途は、高輝度、高効率仕様向けであって、例えば超高圧水銀ランプ等が使用されるプロジェクタの光源用途等がある。本実施の形態に係る電子放出素子を光源に適用した場合、小型化、長寿命、高速点灯、水銀フリーによる環境負荷低減という特徴を有する。
【００７１】
ＬＥＤの代替用途としては、屋内照明、自動車用ランプ、信号機等の面光源用途や、チップ光源、信号機、携帯電話向けの小型液晶ディスプレイのバックライト等がある。
【００７２】
電子部品製造装置の用途としては、電子ビーム蒸着装置等の成膜装置の電子ビーム源、プラズマＣＶＤ装置におけるプラズマ生成用（ガス等の活性化用）電子源、ガス分解用途の電子源などがある。また、テラＨｚ駆動の高速スイッチング素子、大電流出力素子といった真空マイクロデバイス用途もある。他に、プリンタ用部品、つまり、感光ドラムを感光させる発光デバイスや、誘電体を帯電させるための電子源としても好ましく用いられる。
【００７３】
電子回路部品としては、大電流出力化、高増幅率化が可能であることから、スイッチ、リレー、ダイオード等のデジタル素子、オペアンプ等のアナログ素子への用途がある。
【００７４】
そして、本実施の形態に係る電子放出素子１０は、図１に示すように、基板１２上に形成されたエミッタ部１４と、該エミッタ部１４の一方の面に形成された第１の電極（カソード電極）１６と、同じくエミッタ部１４の一方の面に形成され、カソード電極１６と共にスリット１８を形成する第２の電極（アノード電極）２０とを有する。カソード電極１６とアノード電極２０間には、パルス発生源２２からの駆動電圧Ｖａが印加される。なお、図１の例では、アノード電極２０をＧＮＤ（グランド）に接続して、該アノード電極２０の電位をゼロにした場合を示しているが、もちろん、ゼロ電位以外の電位にしてもかまわない。
【００７５】
そして、この電子放出素子１０をディスプレイの画素として利用する場合は、エミッタ部１４の上方のうち、前記スリット１８に対向した位置に第３の電極（コレクタ電極）２４が配置され、該コレクタ電極２４には蛍光体２８が塗布される。なお、コレクタ電極２４にはバイアス電圧源１０２（バイアス電圧Ｖ３）が抵抗１０４（抵抗値Ｒ３）を介して接続される。
【００７６】
また、本実施の形態に係る電子放出素子１０は、当然のことながら、真空空間内に配置される。この電子放出素子１０は、図１に示すように、電界集中ポイントＡ及びＢが存在するが、ポイントＡは、カソード電極１６／エミッタ部１４／真空が１つのポイントに存在する３重点を含むポイントとしても定義することができ、ポイントＢは、アノード電極２０／エミッタ部１４／真空が１つのポイントに存在する３重点を含むポイントとしても定義することができる。
【００７７】
そして、雰囲気中の真空度は、１０²〜１０^-6Ｐａが好ましく、より好ましくは１０^-3〜１０^-5Ｐａである。
【００７８】
このような範囲を選んだ理由は、低真空では、▲１▼：空間内に気体分子が多いために、プラズマが生成し易く、プラズマが多量に発生され過ぎると、その正イオンが多量にカソード電極１６に衝突して損傷を進めるおそれや、▲２▼：放出電子がコレクタ電極２４に到達する前に気体分子に衝突してしまい、コレクタ電位（バイアス電圧Ｖ３）で十分に加速した電子による蛍光体２８の励起が十分に行われなくなるおそれがあるからである。
【００７９】
一方、高真空では、電界集中ポイントＡ及びＢから電子を放出し易いものの、構造体の支持、及び真空のシール部が大きくなり、小型化に不利になるという問題があるからである。
【００８０】
ここで、エミッタ部１４は誘電体にて構成される。誘電体は、好適には、比誘電率が比較的高い、例えば１０００以上の誘電体を採用することができる。このような誘電体としては、チタン酸バリウムの他に、ジルコン酸鉛、マクネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等、又はこれらの任意の組み合わせを含有するセラミックスや、主成分がこれらの化合物を５０重量％以上含有するものや、前記セラミックスに対して更にランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物、もしくはこれらのいずれかの組み合わせ、又は他の化合物を適切に添加したもの等を挙げることができる。
【００８１】
例えば、マグネシウムニオブ酸鉛（ＰＭＮ）とチタン酸鉛（ＰＴ）の２成分系ｎＰＭＮ−ｍＰＴ（ｎ，ｍをモル数比とする）においては、ＰＭＮのモル数比を大きくすると、キュリー点が下げられて、室温での比誘電率を大きくすることができる。
【００８２】
特に、ｎ＝０．８５〜１．０、ｍ＝１．０−ｎでは比誘電率３０００以上となり好ましい。例えば、ｎ＝０．９１、ｍ＝０．０９では室温の比誘電率１５０００、ｎ＝０．９５、ｍ＝０．０５では室温の比誘電率２００００が得られる。
【００８３】
次に、マグネシウムニオブ酸鉛（ＰＭＮ）、チタン酸鉛（ＰＴ）、ジルコン酸鉛（ＰＺ）の３成分系では、ＰＭＮのモル数比を大きくする他に、正方晶と擬立方晶又は正方晶と菱面体晶のモルフォトロピック相境界（ＭＰＢ：Morphotropic Phase Boundary）付近の組成とすることが比誘電率を大きくするのに好ましい。例えば、ＰＭＮ：ＰＴ：ＰＺ＝０．３７５：０．３７５：０．２５にて比誘電率５５００、ＰＭＮ：ＰＴ：ＰＺ＝０．５：０．３７５：０．１２５にて比誘電率４５００となり、特に好ましい。更に、絶縁性が確保できる範囲内でこれらの誘電体に白金のような金属を混入して、誘電率を向上させるのが好ましい。この場合、例えば、誘電体に白金を重量比で２０％混入させるとよい。
【００８４】
また、エミッタ部１４は、上述したように、圧電／電歪層や反強誘電体層等を用いることができるが、エミッタ部１４として圧電／電歪層を用いる場合、該圧電／電歪層としては、例えば、ジルコン酸鉛、マグネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、チタン酸バリウム、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等、又はこれらのいずれかの組み合わせを含有するセラミックスが挙げられる。
【００８５】
主成分がこれらの化合物を５０重量％以上含有するものであってもよいことはいうまでもない。また、前記セラミックスのうち、ジルコン酸鉛を含有するセラミックスは、エミッタ部１４を構成する圧電／電歪層の構成材料として最も使用頻度が高い。
【００８６】
また、圧電／電歪層をセラミックスにて構成する場合、前記セラミックスに、更に、ランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物、若しくはこれらのいずれかの組み合わせ、又は他の化合物を、適宜、添加したセラミックスを用いてもよい。
【００８７】
例えば、マグネシウムニオブ酸鉛とジルコン酸鉛及びチタン酸鉛とからなる成分を主成分とし、更にランタンやストロンチウムを含有するセラミックスを用いることが好ましい。
【００８８】
圧電／電歪層は、緻密であっても、多孔質であってもよく、多孔質の場合、その気孔率は４０％以下であることが好ましい。
【００８９】
エミッタ部１４として反強誘電体層を用いる場合、該反強誘電体層としては、ジルコン酸鉛を主成分とするもの、ジルコン酸鉛とスズ酸鉛とからなる成分を主成分とするもの、更にはジルコン酸鉛に酸化ランタンを添加したもの、ジルコン酸鉛とスズ酸鉛とからなる成分に対してジルコン酸鉛やニオブ酸鉛を添加したものが望ましい。
【００９０】
また、この反強誘電体膜は、多孔質であってもよく、多孔質の場合には気孔率３０％以下であることが望ましい。
【００９１】
更に、エミッタ部１４にタンタル酸ビスマス酸ストロンチウムを用いた場合、分極反転疲労が小さく好ましい。このような分極反転疲労が小さい材料は、層状強誘電体化合物で、（ＢｉＯ₂）²⁺（Ａ_m-1Ｂ_mＯ_3m+1）^2-という一般式で表される。ここで、金属Ａのイオンは、Ｃａ²⁺、Ｓｒ²⁺、Ｂａ²⁺、Ｐｂ²⁺、Ｂｉ³⁺、Ｌａ³⁺等であり、金属Ｂのイオンは、Ｔｉ⁴⁺、Ｔａ⁵⁺、Ｎｂ⁵⁺等である。
【００９２】
また、圧電／電歪／反強誘電体セラミックスに、例えば鉛ホウケイ酸ガラス等のガラス成分や、他の低融点化合物（例えば酸化ビスマス等）を混ぜることによって、焼成温度を下げることができる。これにより、エミッタ部１４を基板１２上に形成する際に有利となる。
【００９３】
また、エミッタ部１４に非鉛系の材料を使用する等により、エミッタ部１４を融点、もしくは蒸散温度の高い材料とすることで、電子もしくはイオンの衝突に対し損傷しにくくなる。
【００９４】
そして、基板１２上にエミッタ部１４を形成する方法としては、スクリーン印刷法、ディッピング法、塗布法、電気泳動法等の各種厚膜形成法や、イオンビーム法、スパッタリング法、真空蒸着法、イオンプレーティング法、化学気相成長法（ＣＶＤ）、めっき等の各種薄膜形成法を用いることができる。
【００９５】
この実施の形態においては、基板１２上にエミッタ部１４を形成するにあたっては、スクリーン印刷法やディッピング法、塗布法、電気泳動法等による厚膜形成法が好適に採用される。
【００９６】
これらの手法は、平均粒径０．０１〜５μｍ、好ましくは０．０５〜３μｍの圧電セラミックスの粒子を主成分とするペーストやスラリー、又はサスペンション、エマルジョン、ゾル等を用いて形成することができ、良好な圧電作動特性が得られるからである。
【００９７】
特に、電気泳動法は、膜を高い密度で、かつ、高い形状精度で形成することができることをはじめ、「電気化学および工業物理化学Ｖｏｌ．５３，Ｎｏ．１（１９８５），ｐ６３〜６８安斎和夫著」あるいは「第１回電気泳動法によるセラミックスの高次成形法研究討論会予稿集（１９９８），ｐ５〜６，ｐ２３〜２４」等の技術文献に記載されるような特徴を有する。また、圧電／電歪／反強誘電体をシート状に成形したもの、もしくはその積層体、もしくはこれらを他の支持基板に積層又は接着したものを用いてもよい。このように、要求精度や信頼性等を考慮して、適宜、手法を選択して用いるとよい。
【００９８】
カソード電極１６は、以下に示す材料にて構成される。即ち、スパッタ率が小さく、真空中での蒸発温度が大きい導体が好ましい。例えば、Ａｒ⁺で６００Ｖにおけるスパッタ率が２．０以下で、蒸気圧１．３×１０^-3Ｐａとなる温度が１８００Ｋ以上のものが好ましく、白金、モリブデン、タングステン等がこれに該当する。また、高温酸化雰囲気に対して耐性を有する導体、例えば金属単体、合金、絶縁性セラミックスと金属単体との混合物、絶縁性セラミックスと合金との混合物等によって構成され、好適には、白金、イリジウム、パラジウム、ロジウム、モリブデン等の高融点貴金属や、銀−パラジウム、銀−白金、白金−パラジウム等の合金を主成分とするものや、白金とセラミック材料とのサーメット材料によって構成される。更に好適には、白金のみ又は白金系の合金を主成分とする材料によって構成される。また、電極として、カーボン、グラファイト系の材料、例えば、ダイヤモンド薄膜、ダイヤモンドライクカーボン、カーボンナノチューブも好適に使用される。なお、電極材料中に添加されるセラミック材料の割合は、５〜３０体積％程度が好適である。
【００９９】
更に、焼成後に薄い膜が得られる有機金属ペースト、例えば白金レジネートペースト等の材料を用いることが好ましい。また、分極反転疲労を抑制する酸化物電極、例えば酸化ルテニウム、酸化イリジウム、ルテニウム酸ストロンチウム、Ｌａ_1-xＳｒ_xＣｏＯ₃（例えばｘ＝０．３や０．５）、Ｌａ_1-xＣａ_xＭｎＯ₃、Ｌａ_1-xＣａ_xＭｎ_1-yＣｏ_yＯ₃（例えばｘ＝０．２、ｙ＝０．０５）、もしくはこれらを例えば白金レジネートペーストに混ぜたものが好ましい。
【０１００】
カソード電極１６を形成するに当たり、上記材料を用いて、スクリーン印刷、スプレー、コーティング、ディッピング、塗布、電気泳動法等の各種の厚膜形成法や、スパッタリング法、イオンビーム法、真空蒸着法、イオンプレーティング法、化学気相成長法（ＣＶＤ）、めっき等の各種の薄膜形成法による通常の膜形成法に従って形成することができ、好適には、前者の厚膜形成法によって形成される。なお、カソード電極１６の寸法については、図２に示すように、幅Ｗ１を２ｍｍとし、長さＬ１を５ｍｍとした。カソード電極１６の厚さは、２０μｍ以下がよく、好適には５μｍ以下である。
【０１０１】
アノード電極２０は、カソード電極１６と同様の材料及び方法によって形成されるが、好適には上記厚膜形成法によって形成する。アノード電極２０の厚さも、２０μｍ以下がよく、好適には５μｍ以下であるとよい。また、アノード電極２０の寸法については、図２に示すように、カソード電極１６と同様に幅Ｗ２を２ｍｍとし、長さＬ２を５ｍｍとした。
【０１０２】
カソード電極１６に電気的に接続した配線と、アノード電極２０に電気的に接続した配線とを電気的に分離するために、基板１２を電気的な絶縁材料で構成するのが好ましい。
【０１０３】
従って、基板１２を、ガラス、又は高耐熱性の金属、あるいはその金属表面をガラスなどのセラミック材料によって被覆したホーローのような材料によって構成することができるが、セラミックスで構成するのが最適である。
【０１０４】
基板１２を構成するセラミックスとしては、例えば、安定化された酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル、ムライト、窒化アルミニウム、窒化珪素、ガラス、これらの混合物等を使用することができる。その中でも、酸化アルミニウム及び安定化された酸化ジルコニウムが、強度及び剛性の観点から好ましい。安定化された酸化ジルコニウムは、機械的強度が比較的高いこと、靭性が比較的高いこと、カソード電極１６及びアノード電極２０との化学反応が比較的小さいことなどの観点から特に好適である。なお、安定化された酸化ジルコニウムとは、安定化酸化ジルコニウム及び部分安定化酸化ジルコニウムを包含する。安定化された酸化ジルコニウムでは、立方晶などの結晶構造をとるため、相転移が生じない。
【０１０５】
一方、酸化ジルコニウムは、１０００℃前後で単斜晶と正方晶との間を相転移し、このような相転移の際にクラックが発生するおそれがある。安定化された酸化ジルコニウムは、酸化カルシウム、酸化マグネシウム、酸化イットリウム、酸化スカンジウム、酸化イッテルビウム、酸化セリウム、希土類金属の酸化物等の安定剤を、１〜３０モル％含有する。なお、基板１２の機械的強度を向上させるために、安定化剤が酸化イットリウムを含有すると好適である。この場合、酸化イットリウムを、好適には１．５〜６モル％、更に好適には２〜４モル％含有し、更に０．１〜５モル％の酸化アルミニウムを含有することが好ましい。
【０１０６】
また、結晶相を、立方晶＋単斜晶の混合相、正方晶＋単斜晶の混合相、立方晶＋正方晶＋単斜晶の混合相等とすることができるが、その中でも、主たる結晶相を、正方晶又は正方晶＋立方晶の混合相としたものが、強度、靭性及び耐久性の観点から最適である。
【０１０７】
基板１２をセラミックスから構成した場合、比較的多数の結晶粒が基板１２を構成するが、基板１２の機械的強度を向上させるためには、結晶粒の平均粒径を０．０５〜２μｍとするとよく、更に好適には０．１〜１μｍとするとよい。
【０１０８】
エミッタ部１４、カソード電極１６及びアノード電極２０をそれぞれ形成するたびに熱処理（焼成処理）して基板１２と一体構造にすることができ、また、これらエミッタ部１４、カソード電極１６及びアノード電極２０を形成した後、同時に焼成処理して、これらを同時に基板１２に一体に結合することもできる。なお、カソード電極１６及びアノード電極２０の形成法によっては、一体化のための熱処理（焼成処理）を必要としない場合もある。
【０１０９】
基板１２と、エミッタ部１４、カソード電極１６及びアノード電極２０とを一体化させるための焼成処理に係る温度としては、５００〜１４００℃の範囲、好適には、１０００〜１４００℃の範囲とするとよい。更に、膜状のエミッタ部１４を熱処理する場合、高温時にエミッタ部１４の組成が不安定にならないように、エミッタ部１４の蒸発源と共に雰囲気制御を行いながら焼成処理を行うことが好ましい。
【０１１０】
また、エミッタ部１４を適切な部材によって被覆し、エミッタ部１４の表面が焼成雰囲気に直接露出しないようにして焼成する方法を採用してもよい。この場合、被覆部材としては、基板１２と同様の材料を用いることが好ましい。
【０１１１】
次に、電子放出素子１０の電子放出原理について図１〜図６を参照しながら説明する。まず、パルス発生源２２から出力される駆動電圧Ｖａは、図３に示すように、第１の電圧Ｖａ１が出力される期間（準備期間Ｔ１）と第２の電圧Ｖａ２が出力される期間（電子放出期間Ｔ２）を１ステップとし、該１ステップが繰り返される。第１の電圧Ｖａ１は、カソード電極１６の電位がアノード電極２０の電位よりも高い電圧であり、第２の電圧Ｖａ２は、カソード電極１６の電位がアノード電極２０の電位よりも低い電圧である。駆動電圧Ｖａの振幅Ｖｉｎは、第１の電圧Ｖａ１から第２の電圧Ｖａ２を差し引いた値（＝Ｖａ１−Ｖａ２）で定義することができる。
【０１１２】
準備期間Ｔ１は、図４に示すように、カソード電極１６とアノード電極２０間に第１の電圧Ｖａ１を印加してエミッタ部１４を分極する期間である。第１の電圧Ｖａ１としては、図３のように直流電圧でもよいが、１つのパルス電圧、もしくはパルス電圧を複数回連続印加するようにしてもよい。ここで、準備期間Ｔ１は、分極処理を十分に行うために、電子放出期間Ｔ２よりも長くとることが好ましい。例えば、この準備期間Ｔ１としては１００μｓｅｃ以上が好ましい。これは、第１の電圧Ｖａ１の印加時の消費電力及びカソード電極１６の損傷を防止する目的で、分極を行うための第１の電圧Ｖａ１の絶対値を、第２の電圧Ｖａ２の絶対値よりも小さく設定しているからである。
【０１１３】
電子放出期間Ｔ２は、カソード電極１６とアノード電極２０間に第２の電圧Ｖａ２が印加される期間である。カソード電極１６とアノード電極２０間に第２の電圧Ｖａ２が印加されることによって、図５Ａに示すように、少なくともエミッタ部１４のうち、スリット１８から露出する部分が分極反転される。この分極反転によって、カソード電極１６とその近傍の双極子モーメントの正極側とで局所的な集中電界が発生することにより、カソード電極１６から１次電子が引き出され、図５Ｂに示すように、前記カソード電極１６から引き出された１次電子がエミッタ部１４に衝突して、該エミッタ部１４から２次電子が放出される。
【０１１４】
この実施の形態のように、カソード電極１６、エミッタ部１４及び真空の３重点Ａを有する場合には、カソード電極１６のうち、３重点Ａの近傍部分から１次電子が引き出され、この３重点Ａから引き出された１次電子がエミッタ部１４に衝突して、該エミッタ部１４から２次電子が放出される。なお、カソード電極１６の厚みが極薄（〜１０ｎｍ）である場合には、該カソード電極１６とエミッタ部１４との界面から電子が放出されることになる。
【０１１５】
このような原理によって電子が放出されることから、電子放出が安定して行われ、電子放出の回数も２０億回以上を実現でき、実用性に富む。しかも、放出電子量は、カソード電極１６とアノード電極２０間に印加される駆動電圧Ｖａの振幅Ｖｉｎにほぼ比例して増加することから、放出電子量を容易に制御できるという利点もある。
【０１１６】
そして、放出された２次電子のうち、一部の２次電子はコレクタ電極２４（図１参照）に導かれて蛍光体２８を励起し、外部に蛍光体発光として具現されることになる。他の一部の２次電子や１次電子は、アノード電極２０に引かれる。
【０１１７】
ここで、２次電子の放出分布について説明する。図６に示すように、２次電子は、ほとんどエネルギーが０に近いものが大多数であり、エミッタ部１４の表面から真空中に放出されると、周囲の電界分布のみに従って運動することになる。つまり、２次電子は、初速がほとんど０（ｍ／ｓｅｃ）の状態から周囲の電界分布に従って加速される。このため、図５Ｂに示すように、エミッタ部１４とコレクタ電極２４間に電界Ｅが発生しているとすると、２次電子は、この電界Ｅに沿って、その放出軌道が決定される。つまり、直進性の高い電子源を実現させることができる。このような初速の小さい２次電子は、１次電子のクーロン衝突でエネルギーを得て、エミッタ部１４の外へ飛び出した固体内電子である。
【０１１８】
また、コレクタ電極２４のパターン形状や電位を適宜変更したり、エミッタ部１４とコレクタ電極２４との間に図示しない制御電極等を配置することによって、エミッタ部１４とコレクタ電極２４間の電界分布を任意に設定することにより、２次電子の放出軌道を制御し易くなり、電子ビーム径の収束、拡大、変形も容易になる。
【０１１９】
上述した直進性の高い電子源の実現、並びに２次電子の放出軌道の制御のし易さは、本実施の形態に係る電子放出素子１０をディスプレイの画素として構成した場合に、画素の狭ピッチ化に有利になる。
【０１２０】
ところで、図６からもわかるように、１次電子のエネルギーＥ₀に相当するエネルギーをもった２次電子が放出されている。この２次電子は、カソード電極１６から放出された１次電子がエミッタ部１４の表面近くで散乱したもの（反射電子）である。
【０１２１】
カソード電極１６の厚みが１０ｎｍよりも厚い場合には、前記反射電子のほとんどがアノード電極２０に向かうことになる。そして、本明細書内で述べている２次電子は、前記反射電子やオージェ電子も含んで定義するものとする。
【０１２２】
一方、カソード電極１６の厚みが極薄（〜１０ｎｍ）である場合、カソード電極１６から放出された１次電子は、カソード電極１６とエミッタ部１４の界面で反射してコレクタ電極２４に向かうことになる。
【０１２３】
アノード電極２０に引かれた電子は、図５Ａに示すように、主にアノード電極２０の近傍に存在する気体又はアノード電極２０を構成する原子等を、正イオンと電子とに電離する。アノード電極２０の近傍に存在する該アノード電極２０を構成する原子は、該アノード電極２０の一部が蒸散した結果生じた原子であり、該原子はアノード電極２０の近傍に浮遊している。そして、前記電離によって発生した電子が更に気体や前記原子等を電離するため、指数関数的に電子が増え、これが進行して電子と正イオンが中性的に存在すると局所プラズマとなる。
【０１２４】
そして、前記電離によって発生した正イオンが例えばカソード電極１６に衝突することによってカソード電極１６が損傷する場合がある。
【０１２５】
カソード電極１６が例えば従来の円錐形状の電極であれば、損傷によって電極先端部分が丸くなってしまい、電子放出電圧が大きくなるという問題がある。そこで、電極の材質をモリブデン等のような高融点のものにすることが考えられるが、電極自体が高価になり、全体の製造コストが上昇するという問題がある。その他、カソード電極１６に正イオンの衝突が集中しないように、別途ゲート電極等を配置することが考えられるが、電極構造が複雑になり、製造コストが高価になり易いという問題がある。
【０１２６】
そこで、本実施の形態では、以下に示す種々の具体例によって、小型化及び低コスト化を図りながら、電子放出の低電圧化と、カソード電極１６（及びアノード電極２０）への損傷を抑えて長寿命化を図るようにしている。
【０１２７】
まず、第１の具体例に示す電子放出素子１０Ａは、図２に示すように、カソード電極１６とアノード電極２０間のスリット１８の幅ｄを小さくすることで、電子放出の低電圧化を図るようにしている。
【０１２８】
ここで、電界集中ポイントＡでの電界の強さをＥ、カソード電極１６とアノード電極２０間の電圧（パルス発生源２２から出力される駆動電圧Ｖａがカソード電極１６とアノード電極２０間に印加されることによって、該カソード電極１６とアノード電極２０間に現れる電圧）をＶａｋ、スリット１８の幅をｄとしたとき、電子放出には、上述した電界集中ポイントＡでの電界の強さＥとして、ある値以上が必要であるが、ここで、Ｅ＝Ｖａｋ／ｄであるから、電界の強さＥを大きくするためには、電圧Ｖａｋを大きくするか、スリット１８の幅ｄを小さくすればよい。
【０１２９】
電圧Ｖａｋを大きくすると、▲１▼：駆動回路の耐圧を大きくする必要があるため、駆動回路を小型化することができず、高価になるおそれや、▲２▼：プラズマで生成された正イオンが電圧Ｖａｋによってエネルギーを得て、例えばカソード電極１６に衝突するため、カソード電極１６の損傷量が多くなるおそれがある。
【０１３０】
そこで、この第１の具体例では、スリット１８の幅ｄを小さくしている。従来の電界電子放出を用いた電子放出素子では、５×１０⁹Ｖ／ｍ程度の電界が必要であることから、スリット１８の幅ｄは、電圧Ｖａｋを例えば１００Ｖ未満にする場合、２０ｎｍ程度まで狭くすることが必要になる。
【０１３１】
これに対して、この第１の具体例では、誘電体にてエミッタ部１４を構成するようにしているため、前記電圧Ｖａｋを例えば１００Ｖ未満にする場合、スリット１８の幅ｄを２０ｎｍ程度まで狭くする必要はなく、２０μｍ程度で十分である。もちろん、前記電圧Ｖａｋの選定によっては、スリット１８の幅ｄを０．１μｍ〜５０μｍの範囲に設定することが好ましい。より好ましくは、０．１μｍ〜１０μｍであり、前記電圧Ｖａｋを１０Ｖ程度とする場合には、０．１μｍ〜１μｍの範囲に設定することが好ましい。
【０１３２】
スリット１８の幅ｄを０．１μｍ以上としたのは、スリット１８の加工のし易さやカソード電極１６及びアノード電極２０間の絶縁を確保する上で有利であり、５０μｍ以下、１０μｍ以下、あるいは１μｍ以下としたのは、前記電圧Ｖａｋの選定にもよるが、いずれにしても電子放出の低電圧化において有利となるからである。これらの範囲に設定することで、駆動回路の小型化、低コスト化を図ることができると共に、例えばカソード電極１６の損傷を抑制することができ、長寿命化において有利となる。
【０１３３】
次に、第２の具体例に係る電子放出素子１０Ｂについて図７〜図９を参照しながら説明する。
【０１３４】
上述した第１の具体例に係る電子放出素子１０Ａでは、図２に示すように、エミッタ部１４の一方の面にカソード電極１６とアノード電極２０を形成し、スリット１８を空隙とした場合を示した。
【０１３５】
この電子放出素子１０Ａにおいて、少なからずカソード電極１６の損傷が進んだ場合、スリット１８の幅ｄが徐々に拡大することから、上述の式Ｅ＝Ｖａｋ／ｄの関係により、一定の電界の強さＥを得るためには、スリット１８の幅ｄの拡大に伴って電子放出のための駆動電圧Ｖａの振幅Ｖｉｎを大きくしていく必要がある。
【０１３６】
一方、この第２の具体例に係る電子放出素子１０Ｂでは、図７に示すように、基板１２上に幅ｄが０．１〜５０μｍのエミッタ部１４が形成され、該エミッタ部１４の一方の側面にカソード電極１６が形成され、エミッタ部１４の他方の側面にアノード電極２０が形成されている。つまり、カソード電極１６とアノード電極２０との間のスリット１８にエミッタ部１４が存在した構造となっており、エミッタ部１４をカソード電極１６とアノード電極２０とで挟んだ構造となっている。
【０１３７】
この第２の具体例に係る電子放出素子１０Ｂにおいては、図８に示すように、カソード電極１６が損傷したとしても、カソード電極１６とアノード電極２０間の距離、即ち、スリット１８の幅ｄは不変であることから、一定電圧で安定した電子放出を実現させることができる。その結果、電圧Ｖａｋの低電圧化を維持させることができ、カソード電極１６の長寿命化も達成させることができる。
【０１３８】
しかも、誘電体にて構成されたエミッタ部１４がカソード電極１６とアノード電極２０で挟まれた構造であることから、図９に示すように、エミッタ部１４での分極を完全に行うことができ、分極反転による電子放出を、安定して、かつ、効率よく行うことができる。
【０１３９】
ここで、第２の具体例に係る電子放出素子１０Ｂをディスプレイの画素として構成する場合について図１０及び図１１を参照しながら説明する。
【０１４０】
基板１２上に複数の電子放出素子１０Ｂを例えばマトリックス状に配列し、これら複数の電子放出素子１０Ｂに対向させて表示パネル１９０を設置し、更に、電子放出素子１０Ｂに隣接してスペーサ１９２を設置する。
【０１４１】
この構成で、表示パネル１９０の裏面（電子放出素子１０Ｂと対向する面）にコレクタ電極２４を形成し、更に、コレクタ電極２４上に蛍光体２８を形成した場合、電子放出素子１０Ｂから電子を放出させることで、電子放出素子１０Ｂをディスプレイの画素として機能させることができる。
【０１４２】
ところで、図１０の構成において、電子放出素子１０Ｂから放出された電子の一部がスペーサ１９２に衝突し、この電子の衝突によって、スペーサ１９２が負に帯電するおそれがある。
【０１４３】
スペーサ１９２が負に帯電すると、電子放出素子１０Ｂとコレクタ電極２４との間の電界分布、即ち、電子放出素子１０Ｂから放出された電子をコレクタ電極２４に向かわせるための電界分布が変化し、電子ビームによる蛍光体２８の励起が正確に行えなくなって、画質不良を招くおそれがある。
【０１４４】
また、電子の放出分布は、コレクタ電極２４に向かって徐々に広がった分布となる場合もあるため、この場合、画素配列の狭ピッチ化（高精細度化）に不利になるおそれがある。電子の放出分布の広がりを抑えるために、電子放出素子１０Ｂとコレクタ電極２４との間に１以上の制御電極を配置する構造も考えられるが、構造が複雑になり、製造コストが高くなるおそれがある。
【０１４５】
そこで、図１１に示すように、基板１２の上面にコレクタ電極２４を形成し、更に、該コレクタ電極２４の上面に蛍光体２８を形成する構成も好ましく採用される。この構成においては、スペーサ１９２が負に帯電したとしても、電子放出素子１０Ｂから放出された電子をコレクタ電極２４に向かわせるための電界分布はほとんど変化しない。そのため、電子ビームによる蛍光体２８の励起を正確に行うことができ、画質不良を招くことがない。
【０１４６】
しかも、電子を表示パネル１９０まで飛ばす必要がないため、電子の放出分布の広がりを考慮する必要がない。従って、画素配列の狭ピッチ化（高精細度化）を図ることができ、高精細度化が容易になる。
【０１４７】
図１１の構成において、電子放出素子１０Ｂから放出された電子の一部が基板１２上のコレクタ電極２４に向かわずに、表示パネル１９０に向かう場合がある。そこで、表示パネル１９０の裏面に制御電極１９４を配置し、該制御電極１９４に負電圧Ｖｅを印加することが好ましい。これにより、電子放出素子１０Ｂから放出された電子を効率よく、基板１２上のコレクタ電極２４に向かわせることができ、放出電子の蛍光体励起に対する寄与率を向上させることができる。
【０１４８】
次に、この第２の具体例に係る電子放出素子１０Ｂの３つの変形例について図１２〜図１６を参照しながら説明する。
【０１４９】
まず、第１の変形例に係る電子放出素子１０Ｂａは、第２の具体例に係る電子放出素子１０Ｂの考え方を踏襲させた例であるが、図１２及び図１３に示すように、エミッタ部１４が平面から見て蛇行形状に形成されている。この場合も、カソード電極１６とアノード電極２０との間のスリット１８の幅ｄを０．１〜５０μｍとすることが好ましい。
【０１５０】
このように構成することで、カソード電極１６とエミッタ部１４との接触面積並びにアノード電極２０とエミッタ部１４との接触面積が増大することから、効率よく電子を放出させることができる。
【０１５１】
第２の変形例に係る電子放出素子１０Ｂｂは、図１４に示すように、基板１２上に誘電体によるエミッタ部１４が形成され、該エミッタ部１４に形成された窓内にカソード電極１６及びアノード電極２０が埋め込まれて形成されている。このように、カソード電極１６及びアノード電極２０の電極断面積を大きくすることで、カソード電極１６及びアノード電極２０の低抵抗化を図り、ジュール熱の発生を抑止することができる。即ち、カソード電極１６及びアノード電極２０を保護することができる。この場合も、エミッタ部１４のうち、カソード電極１６とアノード電極２０との間の部分、即ち、スリット１８の幅ｄを０．１〜５０μｍとすることが好ましい。
【０１５２】
上述の第２の変形例では、カソード電極１６及びアノード電極２０の厚みをエミッタ部１４の厚みとほぼ同じにした例を示したが、その他、図１５及び図１６に示す第３の変形例に係る電子放出素子１０Ｂｃのように、カソード電極１６及びアノード電極２０の厚みをエミッタ部１４の厚みよりも薄くするようにしてもよい。この場合、図７に示す第２の具体例と同様に、カソード電極１６及びアノード電極２０が、エミッタ部１４のうち、少なくともスリット１８の部分に存在するエミッタ部１４の側壁に接触して形成される。
【０１５３】
この第３の変形例では、第１の変形例と同様に、金属の量を少なくしてカソード電極１６やアノード電極２０を構成することができるため、カソード電極１６やアノード電極２０として、高価な金属（例えば白金や金）を用いることができ、特性の向上を図ることができる。
【０１５４】
ここで、電子放出に関する１つの実験例について説明する。この実験例は、１つの電子放出素子をサンプル１０Ｂｄ（図１７参照）として、該サンプル１０Ｂｄを真空チェンバ１８０（真空度＝４×１０^-3Ｐａ）内に収容し、更に、カソード電極１６とアノード電極２０間に図１８Ａに示す駆動電圧Ｖａを供給したときに各部分に流れる電流Ｉａ、Ｉｋ、Ｉｃの波形と、カソード電極１６とアノード電極２０間の電圧Ｖａｋの波形を測定した。測定結果を図１８Ｂ〜図１８Ｅに示す。
【０１５５】
サンプル１０Ｂｄは、図１７に示すように、上述した第３の変形例に係る電子放出素子１０Ｂｃ（図１５参照）と同様の構成を有する。サンプル１０Ｂｄの寸法は、基板１２の厚みｔａが１４０μｍ、エミッタ部１４の厚みｔｂが４０μｍ、カソード電極１６の幅Ｗ１が４０μｍ、アノード電極２０の幅Ｗ２が４０μｍ、スリット１８の幅ｄが３０μｍ、カソード電極１６の端部（スリット１８側の端部とは反対側の端部）からエミッタ部１４の側端までの距離Ｄ１が４０μｍ、アノード電極２０の端部（スリット１８側の端部とは反対側の端部）からエミッタ部１４の側端までの距離Ｄ２が４０μｍである。
【０１５６】
また、カソード電極１６及びアノード電極２０は共に金（Ａｕ）にて構成し、エミッタ部１４はＰＺＴ（チタン酸ジルコン酸鉛）にて構成した。
【０１５７】
駆動電圧Ｖａは、図１８Ａに示すように、準備期間Ｔ１における第１の電圧Ｖａ１が５０Ｖで、時点ｔ０から電子放出期間Ｔ２に移行し、該電子放出期間Ｔ２における第２の電圧Ｖａ２は−１２０Ｖである。なお、駆動電圧Ｖａは、時点ｔ１で準備期間Ｔ１に移行する。
【０１５８】
そして、測定結果である図１８Ｂは、アノード電極２０からＧＮＤに流れる電流Ｉａの波形を示し、該電流ＩａのピークＰａは、駆動電圧Ｖａの立ち下がり時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−８０ｍＡであった。
【０１５９】
図１８Ｃは、パルス発生源２２からカソード電極１６に流れる電流Ｉｋの波形を示し、該電流ＩｋのピークＰｋは、前記電流Ｉａの場合と同様に、時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−１１０ｍＡであった。
【０１６０】
図１８Ｄは、コレクタ電極２４からＧＮＤに流れる電流Ｉｃの波形を示し、該電流ＩｃのピークＰｃは、前記電流Ｉａや電流Ｉｋの場合と同様に、時点ｔ０から約１μｓｅｃの時点ｔ２で発生し、その値は約−３０ｍＡであった。
【０１６１】
図１８Ｅは、カソード電極１６とアノード電極２０間の電圧Ｖａｋの波形を示し、該電圧ＶａｋのピークＶａｐは、駆動電圧Ｖａの立ち下がり時点ｔ０から約２μｓｅｃの時点ｔ３で発生し、その値は約−１２０Ｖであった。
【０１６２】
この実験例では、電子を確実に放出させる意図から、前記駆動電圧Ｖａの振幅Ｖｉｎを大きく見積もって１７０Ｖ（＝Ｖａ１−Ｖａ２）としている。しかし、上述の測定結果から、電子の放出は、前記電圧ＶａｋのピークＶａｐが到来する時点ｔ３よりも約１μｓｅｃ前の時点ｔ２で発生しており、そのときの電圧Ｖａｋの値Ｖｓは約−７７Ｖであった。この場合の電子放出効率は（Ｉｃ／Ｉｋ）＝２７％であった。
【０１６３】
このことは、実際の電子の放出に必要な駆動電圧Ｖａの振幅Ｖｉｎとして１７０Ｖなどの大きなレベルは必要でないことを示している。この例の場合では、カソード電極１６とアノード電極２０間の電圧Ｖａｋが約−７７Ｖの時点で電子の放出が行われており、駆動電圧Ｖａの低電圧化が可能であることを示している。
【０１６４】
駆動電圧Ｖａの低電圧化には、電子放出素子１０自体の最適化のほか、駆動回路の最適化も好ましく採用される。以下に示す説明は、この実験例を基礎として駆動回路の最適化を図ったものである。
【０１６５】
次に、本実施の形態に係る電子放出素子１０の駆動回路について説明する。まず、カソード電極１６とアノード電極２０間に駆動電圧Ｖａを印加することによって、カソード電極１６のうち、電界集中ポイントＡ（図１参照）の近傍部分から１次電子を放出させるには、カソード電極１６に対して急峻な電圧変化を与えることが必要である。これによって、電子放出素子１０を安定に駆動することができる。
【０１６６】
通常、図１９Ａに示すように、パルス発生源２２から出力される駆動電圧Ｖａのパルス波形が矩形であっても、カソード電極１６とアノード電極２０間の静電容量Ｃとその他の抵抗成分によるＣＲ時定数によって、図１９Ｂに示すように、カソード電極１６とアノード電極２０間の電圧Ｖａｋの波形は全体として緩やかなものとなる。
【０１６７】
この電圧Ｖａｋの波形のうち、駆動電圧Ｖａの立ち上がり又は立ち下がり直後の電圧波形は比較的急峻なものとなる。しかし、急峻に立ち上がる又は立ち下がる電圧レベルが低く、その後、規定電圧（駆動電圧Ｖａの振幅Ｖｉｎ）の例えば９５％に到達するまでの電圧波形は緩やかなものとなる。そこで、駆動電圧Ｖａの振幅Ｖｉｎを大きくすることで、見かけ上、必要な電圧レベルにわたって急峻な電圧変化を得ることが考えられる。
【０１６８】
この方法の場合、電子放出素子１０を一種のコンデンサとしてみたとき、カソード電極１６とアノード電極２０間の電圧Ｖａｋが大きくなることから、大電流による高速充電によって、電子放出が行われることになる。しかし、その後の高電圧印加のために、過剰電流が流れ、この過剰電流によるジュール熱や正イオン衝突によってカソード電極１６が損傷されるおそれがある。
【０１６９】
そこで、本実施の形態では、以下に示す種々の具体例に係る駆動回路によって、小型化及び低コスト化を図りながら、電子放出の低電圧化と、カソード電極１６（及びアノード電極２０）への損傷を抑えて長寿命化を図るようにしている。
【０１７０】
以下に説明する種々の具体例に係る駆動回路では、上述した本実施の形態に係る電子放出素子１０（各種具体例並びに変形例を含む）が適用可能であるため、図２０以降の図面では、電子放出素子１０を代表的にコンデンサＣと抵抗Ｒとの並列回路で表すこととする。
【０１７１】
まず、第１の具体例に示す駆動回路１００Ａは、図２０に示すように、カソード電極１６とパルス発生源２２との間に接続された抵抗１０６（抵抗値Ｒ１）と、アノード電極２０とＧＮＤとの間に接続された抵抗１０８（抵抗値Ｒ２）とを有する。即ち、電子放出素子１０に対して直列に抵抗１０６及び１０８が接続される。
【０１７２】
また、図２１に示すように、駆動電圧Ｖａの電子放出期間をＴ２、カソード電極１６とアノード電極２０による静電容量Ｃ並びに抵抗１０６及び１０８とで決まる時定数をτとしたとき、０＜Ｔ２≦３τに設定されている。
【０１７３】
抵抗１０６及び１０８により、電子放出素子１０に流れる過剰電流を抑制することができる。また、電子放出期間Ｔ２が、電子放出に寄与する急峻な電圧変化の期間に設定されるため、無駄な電流供給がなくなり、消費電力の低減につながると共に、余分な電子の放出も抑制することができ、カソード電極１６等への損傷を少なくすることができる。
【０１７４】
なお、上述の例では、それぞれ抵抗１０６及び１０８を接続した例を示したが、その他、抵抗１０６のみ、あるいは抵抗１０８のみを接続するようにしてもよい。
【０１７５】
第２の具体例に係る駆動回路１００Ｂは、上述した第１の具体例に係る駆動回路１００Ａとほぼ同じ構成を有するが、図２２に示すように、抵抗１０６として非線形抵抗特性を有する回路１１０を用いた点で異なる。この例では、回路１１０は、ドレイン・ソース間保護用ダイオード１１２が内蔵されたｎチャネル型ＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴ１１４と記す）と、ドレイン・ソース間保護用ダイオード１１６が内蔵されたｐチャネル型ＭＯＳＦＥＴ（以下、ｐ−ＭＯＳＦＥＴ１１８と記す）が直列に接続された構成を有する。この場合、ｎ−ＭＯＳＦＥＴ１１４のドレインとｐ−ＭＯＳＦＥＴ１１８のソースとが接続点１１９にて互いに接続される。
【０１７６】
そして、ｎ−ＭＯＳＦＥＴ１１４のゲートが前記接続点１１９に接続され、ｐ−ＭＯＳＦＥＴ１１８のゲートがドレインに接続されている。
【０１７７】
これにより、図２３Ａに示すように、例えば電子放出期間Ｔ２の開始時点においてｎ−ＭＯＳＦＥＴ１１４のソースが低レベルになると、電子放出素子１０からｐ−ＭＯＳＦＥＴ１１８のダイオード１１６並びにｎ−ＭＯＳＦＥＴ１１４のドレイン・ソース間を介して電流が流れることになる。
【０１７８】
このとき、前記電流は、電子放出期間Ｔ２の開始時点において、ダイオード１１６及びｎ−ＭＯＳＦＥＴ１１４の非線形抵抗特性によって急速に流れることになるため、カソード電極１６とアノード電極２０間の電圧Ｖａｋは、図２３Ｂに示すように、第１の電圧Ｖａ１から第２の電圧Ｖａ２に急速に変化することとなり、急峻な電圧変化を得ることができる。これにより、カソード電極１６での電子放出が効率的に行われる。
【０１７９】
なお、電子放出期間Ｔ２の終了時点においてｎ−ＭＯＳＦＥＴ１１４のソースが高レベルになると、今度は、パルス発生源２２からｎ−ＭＯＳＦＥＴ１１４のダイオード１１２並びにｐ−ＭＯＳＦＥＴ１１８のドレイン・ソース間を介して電流が流れる。
【０１８０】
このとき、図２３Ｂに示すように、パルス発生源２２からの前記電流は、電子放出期間Ｔ２の終了時点において、ダイオード１１２及びｐ−ＭＯＳＦＥＴ１１８の非線形抵抗特性によって急速に流れることになるため、カソード電極１６とアノード電極２０間の電圧Ｖａｋは、第２の電圧Ｖａ２から第１の電圧Ｖａ１に急速に変化することとなる。
【０１８１】
従って、この回路１１０を用いた場合は、カソード電極１６とアノード電極２０間の電圧Ｖａｋの変化を急峻にすることができ、しかも、過剰電流の抑制をも実現することができる。また、抵抗１０６を用いた場合よりも電子放出期間Ｔ２を短く設定することができ、準備期間Ｔ１（図３参照）も短く設定することができる。このことから、電子放出素子１０を例えばディスプレイの画素に適用した場合に、水平同期信号の周波数を高めることができる、あるいは高解像度を実現させることが可能となる。
【０１８２】
第２の具体例に係る駆動回路１００Ｂの２つの変形例について図２４及び図２５を参照しながら説明する。
【０１８３】
まず、第１の変形例に係る駆動回路１００Ｂａは、上述した第２の具体例に係る駆動回路１００Ｂとほぼ同様の構成を有するが、図２４に示すように、前記回路１１０が、共にドレイン・ソース間保護用のダイオード１２０及び１２２が内蔵された２つのｎ−ＭＯＳＦＥＴ（第１及び第２のｎ−ＭＯＳＦＥＴ１２４及び１２６）がそれぞれドレインを共通に直列に接続された構成を有する点で異なる。この場合、第１及び第２のｎ−ＭＯＳＦＥＴ１２４及び１２６の各ゲートがそれぞれ共通のドレインに接続される。
【０１８４】
この第１の変形例においては、電子放出期間Ｔ２の開始時点において第２のｎ−ＭＯＳＦＥＴ１２６のソースが低レベルになると、電子放出素子１０から第１のｎ−ＭＯＳＦＥＴ１２４のダイオード１２０並びに第２のｎ−ＭＯＳＦＥＴ１２６のドレイン・ソース間を介して電流が流れる。また、電子放出期間Ｔ２の終了時点において第２のｎ−ＭＯＳＦＥＴ１２６のソースが高レベルになると、パルス発生源２２から第２のｎ−ＭＯＳＦＥＴ１２６のダイオード１２２並びに第１のｎ−ＭＯＳＦＥＴ１２４のドレイン・ソース間を介して電流が流れる。
【０１８５】
この場合も、カソード電極１６とアノード電極２０間の電圧Ｖａｋの変化を急峻にすることができ、過剰電流の抑制をも実現することができる。
【０１８６】
第２の変形例に係る駆動回路１００Ｂｂは、上述した第２の具体例に係る駆動回路１００Ｂとほぼ同様の構成を有するが、図２５に示すように、前記回路１１０が、２つのツェナーダイオード（第１及び第２のツェナーダイオード１３０及び１３２）がそれぞれアノードを共通に直列に接続されて構成されている点で異なる。この場合、第１のツェナーダイオード１３０のカソードが電子放出素子１０に接続され、第２のツェナーダイオード１３２のカソードがパルス発生源２２に接続される。各ツェナーダイオード１３０及び１３２のツェナー電圧は例えば５０Ｖに設定されている。
【０１８７】
この第２の変形例においては、電子放出期間Ｔ２の開始時点において第２のツェナーダイオード１３２のカソードが低レベルになると、第１のツェナーダイオード１３０が導通し、電子放出素子１０から第１及び第２のツェナーダイオード１３０及び１３２を介して電流が流れる。このとき、電流は、第２のツェナーダイオード１３２の非線形抵抗特性によって急速に流れ、カソード電極１６とアノード電極２０間の電圧Ｖａｋは急峻な電圧変化となる。
【０１８８】
なお、電子放出期間Ｔ２の終了時点において第２のツェナーダイオード１３２のカソードが高レベルになると、第２のツェナーダイオード１３２が導通し、パルス発生源２２から第１及び第２のツェナーダイオード１３０及び１３２を介して電流が流れることとなる。
【０１８９】
次に、第３の具体例に係る駆動回路１００Ｃについて図２６を参照しながら説明する。この第３の具体例に係る駆動回路１００Ｃは、上述した第１の具体例に係る駆動回路１００Ａとほぼ同様の構成を有するが、電子放出素子１０と直列に接続されたスイッチング素子１４０を有する点で異なる。もちろん、前記抵抗１０６に代えて図２２、図２４及び図２５に示す回路１１０としてもよい。
【０１９０】
そして、図２７Ａ及び図２７Ｂに示すように、カソード電極１６とアノード電極２０による静電容量Ｃ並びに抵抗１０６及び１０８とで決まる時定数をτ、電子放出期間をＴ２、スイッチング素子１４０のオン時間をｔとしたとき、０＜ｔ≦３τ≦Ｔ２に設定している。
【０１９１】
この場合、電子放出に寄与する急峻な電圧変化の期間にスイッチング素子１４０がオン動作するため、無駄な電流供給がなくなり、消費電力の低減につながると共に、余分な電子の放出も抑制することができる。
【０１９２】
前記抵抗１０６に代えて図２２、図２４及び図２５に示す回路１１０を用いることで、オン時間ｔ並びに電子放出期間Ｔ２をより短く設定することができる。
【０１９３】
次に、第４の具体例に係る駆動回路１００Ｄは、図２６に示すように、上述した第３の具体例に係る駆動回路１００Ｃとほぼ同じ構成を有するが、図２８Ａ及び図２８Ｂに示すように、電子放出を行うためのスイッチング素子１４０のオン時間をｔ１、その後に続く電子放出を維持し、かつ、カソード電極１６に流入する電流を抑制するためのスイッチング素子１４０のオフ時間をｔ２としたとき、０＜ｔ１≦３τ＜ｔ２≦Ｔ２に設定している点で異なる。なお、準備期間Ｔ１においてスイッチング素子１４０の状態（オン又はオフ）は任意である。
【０１９４】
この場合、スイッチング素子１４０のオン時間ｔ１において、電子放出に寄与する急峻な電圧変化が行われ、オフ時間ｔ２において、電子放出が維持され、かつ、カソード電極１６に流入する電流が抑制されることから、無駄な電流供給がなくなり、消費電力の低減につながると共に、余分な電子の放出も抑制することができる。
【０１９５】
次に、第５の具体例に係る駆動回路１００Ｅは、図２９に示すように、電子放出素子１０と直列に接続された１つの並列回路１５０を有する。該並列回路１５０は、抵抗１５２とコンデンサ１５４とが並列に接続されて構成されている。
【０１９６】
そして、電子放出期間Ｔ２のうち、実際に電子が放出する期間である実効電子放出期間Ｔ２ａは、図３０Ａ及び図３０Ｂに示すように、電子放出期間Ｔ２の開始時点から、カソード電極１６とアノード電極２０間の電圧Ｖａｋが駆動電圧Ｖａの振幅Ｖｉｎの前記コンデンサ１５４に基づく分圧レベルＶｃに達するまでの期間である。
【０１９７】
具体的には、パルス発生源２２での駆動電圧Ｖａの振幅をＶｉｎ（＝Ｖａ１−Ｖａ２）、カソード電極１６とアノード電極２０間の静電容量をＣ、並列回路１５０のコンデンサ１５４の容量をＣ１とし、電子放出素子１０の抵抗値をＲ、並列回路１５０の抵抗１５２の抵抗値をＲ３としたとき、実効電子放出期間Ｔ２ａは、カソード電極１６とアノード電極２０間の電圧Ｖａｋが高レベルＶｂから低レベルＶｃ＝Ｖｉｎ×｛Ｃ１／（Ｃ＋Ｃ１）｝となる時間である。ここで、高レベルＶｂ＝Ｖｉｎ×｛Ｒ／（Ｒ＋Ｒ３）｝である。
【０１９８】
実効電子放出期間Ｔ２ａが経過した直後は、前記電圧Ｖａｋは高レベルＶｂに向けて途中まで急速に変化し、その後は緩やかに変化し、電子放出期間Ｔ２が経過する段階で最終的にＶｂに到達することになる。
【０１９９】
この場合、電子放出素子１０におけるカソード電極１６とアノード電極２０とによる静電容量Ｃに、並列回路１５０によるコンデンサ１５４が直列に接続された形態となるため、全体の容量は、カソード電極１６とアノード電極２０とによる静電容量Ｃよりも小さくなり、それに応じてＣＲ時定数も小さくなる。その結果、カソード電極１６とアノード電極２０間の電圧Ｖａｋとして電子放出において必要な電圧レベル（この場合、Ｖｉｎ×｛Ｃ１／（Ｃ＋Ｃ１）｝）まで急峻に立ち上がる電圧変化を得ることができ、放出電子の低電圧化を図ることができる。
【０２００】
しかも、電子放出期間Ｔ２の終了と同時に、前記電圧Ｖａｋの絶対値が低下することから、過剰電流が抑制され、カソード電極１６やアノード電極２０への損傷を低減することができ、カソード電極１６及びアノード電極２０の長寿命化を図ることができる。
【０２０１】
この第５の具体例に係る駆動回路１００Ｅにおいては、前記電圧Ｖａｋが、実効電子放出期間Ｔ２ａが経過した後に、Ｖｉｎ×｛Ｒ／（Ｒ＋Ｒ３）｝に到達することになるため、前記電圧Ｖａｋのダイナミックレンジを大きくしたい場合には、Ｖｉｎ×｛Ｒ／（Ｒ＋Ｒ３）｝を０Ｖに近づけることが好ましい。
【０２０２】
そこで、並列回路１５０の抵抗１５２の抵抗値Ｒ３を、理想的には、無限大に設定することが好ましいが、抵抗１５２の選択性の自由度が狭くなるおそれがある。そこで、図３１の変形例に係る駆動回路１００Ｅａに示すように、電子放出素子１０の抵抗（抵抗値Ｒ）に並列に低抵抗値Ｒ４の抵抗１５６を接続することで、電子放出素子１０の合成抵抗を下げることができるため、並列回路１５０の抵抗１５２の選択性の自由度を向上させることができる。
【０２０３】
次に、第６の具体例に係る駆動回路１００Ｆは、第１の具体例に係る駆動回路１００Ａとほぼ同様の構成を有するが、図３２に示すように、パルス発生源２２と抵抗１０６との間にインダクタ１９６が直列に接続されている点で異なる。
【０２０４】
これにより、駆動電圧Ｖａにおける第２の電圧Ｖａ２の印加開始時点からカソード電極１６とアノード電極２０間の電圧Ｖａｋが所定電圧（エミッタ部１４を圧電材料にて構成した場合は抗電圧）になるまでの時間を小さくすることができる。しかも、抵抗１０６及び１０８の抵抗値を下げることなく高速な立ち上がりあるいは立ち下がり時間を実現させることができる。なお、インダクタ１９６は、カソード電極１６へのリード線のパターン形状を一部蛇行させるなどして形成するようにしてもよい。
【０２０５】
次に、第７の具体例に係る駆動回路１００Ｇは、第１の具体例に係る駆動回路１００Ａとほぼ同様の構成を有するが、図３３に示すように、少なくとも電子放出期間Ｔ２に、アノード電極２０の電位の極性をカソード電極１６の電位とは異なる極性にする電圧Ｖｂをアノード電極２０に印加するパルス発生回路１６０が接続されている点で異なる。
【０２０６】
具体的には、図３４Ａ及び図３４Ｂに示すように、準備期間Ｔ１において、パルス発生源２２からは３０Ｖの電圧Ｖａ１が出力され、パルス発生回路１６０からは−１００Ｖの電圧Ｖａ２が出力される。また、電子放出期間Ｔ２においては、パルス発生源２２からは−１００Ｖの電圧Ｖｂ２が出力され、パルス発生回路１６０からは３０Ｖの電圧Ｖｂ１が出力される。
【０２０７】
アノード電極２０を一定電位とし、カソード電極１６とアノード電極２０間に駆動電圧Ｖａを印加する場合、該駆動電圧Ｖａのダイナミックレンジは、パルス発生源２２の耐圧で決定されることになる。
【０２０８】
しかし、上述のパルス発生回路１６０を設けることで、前記駆動電圧Ｖａのダイナミックレンジは、パルス発生源２２の耐圧とパルス発生回路１６０の耐圧を加算した耐圧まで広げることができる。従って、図３４Ａ及び図３４Ｂの例では、電子放出期間Ｔ２における駆動電圧Ｖａの振幅Ｖｉｎは２６０Ｖとなる。
【０２０９】
このことは、電子放出期間Ｔ２における駆動電圧Ｖａの振幅Ｖｉｎを１３０Ｖとする場合は、パルス発生源２２及びパルス発生回路１６０として、上述した通常の場合の１／２の耐圧（この例では６５Ｖ）を有する回路を用いることが可能となり、駆動回路１００Ｇの小型化及び低コスト化をより促進させることができる。
【０２１０】
次に、第８の具体例に係る駆動回路１００Ｈについて図３５を参照しながら説明する。この第８の具体例に係る駆動回路１００Ｈは、上述した第７の具体例に係る駆動回路１００Ｇとほぼ同様の構成を有するが、カソード電極１６とＧＮＤ間に駆動電圧を印加するパルス発生源として２つのパルス発生源（第１及び第２のパルス発生源２２ａ及び２２ｂ）を有する点と、これらパルス発生源２２ａ及び２２ｂをスイッチング制御信号Ｓｃに基づいて切り換える第１のスイッチング回路１７０を有する点と、アノード電極２０とＧＮＤ間に駆動電圧を印加するパルス発生回路として２つのパルス発生回路（第１及び第２のパルス発生回路１６０ａ及び１６０ｂ）を有する点と、これらパルス発生回路１６０ａ及び１６０ｂを前記スイッチング制御信号Ｓｃに基づいて切り換える第２のスイッチング回路１７２を有する点で異なる。
【０２１１】
第１のパルス発生源２２ａから出力される駆動電圧ＶＡ１は、図３６Ａに示すように、準備期間Ｔ１にカソード電極１６とＧＮＤ間に対して第１の電圧Ｖａ１（例えば３０Ｖ）を印加し、電子放出期間Ｔ２にカソード電極１６とＧＮＤ間に対して第２の電圧Ｖａ２（例えば−１００Ｖ）を印加する電圧波形を有する。
【０２１２】
第２のパルス発生源２２ｂから出力される駆動電圧ＶＡ２は、図３６Ｂに示すように、準備期間Ｔ１にカソード電極１６とＧＮＤ間に対して第２の電圧Ｖａ２（例えば−１００Ｖ）を印加し、電子放出期間Ｔ２にカソード電極１６とＧＮＤ間に対して第１の電圧Ｖａ１（例えば３０Ｖ）を印加する電圧波形を有する。
【０２１３】
第１のパルス発生回路１６０ａから出力される駆動電圧ＶＢ１は、図３６Ｃに示すように、準備期間Ｔ１にアノード電極２０とＧＮＤ間に対して第２の電圧Ｖａ２（例えば−１００Ｖ）を印加し、電子放出期間Ｔ２にアノード電極２０とＧＮＤ間に対して第１の電圧Ｖａ１（例えば３０Ｖ）を印加する電圧波形を有する。
【０２１４】
第２のパルス発生回路１６０ｂから出力される駆動電圧ＶＢ２は、図３６Ｄに示すように、準備期間Ｔ１にアノード電極２０とＧＮＤ間に対して第１の電圧Ｖａ１（例えば３０Ｖ）を印加し、電子放出期間Ｔ２にアノード電極２０とＧＮＤ間に対して第２の電圧Ｖａ２（例えば−１００Ｖ）を印加する電圧波形を有する。
【０２１５】
一方、前記第１及び第２のスイッチング回路１７０及び１７２は、１つのスイッチング制御信号Ｓｃでそれぞれスイッチを切り換える連動型スイッチング回路となっている。スイッチング制御信号Ｓｃは、図示しないが、例えばコンピュータやタイマからの指示信号等を用いることができ、この具体例では、スイッチング制御信号Ｓｃの電圧レベル（高レベル及び低レベル）で各スイッチング回路１７０及び１７２を切り換えるように設定されている。
【０２１６】
そして、スイッチング制御信号Ｓｃ（例えば高レベル電圧）の供給によって、第１及び第２のスイッチング回路１７０及び１７２がそれぞれ第１のパルス発生源２２ａ及び第１のパルス発生回路１６０を選択すると、準備期間Ｔ１において、カソード電極１６とＧＮＤ間に対して第１の電圧Ｖａ１が印加され、これによってエミッタ部１４が分極され、電子放出期間Ｔ２において、カソード電極１６とＧＮＤ間に対して第２の電圧Ｖａ２が印加され、これによってエミッタ部１４が分極反転されて、カソード電極１６から１次電子が放出され、これに伴ってエミッタ部１４から２次電子が放出されることになる。
【０２１７】
これを１ステップとしたとき、スイッチング制御信号Ｓｃが高レベルの期間にわたって、前記１ステップが１回のみ、あるいは複数回行われて１つのサイクル（第１のサイクル）を構成することになる。
【０２１８】
反対に、スイッチング制御信号Ｓｃ（例えば低レベル電圧）の供給によって、第１及び第２のスイッチング回路１７０及び１７２がそれぞれ第２のパルス発生源２２ｂ及び第２のパルス発生回路１６０ｂを選択すると、準備期間Ｔ１において、アノード電極２０とＧＮＤ間に対して第１の電圧Ｖａ１が印加され、これによってエミッタ部１４が分極され、電子放出期間Ｔ２において、アノード電極２０とＧＮＤ間に対して第２の電圧Ｖａ２が印加され、これによってエミッタ部１４が分極反転されて、アノード電極２０から１次電子が放出され、これに伴ってエミッタ部１４から２次電子が放出されることになる。
【０２１９】
これを１ステップとしたとき、スイッチング制御信号Ｓｃが低レベルの期間にわたって、前記１ステップが１回のみ、あるいは複数回行われて１つのサイクル（第２のサイクル）を構成することになる。
【０２２０】
そして、コンピュータやタイマからの指示に基づいて、第１及び第２のスイッチング回路１７０及び１７２にて第１のサイクルと第２のサイクルを例えば１ステップ毎に、あるいは数ステップ毎に任意に切り換えることができる。
【０２２１】
これにより、例えば第１のサイクルのみで駆動した際に、プラズマが発生した場合、該プラズマによって生成された正イオンがカソード電極１６に衝突し、該カソード電極１６が損傷することとなる。つまり、カソード電極１６側のダメージだけで耐久性が決定される。一方、第２のサイクルのみで駆動すると、今度は、アノード電極２０側のダメージだけで耐久性が決定される。
【０２２２】
従って、この具体例のように、第１のサイクルと第２のサイクルを任意に切り換えることで、片側の電極のみに発生していた損傷をそれぞれ両側の電極に分散させることができるため、電極の長寿命化を図ることができる。
【０２２３】
上述の第１〜第８の具体例に係る駆動回路１００Ａ〜１００Ｈにおいては、主に、過剰電流の抑制を目的として構成したものである。従って、電子放出素子１０をディスプレイの画素として利用した場合に輝度の向上に限界が生じるおそれがある。
【０２２４】
そこで、図３７に示すように、輝度の低下が懸念される電子放出素子１０に対応するコレクタ電極２４について、電子放出素子１０のスリット１８に向けて近づけたり、当該コレクタ電極２４に印加されるバイアス電圧源１０２の電圧Ｖ３を上げるなどの手法を好ましく採用することができる。
【０２２５】
なお、この発明に係る電子放出素子は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【０２２６】
【発明の効果】
以上説明したように、本発明に係る電子放出素子によれば、誘電体にて構成されたエミッタ部を有する電子放出素子において、電子放出に伴うカソード電極並びにアノード電極での損傷を抑制することができ、長寿命化及び信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態に係る電子放出素子（第１の具体例に係る電子放出素子）を示す構成図である。
【図２】第１の具体例に係る電子放出素子の電極部分を示す平面図である。
【図３】パルス発生源から出力される駆動電圧を示す波形図である。
【図４】カソード電極に第１の電圧を印加した際の作用を示す説明図である。
【図５】図５Ａは、カソード電極とアノード電極間に第２の電圧を印加した際の作用（１次電子の放出）を示す説明図であり、図５Ｂは、放出された１次電子に基づいて２次電子が放出される原理を示す説明図である。
【図６】放出された２次電子のエネルギーと２次電子の放出量の関係を示す特性図である。
【図７】第２の具体例に係る電子放出素子の主要部分を示す構成図である。
【図８】第２の具体例に係る電子放出素子において、駆動電極が一部損傷した状態を示す説明図である。
【図９】第２の具体例に係る電子放出素子の電子放出原理を示す説明図である。
【図１０】第２の具体例に係る電子放出素子でディスプレイの画素を構成した場合の一例を示す構成図である。
【図１１】第２の具体例に係る電子放出素子でディスプレイの画素を構成した場合の好ましい例を示す構成図である。
【図１２】第２の具体例に係る電子放出素子の第１の変形例を示す平面図である。
【図１３】図１２におけるＸＩＩＩ−ＸＩＩＩ線上の断面図である。
【図１４】第２の具体例に係る電子放出素子の第２の変形例を示す断面図である。
【図１５】第２の具体例に係る電子放出素子の第３の変形例を示す断面図である。
【図１６】第２の具体例に係る電子放出素子の第３の変形例を示す平面図である。
【図１７】実験例で用いたサンプルを示す構成図である。
【図１８】図１８Ａは駆動電圧を示す波形図であり、図１８Ｂはアノード電極からＧＮＤに流れる電流を示す波形図であり、図１８Ｃはパルス発生源からカソード電極に流れる電流を示す波形図であり、図１８Ｄはコレクタ電極からＧＮＤに流れる電流を示す波形図であり、図１８Ｅはカソード電極とアノード電極間の電圧を示す波形図である。
【図１９】図１９Ａは、パルス発生源から出力される駆動電圧を示す波形図であり、図１９Ｂは、電子放出素子のカソード電極とアノード電極間の電圧を示す波形図である。
【図２０】第１の具体例に係る駆動回路を示す構成図である。
【図２１】第１の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図である。
【図２２】第２の具体例に係る駆動回路を示す構成図である。
【図２３】図２３Ａは、第２の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図であり、図２３Ｂは、電子放出素子のカソード電極とアノード電極間の電圧を示す波形図である。
【図２４】第２の具体例に係る駆動回路の第１の変形例を示す構成図である。
【図２５】第２の具体例に係る駆動回路の第２の変形例を示す構成図である。
【図２６】第３の具体例に係る駆動回路（及び第４の具体例に係る駆動回路）を示す構成図である。
【図２７】図２７Ａは、第３の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図であり、図２７Ｂは、スイッチング素子のオン時間を示すタイミングチャートである。
【図２８】図２８Ａは、第４の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図であり、図２８Ｂはスイッチング素子のオン時間及びオフ時間を示すタイミングチャートである。
【図２９】第５の具体例に係る駆動回路を示す構成図である。
【図３０】図３０Ａは、第５の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図であり、図３０Ｂは、電子放出素子のカソード電極とアノード電極間の電圧を示す波形図である。
【図３１】第５の具体例に係る駆動回路の変形例を示す構成図である。
【図３２】第６の具体例に係る駆動回路を示す構成図である。
【図３３】第７の具体例に係る駆動回路を示す構成図である。
【図３４】図３４Ａは、第７の具体例に係る駆動回路におけるパルス発生源から出力される駆動電圧を示す波形図であり、図３４Ｂは、パルス発生回路から出力される駆動電圧を示す波形図である。
【図３５】第８の具体例に係る駆動回路を示す構成図である。
【図３６】図３６Ａは、第８の具体例に係る駆動回路における第１のパルス発生源から出力される駆動電圧を示す波形図であり、図３６Ｂは、第２のパルス発生源から出力される駆動電圧を示す波形図であり、図３６Ｃは、第１のパルス発生回路から出力される駆動電圧を示す波形図であり、図３６Ｄは、第２のパルス発生回路から出力される駆動電圧を示す波形図である。
【図３７】本実施の形態に係る電子放出素子をディスプレイの画素に適用した場合の好ましい態様を示す説明図である。
【符号の説明】
１０、１０Ａ、１０Ｂ、１０Ｂａ〜１０Ｂｄ…電子放出素子
１２…基板１４…エミッタ部
１６…カソード電極１８…スリット
２０…アノード電極２２…パルス発生源
１００Ａ〜１００Ｈ、１００Ｂａ、１００Ｂｂ、１００Ｅａ…駆動回路
１０４、１０６、１０８…抵抗１１０…回路
１４０…スイッチング素子１５０…並列回路
１６０、１６０ａ、１６０ｂ…パルス発生回路
１７０…第１のスイッチング回路１７２…第２のスイッチング回路
Ｔ１…準備期間Ｔ２…電子放出期間
Ｔ２ａ…実効電子放出期間

Claims

誘電体にて構成されたエミッタ部と、
前記エミッタ部に接して形成された第１の電極と、
前記エミッタ部に接して形成され、前記第１の電極と共にスリットを形成する第２の電極とを有する電子放出素子において、
前記第１の電極と前記第２の電極間に駆動電圧が印加されることによって、少なくとも前記エミッタ部の前記スリットから露出する部分が分極反転されることで電子放出を行い、
前記スリットの幅が０．１μｍ〜５０μｍであり、
前記第１の電極と前記第２の電極間に前記駆動電圧が印加されることによって、少なくとも前記エミッタ部の前記スリットから露出する部分が分極反転され、この分極反転によって、前記第１の電極の周辺に双極子モーメントの正極側が配されることで、前記第１の電極から１次電子が引き出され、
前記第１の電極から引き出された１次電子が前記エミッタ部に衝突して、該エミッタ部から２次電子を放出させる駆動電圧印加手段を有することを特徴とする電子放出素子。
請求項１記載の電子放出素子において、
前記スリットの幅が０．１μｍ〜１０μｍであることを特徴とする電子放出素子。
請求項１記載の電子放出素子において、
前記スリットの幅が０．１μｍ〜１μｍであることを特徴とする電子放出素子。
請求項１〜３のいずれか１項に記載の電子放出素子において、
前記第１の電極及び前記第２の電極は共に、前記エミッタ部の上面に形成され、
前記スリットが空隙であることを特徴とする電子放出素子。
請求項１〜３のいずれか１項に記載の電子放出素子において、
前記第１の電極は、前記エミッタ部の一方の側面に接して形成され、
前記第２の電極は、前記エミッタ部の他方の側面に接して形成され、
前記スリットに前記エミッタ部が存在していることを特徴とする電子放出素子。
請求項５記載の電子放出素子において、
前記エミッタ部が蛇行して形成されていることを特徴とする電子放出素子。
請求項１〜６のいずれか１項に記載の電子放出素子において、
前記第１の電極と前記第２の電極間に前記駆動電圧が印加されることによって、少なくとも前記エミッタ部の前記スリットから露出する部分が分極反転され、前記第２の電極よりも電位が低い前記第１の電極の近傍から電子が放出されることを特徴とする電子放出素子。
請求項１〜７のいずれか１項に記載の電子放出素子において、
前記第１の電極、前記エミッタ部の前記スリットから露出する部分及び真空雰囲気の３重点を有し、
前記第１の電極のうち、３重点近傍の部分から１次電子が引き出され、
前記引き出された１次電子が前記エミッタ部に衝突して、該エミッタ部から２次電子が放出されることを特徴とする電子放出素子。
請求項１〜８のいずれか１項に記載の電子放出素子において、
前記エミッタ部の上方のうち、少なくとも前記スリットに対向した位置に第３の電極が配置され、該第３の電極に蛍光体が塗布されていることを特徴とする電子放出素子。