JPWO2002082542A1 - 電力用半導体装置 - Google Patents
電力用半導体装置 Download PDFInfo
- Publication number
- JPWO2002082542A1 JPWO2002082542A1 JP2002565154A JP2002565154A JPWO2002082542A1 JP WO2002082542 A1 JPWO2002082542 A1 JP WO2002082542A1 JP 2002565154 A JP2002565154 A JP 2002565154A JP 2002565154 A JP2002565154 A JP 2002565154A JP WO2002082542 A1 JPWO2002082542 A1 JP WO2002082542A1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- control
- power semiconductor
- control board
- relay terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1422—Printed circuit boards receptacles, e.g. stacked structures, electronic circuit modules or box like frames
- H05K7/1427—Housings
- H05K7/1432—Housings specially adapted for power drive units or power converters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1422—Printed circuit boards receptacles, e.g. stacked structures, electronic circuit modules or box like frames
- H05K7/1427—Housings
- H05K7/1432—Housings specially adapted for power drive units or power converters
- H05K7/14329—Housings specially adapted for power drive units or power converters specially adapted for the configuration of power bus bars
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01041—Niobium [Nb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Abstract
本発明は電力用半導体装置に関し、特に、複数の半導体装置モジュールを有する電力用半導体装置において、制御基板の存在による不都合を解消し、電力用半導体素子と主回路端子との電気的な接続が容易で、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい半導体装置モジュールを提供することを目的とする。そして、上記目的を達成するために、制御エミッタ中継端子(7)、ゲート中継端子(8)および中継端子(9)は、半導体装置モジュール(100)の端縁部上部に配設された制御基板(10)に接続される構成となっている。制御基板(10)は、IGBT素子(1)やダイオード素子(2)の動作制御を行う制御回路や素子を有するとともに、制御エミッタ中継端子(7)が接続される制御エミッタ配線パターンや、ゲート中継端子(8)が接続されるゲート配線パターンを有し、これらの配線パターンは制御回路に接続される構成となっている。
Description
技術分野
本発明は電力用半導体装置に関し、特に、複数の半導体装置モジュールを有する電力用半導体装置に関するものである。
背景技術
図11に、従来の電力用半導体装置の一例として、半導体装置モジュール90の斜視図を示す。なお、図11においては一部を破断図とし、内部の構成を示している。
図11に示すように、半導体装置モジュール90は、図示しない電力用半導体素子が箱状の樹脂ケース11の内部に収納され、電力用半導体素子の上部には制御基板CBが配設されている。
制御基板CBは、IGBT(Insulated Gate Bipolar Transistor)素子やダイオード素子等の電力用半導体素子の動作制御を行う制御回路や素子を有しており、制御基板CBを内蔵することで半導体装置モジュール90はIPM(Intelligent Power Module)となる。
制御基板CBは、電力用半導体素子が配設された領域の上部をほぼ全域を覆うように配設され、当該電力用半導体素子とは図示しない接続手段によって電気的に接続されている。そして、その上主面には、内部の電力用半導体素子の動作状態を外部に出力したり、制御回路に電力を供給するための導出端子OTが配設され、樹脂ケース11の上部から突出して外部と電気的に接続可能な構成となっている。なお、樹脂ケース11内には樹脂材が封入される構成となっているが、樹脂の図示は省略している。
また、内部の電力用半導体素子に流れる主電流の導入・導出のための主回路端子M1およびM2は、制御基板CBに覆われない端縁部に配設され、樹脂ケース11の上部端縁部から突出して外部と電気的に接続可能な構成となっている。
なお、上述した半導体装置モジュール90以外の構成としては、制御基板CBを電力用半導体素子と同一平面上に配設した半導体装置モジュールも存在する。
以上説明したように、従来の半導体装置モジュール90においては、制御基板CBを内蔵していたが、そのために、主回路端子M1およびM2の配設位置が限定されたり、また、主回路端子M1およびM2の経路が長くなってインダクタンスが増加し、サージ電圧の増加など、半導体装置モジュールとしての性能面での影響を与える可能性があった。
また、制御基板を電力用半導体素子と同一平面上に配設する半導体装置モジュールにおいては、電力用半導体素子を配設する面積が制限され、電力用半導体素子の搭載個数や配置レイアウトが制限されることになる。
発明の開示
本発明は上記のような問題点を解消するためになされたもので、制御基板の存在による不都合を解消し、電力用半導体素子と主回路端子との電気的な接続が容易で、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい半導体装置モジュールを提供することを目的とする。
本発明に係る半導体装置モジュールの第1の態様は、樹脂ケースと、前記樹脂ケース内に収納された電力用半導体素子と、前記樹脂ケースから外部へ突出し、前記電力用半導体素子の主電流が流れる主回路端子と、前記樹脂ケースから外部へ突出し、前記電力用半導体素子の制御のための制御信号が入力される制御端子と、を有した半導体装置モジュールを複数個と、前記複数の半導体装置モジュールの、一列に並ぶように配設されたそれぞれの前記主回路端子を電気的に共通に接続するバスバーと、前記複数の半導体装置モジュールの、突出する前記制御端子上を少なくとも覆うように配設され、前記制御端子と電気的に接続される制御基板とを備えている。
本発明に係る半導体装置モジュールの第1の態様によれば、制御基板を半導体装置モジュールの外部に備えているので、電力用半導体素子の主回路端子の導出経路を自由に選択できる。従って、電力用半導体素子と主回路端子との電気的な接続が容易となる。また、制御基板を外部に備えることで、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくくなる。また、複数の半導体装置モジュールは、それぞれの主回路端子が一列に並ぶように配設され、主回路端子どうしがバスバーによって電気的に共通に接続されるので、バスバーを複数の半導体装置モジュールを機械的に接続する手段としても使用でき、特別な、接続手段を設けずとも、構造的に強固な電力用半導体装置を得ることができる。
本発明に係る半導体装置モジュールの第2の態様は、前記制御端子が、前記樹脂ケースの端縁部から外部へ突出し、前記制御基板は、前記複数の半導体装置モジュールの、前記制御端子が突出する前記端縁部上のみを覆うように配設されている。
本発明に係る半導体装置モジュールの第2の態様によれば、制御基板が複数の半導体装置モジュールの、制御端子が突出する端縁部上のみを覆うように配設されるので、制御基板を小型化できる。
本発明に係る半導体装置モジュールの第3の態様は、前記複数の半導体装置モジュールが、それぞれの前記制御端子が突出する前記端縁部どうしが隣り合うように配列され、前記制御基板は、前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設される。
本発明に係る半導体装置モジュールの第3の態様によれば、複数の半導体装置モジュールを、それぞれの制御端子が突出する端縁部どうしが隣り合うように配列することで、各制御端子が近接して存在することになり、制御基板を小型化できる。
本発明に係る半導体装置モジュールの第4の態様は、前記制御基板が、前記複数の半導体装置モジュールが配設された領域のほぼ全域を覆う大きさで、前記バスバーよりも上方に配設されている。
本発明に係る半導体装置モジュールの第4の態様によれば、制御基板が、複数の半導体装置モジュールが配設された領域のほぼ全域を覆う大きさで、バスバーよりも上方に配設されるので、主回路端子を通すために制御基板に開口部等を設ける必要がなく、強度的に丈夫な制御基板を得ることができる。また、複数の半導体装置モジュールの配設レイアウトの自由度が増す。
本発明に係る半導体装置モジュールの第5の態様は、前記制御基板が、前記主回路端子が配設された領域を除いて、前記複数の半導体装置モジュールの上部を覆うように配設されている。
本発明に係る半導体装置モジュールの第5の態様によれば、複数の半導体装置モジュールの配設レイアウトの自由度が増す。
本発明に係る半導体装置モジュールの第6の態様は、前記制御基板が、前記制御端子どうしを、電気的に共通に接続する配線パターンを有し、前記配線パターンの平面視形状は、非ループ形状である。
本発明に係る半導体装置モジュールの第6の態様によれば、配線パターンの平面視形状が非ループ形状であるので、主回路端子を通して流れる主回路電流の影響を受けて、環状に誘導電流が流れ、電力用半導体素子の特性が変動することを防止できる。
本発明に係る半導体装置モジュールの第7の態様は、樹脂ケースと、前記樹脂ケース内に収納された電力用半導体素子と、前記樹脂ケースの端縁部から外部へ突出し、前記電力用半導体素子の制御のための制御信号が入力される制御端子と、を有した半導体装置モジュールを複数個と、前記制御端子と電気的に接続される制御基板と、を備え、前記複数の半導体装置モジュールは、それぞれの前記制御端子が突出する前記端縁部どうしが隣り合うように配列され、前記制御基板は、前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設されている。
本発明に係る半導体装置モジュールの第7の態様によれば、複数の半導体装置モジュールを、それぞれの制御端子が突出する端縁部どうしが隣り合うように配列することで、各制御端子が近接して存在することになり、制御基板を小型化できる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
発明を実施するための最良の形態
実施の形態.
装置構成.
本発明に係る電力用半導体装置の実施の形態として、図1に半導体装置モジュール100の斜視図を示す。なお、図1においては一部を破断図とし、内部の構成を示している。
図1において、金属等の熱伝導性の良好な材質で形成された平面視形状が矩形の底面基板12上に、絶縁基板3が配設され、当該絶縁基板3上にはIGBT素子1およびダイオード素子2が1個ずつ組になって配設されている。そして、底面基板12を囲むように箱状の樹脂ケース11が配設され、底面基板12と樹脂ケース11とで規定される空間内には樹脂材が封入される構成となっている。なお、樹脂の図示は省略している。
図2に、IGBT素子1とダイオード素子2との接続関係を示す。ダイオード素子2は、IGBT素子1に対して順電流が還流する向きに並列に接続されている。IGBT素子1の主コレクタ電極および主エミッタ電極は、主回路端子M1およびM2を介して外部に接続され、制御エミッタ電極およびゲート電極は、それぞれ制御エミッタ中継端子7およびゲート中継端子8を介して外部に接続される構成となっている。なお、制御エミッタ中継端子7およびゲート中継端子8は制御信号が入力される端子であるので、制御端子と言うことができる。
また、図1において、底面基板12の端部には、絶縁基板3に沿って中継端子板6が配設され、底面基板12上においては、中継端子板6が配設された側の端縁部にIGBT素子1が配設されている。
中継端子板6は、例えば絶縁基板等の基板の主面上に、電気的に絶縁された制御エミッタパッド71およびゲートパッド81を有している。制御エミッタパッド71は、IGBT素子1の制御エミッタ電極(エミッタ電極と同義)とワイヤ配線WR(アルミニウムワイヤ)により電気的に接続され、ゲートパッド81はIGBT素子1のゲート電極とワイヤ配線WRにより電気的に接続される。また、IGBT素子1のエミッタ電極は、ダイオード素子2のアノードにワイヤ配線WRを介して電気的に接続される構成となっている。
そして、制御エミッタパッド71およびゲートパッド81には、垂直方向に延在する制御エミッタ中継端子7およびゲート中継端子8がそれぞれ接続される構成となっており、制御エミッタ中継端子7およびゲート中継端子8は樹脂ケース11の上面端縁部から外部に突出する構成となっている。
なお、制御エミッタ中継端子7と制御エミッタパッド71との接続、およびゲート中継端子8とゲートパッド81との接続は、例えば半田付けにより行う。
また、図1においては、制御エミッタ中継端子7およびゲート中継端子8とともに、中継端子9も突出する構成となっている。中継端子9は中継端子板6上に、制御エミッタパッド71およびゲートパッド81と並んで配設されたパッド91に接続されているが、パッド91はどこにも接続されていない。パッド91および中継端子9は、必要に応じて使用されるものであり、例えば、IGBT素子1の電流センス電極に接続される。電流センス電極とは主エミッタ電極に流れる電流の数千分の1の電流(センス電流)が流れるように形成された電極であり、センス電流を検出することで、IGBT素子1の過電流保護および短絡保護が可能となる。
センス電流を検出するか否かは、使用者が決めるが、パッド91および中継端子9を予め備えておくことで使用者の便宜に配慮できる。なお、パッド91だけを備え、中継端子9は必要に応じて接続するようにしても良い。
そして、制御エミッタ中継端子7、ゲート中継端子8および中継端子9は、半導体装置モジュール100の端縁部上部に配設された制御基板10に、半田付け等で接続される構成となっている。
制御基板10は、IGBT素子1やダイオード素子2の動作制御を行う制御回路(図示省略)や素子を有するとともに、制御エミッタ中継端子7が接続される制御エミッタ配線パターンや、ゲート中継端子8が接続されるゲート配線パターンを有し、これらの配線パターンは制御回路に接続される構成となっている。
なお、図1においては、IGBT素子1の主コレクタ電極および主エミッタ電極を外部に接続する主回路端子は図示していないが、制御基板10は半導体装置モジュール100の外部において、端縁部上を部分的に覆うように配設されているので、主回路端子の導出経路は比較的自由に選択できる。
次に、図3を用いて制御基板10のさらなる機能について説明する。図1においては制御基板10は半導体装置モジュール100の上面の4つの端縁部のうち、1つの端縁部から突出する制御エミッタ中継端子7、ゲート中継端子8および中継端子9に係合する構成を示したが、図3に示すように2つの半導体装置モジュール100の端縁部間に跨るように配設し、2つの半導体装置モジュール100のそれぞれの端縁部において突出する制御エミッタ中継端子7、ゲート中継端子8および中継端子9(以後、これらを中継端子群と呼称する場合もあり)に係合する構成としても良い。
このような構成において、2つの半導体装置モジュール100の制御エミッタ中継端子7どうし、ゲート中継端子8どうし、すなわち同種の中継端子どうしを制御基板10内で電気的に共通に接続することで、2つの半導体装置モジュール100を並列して制御することが可能となる。このように、複数の半導体装置モジュールが並列して制御される構成をモジュールユニットと呼称する。
なお、図3においては、制御基板10は、四隅に設けられた支柱SPによって支えられる構成となっており、また上主面には、内部の電力用半導体素子の動作状態を外部に出力したり、制御回路(図示は省略)に電力を供給するための導出端子OTが配設されている。
ここで、図4に、2つの半導体装置モジュール100に係合する制御基板10を、上部側から見た平面図を、また、制御基板10を、下部側から見た平面図を図5に示す。なお、図4および図5においては制御基板10の内部構成を部分破断図で示している。
制御基板10は、図4に示すように上主面側に、ゲート中継端子8どうしを接続するゲート配線パターン82が配設され、図5に示すように下主面側に制御エミッタ中継端子7どうしを接続するエミッタ配線パターン72が配設され、両主面を絶縁物で覆う構成となっている。なお、中継端子9どうしを接続する必要がある場合には多層基板を用い、中継端子9どうしを接続する配線パターンをゲート配線パターン82とエミッタ配線パターン72との間の層に設ければ良い。
なお、ゲート中継端子8とエミッタ配線パターン72とが接触しないように、エミッタ配線パターン72を配設すること、また、各配線パターンと各中継端子との接続は、半田付け等で確実に電気的に接続することは言うまでもない。
また、2つの半導体装置モジュール100を並列に接続する構成としては、図3に示す以外に、各々の中継端子群が一列に並ぶように2つの半導体装置モジュール100を配設し、同種の中継端子どうしを共通に接続する制御基板を用いれば良い。なお、この構成をさらに発展させたものを、後に、図6を用いて説明する。
ここで図3の説明に戻ると、図3に向かって左側の半導体装置モジュール100においては右側端縁部に中継端子群が配設されており、図に向かって右側の半導体装置モジュール100においては、左側端縁部に中継端子群が配設されている。
このように、並列して制御する2つの半導体装置モジュール100においては、中継端子群が近接するように配設することで、制御基板の面積を小さくできるが、そのためには、2つの半導体装置モジュール100の向きを反対にして、中継端子群が突出する端縁部が隣り合うように平行に配設すれば良い。
すなわち、図3においては、図に向かって左側の半導体装置モジュール100においては制御エミッタ中継端子7が最奥に位置しており、図に向かって右側の半導体装置モジュール100においては中継端子9が最奥に位置しており、2つの半導体装置モジュール100の向きが反対になっていることが示されている。
図3においては2つの半導体装置モジュール100の中継端子群を制御基板10によって電気的に共通に接続し、並列制御する構成について示したが、半導体装置モジュール100の並列制御は2つに限定されるものではなく、例えば、図6に示すように、左右それぞれ3個の半導体装置モジュール100を接続可能な制御基板20を用いることで、計6個の半導体装置モジュール100で構成されるモジュールユニットが得られる。
なお、先に説明したように、主回路端子M1およびM2の導出経路は自由に選択できるが、複数の半導体装置モジュールを並列して制御する場合、主回路端子M1およびM2は、同種の端子どうしを電気的に共通に接続することになる。そのための接続手段としては、例えば、図6に示すように半導体装置モジュールの配列においては、一点鎖線で示すように導体板で構成される帯状のバスバーを配置して、同種の主回路端子間を一直線で接続することが効率的であるので、同種の主回路端子は一列に配設され、かつ、異種の主回路端子が間に存在しないことが望ましい。図6においては、複数の主回路端子M1およびM2は、並列してそれぞれ一列に配列されている。
これは主回路端子M1およびM2を複数有する半導体装置モジュールにおいても同様であることが望ましいことは言うまでもない。なお、バスバーの構成については、図10に具体的に示す。
バスバーは同種の主回路端子を電気的に共通に接続するだけでなく、複数の半導体装置モジュールを機械的に接続する手段としても機能し、特別な、接続手段を設けずとも、構造的に強固なモジュールユニットを得ることができる。
なお、図6においては、半導体装置モジュール100を2列に配設した構成であったが、片側1列だけの構成も可能である。要するに、同種の中継端子どうしを共通に接続できる制御基板を用いれば、複数の半導体装置モジュールを並列に制御することが可能である。
また、図1に示した半導体装置モジュール100においては、IGBT素子1とダイオード素子2とを1個ずつ有し、それらに対して1組の中継端子群を有した構成を示したが、半導体装置モジュールの構成はこれに限定されるものではなく、例えば、図7に示す半導体装置モジュール100Aのように、IGBT素子1とダイオード素子2との組を複数有し、それぞれについて1組の中継端子群を有する構成であっても良い。
この場合、制御基板30は、3組の中継端子群に接続可能な構成となっており、また、中継端子板6Aは、制御エミッタパッド71、ゲートパッド81およびパッド91を3個ずつ配設可能な構成となっている。
このような構成においては、複数のIGBT素子1とダイオード素子2との組に対して、同数組の中継端子群を有し、また同数組の主回路端子M1およびM2の組を有することになる。
また、図7に示す半導体装置モジュール100Aにおいては、IGBT素子1とダイオード素子2との組を複数有し、それぞれについて1組の中継端子群を有する構成であったが、図8に示すように、6個のIGBT素子1が並列に接続され、それらに対してダイオード素子2が1対1で並列に接続された構成であっても良い。
この場合、各IGBT素子1のゲート電極は、ゲート中継端子8に共通に接続され、また、制御エミッタ電極は制御エミッタ中継端子7に共通に接続されている。なお、各IGBT素子1の主コレクタ電極および主エミッタ電極は、主回路端子M1およびM2に共通に接続されている。
このような構成においては、6組のIGBT素子1とダイオード素子2との組に対して、中継端子群は1組となり、主回路端子M1およびM2も1組となる。
作用効果
以上説明したように半導体装置モジュール100においては、制御基板10を半導体装置モジュール100の外部に備え、当該制御基板10は、半導体装置モジュール100の端縁部上を部分的に覆うように配設されているので、IGBT素子1の主コレクタ電極および主エミッタ電極を外部に接続する主回路端子の導出経路は自由に選択できる。従って、電力用半導体素子と主回路端子との電気的な接続が容易となる。
また、制御基板10を外部に備えるので、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくくなる。
また、制御エミッタ中継端子7およびゲート中継端子8は樹脂ケース11の上面端縁部から外部に突出する構成となっているので、中継端子群が向かい合うように複数の半導体装置モジュール100を2列に平行して配設し、制御基板10を複数の半導体装置モジュール100の中継端子群に係合させて、制御基板10内で同種の中継端子どうしを共通に接続することで、複数の半導体装置モジュール100を並列して制御することが可能となる。
変形例1.
以上説明した実施の形態においては、中継端子群(すなわち制御エミッタ中継端子7、ゲート中継端子8および中継端子9)が、4つの端縁部のうち、1つの端縁部から突出する半導体装置モジュール100を制御基板10に係合させる構成を示したが、中継端子群を複数有する半導体装置モジュールにおいては、制御基板の構成も異なる。
図9に、中継端子群が4つの端縁部のうち、相対する2つの端縁部から突出する半導体装置モジュール200を示す。なお、図9においては左右2つの半導体装置モジュール200が示されているが、いずれも同じ構成である。
図9において、半導体装置モジュール200は左右2つの端縁部において中継端子群をそれぞれ有し、また、主回路端子M1、M2およびM11およびM12の2組を有している。
なお、主回路端子M1、M2と図に向かって左側の中継端子群とが組をなし、主回路端子M11、M12と図に向かって右側の中継端子群とが組をなしている。
そして、2つの半導体装置モジュール200の、主回路端子M1、M2および主回路端子M11、M12の配設領域を除く上部を覆うように制御基板40が配設されている。
制御基板40は、4つの中継端子群に係合し、同種の中継端子どうしを共通に接続する配線パターンPTを有しているので、2つの半導体装置モジュール200は並列して制御されることになる。このような制御基板40を用いることで、半導体装置モジュールの配設レイアウトの自由度が増すことになる。
なお、図9に破線で示す配線パターンPTのパターン形状は一例であるが、このように、配線パターンを制御基板40の平面視形状に相似したループ形状とせず、部分的にパターンを設けない領域を作って非ループ形状とすることで、主回路端子M1、M2および主回路端子M11およびM12を通して流れる主回路電流の影響を受けて、環状に誘導電流が流れ、ゲート特性が変動することを防止できる。
また、配線パターンPTは、図4を用いて説明したように、例えば下主面側にエミッタ配線パターン72を、上主面側にゲート配線パターン82を配設することで、配線パターン間の短絡を防止する構成とすれば良い。
なお、以上の説明では、制御基板40によって2つの半導体装置モジュール200を接続した構成を示したが、制御基板40を大型化すればさらに多くの半導体装置モジュール200を接続できることは言うまでもない。
変形例2.
実施の形態において説明した制御基板10は、中継端子群が隣接するように、半導体装置モジュール100を2列に平行して配設したモジュールユニットの並列制御には適していたが、図10に示す制御基板50を採用することで、半導体装置モジュールの配列レイアウトに対する制限を少なくできる。
図10において、複数の半導体装置モジュール100が2列に配設され、その上方において、各中継端子群(すなわち制御エミッタ中継端子7、ゲート中継端子8および中継端子9)に係合するように制御基板50が配設されている。
半導体装置モジュール100は、同種の主回路端子が一列に並ぶように配設されてはいるが、配列間で中継端子群が向かい合う配置にはなっていない。
これは、制御基板50が、半導体装置モジュール100の全配列をほぼ覆う面積を有し、その領域内であれば、どこの位置でも中継端子群との係合を可能にできるからである。
従って、半導体装置モジュール100の配列形態に対する制限が緩和されるが、複数の半導体装置モジュール100を並列に制御するためには、同種の主回路端子どうしを共通に接続する必要があるので、同種の主回路端子が一列に並ぶように配設することが望ましい。
すなわち、図10に示すように、半導体装置モジュール100の各配列において、一列に並ぶ主回路端子M1およびM2を電気的に共通に接続するように、バスバーB1およびB2が配設されている。
なお、バスバーB1およびB2の配設のため、制御基板50はバスバーB1およびB2の配設位置よりも、高さ方向において高い位置に配設されているが、半導体装置モジュール100に設けた支柱SPで支えることで、安定に配設できる。
また、全ての半導体装置モジュール100を並列に制御するにはバスバーB1どうしおよびバスバーB2どうしを共通に接続すれば良い。
また、制御基板50は開口部等を有さないので構造的にも強固であり、バスバーB1およびB2により主回路端子M1およびM2の接続と合わせて、構造的により強固なモジュールユニットを得ることができる。
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図面の簡単な説明】
図1は、本発明に係る電力用半導体装置の実施の形態の構成を示す斜視図である。
図2は、電力用半導体素子の接続関係を示す図である。
図3は、本発明に係る電力用半導体装置の実施の形態の構成を示す斜視図である。
図4は、本発明に係る電力用半導体装置の制御基板の構成を示す平面図である。
図5は、本発明に係る電力用半導体装置の制御基板の構成を示す平面図である。
図6は、半導体装置モジュールの配列の一例を示す平面図である。
図7は、半導体装置モジュールの構成を示す斜視図である。
図8は、電力用半導体素子の接続関係を示す図である。
図9は、本発明に係る電力用半導体装置の実施の形態の変形例の構成を示す斜視図である。
図10は、本発明に係る電力用半導体装置の実施の形態の変形例の構成を示す斜視図である。
図11は、従来の半導体装置モジュールの構成を示す斜視図である。
本発明は電力用半導体装置に関し、特に、複数の半導体装置モジュールを有する電力用半導体装置に関するものである。
背景技術
図11に、従来の電力用半導体装置の一例として、半導体装置モジュール90の斜視図を示す。なお、図11においては一部を破断図とし、内部の構成を示している。
図11に示すように、半導体装置モジュール90は、図示しない電力用半導体素子が箱状の樹脂ケース11の内部に収納され、電力用半導体素子の上部には制御基板CBが配設されている。
制御基板CBは、IGBT(Insulated Gate Bipolar Transistor)素子やダイオード素子等の電力用半導体素子の動作制御を行う制御回路や素子を有しており、制御基板CBを内蔵することで半導体装置モジュール90はIPM(Intelligent Power Module)となる。
制御基板CBは、電力用半導体素子が配設された領域の上部をほぼ全域を覆うように配設され、当該電力用半導体素子とは図示しない接続手段によって電気的に接続されている。そして、その上主面には、内部の電力用半導体素子の動作状態を外部に出力したり、制御回路に電力を供給するための導出端子OTが配設され、樹脂ケース11の上部から突出して外部と電気的に接続可能な構成となっている。なお、樹脂ケース11内には樹脂材が封入される構成となっているが、樹脂の図示は省略している。
また、内部の電力用半導体素子に流れる主電流の導入・導出のための主回路端子M1およびM2は、制御基板CBに覆われない端縁部に配設され、樹脂ケース11の上部端縁部から突出して外部と電気的に接続可能な構成となっている。
なお、上述した半導体装置モジュール90以外の構成としては、制御基板CBを電力用半導体素子と同一平面上に配設した半導体装置モジュールも存在する。
以上説明したように、従来の半導体装置モジュール90においては、制御基板CBを内蔵していたが、そのために、主回路端子M1およびM2の配設位置が限定されたり、また、主回路端子M1およびM2の経路が長くなってインダクタンスが増加し、サージ電圧の増加など、半導体装置モジュールとしての性能面での影響を与える可能性があった。
また、制御基板を電力用半導体素子と同一平面上に配設する半導体装置モジュールにおいては、電力用半導体素子を配設する面積が制限され、電力用半導体素子の搭載個数や配置レイアウトが制限されることになる。
発明の開示
本発明は上記のような問題点を解消するためになされたもので、制御基板の存在による不都合を解消し、電力用半導体素子と主回路端子との電気的な接続が容易で、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくい半導体装置モジュールを提供することを目的とする。
本発明に係る半導体装置モジュールの第1の態様は、樹脂ケースと、前記樹脂ケース内に収納された電力用半導体素子と、前記樹脂ケースから外部へ突出し、前記電力用半導体素子の主電流が流れる主回路端子と、前記樹脂ケースから外部へ突出し、前記電力用半導体素子の制御のための制御信号が入力される制御端子と、を有した半導体装置モジュールを複数個と、前記複数の半導体装置モジュールの、一列に並ぶように配設されたそれぞれの前記主回路端子を電気的に共通に接続するバスバーと、前記複数の半導体装置モジュールの、突出する前記制御端子上を少なくとも覆うように配設され、前記制御端子と電気的に接続される制御基板とを備えている。
本発明に係る半導体装置モジュールの第1の態様によれば、制御基板を半導体装置モジュールの外部に備えているので、電力用半導体素子の主回路端子の導出経路を自由に選択できる。従って、電力用半導体素子と主回路端子との電気的な接続が容易となる。また、制御基板を外部に備えることで、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくくなる。また、複数の半導体装置モジュールは、それぞれの主回路端子が一列に並ぶように配設され、主回路端子どうしがバスバーによって電気的に共通に接続されるので、バスバーを複数の半導体装置モジュールを機械的に接続する手段としても使用でき、特別な、接続手段を設けずとも、構造的に強固な電力用半導体装置を得ることができる。
本発明に係る半導体装置モジュールの第2の態様は、前記制御端子が、前記樹脂ケースの端縁部から外部へ突出し、前記制御基板は、前記複数の半導体装置モジュールの、前記制御端子が突出する前記端縁部上のみを覆うように配設されている。
本発明に係る半導体装置モジュールの第2の態様によれば、制御基板が複数の半導体装置モジュールの、制御端子が突出する端縁部上のみを覆うように配設されるので、制御基板を小型化できる。
本発明に係る半導体装置モジュールの第3の態様は、前記複数の半導体装置モジュールが、それぞれの前記制御端子が突出する前記端縁部どうしが隣り合うように配列され、前記制御基板は、前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設される。
本発明に係る半導体装置モジュールの第3の態様によれば、複数の半導体装置モジュールを、それぞれの制御端子が突出する端縁部どうしが隣り合うように配列することで、各制御端子が近接して存在することになり、制御基板を小型化できる。
本発明に係る半導体装置モジュールの第4の態様は、前記制御基板が、前記複数の半導体装置モジュールが配設された領域のほぼ全域を覆う大きさで、前記バスバーよりも上方に配設されている。
本発明に係る半導体装置モジュールの第4の態様によれば、制御基板が、複数の半導体装置モジュールが配設された領域のほぼ全域を覆う大きさで、バスバーよりも上方に配設されるので、主回路端子を通すために制御基板に開口部等を設ける必要がなく、強度的に丈夫な制御基板を得ることができる。また、複数の半導体装置モジュールの配設レイアウトの自由度が増す。
本発明に係る半導体装置モジュールの第5の態様は、前記制御基板が、前記主回路端子が配設された領域を除いて、前記複数の半導体装置モジュールの上部を覆うように配設されている。
本発明に係る半導体装置モジュールの第5の態様によれば、複数の半導体装置モジュールの配設レイアウトの自由度が増す。
本発明に係る半導体装置モジュールの第6の態様は、前記制御基板が、前記制御端子どうしを、電気的に共通に接続する配線パターンを有し、前記配線パターンの平面視形状は、非ループ形状である。
本発明に係る半導体装置モジュールの第6の態様によれば、配線パターンの平面視形状が非ループ形状であるので、主回路端子を通して流れる主回路電流の影響を受けて、環状に誘導電流が流れ、電力用半導体素子の特性が変動することを防止できる。
本発明に係る半導体装置モジュールの第7の態様は、樹脂ケースと、前記樹脂ケース内に収納された電力用半導体素子と、前記樹脂ケースの端縁部から外部へ突出し、前記電力用半導体素子の制御のための制御信号が入力される制御端子と、を有した半導体装置モジュールを複数個と、前記制御端子と電気的に接続される制御基板と、を備え、前記複数の半導体装置モジュールは、それぞれの前記制御端子が突出する前記端縁部どうしが隣り合うように配列され、前記制御基板は、前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設されている。
本発明に係る半導体装置モジュールの第7の態様によれば、複数の半導体装置モジュールを、それぞれの制御端子が突出する端縁部どうしが隣り合うように配列することで、各制御端子が近接して存在することになり、制御基板を小型化できる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
発明を実施するための最良の形態
実施の形態.
装置構成.
本発明に係る電力用半導体装置の実施の形態として、図1に半導体装置モジュール100の斜視図を示す。なお、図1においては一部を破断図とし、内部の構成を示している。
図1において、金属等の熱伝導性の良好な材質で形成された平面視形状が矩形の底面基板12上に、絶縁基板3が配設され、当該絶縁基板3上にはIGBT素子1およびダイオード素子2が1個ずつ組になって配設されている。そして、底面基板12を囲むように箱状の樹脂ケース11が配設され、底面基板12と樹脂ケース11とで規定される空間内には樹脂材が封入される構成となっている。なお、樹脂の図示は省略している。
図2に、IGBT素子1とダイオード素子2との接続関係を示す。ダイオード素子2は、IGBT素子1に対して順電流が還流する向きに並列に接続されている。IGBT素子1の主コレクタ電極および主エミッタ電極は、主回路端子M1およびM2を介して外部に接続され、制御エミッタ電極およびゲート電極は、それぞれ制御エミッタ中継端子7およびゲート中継端子8を介して外部に接続される構成となっている。なお、制御エミッタ中継端子7およびゲート中継端子8は制御信号が入力される端子であるので、制御端子と言うことができる。
また、図1において、底面基板12の端部には、絶縁基板3に沿って中継端子板6が配設され、底面基板12上においては、中継端子板6が配設された側の端縁部にIGBT素子1が配設されている。
中継端子板6は、例えば絶縁基板等の基板の主面上に、電気的に絶縁された制御エミッタパッド71およびゲートパッド81を有している。制御エミッタパッド71は、IGBT素子1の制御エミッタ電極(エミッタ電極と同義)とワイヤ配線WR(アルミニウムワイヤ)により電気的に接続され、ゲートパッド81はIGBT素子1のゲート電極とワイヤ配線WRにより電気的に接続される。また、IGBT素子1のエミッタ電極は、ダイオード素子2のアノードにワイヤ配線WRを介して電気的に接続される構成となっている。
そして、制御エミッタパッド71およびゲートパッド81には、垂直方向に延在する制御エミッタ中継端子7およびゲート中継端子8がそれぞれ接続される構成となっており、制御エミッタ中継端子7およびゲート中継端子8は樹脂ケース11の上面端縁部から外部に突出する構成となっている。
なお、制御エミッタ中継端子7と制御エミッタパッド71との接続、およびゲート中継端子8とゲートパッド81との接続は、例えば半田付けにより行う。
また、図1においては、制御エミッタ中継端子7およびゲート中継端子8とともに、中継端子9も突出する構成となっている。中継端子9は中継端子板6上に、制御エミッタパッド71およびゲートパッド81と並んで配設されたパッド91に接続されているが、パッド91はどこにも接続されていない。パッド91および中継端子9は、必要に応じて使用されるものであり、例えば、IGBT素子1の電流センス電極に接続される。電流センス電極とは主エミッタ電極に流れる電流の数千分の1の電流(センス電流)が流れるように形成された電極であり、センス電流を検出することで、IGBT素子1の過電流保護および短絡保護が可能となる。
センス電流を検出するか否かは、使用者が決めるが、パッド91および中継端子9を予め備えておくことで使用者の便宜に配慮できる。なお、パッド91だけを備え、中継端子9は必要に応じて接続するようにしても良い。
そして、制御エミッタ中継端子7、ゲート中継端子8および中継端子9は、半導体装置モジュール100の端縁部上部に配設された制御基板10に、半田付け等で接続される構成となっている。
制御基板10は、IGBT素子1やダイオード素子2の動作制御を行う制御回路(図示省略)や素子を有するとともに、制御エミッタ中継端子7が接続される制御エミッタ配線パターンや、ゲート中継端子8が接続されるゲート配線パターンを有し、これらの配線パターンは制御回路に接続される構成となっている。
なお、図1においては、IGBT素子1の主コレクタ電極および主エミッタ電極を外部に接続する主回路端子は図示していないが、制御基板10は半導体装置モジュール100の外部において、端縁部上を部分的に覆うように配設されているので、主回路端子の導出経路は比較的自由に選択できる。
次に、図3を用いて制御基板10のさらなる機能について説明する。図1においては制御基板10は半導体装置モジュール100の上面の4つの端縁部のうち、1つの端縁部から突出する制御エミッタ中継端子7、ゲート中継端子8および中継端子9に係合する構成を示したが、図3に示すように2つの半導体装置モジュール100の端縁部間に跨るように配設し、2つの半導体装置モジュール100のそれぞれの端縁部において突出する制御エミッタ中継端子7、ゲート中継端子8および中継端子9(以後、これらを中継端子群と呼称する場合もあり)に係合する構成としても良い。
このような構成において、2つの半導体装置モジュール100の制御エミッタ中継端子7どうし、ゲート中継端子8どうし、すなわち同種の中継端子どうしを制御基板10内で電気的に共通に接続することで、2つの半導体装置モジュール100を並列して制御することが可能となる。このように、複数の半導体装置モジュールが並列して制御される構成をモジュールユニットと呼称する。
なお、図3においては、制御基板10は、四隅に設けられた支柱SPによって支えられる構成となっており、また上主面には、内部の電力用半導体素子の動作状態を外部に出力したり、制御回路(図示は省略)に電力を供給するための導出端子OTが配設されている。
ここで、図4に、2つの半導体装置モジュール100に係合する制御基板10を、上部側から見た平面図を、また、制御基板10を、下部側から見た平面図を図5に示す。なお、図4および図5においては制御基板10の内部構成を部分破断図で示している。
制御基板10は、図4に示すように上主面側に、ゲート中継端子8どうしを接続するゲート配線パターン82が配設され、図5に示すように下主面側に制御エミッタ中継端子7どうしを接続するエミッタ配線パターン72が配設され、両主面を絶縁物で覆う構成となっている。なお、中継端子9どうしを接続する必要がある場合には多層基板を用い、中継端子9どうしを接続する配線パターンをゲート配線パターン82とエミッタ配線パターン72との間の層に設ければ良い。
なお、ゲート中継端子8とエミッタ配線パターン72とが接触しないように、エミッタ配線パターン72を配設すること、また、各配線パターンと各中継端子との接続は、半田付け等で確実に電気的に接続することは言うまでもない。
また、2つの半導体装置モジュール100を並列に接続する構成としては、図3に示す以外に、各々の中継端子群が一列に並ぶように2つの半導体装置モジュール100を配設し、同種の中継端子どうしを共通に接続する制御基板を用いれば良い。なお、この構成をさらに発展させたものを、後に、図6を用いて説明する。
ここで図3の説明に戻ると、図3に向かって左側の半導体装置モジュール100においては右側端縁部に中継端子群が配設されており、図に向かって右側の半導体装置モジュール100においては、左側端縁部に中継端子群が配設されている。
このように、並列して制御する2つの半導体装置モジュール100においては、中継端子群が近接するように配設することで、制御基板の面積を小さくできるが、そのためには、2つの半導体装置モジュール100の向きを反対にして、中継端子群が突出する端縁部が隣り合うように平行に配設すれば良い。
すなわち、図3においては、図に向かって左側の半導体装置モジュール100においては制御エミッタ中継端子7が最奥に位置しており、図に向かって右側の半導体装置モジュール100においては中継端子9が最奥に位置しており、2つの半導体装置モジュール100の向きが反対になっていることが示されている。
図3においては2つの半導体装置モジュール100の中継端子群を制御基板10によって電気的に共通に接続し、並列制御する構成について示したが、半導体装置モジュール100の並列制御は2つに限定されるものではなく、例えば、図6に示すように、左右それぞれ3個の半導体装置モジュール100を接続可能な制御基板20を用いることで、計6個の半導体装置モジュール100で構成されるモジュールユニットが得られる。
なお、先に説明したように、主回路端子M1およびM2の導出経路は自由に選択できるが、複数の半導体装置モジュールを並列して制御する場合、主回路端子M1およびM2は、同種の端子どうしを電気的に共通に接続することになる。そのための接続手段としては、例えば、図6に示すように半導体装置モジュールの配列においては、一点鎖線で示すように導体板で構成される帯状のバスバーを配置して、同種の主回路端子間を一直線で接続することが効率的であるので、同種の主回路端子は一列に配設され、かつ、異種の主回路端子が間に存在しないことが望ましい。図6においては、複数の主回路端子M1およびM2は、並列してそれぞれ一列に配列されている。
これは主回路端子M1およびM2を複数有する半導体装置モジュールにおいても同様であることが望ましいことは言うまでもない。なお、バスバーの構成については、図10に具体的に示す。
バスバーは同種の主回路端子を電気的に共通に接続するだけでなく、複数の半導体装置モジュールを機械的に接続する手段としても機能し、特別な、接続手段を設けずとも、構造的に強固なモジュールユニットを得ることができる。
なお、図6においては、半導体装置モジュール100を2列に配設した構成であったが、片側1列だけの構成も可能である。要するに、同種の中継端子どうしを共通に接続できる制御基板を用いれば、複数の半導体装置モジュールを並列に制御することが可能である。
また、図1に示した半導体装置モジュール100においては、IGBT素子1とダイオード素子2とを1個ずつ有し、それらに対して1組の中継端子群を有した構成を示したが、半導体装置モジュールの構成はこれに限定されるものではなく、例えば、図7に示す半導体装置モジュール100Aのように、IGBT素子1とダイオード素子2との組を複数有し、それぞれについて1組の中継端子群を有する構成であっても良い。
この場合、制御基板30は、3組の中継端子群に接続可能な構成となっており、また、中継端子板6Aは、制御エミッタパッド71、ゲートパッド81およびパッド91を3個ずつ配設可能な構成となっている。
このような構成においては、複数のIGBT素子1とダイオード素子2との組に対して、同数組の中継端子群を有し、また同数組の主回路端子M1およびM2の組を有することになる。
また、図7に示す半導体装置モジュール100Aにおいては、IGBT素子1とダイオード素子2との組を複数有し、それぞれについて1組の中継端子群を有する構成であったが、図8に示すように、6個のIGBT素子1が並列に接続され、それらに対してダイオード素子2が1対1で並列に接続された構成であっても良い。
この場合、各IGBT素子1のゲート電極は、ゲート中継端子8に共通に接続され、また、制御エミッタ電極は制御エミッタ中継端子7に共通に接続されている。なお、各IGBT素子1の主コレクタ電極および主エミッタ電極は、主回路端子M1およびM2に共通に接続されている。
このような構成においては、6組のIGBT素子1とダイオード素子2との組に対して、中継端子群は1組となり、主回路端子M1およびM2も1組となる。
作用効果
以上説明したように半導体装置モジュール100においては、制御基板10を半導体装置モジュール100の外部に備え、当該制御基板10は、半導体装置モジュール100の端縁部上を部分的に覆うように配設されているので、IGBT素子1の主コレクタ電極および主エミッタ電極を外部に接続する主回路端子の導出経路は自由に選択できる。従って、電力用半導体素子と主回路端子との電気的な接続が容易となる。
また、制御基板10を外部に備えるので、電力用半導体素子の搭載個数や配置レイアウトの制限を受けにくくなる。
また、制御エミッタ中継端子7およびゲート中継端子8は樹脂ケース11の上面端縁部から外部に突出する構成となっているので、中継端子群が向かい合うように複数の半導体装置モジュール100を2列に平行して配設し、制御基板10を複数の半導体装置モジュール100の中継端子群に係合させて、制御基板10内で同種の中継端子どうしを共通に接続することで、複数の半導体装置モジュール100を並列して制御することが可能となる。
変形例1.
以上説明した実施の形態においては、中継端子群(すなわち制御エミッタ中継端子7、ゲート中継端子8および中継端子9)が、4つの端縁部のうち、1つの端縁部から突出する半導体装置モジュール100を制御基板10に係合させる構成を示したが、中継端子群を複数有する半導体装置モジュールにおいては、制御基板の構成も異なる。
図9に、中継端子群が4つの端縁部のうち、相対する2つの端縁部から突出する半導体装置モジュール200を示す。なお、図9においては左右2つの半導体装置モジュール200が示されているが、いずれも同じ構成である。
図9において、半導体装置モジュール200は左右2つの端縁部において中継端子群をそれぞれ有し、また、主回路端子M1、M2およびM11およびM12の2組を有している。
なお、主回路端子M1、M2と図に向かって左側の中継端子群とが組をなし、主回路端子M11、M12と図に向かって右側の中継端子群とが組をなしている。
そして、2つの半導体装置モジュール200の、主回路端子M1、M2および主回路端子M11、M12の配設領域を除く上部を覆うように制御基板40が配設されている。
制御基板40は、4つの中継端子群に係合し、同種の中継端子どうしを共通に接続する配線パターンPTを有しているので、2つの半導体装置モジュール200は並列して制御されることになる。このような制御基板40を用いることで、半導体装置モジュールの配設レイアウトの自由度が増すことになる。
なお、図9に破線で示す配線パターンPTのパターン形状は一例であるが、このように、配線パターンを制御基板40の平面視形状に相似したループ形状とせず、部分的にパターンを設けない領域を作って非ループ形状とすることで、主回路端子M1、M2および主回路端子M11およびM12を通して流れる主回路電流の影響を受けて、環状に誘導電流が流れ、ゲート特性が変動することを防止できる。
また、配線パターンPTは、図4を用いて説明したように、例えば下主面側にエミッタ配線パターン72を、上主面側にゲート配線パターン82を配設することで、配線パターン間の短絡を防止する構成とすれば良い。
なお、以上の説明では、制御基板40によって2つの半導体装置モジュール200を接続した構成を示したが、制御基板40を大型化すればさらに多くの半導体装置モジュール200を接続できることは言うまでもない。
変形例2.
実施の形態において説明した制御基板10は、中継端子群が隣接するように、半導体装置モジュール100を2列に平行して配設したモジュールユニットの並列制御には適していたが、図10に示す制御基板50を採用することで、半導体装置モジュールの配列レイアウトに対する制限を少なくできる。
図10において、複数の半導体装置モジュール100が2列に配設され、その上方において、各中継端子群(すなわち制御エミッタ中継端子7、ゲート中継端子8および中継端子9)に係合するように制御基板50が配設されている。
半導体装置モジュール100は、同種の主回路端子が一列に並ぶように配設されてはいるが、配列間で中継端子群が向かい合う配置にはなっていない。
これは、制御基板50が、半導体装置モジュール100の全配列をほぼ覆う面積を有し、その領域内であれば、どこの位置でも中継端子群との係合を可能にできるからである。
従って、半導体装置モジュール100の配列形態に対する制限が緩和されるが、複数の半導体装置モジュール100を並列に制御するためには、同種の主回路端子どうしを共通に接続する必要があるので、同種の主回路端子が一列に並ぶように配設することが望ましい。
すなわち、図10に示すように、半導体装置モジュール100の各配列において、一列に並ぶ主回路端子M1およびM2を電気的に共通に接続するように、バスバーB1およびB2が配設されている。
なお、バスバーB1およびB2の配設のため、制御基板50はバスバーB1およびB2の配設位置よりも、高さ方向において高い位置に配設されているが、半導体装置モジュール100に設けた支柱SPで支えることで、安定に配設できる。
また、全ての半導体装置モジュール100を並列に制御するにはバスバーB1どうしおよびバスバーB2どうしを共通に接続すれば良い。
また、制御基板50は開口部等を有さないので構造的にも強固であり、バスバーB1およびB2により主回路端子M1およびM2の接続と合わせて、構造的により強固なモジュールユニットを得ることができる。
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図面の簡単な説明】
図1は、本発明に係る電力用半導体装置の実施の形態の構成を示す斜視図である。
図2は、電力用半導体素子の接続関係を示す図である。
図3は、本発明に係る電力用半導体装置の実施の形態の構成を示す斜視図である。
図4は、本発明に係る電力用半導体装置の制御基板の構成を示す平面図である。
図5は、本発明に係る電力用半導体装置の制御基板の構成を示す平面図である。
図6は、半導体装置モジュールの配列の一例を示す平面図である。
図7は、半導体装置モジュールの構成を示す斜視図である。
図8は、電力用半導体素子の接続関係を示す図である。
図9は、本発明に係る電力用半導体装置の実施の形態の変形例の構成を示す斜視図である。
図10は、本発明に係る電力用半導体装置の実施の形態の変形例の構成を示す斜視図である。
図11は、従来の半導体装置モジュールの構成を示す斜視図である。
Claims (7)
- 樹脂ケース(11)と、
前記樹脂ケース内に収納された電力用半導体素子(1)と、
前記樹脂ケース(11)から外部へ突出し、前記電力用半導体素子(1)の主電流が流れる主回路端子(M1,M2)と、
前記樹脂ケース(11)から外部へ突出し、前記電力用半導体素子(1)の制御のための制御信号が入力される制御端子(7,8)と、を有した半導体装置モジュールを複数個と、
前記複数の半導体装置モジュールの、一列に並ぶように配設されたそれぞれの前記主回路端子を電気的に共通に接続するバスバーと、
前記複数の半導体装置モジュールの、突出する前記制御端子(7,8)上を少なくとも覆うように配設され、前記制御端子(7,8)と電気的に接続される制御基板(10〜50)と、を備える、電力用半導体装置。 - 前記制御端子は、前記樹脂ケース(11)の端縁部から外部へ突出し、
前記制御基板(10〜30)は、
前記複数の半導体装置モジュールの、前記制御端子(7,8)が突出する前記端縁部上のみを覆うように配設される、請求の範囲1記載の電力用半導体装置。 - 前記複数の半導体装置モジュールは、それぞれの前記制御端子(7,8)が突出する前記端縁部どうしが隣り合うように配列され、
前記制御基板(10〜30)は、
前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設される、請求の範囲2記載の電力用半導体装置。 - 前記制御基板(50)は、
前記複数の半導体装置モジュールが配設された領域のほぼ全域を覆う大きさで、前記バスバーよりも上方に配設される、請求の範囲1記載の電力用半導体装置。 - 前記制御基板(40)は、
前記主回路端子(M1,M2)が配設された領域を除いて、前記複数の半導体装置モジュールの上部を覆うように配設される、請求の範囲1記載の電力用半導体装置。 - 前記制御基板(40)は、
前記制御端子(7,8)どうしを、電気的に共通に接続する配線パターンを有し、
前記配線パターンの平面視形状は、非ループ形状である、請求の範囲5記載の電力用半導体装置。 - 樹脂ケース(11)と、
前記樹脂ケース内に収納された電力用半導体素子(1)と、
前記樹脂ケース(11)の端縁部から外部へ突出し、前記電力用半導体素子(1)の制御のための制御信号が入力される制御端子(7,8)と、を有した半導体装置モジュールを複数個と、
前記制御端子(7,8)と電気的に接続される制御基板(10〜30)と、を備え、
前記複数の半導体装置モジュールは、それぞれの前記制御端子(7,8)が突出する前記端縁部どうしが隣り合うように配列され、
前記制御基板(10〜30)は、
前記複数の半導体装置モジュールの前記配列の前記端縁部間に跨るように配設される、電力用半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2001/002876 WO2002082542A1 (fr) | 2001-04-02 | 2001-04-02 | Dispositif de puissance à semi-conducteurs |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2002082542A1 true JPWO2002082542A1 (ja) | 2004-07-29 |
Family
ID=11737220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002565154A Pending JPWO2002082542A1 (ja) | 2001-04-02 | 2001-04-02 | 電力用半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6717258B2 (ja) |
EP (1) | EP1376695A4 (ja) |
JP (1) | JPWO2002082542A1 (ja) |
WO (1) | WO2002082542A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200743035A (en) * | 2006-05-09 | 2007-11-16 | Siliconware Precision Industries Co Ltd | Circuit card module and method for fabricating the same |
JP4720756B2 (ja) * | 2007-02-22 | 2011-07-13 | トヨタ自動車株式会社 | 半導体電力変換装置およびその製造方法 |
US20090091889A1 (en) * | 2007-10-09 | 2009-04-09 | Oman Todd P | Power electronic module having improved heat dissipation capability |
JP4781400B2 (ja) | 2008-06-20 | 2011-09-28 | 三菱電機株式会社 | 半導体装置 |
JP2012124294A (ja) * | 2010-12-08 | 2012-06-28 | Sumitomo Electric Ind Ltd | 半導体モジュール及びその製造方法 |
US8466541B2 (en) * | 2011-10-31 | 2013-06-18 | Infineon Technologies Ag | Low inductance power module |
JP6119313B2 (ja) * | 2013-03-08 | 2017-04-26 | 富士電機株式会社 | 半導体装置 |
JP6303522B2 (ja) * | 2014-01-17 | 2018-04-04 | 株式会社豊田自動織機 | 半導体装置 |
JP6589409B2 (ja) * | 2015-06-24 | 2019-10-16 | 富士電機株式会社 | 電力変換装置 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5579217A (en) * | 1991-07-10 | 1996-11-26 | Kenetech Windpower, Inc. | Laminated bus assembly and coupling apparatus for a high power electrical switching converter |
JPH05146151A (ja) * | 1991-11-19 | 1993-06-11 | Matsushita Electric Ind Co Ltd | サーボモータの駆動用制御装置 |
JP2993278B2 (ja) * | 1992-06-26 | 1999-12-20 | 富士電機株式会社 | 半導体装置 |
JP2956363B2 (ja) * | 1992-07-24 | 1999-10-04 | 富士電機株式会社 | パワー半導体装置 |
JP2809026B2 (ja) * | 1992-09-30 | 1998-10-08 | 三菱電機株式会社 | インバ−タ装置およびインバ−タ装置の使用方法 |
JP2979930B2 (ja) * | 1993-10-28 | 1999-11-22 | 富士電機株式会社 | 電力用半導体装置のパッケージ |
JP3269745B2 (ja) * | 1995-01-17 | 2002-04-02 | 株式会社日立製作所 | モジュール型半導体装置 |
JP3396566B2 (ja) * | 1995-10-25 | 2003-04-14 | 三菱電機株式会社 | 半導体装置 |
JPH09130068A (ja) * | 1995-10-26 | 1997-05-16 | Matsushita Electric Ind Co Ltd | プリント基板 |
JP3168901B2 (ja) * | 1996-02-22 | 2001-05-21 | 株式会社日立製作所 | パワー半導体モジュール |
JPH09312376A (ja) * | 1996-05-21 | 1997-12-02 | Fuji Electric Co Ltd | 半導体装置 |
JP3465480B2 (ja) * | 1996-06-03 | 2003-11-10 | 富士電機株式会社 | 半導体装置 |
DE19645636C1 (de) | 1996-11-06 | 1998-03-12 | Telefunken Microelectron | Leistungsmodul zur Ansteuerung von Elektromotoren |
JPH114584A (ja) | 1997-06-11 | 1999-01-06 | Hitachi Ltd | インバータ装置 |
EP0884781A3 (en) * | 1997-06-12 | 1999-06-30 | Hitachi, Ltd. | Power semiconductor module |
TW408453B (en) * | 1997-12-08 | 2000-10-11 | Toshiba Kk | Package for semiconductor power device and method for assembling the same |
JP3547333B2 (ja) * | 1999-02-22 | 2004-07-28 | 株式会社日立産機システム | 電力変換装置 |
JP2000323646A (ja) * | 1999-05-14 | 2000-11-24 | Mitsubishi Electric Corp | 絶縁材料ケース及び半導体装置 |
JP4234259B2 (ja) * | 1999-05-14 | 2009-03-04 | 富士通テン株式会社 | 電子機器の組合せ構造 |
JP2001189416A (ja) * | 1999-12-28 | 2001-07-10 | Mitsubishi Electric Corp | パワーモジュール |
-
2001
- 2001-04-02 JP JP2002565154A patent/JPWO2002082542A1/ja active Pending
- 2001-04-02 WO PCT/JP2001/002876 patent/WO2002082542A1/ja active Application Filing
- 2001-04-02 EP EP01917796A patent/EP1376695A4/en not_active Withdrawn
- 2001-04-02 US US10/276,291 patent/US6717258B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030168726A1 (en) | 2003-09-11 |
US6717258B2 (en) | 2004-04-06 |
EP1376695A1 (en) | 2004-01-02 |
EP1376695A4 (en) | 2009-04-29 |
WO2002082542A1 (fr) | 2002-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4490041B2 (ja) | 電力用半導体装置 | |
JP4955077B2 (ja) | 半導体装置 | |
US9871465B2 (en) | Semiconductor device including positive, negative and intermediate potential conductor plates | |
US6060772A (en) | Power semiconductor module with a plurality of semiconductor chips | |
JP3701228B2 (ja) | 半導体装置 | |
US7821128B2 (en) | Power semiconductor device having lines within a housing | |
JP4292652B2 (ja) | パワー半導体モジュール | |
JP4138612B2 (ja) | 電力用半導体装置 | |
US9029977B2 (en) | Power conversion apparatus | |
EP2862202B1 (en) | Substrate for mounting multiple power transistors thereon and power semiconductor module | |
KR20190110937A (ko) | 회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법 | |
US11387180B2 (en) | Power module including a carrier assembly with combination of circuit board and lead frame | |
US6541838B1 (en) | Power module | |
JPWO2002082542A1 (ja) | 電力用半導体装置 | |
JP2009105454A (ja) | パワー半導体モジュール | |
JP4484400B2 (ja) | 半導体装置 | |
US20020158327A1 (en) | Semiconductor device | |
US6795324B2 (en) | Power converter | |
JP5138714B2 (ja) | 電力用半導体装置 | |
JP4601874B2 (ja) | 半導体装置 | |
US10964630B2 (en) | Semiconductor device having a conductor plate and semiconductor elements | |
JP2000209846A (ja) | 電力変換装置 | |
JPH11177021A (ja) | 半導体スイッチの電極構造 | |
US20230245943A1 (en) | Semiconductor module | |
JP4073621B2 (ja) | パワーモジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091022 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091208 |