JPWO2002060175A1 - データ転送装置 - Google Patents

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Abstract

データ転送装置(10)に接続されている画像処理装置(20)からIEEE1394のアイソクロナス伝送によって入力したデータストリームをコンバータ回路(219)によって出力用の色信号モードとPCI転送用のデータに変換し、PCIブリッジ回路(216B)をバスマスタとしてアドレス制御を行いながらコンバータ回路(219)からの画像データをPCIバス(215)によってDMA伝送し、グラフィック制御回路(220)を介してグラフィックメモリ(221)へ書き込む。そして、グラフィック制御回路(220)によりグラフィックメモリ(221)から画像データを読み出し、電子機器(30)へ転送する。

Description

技術分野
本発明は、画像処理装置から入力した画像データを電子機器に出力するための制御を行なうデータ転送装置に関する。
背景技術
デジタルカメラで撮像した画像をモニタ装置に表示するためには、デジタルカメラの画像データのデータ形式を、モニタ装置で表示可能なフォーマットに変換する必要がある。このため、デジタルカメラとモニタ装置との間にデータ形式の変換機能を有する変換ボードを入れることにより、デジタルカメラの画像データのデータ形式を変換する。変換ボードは、パーソナルコンピュータ等に内蔵することができ、デジタルカメラから送信された画像データに対して、フォーマット変換処理等を施してモニタ装置へ転送するすることが可能となり、ひいては円滑な撮像動作を得ることができるシステムを構成することが可能となる。
図1は、このデータ形式の変換機能を有する変換ボード110の回路構成例を示している。この変換ボード110は、IEEE1394規格に準拠した形式の画像データ出力を行なうデジタルカメラに接続され、CPU111と、CPUバス112と、システムROM113と、システムRAM114と、PCIバス115と、PCIブリッジ回路116と、グラフィック制御回路117と、グラフィックメモリ118とを有する。また、この変換ボード110は、図示しないデジタルカメラとのデータ伝送を制御するIEEE1394制御ボード120がPCIバス115に接続される。
CPU111は、システムROM113に格納されたプログラム等に基づき、変換ボード110の各部をCPUバス112を介して制御し、また各種の処理動作を実行する。システムROM113は、例えばフラッシュROM等からなり、CPU111の動作に必要な各種プログラムや固定データを格納する。システムRAM114は、例えばSDRAM等からなり、CPU111が各種制御を行なうためのデータを一時格納する。PCIバス115は、CPU111と周辺素子との間のデータの伝送等に用いられる。また、PCIブリッジ回路116は、PCIバス115とCPUバス112との接続を制御する。
グラフィック制御回路117は、1フレーム分の記憶領域を有するグラフィックメモリ118に対して、デジタルカメラからの画像データの書き込みや読み出しを時分割で行う。すなわち、このグラフィック制御回路は、CPU111側から伝送されたデータをPCIブリッジ回路116及びPCIバス115を通して受け取り、グラフィックメモリ118に書き込む。また、このグラフィック制御回路117は、グラフィックメモリ118内へ格納した画像データを読み出して、コネクタ119及び図示しないケーブルを通してモニタ装置に伝送する。
IEEE134制御ボード120は、IEEE1394の物理レイヤ制御回路121と、リンク制御回路122と、及びPCIブリッジ回路123とを有する。
物理レイヤ制御回路121は、IEEE1394の物理レイヤの制御を行なう、いわゆるPHYチップであり、図示しないIEEE1394ケーブルからコネクタ124を介して入力されたアナログ信号をデジタルデータに変換する。リンク制御回路122は、IEEE1394のリンクレイヤの制御を行なう、いわゆるLINKチップであり、物理レイヤ制御回路121側とPCIバス115間のインターフェースを制御する。PCIブリッジ回路123は、リンク制御回路122とPCIバス115との接続を制御する。
この変換ボード110において、デジタルカメラから入力した画像データをモニタ装置に転送する場合には、まず、IEEE1394制御ボード120で受け取った画像データをPCIブリッジ回路123、PCIバス115、PCIブリッジ回路123、CPUバス112の経路でCPU111側に画像データを取り込み、CPU111のソフトウエア処理によって表示用画像のフォーマットに変換する。
そしてCPU111により変換した画像データをCPUバス112、PCIブリッジ回路116、PCIバス115の経路でグラフィック制御回路117に伝送し、このグラフィック制御回路117及びグラフィックメモリ118によってモニタ装置に送出する。
ところで、上述のようにCPU111のソフトウエア処理によって画像データの変換を行う場合において、IEEE1394のアイソクロナスデータのデータ伝送速度に対して、CPU111の処理が遅くなり、表示画像のフレームレートが低下するという問題があった。また、このようなデータ伝送のためにCPU111の処理負担が大きくなり、他の動作能力が低下してシステム全体の処理速度が低下するという問題があった。
更に、上述のような変換ボードでは、デジタルカメラから入力する画像データの伝送速度とモニタ装置に送出する画像データの伝送速度との間に速度差を有する場合がある。これは例えば画像データの解像度に基づき、グラフィックメモリに対するデータの書き込み動作速度と読み出し動作速度の差に起因する場合が多かった。このため、グラフィックメモリの1フレーム分の記憶領域に画像データの書き込みと読み出しを行なうようにした場合には、画像データの書き込み速度と読み出し速度との間で速度差が生じるときに、書き込みラインが読み出しラインを追い越したり、逆に読み出しラインが書き込みラインを追い越すような現象が生じ、最終的にモニタ装置に出力される画像にライン状のノイズ(追い越し走査ノイズ)となって現れてしまうという問題点があった。特にリアルタイムの動画像を連続的に伝送して表示するような場合には、定期的に追い越し走査ノイズが発生することになり、画像の品位を低下させてしまっていた。
特にデジタルカメラから入力する画像データをモニタ装置への伝送する場合のみならず、画像処理装置から入力される画像データを電子機器へ伝送する全てのシステムにおいて上述した問題点を解決する必要があった。
発明の開示
上述の如き従来の実状に鑑み、本発明の目的は、デジタルカメラを始めとする端末装置の画像データを表示用画像に変換して、例えばモニタ装置等の電子機器に伝送する場合に、CPUに負担をかけることなく、フレームレートの低下や動作速度の低下を防止することができるデータ転送装置を提供することにある。
また、本発明の目的は、グラフィックメモリに対する画像データの書き込み動作と読み出し動作の速度差による追い越し走査ノイズの発生を防止することができるデータ転送装置を提供することにある。
本発明は、画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第1のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第2のデータ伝送ルートとを選択するCPUとを備え、上記変換処理部は、上記画像処理装置から入力された画像データのストリームを出力用のフォーマットに変換することを特徴とする。
また、本発明は、画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第1のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第2のデータ伝送ルートとを選択するCPUとを備え、上記変換処理部は、上記端末装置から入力された画像データのストリームを表示画像用のフォーマットに変換し、上記グラフィックメモリは、複数フレーム分の画像データ記憶領域を有し、上記グラフィック制御回路は、複数フレーム分の画像データ記憶領域を順次選択して画像データの書き込みと読み出しを時分割制御することを特徴とする。
発明を実施するための最良の形態
以下、本発明の実施の形態について図面を参照して説明する。
図2は、本発明を適用したデジタルカメラコントローラをデジタルカメラ及びマルチスキャンモニタに接続した例を示すシステム構成図である。この図2に示すように、デジタルカメラコントローラ10は、デジタルカメラ20とマルチスキャンモニタ30との間に設けられ、デジタルカメラ20から伝送された画像データを表示用画像に変換してマルチスキャンモニタ30に出力する。
上記デジタルカメラコントローラ10は、装置筐体10Aの前面に液晶表示素子からなる液晶ディスプレイ10Bが配される。
また、この図2において、デジタルカメラコントローラ10とデジタルカメラ20は、IEEE1394規格に準拠したケーブル(IEEE1394ケーブル)により接続され、またデジタルカメラコントローラ10とマルチスキャンモニタ30は、Dsub15pinケーブル50により接続される。
なお、デジタルカメラコントローラは、複数台のデジタルカメラ20や、複数台のマルチスキャンモニタ30により接続される場合もある。
デジタルカメラ20は、静止画と動画の双方に対応するものであり、各画像モード(VGA、SVGA、XGA、SXGAなど)に対応する複数の解像度のいずれかを選択可能であり、IEEE1394の信号形式に準拠した画像データを出力する。このデジタルカメラ20は、ユーザの直接操作により制御される場合のみならず、デジタルカメラコントローラ10を介した遠隔操作により制御される場合もある。
マルチスキャンモニタ30は、各種の条件設定がなされ、ケーブル50より入力した画像を、各画像モード(VGA、SVGA、XGA、SXGAなど)に対応する特性、例えば、解像度(画像サイズ)、フレームレート、水平周波数、ピクセル周波数などで表示するものである。このマルチスキャンモニタ30は、ユーザの直接操作により制御される場合のみならず、デジタルカメラコントローラ10を介した遠隔操作により制御される場合もある。
次に、本発明を適用したデジタルカメラコントローラの内部構成について説明をする。
図3は、本発明を適用したデジタルカメラコントローラの内部構成を示すブロック図である。この図3に示されるように、デジタルカメラコントローラ10は、CPU211と、CPUバス212と、システムROM213と、システムRAM214と、PCIバス215と、PCIブリッジ回路216A,216Bと、物理レイヤ制御回路217と、リンク制御回路218と、コンバータ回路219と、グラフィック制御回路220と、グラフィックメモリ221と、LCD222と、LCDコントローラ223と、アナログタッチスクリーン224とを備える。
CPU211は、システムROM213に格納されたプログラム等に基づき、デジタルカメラコントローラ10の各部をCPUバス212を介して制御する。また、このCPU211は、1フレーム(表示画面)分のデータ書き込み終了を示す割り込み信号#INT1をPCIブリッジ回路216Bから受信し、また1フレーム分のデータ読み出し終了を示す割り込み信号#INT2をグラフィック制御回路220から受信する。CPU211は、受信した各割り込み信号#INT1,#INT2に基づいて、グラフィック制御回路220によるグラフィックメモリ221への画像データの書き込みと読み出しを制御する。なお、各割り込み信号#INT1,#INT2は、例えば専用の割り込み信号線225、226によって伝送される。
システムROM213は、例えばフラッシュROM等からなり、CPU211の動作に必要な各種プログラムや固定データを格納する。システムRAM214は、例えばSDRAM等からなり、CPU211が各種制御を行なうためのデータを一時格納する。また、このシステムRAM214は、CPU211が上述した割り込み信号#INT1、#INT2に基づいて、グラフィックメモリ221における画像データの読み出し領域と書き込み領域とを管理する場合に用いるフレーム番号を記憶する読み出しフレームレジスタ及び書き込みフレームレジスタを備える。
PCIバス215は、CPU211と周辺素子との間のデータの伝送等に用いられる。このPCIバス215は、IEEE1394規格によるアイソクロナス転送(リアルタイムデータ)によるデータストリームを伝送することも可能である。
PCIブリッジ回路216Aは、PCIバス215と、CPUバス212との接続を制御するデバイスである。PCIブリッジ回路216Bは、コンバータ回路219から入力された画像データを、PCIバス215を介してグラフィック制御回路220へ送信するデバイスである。PCIブリッジ回路216Bは、1フレーム分の画像データをグラフィック制御回路220へ送信する度に、グラフィックメモリ221への1フレーム分のデータの書き込み終了を示す割り込み信号#INT1をCPU211へ出力する。また、このPCIブリッジ回路216Bは、割り込み信号#INT1を出力するための図示しないデータカウンタを有する。更に、このPCIブリッジ回路216Bは、グラフィックメモリ221に対する画像データの書き込みを、グラフィック制御回路220の代わりに実行する場合もある。このためPCIブリッジ回路216Bは、グラフィックメモリ221に対する画像データの書き込みアドレスを設定して画像データを伝送する機能をも備える。すなわち、この図3に示す例では、PCIブリッジ回路216B及びグラフィック制御回路220により、グラフィック処理の制御をする。
物理レイヤ制御回路217は、IEEE1394の物理レイヤの制御を行なう、いわゆるPHYチップであり、IEEE1394ケーブル40からコネクタ42を介して入力したアナログ信号をデジタルデータに変換する。リンク制御回路218は、IEEE1394のリンクレイヤの制御を行なう、いわゆるLINKチップであり、物理レイヤ制御回路217とCPU211との間のインターフェースや、物理レイヤ制御回路217とコンバータ回路219との間のインターフェースを制御する。また、コンバータ回路219は、デジタルカメラ20から伝送された画像データを表示用画像のフォーマットに変換する。
グラフィックメモリ221は、PCIバス215によって伝送されてきた画像データを一時記憶するメモリであり、マルチスキャンモニタ30の3フレーム分の記憶領域(マルチフレームエリア)を有している。以下、この3フレーム分の記憶領域をそれぞれ、第1フレーム記憶領域、第2フレーム記憶領域、第3フレーム記憶領域と称する。
グラフィック制御回路220は、デジタルカメラ20から伝送された画像データを、コネクタ42、物理レイヤ制御回路217、リンク制御回路218、コンバータ回路219を介し、更にPCIブリッジ回路216B及びPCIバス215を通して受信する。またグラフィック制御回路220は、CPU211から伝送された制御データをCPUバス212、PCIブリッジ回路216A及びPCIバス215を通して受信する。またグラフィック制御回路220は、受信した画像データをグラフィックメモリ221に書き込み、またグラフィックメモリ221内の画像データを読み出してコネクタ52及びケーブル50を介してモニタ30に伝送する。なおグラフィック制御回路220は、1フレーム分のデータ書き込み終了を示す割り込み信号#INT2をCPU211へ出力するため、図示しない読み出しデータカウンタを有する。
LCD222は、CPU211の制御によって各種の情報をLCD表示画面10B上に表示する。LCDコントローラ223は、このLCD222の表示動作を制御する。
また、アナログタッチスクリーン224は、LCD222の表示画面10B上に設けられており、LCD222の表示内容に対応するユーザの操作を検出するタッチパネルとして機能する。
このグラフィック制御回路220に対する画像データ及び制御データの伝送ルートは、以下の2ルートがある。第1のデータ伝送ルートは、コネクタ42を介して入力された画像データを、物理レイヤ制御回路217、リンク制御回路218、コンバータ回路219、PCIブリッジ回路216B、PCIバス215を通してグラフィック制御回路220に転送するルートである。また、第2のデータ伝送ルートは、コネクタ42を介して入力された画像データを、物理レイヤ制御回路217、リンク制御回路218及びCPUバス212を介して一旦CPU211(システムRAM214)側に取り込み、そこからCPUバス212、PCIブリッジ回路216A、PCIバス215を介してグラフィック制御回路220に転送するルートである。
デジタルカメラコントローラ10は、CPU211の負担を軽減するため、通常は第1のデータ伝送ルートを通じて画像データを伝送する。デジタルカメラコントローラは、CPU211で処理した画像データをグラフィック制御回路220に転送してグラフィックメモリ221に書き込み、逆にグラフィックメモリ221に格納された画像をグラフィック制御回路220を介してCPU211側に読み出すときに、第2のデータ伝送ルートを用いる場合もある。なお、CPU211からの制御用データについては第2のデータ伝送ルートを通じてグラフィック制御回路220へ入力する。
図4は、本例におけるデジタルカメラコントローラ10のコンバータ回路219及びPCIブリッジ回路216Bのブロック構成図である。
この図4において、リンク制御回路218は、CPU211とのインタフェースとは独立したデータ出力端子218Aより、IEEE1394のアイソクロナスデータ(ISO Data)を出力する。また、このリンク制御回路218は、データ出力端子218Aよりアイソクロナスデータをクロック出力端子218Cからのクロック信号CLKに基づいて同期出力して、コンバータ回路219に供給する。
コントロール端子218Bは、コンバータ回路219との間でコントロール信号の送受信を行なう。このコントロール信号には、画像データのフレームの先頭パケットに同期した信号やパケット内の有効データ(画像本体)を示す信号が含まれる。
コンバータ回路219は、パケットコンバータ310と、色信号変換(YCbCr→RGB)回路320と、マルチプレクサ330と、FIFOバッファ340A,340B,340Cと、PCIフォーマットコンバータ350とを備える。
このコンバータ回路219には、予めデジタルカメラ20の撮像モードに対応したフォーマットと画素サイズ等のデータが、CPU211により予め書き込まれる。
パケットコンバータ310は、図示しないラインサイズレジスタやモードレジスタを、内部レジスタとして備える。これらの内部レジスタは、CPU211からモードやラインサイズのデータが予め格納されている。
パケットコンバータ310は、リンク制御回路218からコントロール信号を受信する。パケットコンバータ310は、この受信したコントロール信号に含まれるフレームの先頭パケットに同期した信号に基づき、コンバータ回路219のリセットとフレーム先頭パケットの検出を行なう。更にこのパケットコンバータ310は、コントロール信号に含まれるパケット内の有効データを示す信号に基づいて、ラインサイズレジスタに格納されたラインサイズと、モードレジスタに格納されたモードデータ(色信号形式のフォーマット)に合わせた処理を行なう。
モードレジスタには、8ビットMono、YCbCr4:1:1、YCbCr4:2:2、YCbCr4:4:4、RGB等の各モードに応じて、固有の変換処理方法が予め決められる。このモードレジスタは、例えばYCbCr4:1:1、YCbCr4:2:2、YCbCr4:4:4の各モードである場合には、YCbCr4:4:4にCbCrを線形補間して変換し、これを色信号変換(YCbCr→RGB)回路320に送ってRGB信号に変換する。この結果、色信号変換回路320からマルチプレクサ330に色信号R1、G1、B1が出力される。また、8ビットMonoモードである場合には、Y=R=G=Bとして、RGBモード時はそのままパケットコンバータ310からマルチプレクサ330に色信号R2、G2、B2が出力される。
ラインサイズレジスタは、ラインの端処理を行なうため、1ラインの画素数(ラインサイズ)が設定される。
マルチプレクサ330は、モードがYCbCr4:1:1、YCbCr4:2:2、YCbCr4:4:4である場合において、色信号変換回路320からの色信号R1、G1、B1を選択する。またこのマルチプレクサ330は、8ビットMonoモード、或いはRGBである場合には、パケットコンバータ310からの色信号R2、G2、B2を選択する。マルチプレクサ330は、この選択した色信号を、出力信号R、G、BとしてFIFOバッファ340A,340B,340Cへ出力する。
各FIFOバッファ340A,340B,340Cは、デジタルカメラ20からのアイソクロナスデータ転送速度とPCI転送速度との差を吸収する役割を果たす。各FIFOバッファ340A,340B,340Cのデータは、PCIフォーマットコンバータ350へ順次出力される。
PCIフォーマットコンバータ350は、RGBの各8ビットのデータ(合計24ビットのデータ)をPCI転送用の32ビットのデータに変換する。この変換された32ビットのデータは、クロック同期させてPCIブリッジ回路216Bに転送される。
PCIブリッジ回路216Bは、データストリームインタフェース410と、PCIローカルバスインタフェース420と、PCIアドレスカウンタ部430とを備える。
データストリームインタフェース410は、コンバータ回路219からクロック信号CLKと画像データのデータストリームが入力され、Ready信号やACK信号のハンドシェイクによってコンバータ回路219との間のインタフェースを制御する。ちなみに上述のデータストリームは、Ready信号やACK信号のハンドシェイクによってアイソクロナスデータ転送速度とPCI転送速度とを合わせ込むことにより構成する。
PCIローカルバスインタフェース420は、データストリームインタフェース410によって受信したデータストリームとクロック信号CLKとを入力する。また、PCIローカルバスインタフェース420は、上記クロック信号CLKに基づいて、データストリームをPCIバス215に送出する。
PCIアドレスカウンタ部430は、PCIバス215によってデータストリームを転送する場合のアドレスを制御する。またこのPCIアドレスカウンタ部430は、このデータストリームをグラフィック制御回路220を介してグラフィックメモリ221の所定領域に書き込むためのアドレス管理を行なう。
すなわち、このDMA伝送制御では、PCIブリッジ回路216BがいわゆるPCIマスタとして、グラフィック制御回路220がいわゆるPCIスレーブとしての役割を果たす。
ちなみに、データストリームをソフトウエアを介することなくグラフィックメモリ221に書き込むためには、1フレーム分の書き込みが終了したときに、グラフィックメモリ221上の同じ領域において、先頭アドレスから次の画像データを上書きする必要がある。PCIアドレスカウンタ部430は、この画像データを上書きする際にアドレス制御を行う。PCIアドレスカウンタ部430は、1画面分のトータルデータ数を格納するトータルDMAデータ数レジスタと、DMAデータをカウントするためのDMAデータカウンタ(ダウンカウンタ)と、PCIアドレスをカウントするためのPCIアドレスカウンタと、上記所定領域の先頭アドレスを示すスタートアドレスを格納するスタートアドレスレジスタとを有する。
PCIアドレスカウンタ部430は、DMAデータカウンタ値がダウンカウントによって「0」になると、DMAデータカウンタとPCIアドレスカウンタとをトータルDMAデータ数レジスタ、スタートアドレスレジスタの各レジスタ値でプリセットする。
次にPCIアドレスカウンタ部430は、PCIブリッジ回路216Bから単位データ(32ビット(4バイト))のデータが出力される毎に、DMAデータカウンタをデクリメント(−1)し、PCIアドレスカウンタをインクリメント(+1)する。PCIアドレスカウンタによるアドレス値は、PCIバス215に出力される。グラフィック制御回路220は、当該アドレス値を用いて、グラフィックメモリ221内の所定領域に画像データを書き込む。
このようなハードウエアの構成により、1フレーム分の画像データを転送する毎に、コンバータ回路219及びPCIブリッジ回路216Bの各回路素子をイニシャライズすることができ、ソフトウエアを介することなく自動的に画像データをグラフィックメモリ221上の所定領域に書き込むことができる。
そして、この画像データが書き込まれた領域から画像データをグラフィック制御回路220で読み出し、グラフィック制御回路220の内部でD/A等の処理を行ない、ケーブル50を介してマルチスキャンモニタ30に送出する。これにより、IEEE1394カメラ画像をモード設定したフレームレートで自動的に表示させることができる。
このように、本発明では、ハードウエアによって変換処理を行なうため、CPU211によるソフトウエア処理に比べて高速な動作を得ることが可能である。したがって、高速なデータストリームに容易に対応することが可能であり、処理能力を向上することができる。
本発明を適用したデジタルカメラコントローラ10は、デジタルカメラ20からIEEE1394のアイソクロナス転送で入力したデータストリームをコンバータ回路219によってPCI伝送用の画像データフレームに変換し、PCIブリッジ回路216BのDMA転送によってグラフィック制御回路220に転送することにより、画像データの伝送処理自体の高速化とシステム全体の処理能力の向上とを達成することができる。換言すれば本発明を適用したデジタルカメラコントローラ10は、拡張バスとしてPCIバス215を用い、そのPCIブリッジ回路216をバスマスタとしてDMA伝送制御を行なう。そして、いったんDMA伝送が開始されると、CPU211は画像データ伝送の処理から離れ、CPUバス212経由で他の処理を実行することが可能となる。これにより、CPU211の負担を軽減し、システム全体の処理効率を向上させることができる。
次に、本発明を適用したデジタルカメラコントローラ10におけるグラフィック制御回路220の動作について詳細に説明する。
ここでは、グラフィックメモリ221の第1フレーム記憶領域にフレーム番号1を、第2フレーム記憶領域にフレーム番号2を、更に第3フレーム記憶領域にフレーム番号3をそれぞれ付している。
図5は、画像データの書き込み開始時のCPU211の動作を示している。CPU211は、先ずステップS1において、システムRAM214の読み出しフレームレジスタ及び書き込みフレームレジスタへ、フレーム番号1を格納することによりイニシャライズする。
次に、CPU211は、PCIブリッジ回路216Bに対して、書き込みフレームに対応したメモリスタートアドレスを、CPUバス212、PCIブリッジ216A、PCIバス215を介して設定する(ステップS2)。そして、CPU211は、グラフィック制御回路220に対して、読み出しフレームに対応したメモリスタートアドレスを、CPUバス212、PCIブリッジ216A、PCIバス215を介して設定する(ステップS3)。なお、このメモリスタートアドレスは、グラフィックメモリ221における各フレーム記憶領域(ここでは第1フレーム記憶領域)の先頭アドレスを示すものである。
次に、CPU211は、CPUバス212を介して、コンバータ回路219、リンク制御回路218にデータを書き込むためのイニシャライズ(Enable)を行い、またCPUバス212、コンバータ回路219を介してPCIブリッジ216Bにイニシャライズを行い、さらにはCPUバス212、PCIブリッジ回路216A、PCIバス215を介してグラフィック制御回路220にイニシャライズを行う(ステップS4)。次に、CPU211は、デジタルカメラ20のアイソクロナスデータ転送を許可(Enable)する(ステップS5)。この際、PCIブリッジ回路216Bの書き込みデータカウンタには1画面分の画像データ数がセットされ、画像データを転送する毎に、カウンタの値がデクリメント(−1)されていき、0になると、検出信号#INT1をCPU211に出力する。これにより、PCIブリッジ回路216Bは、バスマスタとして、CPU211とは関係なく動作する。
図6は、CPU211が検出信号#INT1を検出した場合の割り込み処理を示している。
この図6に示す割り込み処理において、CPU211は、先ず書き込みフレーム番号を1つ加算し(ステップS11)、この加算後の書き込みフレーム番号を判定する(ステップS12)。ここでCPU211は、書き込みフレーム番号が2であれば、読み出しフレーム番号を1とし(ステップS13)、また書き込みフレーム番号が3であれば、読み出しフレーム番号を2とし(ステップS14)、また書き込みフレーム番号が4であれば、読み出しフレーム番号を3とした上で書き込みフレーム番号を1に戻す(ステップS15)。次に、CPU211は、ステップS16において、加算後の書き込みフレーム番号或いは1に戻した書き込みフレーム番号に対応させたメモリスタートアドレスをPCIブリッジ回路216Bに設定し、この割り込み処理から抜ける。これにより、書き込みフレーム記憶領域が切り換わり、新たな領域に画像データの書き込みが開始される。
図7は、CPU211が検出信号#INT2を検出した場合の割り込み処理を示している。
この図7に示す割り込み処理において、先ずCPU211は、CPUバス212、PCIブリッジ回路216A、PCIバス215を介してグラフィック制御回路220に読み出し動作を許可(Enable)する(ステップS21)。次にCPU211は、読み出しフレーム番号に対応したメモリスタートアドレスを、CPUバス212、PCIブリッジ回路216A、PCIバス215を介してグラフィック制御回路220に設定し(ステップS22)、グラフィックメモリ221からデータの読み出しを開始する。
本発明を適用したデジタルコントローラ10は、この図6に示すように、書き込みフレーム記憶領域を、読み出しフレーム番号に応じて随時切り換え、また図7に示す順序で処理することにより、画像データの読み出しを行なうフレーム記憶領域には、必ず書き込みが行なわれていないフレーム記憶領域が選択されるため、追い越し走査ノイズの発生を防止することができる。
また、本来CPU211が行う転送処理を、バスマスタとなるPCIブリッジ回路216Bが担うことができるため、CPU211の負担を軽減させることができる。
なお、本発明を適用したデジタルカメラコントローラ10は、上述した実施の形態に限定されるものではない。
上述の例では、デジタルカメラから入力された画像データをマルチスキャンモニタに転送するデジタルカメラコントローラを例にとり説明したが、画像処理装置から入力された画像データを電子機器に転送する各種データ転送装置に対しても本発明を適用可能である。
また上述の例では、グラフィックメモリ内に3フレーム分の記憶領域を設けた場合について、(換言すればフレーム記憶領域の数をM個とし、N番目のフレーム記憶領域に画像データを書き込むとき、M=3、N=1、2、3とした場合について)説明したが、2フレーム分の記憶領域を設けた場合や4フレーム分以上の記憶領域を設けた場合にも同様に制御することが可能である。
また、上述の例では、PCIブリッジ回路216Bにグラフィックメモリ221に対する画像データの読み出しアドレス制御機能を設けたが、これをグラフィック制御回路220に設けても良い。
また、上述の例では、画像を出力するモニタ装置としてマルチスキャンモニタ30を用いたが、外部入力によって解像度(画像サイズ)を変換できる他のモニタ装置や電子機器に代替しても良い。
更に、上述の例では、拡張バスとしてPCIバスを用い、そのPCIブリッジ回路をバスマスタとしてDMA伝送制御を行なうようにしたが、拡張バスとしてはPCIバス以外のバスであってもよい。
【図面の簡単な説明】
図1は、データ形式の変換機能を有する変換ボードの回路構成例を示した図である。
図2は、上記デジタルカメラコントローラをデジタルカメラ及びマルチスキャンモニタに接続した例を示す図である。
図3は、本発明を適用したデジタルカメラコントローラの内部構成図である。
図4は、上記デジタルカメラコントローラに配されたコンバータ回路及びPCIブリッジ回路の構成例を示すブロック図である。
図5は、上記デジタルカメラコントローラにおける書き込み開始時の動作を示した図である。
図6は、CPUが検出信号#INT1を検出した場合の割り込み処理を示した図である。
図7は、CPUが検出信号#INT2を検出した場合の割り込み処理を示した図である。

Claims (16)

  1. 画像処理装置から入力された画像データを電子機器に転送するデータ転送装置であって、
    上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理部と、画像データを一時的に格納するグラフィックメモリと、上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラフィック制御回路と、上記変換処理部から上記グラフィック制御回路への画像データを伝送する第1のデータ伝送ルートと、上記グラフィック制御回路へ制御信号を伝送する第2のデータ伝送ルートとを選択するCPUとを備え、
    上記変換処理部は、上記画像処理装置から入力された画像データを出力用のフォーマットに変換することを特徴とするデータ転送装置。
  2. 上記CPUが各構成部を制御するためのCPUバスと、上記グラフィック制御回路を含む周辺素子を接続する拡張バスと、上記拡張バスを制御するバスブリッジ回路とを備え、
    上記バスブリッジ回路は、バスマスタとして上記拡張バスを制御し、上記変換処理部から上記グラフィック制御回路へ画像データを伝送するDMA伝送制御を行うことを特徴とする請求の範囲第1項記載のデータ転送装置。
  3. 上記拡張バスは、PCIバスであり、上記バスブリッジ回路は、PCIブリッジであることを特徴とする請求の範囲第2項記載のデータ転送装置。
  4. 上記変換処理部は、上記画像処理装置から転送された画像データを表示用の色信号形式に変換する色信号形式変換部と、上記色信号形式変換部によって変換されたデータをさらに転送用のデータ形式に変換する転送形式変換部とを有することを特徴とする請求の範囲第1項記載のデータ転送装置。
  5. 上記色信号形式変換部は、上記画像処理装置の色信号形式に対応して異なる変換処理を行なう複数の変換処理部と、上記複数の変換処理部を上記画像処理装置の色信号形式に対応して選択し、その選択した変換処理部の出力データを上記転送形式変換部に出力する選択部とを有することを特徴とする請求の範囲第4項記載のデータ転送装置。
  6. 上記色信号形式変換部と転送形式変換部との間に画像処理装置側とグラフィック制御回路側との転送速度差を吸収するバッファ部を設けたことを特徴とする請求の範囲第4項記載のデータ転送装置。
  7. 上記転送形式変換部は、色信号形式変換部より出力されたデータのビット幅を変換することを特徴とする請求の範囲第4項記載のデータ転送装置。
  8. 上記バスマスタとしてDMA伝送制御を行なうバスブリッジ回路は、コンバータ回路と拡張バスとの間のインタフェースを制御するインタフェース部と、伝送する画像データのアドレスを管理するアドレス管理部とを有することを特徴とする請求の範囲第2項記載のデータ転送装置。
  9. 上記画像処理装置は、IEEE1394規格に準拠した画像データ出力を行うことを特徴とする請求の範囲第1項記載のデータ転送装置。
  10. 上記画像処理装置は、静止画撮像モードと動画撮像モードとを有することを特徴とする請求の範囲第1項記載のデータ転送装置。
  11. 上記グラフィックメモリは、複数フレーム分の画像データ記憶領域を有し、上記グラフィック制御回路は、複数フレーム分の画像データ記憶領域を順次選択して画像データの書き込みと読み出しを時分割制御することを特徴とする請求の範囲第1項記載のデータ転送装置。
  12. 上記CPUは、上記画像データが書き込まれている記憶領域を判定し、当該判定結果に基づいて画像データを読み出す記憶領域を決定することを特徴とする請求の範囲第1項記載請求項11記載のデータ転送装置。
  13. 上記CPUは、上記グラフィックメモリに1フレーム分の画像データを書き込んだことを検出し、上記グラフィックメモリから1フレーム分の画像データを読み出したことを検出し、上記書き込みタイミング検出回路及び上記読み出しタイミング検出回路からの検出信号に基づいて画像データを書き込む領域と画像データを読み出す領域を切り換えることを特徴とする請求の範囲第12項記載のデータ転送装置。
  14. 上記グラフィックメモリは、それぞれ1フレーム分の画像データを記憶するM個のフレーム記憶領域を有し、上記グラフィック制御回路は、N番目(N≦M、N,M:正の整数)のフレーム記憶領域に対する画像データを書き込んだ後、N+1番目のフレーム記録領域に切り換えて画像データの書き込みを行い、更にN−1番目のフレーム記憶領域からの画像データの読み出しが終了した時点で、N番目のフレーム記憶領域に切り換えて画像データの読み出しを行なうことを特徴とする請求の範囲第13項記載のデータ転送装置。
  15. 上記画像データは、リアルタイムの
    動画データであることを特徴とする請求の範囲第11項記載のデータ転送装置。
  16. 上記画像データは、所定のフォーマットによるデータストリームに変換されて伝送されるデータであることを特徴とする請求の範囲第11項記載のデータ転送装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7295766B2 (en) * 2002-03-08 2007-11-13 Shining Technology, Inc. System and method for direct recording of audio, video and/or images for easy access and editing
KR100930562B1 (ko) * 2003-03-15 2009-12-09 엘지전자 주식회사 이동 통신 단말기의 외부 화상 출력 장치
KR100629503B1 (ko) * 2004-12-20 2006-09-28 삼성전자주식회사 규격호환기능을 구비한 영상표시장치 및 그 방법
US7602422B2 (en) * 2005-07-08 2009-10-13 Seiko Epson Corporation Serial camera interface
US7496695B2 (en) 2005-09-29 2009-02-24 P.A. Semi, Inc. Unified DMA
FR2899354A1 (fr) 2006-03-28 2007-10-05 St Microelectronics Sa Traitement de donnees avec transfert de donnees entre memoires.
JP4853951B2 (ja) * 2006-03-31 2012-01-11 ルネサスエレクトロニクス株式会社 データ処理装置
JP4591465B2 (ja) * 2007-03-27 2010-12-01 株式会社日立製作所 列車内通信システム
US20090248910A1 (en) * 2008-04-01 2009-10-01 Apple Inc. Central dma with arbitrary processing functions
JP4427599B1 (ja) * 2008-11-28 2010-03-10 株式会社東芝 画像処理装置、受信装置および表示装置
US9058675B2 (en) * 2010-05-29 2015-06-16 Intel Corporation Non-volatile storage for graphics hardware
DE102013222998A1 (de) * 2013-11-12 2015-05-13 Continental Automotive Gmbh Wandlerschaltung für eine anwendungsspezifische integrierte Schaltung
CN114327256A (zh) * 2021-11-22 2022-04-12 南京风兴科技有限公司 一种用于神经网络处理器的数据格式在线转换架构及方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3828858A1 (de) * 1987-09-29 1989-04-06 Pioneer Electronic Corp Navigationsvorrichtung fuer ein kraftfahrzeug
EP0525986B1 (en) * 1991-07-26 1996-11-13 Sun Microsystems, Inc. Apparatus for fast copying between frame buffers in a double buffered output display system
JPH06125488A (ja) 1992-09-09 1994-05-06 Canon Inc 画像信号処理装置
JPH06282643A (ja) * 1993-03-29 1994-10-07 Matsushita Electric Ind Co Ltd 画像合成効果装置
JPH08201088A (ja) * 1995-01-24 1996-08-09 Pioneer Electron Corp 経路探索機能を有する車載ナビゲーション装置
JP3307807B2 (ja) * 1995-09-29 2002-07-24 三洋電機株式会社 映像信号処理装置
US5941968A (en) * 1997-04-14 1999-08-24 Advanced Micro Devices, Inc. Computer system for concurrent data transferring between graphic controller and unified system memory and between CPU and expansion bus device
US6538675B2 (en) * 1998-04-17 2003-03-25 Canon Kabushiki Kaisha Display control apparatus and display control system for switching control of two position indication marks
JP2002039224A (ja) * 2000-07-31 2002-02-06 Honda Motor Co Ltd ワンウェイクラッチ

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