WO2002060175A1 - Dispositif de transfert de donnees - Google Patents

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WO2002060175A1
WO2002060175A1 PCT/JP2002/000568 JP0200568W WO02060175A1 WO 2002060175 A1 WO2002060175 A1 WO 2002060175A1 JP 0200568 W JP0200568 W JP 0200568W WO 02060175 A1 WO02060175 A1 WO 02060175A1
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Norio Ishibashi
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Sony Corporation
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Definitions

  • the present invention relates to a data transfer device that performs control for outputting image data input from an image processing device to an electronic device.
  • BACKGROUND ART In order to display an image captured by a digital camera on a monitor device, it is necessary to convert the data format of the image data of the digital camera into a format that can be displayed on the monitor device. For this reason, by inserting a conversion board having a data format conversion function between the digital camera and the monitor device, the data format of the digital camera is converted.
  • the conversion board can be built in a personal computer or the like, and can perform format conversion processing and the like on the image data transmitted from the digital camera and transfer the image data to the monitor device. It is possible to configure a system that can obtain an operation.
  • FIG. 1 shows an example of a circuit configuration of a conversion board 110 having this data format conversion function.
  • the conversion board 110 is connected to a digital camera that outputs image data in a format compliant with the IEEE 1394 standard, and includes a CPU 111, a CPU path 112, a system ROM 113, and It has a system RAMI 14, a PCI bus 115, a PCI pre-circuit circuit 116, a graphic control circuit 117, and a graphic memory 118.
  • the conversion board 110 is connected to a PCI bus 115 through an IEEE 1394 control port 120 for controlling data transmission with a digital camera (not shown).
  • the CPU 111 controls each part of the conversion board 110 via the CPU bus 112 based on a program or the like stored in the system ROM 113 and executes various processing operations.
  • the system ROM 113 includes, for example, a flash ROM, etc. Stores various programs and fixed data required for the operation of the CPU 111.
  • the system RAM 114 is composed of, for example, an SDRAM or the like, and temporarily stores data for the CPU 111 to perform various controls.
  • the PCI bus 115 is used for data transmission between the CPU 111 and peripheral devices.
  • the PCI bridge circuit 116 controls the connection between the PCI bus 115 and the CPU bus 112.
  • the graphic control circuit 117 writes and reads image data from the digital camera to and from the graphic memory 118 having a storage area for one frame in a time-division manner. That is, the graphic control circuit receives the data transmitted from the CPU 111 through the PCI pre-circuit circuit 116 and the PCI bus 115, and writes it into the graphic memory 118. The graphic control circuit 117 reads out the image data stored in the graphic memory 118 and transmits it to the monitor device through the connector 119 and a cable (not shown).
  • IEEE 1 34 control Podo 1 2 0 includes a physical layer control circuit 1 2 1 IEEE 1 394, the link control circuit 1 2 2, and c the physical layer controller 1 2 1 and a PCI Puridzuji circuit 1 2 3
  • This is a so-called PHY chip that controls the physical layer of IEEE1394, and converts an analog signal input from an IEEE1394 cable (not shown) via a connector 124 into digital data.
  • the link control circuit 122 is a so-called link type that controls the link layer of the IEEE 1394, and controls an interface between the physical layer control circuit 121 and the PCI bus 115. I do.
  • the PCI page circuit 123 controls the connection between the link control circuit 122 and the PCI bus 115.
  • the image data received by the IEEE1394 control board 120 When transferring the image data input from the digital camera to the mobile device using the conversion board 110, first, the image data received by the IEEE1394 control board 120 must be transferred to the PCI device. Image data is imported to the CPU 111 side via the path of the page circuit 123, PCI bus 115, PCI page circuit 123, CPU bus 112, and displayed by software processing of the CPU 111. Convert to image format.
  • the image data converted by the CPU 111 is transmitted to the graphic control circuit 117 via the paths of the CPU bus 112, the PCI bridge circuit 116, and the PCI bus 115. And sends it to the monitor device by means of the graphic control circuit 117 and the graphic memory 118.
  • the data transmission speed of the CPU 1111 is compared with the transmission speed of the isochronous data of IEEE 1394.
  • the processing of the image is slowed down and the frame rate of the displayed image is reduced.
  • the processing load on the CPU 111 becomes large, and there is a problem that other operation capabilities are reduced and the processing speed of the entire system is reduced.
  • an object of the present invention is to convert an image data of a terminal device such as a digital camera into a display image and transmit it to an electronic device such as a monitor device. Frame rate reduction and operation without burdening the CPU.
  • An object of the present invention is to provide a data transfer device capable of preventing a reduction in operation speed. It is another object of the present invention to provide a data transfer apparatus capable of preventing occurrence of an overtaking scan noise due to a speed difference between an image data writing operation and a reading operation with respect to a graphic memory.
  • the present invention relates to a data transfer device that transfers image data input from an image processing device to an electronic device, and a conversion processing unit that performs a predetermined conversion process on the image data input from the image processing device;
  • a graphic memory for temporarily storing data, and a graphic control for writing image data transmitted from the conversion processing unit to the graphic memory, or for reading image data written to the graphic memory and transmitting the read image data to the electronic device.
  • a conversion unit that outputs a stream of image data input from the image processing apparatus And converting the in Fomatsuto.
  • the present invention is also a data transfer device for transferring image data input from an image processing device to an electronic device, and performs a predetermined conversion process on the image data input from the image processing device.
  • a conversion processing unit a graphic memory for temporarily storing image data, and writing the image data transmitted from the conversion processing unit to the graphic memory, or reading the image data written to the graphic memory to read the electronic data.
  • a graphic control circuit for transmission to the device, a first data transmission route for transmitting image data from the conversion processing unit to the graphic and speed control circuits, and a control signal to the graphic control circuit
  • a CPU for selecting a second data transmission route to be executed, wherein the conversion processing unit converts the stream of image data input from the terminal device into a stream.
  • FIG. 1 is a diagram showing an example of a circuit configuration of a conversion board having a conversion function of a data format.
  • FIG. 2 is a diagram showing an example in which the digital camera controller is connected to a digital camera and a multi-scan monitor.
  • FIG. 3 is an internal configuration diagram of a digital camera controller to which the present invention is applied.
  • FIG. 4 is a block diagram showing a configuration example of a converter circuit and a PCI bridge circuit arranged in the digital camera controller.
  • FIG. 5 is a diagram showing the operation of the digital camera controller at the start of writing.
  • FIG. 6 is a diagram showing an interrupt process when the cascade 11 detects the detection signal # INT1.
  • FIG. 4 is a diagram showing an interrupt process when 1 detects a detection signal #INT 2.
  • FIG. 2 is a system configuration diagram showing an example in which a digital camera controller to which the present invention is applied is connected to a digital camera and a multi-scan monitor.
  • the digital camera controller 10 is provided between the digital camera 20 and the multi-scan monitor 30 to display the image data transmitted from the digital camera 20. Convert to an image and output to multi-scan monitor 30.
  • a liquid crystal display 10 B made of a liquid crystal display element is arranged on a front surface of the device housing 10 OA.
  • the digital camera controller 10 and the digital camera 20 are connected by a cable (IEEE 1394 cable) conforming to the IEEE 1394 standard.
  • the Multi Scan Mode Ninja 30 is connected by a D sub 15 pin cable 50.
  • the digital camera controller can be used with multiple digital cameras 20 or multiple digital cameras. It may be connected by multiple multi-scan monitors 30.
  • the digital camera 20 supports both still images and moving images, and can select one of a plurality of resolutions corresponding to each image mode (VGA, SVGA, XGA, SXGA, etc.). 1 Outputs image data that conforms to the 394 signal format.
  • the digital camera 20 is controlled not only by a direct operation of the user but also by a remote operation via the digital camera controller 10 in some cases.
  • the multi-scan monitor 30 sets various conditions and converts the image input from the cable 50 into the characteristics corresponding to each image mode (VGA, SVGA, XGA, SXGA, etc.), for example, resolution (image size), frame It is displayed using the rate, horizontal frequency, pixel frequency, and so on.
  • the multi-scan monitor 30 may be controlled not only by a direct operation of a user but also by a remote operation via the digital camera controller 10.
  • FIG. 3 is a block diagram showing an internal configuration of a digital camera controller to which the present invention is applied.
  • the digital camera controller 10 includes a CPU 211, a CPU bus 212, a system ROM 213, a system RAM 214, and a ⁇ ⁇ 1 bus 215.
  • the CPU 211 controls each part of the digital camera controller 10 via the CPU bus 212 based on a program or the like stored in the system ROM 211.
  • the CPU 211 receives an interrupt signal #INT 1 from the PCI page circuit 216 B indicating the end of data writing for one frame (display screen), and an interrupt indicating the end of data reading for one frame.
  • the signal # INT2 is received from the graphic control circuit 220. Based on the received interrupt signals #INT 1, #INT 2, the CPU 211 executes the graphic control by the graphic control circuit 220. Controls writing and reading of images to memory 221.
  • the interrupt signals #INT 1 and #INT 2 are transmitted, for example, via dedicated interrupt signal lines 225 and 226.
  • the system ROM 213 includes, for example, a flash ROM and stores various programs and fixed data required for the operation of the CPU 211.
  • the system RAM 214 is composed of, for example, an SDRAM, and temporarily stores data for the CPU 211 to perform various controls.
  • the system RAM 214 is used when the CPU 211 manages a read area and a write area of image data in the graphic memory 221 based on the interrupt signals #INT 1 and #INT 2 described above.
  • a read frame register and a write frame register for storing a frame number to be used are provided.
  • the PCI bus 215 is used for data transmission and the like between the CPU 211 and peripheral elements.
  • the PCI bus 215 can also transmit a data stream by isochronous transfer (real-time data transmission) according to the IEEE1394 standard.
  • the PCI page circuit 2 16 A is a device that controls connection between the PCI bus 2 15 and the CPU bus 2 12.
  • the PCI bridge circuit 216B is a device that transmits image data input from the comparator circuit 219 to the graphic control circuit 220 via the PCI bus 215. Whenever one frame of image data is transmitted to the graphic control circuit 220, the PCI pre-circuit circuit 216B outputs an interrupt signal #INT indicating that one frame of data has been completely written to the graphic memory 221. 1 is output to CPU211.
  • the PCI bridge circuit 216B has a data counter (not shown) for outputting an interrupt signal # INT1. Further, the PCI bridge circuit 216 B may execute writing of image data to the graphic memory 221 instead of the graphic control circuit 220.
  • the PCI bridge circuit 216B also has a function of setting an image data write address for the graphic memory 221 and transmitting the image data. That is, in the example shown in FIG. 3, the PCI pre-processing circuit 216 B and the graphic control circuit 220 control the graphic processing.
  • the physical layer control circuit 217 is a so-called PHY chip that controls the physical layer of IEEE 1394, and converts an analog signal input from the IEEE 1394 cable 40 via the connector 42 into digital data.
  • the link control circuit 218 is a so-called link type for controlling the link layer of IEEE1394, and is an interface between the physical layer control circuit 217 and the CPU 211, and a physical interface. The interface between the layer control circuit 211 and the comparator circuit 219 is controlled.
  • the converter circuit 219 converts the image data transmitted from the digital camera 20 into a display image format.
  • the graphic memory 221 is a memory for temporarily storing the image data transmitted by the PCI bus 215, and has a storage area (multi-frame area) for three frames of the multi-scan monitor 3 °. I have.
  • the storage areas for these three frames are referred to as a first frame storage area, a second frame storage area, and a third frame storage area, respectively.
  • the graphics control circuit 220 transmits the image data transmitted from the digital camera 20 via the connector 42, the physical layer control circuit 217, the link control circuit 218, the converter circuit 219, and the PCI pre-circuit circuit 2 Receive via 16B and PCI bus 215. Further, the graphic control circuit 220 receives the control data transmitted from the CPU 211 through the CPU bus 212, the PCI pre-circuit circuit 21A, and the PCI bus 2115. Further, the graphic control circuit 220 writes the received image data in the graphic memory 221, reads out the image data in the graphic memory 221, and transmits it to the monitor 30 via the connector 52 and the cable 50. Note that the graphic control circuit 220 has a read data counter (not shown) for outputting an interrupt signal #INT 2 indicating the end of data writing for one frame to the CPU 211.
  • the LCD 222 displays various information on the LCD display screen 10B under the control of the CPU 211.
  • the LCD controller 223 controls the display operation of the LCD 222.
  • the analog touch screen 224 is provided on the display screen 1 OBI of the LCD 222, and detects a user operation corresponding to the display content of the LCD 222. Functions as a touch panel.
  • the transmission route of the image data and control data to the graphic control circuit 220 has the following two routes.
  • the first data transmission route transmits image data input via the connector 42 to the physical layer control circuit 211, the link control circuit 218, the converter circuit 219, the PCI page circuit 216B, and the PCI
  • the second data transmission route transmits the image data input via the connector 42 to the CPU 211 via the physical layer control circuit 217, the link control circuit 218, and the CPU bus 211 once. This is a route for taking in the (system RAM 214) side and transferring it therefrom to the graphic control circuit 220 via the CPU bus 212, the PCI bridge circuit 216A, and the PCI bus 215.
  • the digital camera controller 10 normally transmits image data through the first data transmission route in order to reduce the load on the CPU 211.
  • the digital camera controller transfers the image data processed by the CPU 211 to the graphic control circuit 220 and writes it to the graphic memory 221, and conversely, the image stored in the graphic memory 221 is processed by the graphic control circuit.
  • the second data transmission route may be used.
  • the control data from the CPU 211 is input to the graphic control circuit 220 through the second data transmission route.
  • FIG. 4 is a block diagram of the converter circuit 219 and the PCI bridge circuit 216B of the digital camera controller 10 in this example.
  • the link control circuit 218 outputs an isochronous data signal (IEEE 1394) from a data output terminal 218A independent of an input / output interface with the CPU 211. SO D ata) is output.
  • the link control circuit 218 outputs the isochronous data from the data output terminal 218 A synchronously based on the clock signal CLK from the clock output terminal 218 C, and outputs the data from the converter circuit 2.
  • the control terminal 218B transmits and receives a control signal to and from the converter circuit 219.
  • This control signal includes the beginning of the frame of the image data. Includes signals synchronized with the packet and signals indicating valid data (image body) in the packet.
  • the converter circuit 219 includes a packet converter 310, a color signal conversion (YCbCr ⁇ RGB) circuit 320, a multiplexer 330, and FI FO buffers 340A, 340B, and 340C. It has a PCI format converter overnight. Data such as a format and a pixel size corresponding to the imaging mode of the digital camera 20 are written in advance in the compa- rator circuit 219 by the CPU 211 in advance.
  • the packet combiner 310 has a line size register evening and a mode register evening (not shown) as internal register evenings. In these internal registers, the mode and line size data from the CPU 211 are stored in advance.
  • the packet converter 310 receives a control signal from the link control circuit 218.
  • the packet converter 310 detects the reset of the converter circuit 219 and the detection of the first packet of the frame based on the signal synchronized with the first packet of the frame included in the received control signal. Further, the packet converter 310 transmits the line size stored in the line size register and the mode data stored in the mode register based on a signal indicating valid data in the packet included in the control signal.
  • the 8-bit Mono, YCbCr4: 1: 1, YCbCr4: 2: 2, and YCbCr4 are stored in the c- mode register that performs processing according to the (color signal format). : 4: 4: A unique conversion processing method is determined in advance according to each mode such as RGB.
  • YCbCr4: 1 1, YCbCr4: 2: 2, and YCbCr4: 4: 4
  • YCbCr4: 4 Converts C b C r to 4 by linear interpolation and sends this to a color signal conversion (YC b C r ⁇ R GB) circuit 320 to convert it to an R GB signal.
  • the color signals R1, Gl, and B1 are output from the color signal conversion circuit 320 to the multiplexer 330.
  • the color signals R2, G2, and B are directly supplied from the packet converter 310 to the multiplexer 330. 2 is output.
  • Line size registration the number of pixels in one line is (Line size) is set.
  • the multiplexer 330 outputs the color signals Rl and Gl from the color signal conversion circuit 320 when the mode is YCbCr4: 1: 1, YCbCr4: 2: 2, and YCbCr4: 4: 4. , Select B1.
  • the multiplexer 330 selects the color signals R 2, G 2, and B 2 from the packet converter 310 in the case of 8-bit Mon 0 mode or RGB.
  • the multiplexer 330 outputs the selected color signals to the FIFO buffers 340A, 340B, and 340C as output signals R, G, and B.
  • Each of the FIFO buffers 340A, 340B, and 340C plays a role in absorbing the difference between the isochronous data transfer speed from the digital camera 20 and the PCI transfer speed.
  • the data of each of the FIFO buffers 340A, 340B, and 340C are sequentially output to the PCI format converter 350.
  • the PCI format converter 350 converts RGB 8-bit data (24-bit data in total) into 32-bit data for PCI transfer.
  • the converted 32-bit data is transferred to the PCI pre-circuit circuit 216 B in synchronization with the clock.
  • the PCI page circuit 216 B includes a data stream interface 410, a PCI local bus interface 420, and a PCI address counter 430.
  • the data stream interface 410 receives the clock signal CLK and the image stream from the comparator circuit 219 and receives the converter signal by handshake of the Ready signal and the ACK signal. Controls the interface between 2 and 9.
  • the above-mentioned data stream is configured by matching the isochronous data transfer rate and the PCI transfer rate by the handshake of the 116 & (1 signal ⁇ 1801 ⁇ signal).
  • the PCI local bus interface 420 inputs the data stream received by the data stream interface 410 and the clock signal CLK. ⁇ Also, the PCI local bus interface 420 receives the clock signal CLK. Based on the data stream, the data stream is sent to the PCI bus 215.
  • the PCI address counter 430 controls an address when a data stream is transferred by the PCI bus 215.
  • the PCI address counter 430 performs address management for writing the data stream into a predetermined area of the graphic memory 221 via the graphic control circuit 22.
  • the PCI bridge circuit 216B functions as a so-called PCI master, and the graphic control circuit 220 plays a role as a so-called PCI slave.
  • the PCI address counter section 430 performs address control when overwriting this image data.
  • the PCI address count section 430 stores the total number of data for one screen, the total number of registers in the DMA, the DMA data count for counting the DMA data (down count), and the PCI address.
  • a start address register for storing a start address indicating a head address of the predetermined area.
  • the PCI address counter unit 430 stores the DMA data count value and the PCI address count value in the total DMA data number register and the start address register. Preset at evening.
  • the PCI address count section 430 outputs a DMA data count every time a unit of data (32 bits (4 bytes)) is output from the PCI page circuit 216B. Decrements (_ 1) and increments the PCI address counter (+1). The address value according to the PCI address count is output to the PCI bus 215.
  • the graphic control circuit 220 writes the image data in a predetermined area in the graphic memory 221 using the address value.
  • each time one frame of image data is transferred the circuit elements of the converter circuit 219 and the PCI pre-circuit circuit 216B are connected. Initialization can be performed, and the image data can be automatically written to a predetermined area on the graphic memory 221 without going through software.
  • the image data is read out from the area where the image data is written by the graphic control circuit 220, the D / A processing is performed inside the graphic control circuit 220, and the multi-scan is performed via the cable 50. Send to monitor 30.
  • the IEEE1394 camera image can be automatically displayed at the frame rate set in the mode.
  • the conversion processing is performed by hardware, it is possible to obtain a higher-speed operation than the software processing by the CPU 211. Therefore, it is possible to easily cope with a high-speed data stream, and the processing capability can be improved.
  • the digital camera controller 10 to which the present invention is applied converts the data stream input from the digital camera 20 by the IEEE 1394 isochronous transfer. By converting the data into a frame and transferring it to the graphics control circuit 220 by DMA transfer of the PCI bridge circuit 216B, the speed of the image data transmission process itself and the improvement of the processing capacity of the entire system are achieved. can do.
  • the digital camera controller 10 to which the present invention is applied uses the PCI bus 215 as the expansion bus, and performs the DMA transmission control using the PCI pre-circuit circuit 216 as the bus mass. Then, once the DMA transmission is started, the CPU 211 separates from the processing of the image data transmission and can execute other processing via the CPU bus 211. As a result, the burden on the CPU 211 can be reduced, and the processing efficiency of the entire system can be improved.
  • the operation of the graphic control circuit 220 in the digital camera controller 10 to which the present invention is applied will be described in detail.
  • the frame number 1 is assigned to the first frame storage area
  • the frame number 2 is assigned to the second frame storage area
  • the frame number 3 is assigned to the third frame storage area of the graphic memory 221.
  • FIG. 5 shows the operation of the CPU 211 at the beginning of the image data write battle.
  • the CPU 211 reads the system RAM 211 from the readout memory. Initialize by storing frame number 1 in the frame register and the write frame register.
  • the CPU 211 sends a memory start address corresponding to the write frame to the PCI bridge circuit 211 B, the CPU bus 211, the PCI bridge 211 A, and the PC I bus 211.
  • Step S2 the CPU 211 sets the memory start address corresponding to the read frame to the graphic control circuit 220 through the CPU bus 212, the PCI bridge 216A, and the PCI bus 215 ( Step S3).
  • the memory start address indicates the start address of each frame storage area (here, the first frame storage area) in the graphic memory 221.
  • the CPU 211 performs initialization (Enab 1 e) for writing data to the converter circuit 219 and the link control circuit 218 via the CPU bus 221, and the CPU bus 221. 12, Initialize the PCI page 216B via the converter circuit 219, and further, the CPU bus 212, the PCI pre-circuit circuit 216 A The graphics control circuit via the PCI bus 215 Initialize 220 (Step S4).
  • the CPU 211 enables the transfer of the digital data from the digital camera 20 overnight (Step S5).
  • the write data counter of the PCI pre-circuit circuit 2 16B stores the data for one screen.
  • the count value is decremented (1 to 1) every time the image data is transferred.
  • the detection signal # INT1 is output to the CPU211. I do.
  • the PCI pre-circuit circuit 216B operates as a bus master irrespective of the CPU 211.
  • FIG. 6 shows an interrupt process when the CPU 211 detects the detection signal # INT1.
  • the CPU 211 first adds one to the write frame number (step S11), and determines the write frame number after this addition (step S12).
  • the write frame number is 2
  • the CPU 211 sets the read frame number to 1 (step S13)
  • the write frame number is 3, sets the read frame number to 2 (step S14).
  • the write frame number is 4
  • the read frame number is set to 3
  • the write frame number is returned to 1 (step S15).
  • step S16 the CPU 211 sets the memory state address corresponding to the added write frame number or the write frame number returned to 1 in the PCI pre-circuit circuit 2 16B, Exit from processing. As a result, the write frame storage area is switched, and writing of image data into a new area starts.
  • FIG. 7 shows an interrupt process when the CPU 211 detects the detection signal # INT2.
  • the CPU 211 permits the graphic control circuit 220 to perform a read operation via the CPU bus 212, the PCI bridge circuit 216A, and the PCI bus 215. (Step S2 1).
  • the CPU 211 sends the memory unit address corresponding to the read frame number to the graphics control circuit 220 via the CPU bus 212, the PCI pre-circuit circuit 21 A, and the PCI bus 215.
  • Step S22 sets the data from the graphic memory 221.
  • the digital controller 10 to which the present invention is applied switches the write frame storage area at any time according to the read frame number, and processes the image in the order shown in FIG. Since a frame storage area in which writing is not always performed is selected as a frame storage area in which data is read, overtaking scanning noise can be prevented.
  • the transfer process originally performed by the CPU 211 can be performed by the PCI pre-circuit circuit 216 B serving as a bus mass, so that the load on the CPU 211 can be reduced.
  • digital camera controller 10 to which the present invention is applied is not limited to the above-described embodiment.
  • a digital camera controller that transfers image data input from a digital camera to a multi-scan camera has been described as an example.
  • Image data input from an image processing device is transferred to an electronic device.
  • the present invention can also be applied to various types of overnight transfer devices.
  • the PCI bridge circuit 2 16 B is provided with an address control function of reading image data from the graphic memory 221, but this may be provided in the graphic control circuit 220.
  • the multi-scan monitor 30 is used as a monitor device for outputting an image, but may be replaced with another monitor device or electronic device capable of converting a resolution (image size) by an external input.
  • the PCI bus is used as the extension bus, and the DMA transfer control is performed using the PCI bus circuit as a bus master.
  • a bus other than the PCI bus may be used as the extension bus.

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Description

明細書 デ一夕転送装置 技術分野
本発明は、 画像処理装置から入力した画像データを電子機器に出力するための 制御を行なうデータ転送装置に関する。 背景技術 デジ夕ルカメラで撮像した画像をモニタ装置に表示するためには、 デジ夕ルカ メラの画像デ一夕のデータ形式を、 モニタ装置で表示可能なフォーマヅトに変換 する必要がある。 このため、 デジ夕ルカメラとモニタ装置との間にデータ形式の 変換機能を有する変換ボードを入れることにより、 デジタルカメラの画像デ一夕 のデ一夕形式を変換する。 変換ボードは、 パーソナルコンピュータ等に内蔵する ことができ、 デジ夕ルカメラから送信された画像データに対して、 フォーマヅ ト 変換処理等を施してモニタ装置へ転送するすることが可能となり、 ひいては円滑 な撮像動作を得ることができるシステムを構成することが可能となる。
図 1は、 このデータ形式の変換機能を有する変換ボード 1 10の回路構成例を 示している。 この変換ボード 1 1 0は、 I EE E 1394規格に準拠した形式の 画像データ出力を行なうデジタルカメラに接続され、 CPU 1 1 1と、 CPUパ' ス 1 1 2と、 システム ROM1 1 3と、 システム RAMI 14と、 PC Iバス 1 1 5と、 P C Iプリヅジ回路 1 1 6と、 グラフィヅク制御回路 1 1 7と、 グラフ イツクメモリ 1 1 8とを有する。 また、 この変換ボード 1 1 0は、 図示しないデ ジ夕ルカメラとのデ一夕伝送を制御する I E E E 1 394制御ポード 1 20が P C Iバス 1 1 5に接続される。
CPU 1 1 1は、 システム ROM 1 1 3に格納されたプログラム等に基づき、 変換ボード 1 10の各部を CPUバス 1 12を介して制御し、 また各種の処理動 作を実行する。 システム ROM 1 13は、 例えばフラッシュ ROM等からなり、 CPU 1 1 1の動作に必要な各種プログラムや固定デ一夕を格納する。 システム RAM 1 1 4は、 例えば S DRAM等からなり、 CPU 1 1 1が各種制御を行な うためのデータを一時格納する。 P C Iバス 1 1 5は、 CPU 1 1 1と周辺素子 との間のデ一夕の伝送等に用いられる。 また、 P C Iブリッジ回路 1 1 6は、 P C Iバス 1 1 5と CPUバス 1 1 2との接続を制御する。
グラフィック制御回路 1 17は、 1フレーム分の記憶領域を有するグラフィッ クメモリ 1 1 8に対して、 デジ夕ルカメラからの画像データの書き込みや読み出 しを時分割で行う。 すなわち、 このグラフィヅク制御回路は、 CPU 1 1 1側か ら伝送されたデ一夕を P C Iプリヅジ回路 1 1 6及び P C Iバス 1 1 5を通して 受け取り、 グラフィヅクメモリ 1 1 8に書き込む。 また、 このグラフィヅク制御 回路 1 1 7は、 グラフィックメモリ 1 1 8内へ格納した画像データを読み出して、 コネクタ 1 1 9及び図示しないケーブルを通してモニタ装置に伝送する。
I E E E 1 34制御ポード 1 2 0は、 I E E E 1 394の物理レイヤ制御回路 1 2 1と、 リンク制御回路 1 2 2と、 及び P C Iプリヅジ回路 1 2 3とを有する c 物理レイヤ制御回路 1 2 1は、 I E E E 1 394の物理レイヤの制御を行なう、 いわゆる PHYチヅプであり、 図示しない I EE E 1 394ケーブルからコネク 夕 1 24を介して入力されたアナログ信号をデジタルデータに変換する。 リンク 制御回路 1 22は、 I EEE 1 394のリンクレイヤの制御を行なう、 いわゆる L I NKチヅプであり、 物理レイヤ制御回路 1 2 1側と P C Iバス 1 1 5間のィ ン夕ーフヱ一スを制御する。 P C Iプリヅジ回路 1 2 3は、 リンク制御回路 1 2 2と P C Iバス 1 1 5との接続を制御する。
この変換ボード 1 1 0において、 デジ夕ルカメラから入力した画像デ一夕をモ 二夕装置に転送する場合には、 まず、 I E E E 1 394制御ボード 1 2 0で受け 取った画像デ一夕を P C Iプリヅジ回路 1 23、 P C Iバス 1 1 5、 P C Iプリ ヅジ回路 1 23、 CPUバス 1 1 2の経路で CPU 1 1 1側に画像データを取り 込み、 CPU 1 1 1のソフトウエア処理によって表示用画像のフォーマツトに変 換する。
そして CPU 1 1 1により変換した画像デ一夕を CPUバス 1 1 2、 P C Iブ リヅジ回路 1 1 6、 P C Iバス 1 1 5の経路でグラフィック制御回路 1 1 7に伝 送し、 このグラフィヅク制御回路 1 1 7及びグラフィヅクメモリ 1 1 8によって モニタ装置に送出する。
ところで、 上述のように C P U 1 1 1のソフトウエア処理によって画像デ一夕 の変換を行う場合において、 I E E E 1 3 9 4のアイソクロナスデ一夕のデ一夕 伝送速度に対して、 C P U 1 1 1の処理が遅くなり、 表示画像のフレームレ一ト が低下するという問題があった。 また、 このようなデ一夕伝送のために C P U 1 1 1の処理負担が大きくなり、 他の動作能力が低下してシステム全体の処理速度 が低下するという問題があった。
更に、 上述のような変換ボードでは、 デジ夕ルカメラから入力する画像デ一夕 の伝送速度とモニタ装置に送出する画像データの伝送速度との間に速度差を有す る場合がある。 これは例えば画像データの解像度に基づき、 グラフィックメモリ に対するデータの書き込み動作速度と読み出し動作速度の差に起因する場合が多 かった。 このため、 グラフィヅクメモリの 1フレーム分の記憶領域に画像データ の書き込みと読み出しを行なうようにした場合には、 画像デ一夕の書き込み速度 と読み出し速度との間で速度差が生じるときに、 書き込みラインが読み出しライ ンを追い越したり、 逆に読み出しラインが書き込みラインを追い越すような現象 が生じ、 最終的にモニタ装置に出力される画像にライン状のノイズ （追い越し走 査ノイズ） となって現れてしまうという問題点があった。 特にリアルタイムの動 画像を連続的に伝送して表示するような場合には、 定期的に追い越し走査ノィズ が発生することになり、 画像の品位を低下させてしまっていた。
特にデジタルカメラから入力する画像デ一夕をモニタ装置への伝送する場合の みならず、 画像処理装置から入力される画像データを電子機器へ伝送する全ての システムにおいて上述した問題点を解決する必要があった。 発明の開示 上述の如き従来の実状に鑑み、 本発明の目的は、 デジ夕ルカメラを始めとする 端末装置の画像デ一夕を表示用画像に変換して、 例えばモニタ装置等の電子機器 に伝送する場合に、 C P Uに負担をかけることなく、 フレームレートの低下や動 作速度の低下を防止することができるデ一タ転送装置を提供することにある。 また、 本発明の目的は、 グラフィックメモリに対する画像データの書き込み動 作と読み出し動作の速度差による追い越し走査ノィズの発生を防止することがで きるデ一夕転送装置を提供することにある。
本発明は、 画像処理装置から入力された画像データを電子機器に転送するデー 夕転送装置であって、 上記画像処理装置から入力された画像データに所定の変換 処理を施す変換処理部と、 画像デ一夕を一時的に格納するグラフィックメモリと、 上記変換処理部から伝送された画像データを上記グラフィックメモリへ書き込み、 又は上記グラフィックメモリに書き込んだ画像データを読み出して上記電子機器 へ伝送するグラフィック制御回路と、 上記変換処理部から上記グラフィック制御 回路への画像データを伝送する第 1のデ一夕伝送ルートと、 上記グラフィック制 御回路へ制御信号を伝送する第 2のデータ伝送ルートとを選択する C P Uとを備 え、 上記変換処理部は、 上記画像処理装置から入力された画像データのストリー ムを出力用のフォーマツトに変換することを特徴とする。
また、 本発明は、 画像処理装置から入力された画像データを電子機器に転送す るデ一夕転送装置であって、 上記画像処理装置から入力された画像デ一夕に所定 の変換処理を施す変換処理部と、 画像データを一時的に格納するグラフィックメ モリと、 上記変換処理部から伝送された画像データを上記グラフィックメモリへ 書き込み、 又は上記グラフィックメモリに書き込んだ画像データを読み出して上 記電子機器へ伝送するグラフィック制御回路と、 上記変換処理部から上記グラフ ィ、ソク制御回路への画像データを伝送する第 1のデ一夕伝送ルートと、 上記グラ フィ ック制御回路へ制御信号を伝送する第 2のデータ伝送ルートとを選択する C P Uとを備え、 上記変換処理部は、 上記端末装置から入力された画像データのス トリームを表示画像用のフォーマヅトに変換し、 上記グラフィックメモリは、 複 数フレーム分の画像データ記憶領域を有し、 上記グラフィ ック制御回路は、 複数 フレーム分の画像データ記憶領域を順次選択して画像デ一夕の書き込みと読み出 しを時分割制御することを特徴とする。 図面の簡単な説明 図 1は、 デ一夕形式の変換機能を有する変換ボ一ドの回路構成例を示した図で ある。
図 2は、 上記デジタルカメラコントローラをデジタルカメラ及びマルチスキヤ ンモニタに接続した例を示す図である。
図 3は、 本発明を適用したデジタルカメラコントローラの内部構成図である。 図 4は、 上記デジタルカメラコントローラに配されたコンバータ回路及び P C Iブリツジ回路の構成例を示すプロック図である。
図 5は、 上記デジ夕ルカメラコントローラにおける書き込み開始時の動作を示 した図である。
図 6は、 〇卩11が検出信号# I N T 1を検出した場合の割り込み処理を示した 図である。
図 7は、 0卩！1が検出信号# I N T 2を検出した場合の割り込み処理を示した 図である。 発明を実施するための最良の形態 以下、 本発明の実施の形態について図面を参照して説明する。
図 2は、 本発明を適用したデジ夕ルカメラコントローラをデジタルカメラ及び マルチスキャンモニタに接続した例を示すシステム構成図である。 この図 2に示 すように、 デジ夕ルカメラコントローラ 1 0は、 デジタルカメラ 2 0とマルチス キャンモニタ 3 0との間に設けられ、 デジタルカメラ 2 0から伝送された画像デ 一夕を表示用画像に変換してマルチスキャンモニタ 3 0に出力する。
上記デジタルカメラコントローラ 1 0は、 装置筐体 1 O Aの前面に液晶表示素 子からなる液晶ディスプレイ 1 0 Bが配される。
また、 この図 2において、 デジタルカメラコントローラ 1 0とデジ夕ルカメラ 2 0は、 I E E E 1 3 9 4規格に準拠したケーブル （ I E E E 1 3 9 4ケープ ル） により接続され、 またデジタルカメラコントローラ 1 0とマルチスキャンモ 二夕 3 0は、 D s u b 1 5 p i nケーブル 5 0により接続される。
なお、 デジタルカメラコントローラは、 複数台のデジ夕ルカメラ 2 0や、 複数 台のマルチスキャンモニタ 30により接続される場合もある。
デジタルカメラ 20は、 静止画と動画の双方に対応するものであり、 各画像モ —ド （VGA、 SVGA、 XGA、 SXGAなど） に対応する複数の解像度のい ずれかを選択可能であり、 I E E E 1 394の信号形式に準拠した画像データを 出力する。 このデジタルカメラ 20は、 ユーザの直接操作により制御される場合 のみならず、 デジタルカメラコントローラ 10を介した遠隔操作により制御され る場合もある。
マルチスキャンモニタ 30は、 各種の条件設定がなされ、 ケーブル 50より入 力した画像を、 各画像モード （VGA、 SVGA、 XGA、 SXGAなど） に対 応する特性、 例えば、 解像度 （画像サイズ） 、 フレームレート、 水平周波数、 ピ クセル周波数などで表示するものである。 このマルチスキャンモニタ 30は、 ュ —ザの直接操作により制御される場合のみならず、 デジタルカメラコントローラ 1 0を介した遠隔操作により制御される場合もある。
次に、 本発明を適用したデジタルカメラコントローラの内部構成について説明 をする。
図 3は、 本発明を適用したデジ夕ルカメラコントローラの内部構成を示すプロ ヅク図である。 この図 3に示されるように、 デジタルカメラコントローラ 1 0は、 CPU2 1 1と、 CPUバス 2 12と、 システム ROM2 13と、 システム RA M2 14と、 〇 1バス 2 1 5と、 ？ 01ブリヅジ回路2 1 6 ， 2 1 68と、 物 理レイヤ制御回路 2 17と、 リンク制御回路 2 1 8と、 コンパ一夕回路 2 1 9と、 グラフィヅク制御回路 220と、 グラフィックメモリ 22 1と、 L CD 222と、 L CDコントローラ 223と、 アナログタヅチスクリーン 224とを備える。
CPU 2 1 1は、 システム ROM 2 1 3に格納されたプログラム等に基づき、 デジタルカメラコントローラ 10の各部を CPUバス 2 1 2を介して制御する。 また、 この CPU 2 1 1は、 1フレーム （表示画面） 分のデータ書き込み終了を 示す割り込み信号 # I N T 1を P C Iプリヅジ回路 2 1 6 Bから受信し、 また 1 フレーム分のデータ読み出し終了を示す割り込み信号 # I NT 2をグラフィック 制御回路 220から受信する。 CPU2 1 1は、 受信した各割り込み信号 # I N T 1 ,# I NT 2に基づいて、 グラフィヅク制御回路 220によるグラフィックメ モリ 22 1への画像デ一夕の書き込みと読み出しを制御する。 なお、 各割り込み 信号 # I NT 1 ,# I NT 2は、 例えば専用の割り込み信号線 22 5、 226によ つて伝送される。
システム ROM 2 13は、 例えばフラッシュ ROM等からなり、 CPU 2 1 1 の動作に必要な各種プログラムや固定データを格納する。 システム RAM2 14 は、 例えば S DRAM等からなり、 CPU 2 1 1が各種制御を行なうためのデー 夕を一時格納する。 また、 このシステム RAM2 14は、 CPU2 1 1が上述し た割り込み信号 # I NT 1、 # I NT 2に基づいて、 グラフィヅクメモリ 22 1 における画像データの読み出し領域と書き込み領域とを管理する場合に用いるフ レーム番号を記憶する読み出しフレームレジス夕及び書き込みフレームレジス夕 を備える。
P C Iバス 2 1 5は、 CPU2 1 1と周辺素子との間のデ一夕の伝送等に用い られる。 この P C Iバス 2 1 5は、 I E E E 1 394規格によるアイソクロナス 転送 （リアルタイムデ一夕） によるデータストリームを伝送することも可能であ る。
P C Iプリヅジ回路 2 1 6 Aは、 P C Iバス 2 1 5と、 CPUバス 2 12との 接続を制御するデバイスである。 P C Iブリッジ回路 2 1 6 Bは、 コンパ一夕回 路 2 1 9から入力された画像データを、 P C Iバス 2 1 5を介してグラフィヅク 制御回路 22 0へ送信するデバイスである。 P C Iプリヅジ回路 2 1 6 Bは、 1 フレーム分の画像データをグラフィヅク制御回路 220へ送信する度に、 グラフ ィヅクメモリ 22 1への 1フレーム分のデ一夕の書き込み終了を示す割り込み信 号 # I NT 1を CPU2 1 1へ出力する。 また、 この PC Iブリッジ回路 2 1 6 Bは、 割り込み信号 # I NT 1を出力するための図示しないデータカウン夕を有 する。 更に、 この P C Iブリッジ回路 2 1 6 Bは、 グラフィヅクメモリ 22 1に 対する画像データの書き込みを、 グラフィック制御回路 220の代わりに実行す る場合もある。 このため P C Iブリッジ回路 2 1 6 Bは、 グラフィヅクメモリ 2 2 1に対する画像データの書き込みァドレスを設定して画像デ一夕を伝送する機 能をも備える。 すなわち、 この図 3に示す例では、 P C Iプリヅジ回路 2 1 6 B 及びグラフィヅク制御回路 220により、 グラフィヅク処理の制御をする。 物理レイヤ制御回路 2 1 7は、 I E E E 1394の物理レイヤの制御を行なう、 いわゆる PHYチップであり、 I EEE 1394ケーブル 40からコネクタ 42 を介して入力したアナログ信号をデジタルデ一夕に変換する。 リンク制御回路 2 1 8は、 I E E E 1 394のリンクレイヤの制御を行なう、 いわゆる L I NKチ ヅプであり、 物理レイヤ制御回路 2 1 7と CPU2 1 1との間のインターフエ一 スゃ、 物理レイヤ制御回路 2 1 7とコンパ一夕回路 2 19との間のイン夕一フエ ースを制御する。 また、 コンバータ回路 2 19は、 デジタルカメラ 20から伝送 された画像データを表示用画像のフォーマツトに変換する。
グラフィックメモリ 22 1は、 PC Iバス 2 1 5によって伝送されてきた画像 デ一夕を一時記憶するメモリであり、 マルチスキャンモニタ 3◦の 3フレーム分 の記憶領域 （マルチフレームエリア） を有している。 以下、 この 3フレーム分の 記憶領域をそれそれ、 第 1フレーム記憶領域、 第 2フレーム記憶領域、 第 3フレ —ム記憶領域と称する。
グラフィヅク制御回路 220は、 デジタルカメラ 20から伝送された画像デー 夕を、 コネクタ 42、 物理レイヤ制御回路 2 17、 リンク制御回路 2 1 8、 コン バー夕回路 2 1 9を介し、 更に P C Iプリヅジ回路 2 1 6 B及び P C Iバス 2 1 5を通して受信する。 またグラフィヅク制御回路 220は、 CPU 2 1 1から伝 送された制御データを CPUバス 2 1 2、 P C Iプリヅジ回路 2 1 6 A及び P C Iバス 2 1 5を通して受信する。 またグラフィヅク制御回路 220は、 受信した 画像データをグラフィヅクメモリ 22 1に書き込み、 またグラフィックメモリ 2 2 1内の画像デ一夕を読み出してコネクタ 52及びケーブル 50を介してモニタ 30に伝送する。 なおグラフィヅク制御回路 220は、 1フレーム分のデ一夕書 き込み終了を示す割り込み信号 # I NT 2を CPU2 1 1へ出力するため、 図示 しない読み出しデータカウン夕を有する。
L CD 222は、 CPU2 1 1の制御によって各種の情報を L C D表示画面 1 0B上に表示する。 L C Dコントローラ 223は、 この L C D 222の表示動作 を制御する。
また、 アナログ夕ヅチスクリーン 224は、 L CD 222の表示画面 1 OBI に設けられており、 L CD 222の表示内容に対応するユーザの操作を検出する タツチパネルとして機能する。
このグラフィック制御回路 220に対する画像データ及び制御デ一夕の伝送ル ートは、 以下の 2ルートがある。 第 1のデータ伝送ルートは、 コネクタ 42を介 して入力された画像データを、 物理レイヤ制御回路 2 1 7、 リンク制御回路 2 1 8、 コンバータ回路 2 19、 P C Iプリヅジ回路 2 1 6 B、 P C Iバス 2 1 5を 通してグラフィック制御回路 220に転送するルートである。 また、 第 2のデー 夕伝送ルートは、 コネクタ 42を介して入力された画像データを、 物理レイヤ制 御回路 2 17、 リンク制御回路 2 18及び CPUバス 2 1 2を介して一旦 CPU 2 1 1 (システム RAM2 14) 側に取り込み、 そこから CPUバス 2 12、 P C Iプリッジ回路 2 1 6 A、 P C Iバス 2 15を介してグラフィヅク制御回路 2 20に転送するルートである。
デジ夕ルカメラコントローラ 1 0は、 CPU2 1 1の負担を軽減するため、 通 常は第 1のデータ伝送ルートを通じて画像データを伝送する。 デジ夕ルカメラコ ントローラは、 CPU 2 1 1で処理した画像データをグラフィヅク制御回路 22 0に転送してグラフィヅクメモリ 22 1に書き込み、 逆にグラフィヅクメモリ 2 2 1に格納された画像をグラフィヅク制御回路 220を介して CPU 2 1 1側に 読み出すときに、 第 2のデ一夕伝送ルートを用いる場合もある。 なお、 CPU2 1 1からの制御用デ一夕については第 2のデータ伝送ルートを通じてグラフィッ ク制御回路 220へ入力する。
図 4は、 本例におけるデジタルカメラコントローラ 1 0のコンバータ回路 2 1 9及び P C Iブリヅジ回路 2 1 6 Bのプロヅク構成図である。
この図 4において、 リンク制御回路 2 1 8は、 CPU 2 1 1とのイン夕フエ一 スとは独立したデ一夕出力端子 2 1 8Aより、 I EEE 1 394のアイソクロナ スデ一夕 （I SO D a t a) を出力する。 また、 このリンク制御回路 2 1 8は、 デ一夕出力端子 2 1 8 Aよりアイソクロナスデ一夕をクロック出力端子 2 1 8 C からのクロヅク信号 C LKに基づいて同期出力して、 コンバータ回路 2 1 9に供 給する。
コントロール端子 2 1 8 Bは、 コンバータ回路 2 1 9との間でコントロール信 号の送受信を行なう。 このコントロール信号には、 画像データのフレームの先頭 パケッ トに同期した信号やパケット内の有効データ （画像本体） を示す信号が含 まれる。
コンバータ回路 2 1 9は、 パケヅトコンバ一夕 3 1 0と、 色信号変換 （YCb C r→R GB) 回路 32 0と、 マルチプレクサ 3 30と、 F I FOバヅファ 34 0 A, 340 B，340 Cと、 P C Iフォーマヅトコンバ一夕 3 50とを備える。 このコンパ'一夕回路 2 1 9には、 予めデジ夕ルカメラ 2 0の撮像モードに対応 したフォーマットと画素サイズ等のデータが、 CPU 2 1 1により予め書き込ま れる。
パケヅトコンバ一夕 3 1 0は、 図示しないラインサイズレジス夕やモードレジ ス夕を、 内部レジス夕として備える。 これらの内部レジス夕は、 CPU 2 1 1か らモードやラインサイズのデ一夕が予め格納されている。
パケヅトコンバータ 3 1 0は、 リンク制御回路 2 1 8からコントロール信号を 受信する。 パケヅ トコンバ一夕 3 1 0は、 この受信したコントロール信号に含ま れるフレームの先頭パケヅトに同期した信号に基づき、 コンバータ回路 2 1 9の リセヅ トとフレーム先頭パケヅ 卜の検出を行なう。 更にこのパケヅ トコンバ一夕 3 1 0は、 コントロール信号に含まれるパケット内の有効データを示す信号に基 づいて、 ラインサイズレジス夕に格納されたラインサイズと、 モードレジス夕に 格納されたモードデータ （色信号形式のフォーマヅ ト） に合わせた処理を行なう c モードレジスタには、 8ビヅ ト Mo no、 Y C b C r 4 ： 1 ： 1、 YCb C r 4 : 2 : 2、 YCb C r 4 : 4 : 4、 R GB等の各モ一ドに応じて、 固有の変換 処理方法が予め決められる。 このモードレジス夕は、 例えば YCb C r 4 ： 1 ： 1、 Y C b C r 4 ： 2 ： 2、 Y C b C r 4 ： 4 ： 4の各モードである場合には、 YCb C r 4 ： 4 ： 4に C b C rを線形補間して変換し、 これを色信号変換 （Y C b C r→R GB) 回路 320に送って R GB信号に変換する。 この結果、 色信 号変換回路 3 20からマルチプレクサ 330に色信号 R 1、 G l、 B 1が出力さ れる。 また、 8ビッ ト M 0 n 0モードである場合には、 Y = R = G = Bとして、 RGBモード時はそのままパケヅトコンバータ 3 1 0からマルチプレクサ 330 に色信号 R 2、 G 2、 B 2が出力される。
ラインサイズレジス夕は、 ラインの端処理を行なうため、 1ラインの画素数 (ラインサイズ） が設定される。
マルチプレクサ 330は、 モードが YCb C r 4 ： 1 ： 1、 Y C b C r 4 ： 2 : 2、 YCbCr 4 : 4 : 4である場合において、 色信号変換回路 320からの 色信号 R l、 G l、 B 1を選択する。 またこのマルチプレクサ 330は、 8ビヅ ト Mo n 0モード、 或いは RGBである場合には、 パケヅ トコンバータ 3 1 0か らの色信号 R 2、 G 2、 B 2を選択する。 マルチプレクサ 330は、 この選択し た色信号を、 出力信号 R、 G、 Bとして F I FOバッファ 340A,340B,3 40 Cへ出力する。
各 F I FOバッファ 340A, 340 B, 340 Cは、 デジ夕ルカメラ 20から のアイソクロナスデータ転送速度と P C I転送速度との差を吸収する役割を果た す。 各 F I FOバヅファ 340A,340 B,340 Cのデ一夕は、 P C Iフォー マヅ トコンバ一夕 350へ順次出力される。
P C Iフォーマッ トコンバータ 350は、 RGBの各 8ビッ トのデータ （合計 24ビッ トのデータ） を P C I転送用の 32ビヅ トのデータに変換する。 この変 換された 32ビヅ トのデ一夕は、 ク口ヅク同期させて P C Iプリヅジ回路 2 1 6 Bに転送される。
P C Iプリヅジ回路 2 1 6 Bは、 デ一タスト リ一ムィン夕フエ一ス 410と、 P C Iローカルバスィン夕フェース 420と、 P C Iアドレスカウンタ部 430 とを備える。
データストリームイン夕フェース 410は、 コンパ一夕回路 219からクロヅ ク信号 C LKと画像デ一夕のデ一夕ス ト リームが入力され、 R e ad y信号や A CK信号のハンドシェィクによってコンバータ回路 2 1 9との間のイン夕フエ一 スを制御する。 ちなみに上述のデ一夕ス ト リームは、 116 &(1 信号ゃ八〇1^信 号のハン ドシヱイクによってアイソクロナスデータ転送速度と P C I転送速度と を合わせ込むことにより構成する。
P C Iローカルバスィン夕フェース 420は、 データストリームイン夕フエ一 ス 4 10によって受信したデ一タス トリームとクロック信号 C LKとを入力する < また、 P C Iローカルバスイン夕フェース 420は、 上記クロック信号 CLKに 基づいて、 データス トリームを P C Iバス 2 1 5に送出する。 P C Iアドレスカウン夕部 430は、 P C Iバス 2 1 5によってデータス ト リ ームを転送する場合のァドレスを制御する。 またこの PC Iアドレスカウン夕部 430は、 このデータス ト リームをグラフィ ヅク制御回路 22◦を介してグラフ ィ ヅクメモリ 22 1の所定領域に書き込むためのァドレス管理を行なう。
すなわち、 この DM A伝送制御では、 P C Iブリ ッジ回路 2 1 6 Bがいわゆる P C Iマス夕として、 グラフィ ヅク制御回路 220がいわゆる P C Iスレーブと しての役割を果たす。
ちなみに、 データス ト リームをソフ トウエアを介することなくグラフィ ックメ モリ 22 1に書き込むためには、 1フレーム分の書き込みが終了したときに、 グ ラフィ ヅクメモリ 22 1上の同じ領域において、 先頭ァドレスから次の画像デー 夕を上書きする必要がある。 P C Iアドレスカウンタ部 430は、 この画像デー 夕を上書きする際にァドレス制御を行う。 P C Iアドレスカウン夕部 430は、 1画面分のトータルデータ数を格納する トータル DM Aデ一夕数レジス夕と、 D MAデータをカウントするための DMAデータカウン夕 （ダウンカウン夕） と、 P C Iアドレスをカウントするための P C Iアドレスカウン夕と、 上記所定領域 の先頭ァドレスを示すスタートァドレスを格納するスタートアドレスレジス夕と を有する。
P C Iアドレスカウンタ部 430は、 DMAデータカウン夕値がダウンカウン トによって 「0」 になると、 DMAデ一夕カウン夕と P C Iアドレスカウン夕と をトータル DM Aデータ数レジスタ、 スタートアドレスレジス夕の各レジス夕値 でプリセヅ トする。
次に P C Iァドレスカウン夕部 430は、 P C Iプリヅジ回路 2 1 6 Bから単 位デ一夕 （32ビッ ト （4バイ ト） ） のデ一夕が出力される毎に、 DMAデ一夕 カウン夕をデクリメント （_ 1 ) し、 P C Iアドレスカウンタをインクリメント (+ 1) する。 P C Iアドレスカウン夕によるァドレス値は、 P C Iバス 2 1 5 に出力される。 グラフィ ック制御回路 220は、 当該アドレス値を用いて、 グラ フィ ックメモリ 22 1内の所定領域に画像デ一夕を書き込む。
このようなハードウェアの構成により、 1フレーム分の画像データを転送する 毎に、 コンバータ回路 2 1 9及び P C Iプリヅジ回路 2 1 6 Bの各回路素子をィ ニシャライズすることができ、 ソフトウェアを介することなく自動的に画像デ一 夕をグラフィ ヅクメモリ 2 2 1上の所定領域に書き込むことができる。
そして、 この画像データが書き込まれた領域から画像データをグラフィヅク制 御回路 2 2 0で読み出し、 グラフィック制御回路 2 2 0の内部で D /A等の処理 を行ない、 ケーブル 5 0を介してマルチスキャンモニタ 3 0に送出する。 これに より、 I E E E 1 3 9 4カメラ画像をモード設定したフレームレートで自動的に 表示させることができる。
このように、 本発明では、 ハ一ドウエアによって変換処理を行なうため、 C P U 2 1 1によるソフトウエア処理に比べて高速な動作を得ることが可能である。 したがって、 高速なデータストリームに容易に対応することが可能であり、 処理 能力を向上することができる。
本発明を適用したデジ夕ルカメラコントローラ 1 0は、 デジ夕ルカメラ 2 0か ら I E E E 1 3 9 4のアイソクロナス転送で入力したデータストリームをコンパ —夕回路 2 1 9によって P C I伝送用の画像デー夕フレームに変換し、 P C Iブ リヅジ回路 2 1 6 Bの D M A転送によってグラフィヅク制御回路 2 2 0に転送す ることにより、 画像データの伝送処理自体の高速化とシステム全体の処理能力の 向上とを達成することができる。 換言すれば本発明を適用したデジ夕ルカメラコ ントローラ 1 0は、 拡張バスとして P C Iバス 2 1 5を用い、 その P C Iプリヅ ジ回路 2 1 6をバスマス夕として D M A伝送制御を行なう。 そして、 いったん D M A伝送が開始されると、 C P U 2 1 1は画像データ伝送の処理から離れ、 C P Uバス 2 1 2経由で他の処理を実行することが可能となる。 これにより、 C P U 2 1 1の負担を軽減し、 システム全体の処理効率を向上させることができる。 次に、 本発明を適用したデジタルカメラコントローラ 1 0におけるグラフィヅ ク制御回路 2 2 0の動作について詳細に説明する。
ここでは、 グラフィヅクメモリ 2 2 1の第 1フレーム記憶領域にフレーム番号 1を、 第 2フレーム記憶領域にフレーム番号 2を、 更に第 3フレーム記憶領域に フレーム番号 3をそれぞれ付している。
図 5は、 画像データの書き込み鬨始時の C P U 2 1 1の動作を示している。 C P U 2 1 1は、 先ずステヅプ S 1において、 システム R A M 2 1 4の読み出しフ レームレジス夕及び書き込みフレームレジス夕へ、 フレーム番号 1を格納するこ とによりィニシャライズする。
次に、 CPU 2 1 1は、 P C Iプリッジ回路 2 1 6 Bに対して、 書き込みフレ ームに対応したメモリスタートァドレスを、 CPUバス 2 1 2、 P C Iブリッジ 2 1 6 A、 PC Iバス 2 1 5を介して設定する （ステヅプ S 2) 。 そして、 CP U2 1 1は、 グラフィヅク制御回路 220に対して、 読み出しフレームに対応し たメモリスタートアドレスを、 CPUバス 2 1 2、 P C Iブリッジ 2 1 6A、 P C Iバス 2 1 5を介して設定する （ステヅプ S 3 ) 。 なお、 このメモリスタート ァドレスは、 グラフィヅクメモリ 22 1における各フレ一ム記憶領域 （ここでは 第 1フレーム記憶領域） の先頭アドレスを示すものである。
次に、 CPU 2 1 1は、 CPUバス 2 1 2を介して、 コンバータ回路 2 1 9、 リンク制御回路 2 1 8にデータを書き込むためのイニシャライズ （E nab 1 e ) を行い、 また CPUバス 2 1 2、 コンバータ回路 2 1 9を介して P C Iプリ ヅジ 2 1 6 Bにイニシャライズを行い、 さらには CPUバス 2 12、 P C Iプリ ヅジ回路 2 1 6 A P C Iバス 2 1 5を介してグラフィヅク制御回路 220にィ ニシャライズを行う （ステヅプ S 4) 。 次に、 CPU 2 1 1は、 デジ夕ルカメラ 20のァイソクロナスデ一夕転送を許可 （Enab l e) する （ステヅプ S 5) , この際、 P C Iプリヅジ回路 2 1 6 Bの書き込みデータカウンタには 1画面分の 画像デ一夕数がセッ トされ、 画像データを転送する毎に、 カウン夕の値がデクリ メント （一 1) されていき、 0になると、 検出信号 # I NT 1を CPU2 1 1に 出力する。 これにより、 P C Iプリヅジ回路 2 1 6 Bは、 バスマス夕として、 C PU 2 1 1とは関係なく動作する。
図 6は、 CPU 2 1 1が検出信号 # I NT 1を検出した場合の割り込み処理を 示している。
この図 6に示す割り込み処理において、 CPU 2 1 1は、 先ず書き込みフレー ム番号を 1つ加算し （ステップ S 1 1) 、 この加算後の書き込みフレーム番号を 判定する （ステップ S 12) 。 ここで CPU2 1 1は、 書き込みフレーム番号が 2であれば、 読み出しフレーム番号を 1とし （ステップ S 1 3) 、 また書き込み フレーム番号が 3であれば、 読み出しフレーム番号を 2とし （ステヅプ S 14 ) 、 また書き込みフレーム番号が 4であれば、 読み出しフレーム番号を 3とした上で 書き込みフレーム番号を 1に戻す （ステップ S 1 5) 。 次に、 CPU 2 1 1は、 ステップ S 1 6において、 加算後の書き込みフレーム番号或いは 1に戻した書き 込みフレーム番号に対応させたメモリス夕ートァドレスを P C Iプリヅジ回路 2 1 6Bに設定し、 この割り込み処理から抜ける。 これにより、 書き込みフレーム 記憶領域が切り換わり、 新たな領域に画像データの書き込みが鬨始される。
図 7は、 CPU 2 1 1が検出信号 # I NT 2を検出した場合の割り込み処理を 示している。
この図 7に示す割り込み処理において、 先ず CPU2 1 1は、 CPUバス 2 1 2、 P C Iブリッジ回路 2 1 6 A、 P C Iバス 2 1 5を介してグラフィヅク制御 回路 220に読み出し動作を許可 （Enab l e) する （ステヅプ S 2 1) 。 次 に CPU2 1 1は、 読み出しフレーム番号に対応したメモリス夕一トアドレスを、 CPUバス 2 1 2、 P C Iプリヅジ回路 2 1 6 A、 P C Iバス 2 1 5を介してグ ラフィ ック制御回路 220に設定し （ステヅプ S 22) 、 グラフィ ヅクメモリ 2 2 1からデ一夕の読み出しを鬨始する。
本発明を適用したデジタルコントローラ 10は、 この図 6に示すように、 書き 込みフレーム記憶領域を、 読み出しフレーム番号に応じて随時切り換え、 また図 7に示す順序で処理することにより、 画像デ一夕の読み出しを行なうフレ一ム記 憶領域には、 必ず書き込みが行なわれていないフレーム記憶領域が選択されるた め、 追い越し走査ノイズの発生を防止することができる。
また、 本来 CPU 2 1 1が行う転送処理を、 バスマス夕となる P C Iプリヅジ 回路 2 1 6 Bが担うことができるため、 CPU 2 1 1の負担を軽減させることが できる。
なお、 本発明を適用したデジタルカメラコントローラ 10は、 上述した実施の 形態に限定されるものではない。
上述の例では、 デジ夕ルカメラから入力された画像データをマルチスキヤンモ 二夕に転送するデジタルカメラコントロ一ラを例にとり説明したが、 画像処理装 置から入力された画像データを電子機器に転送する各種デ一夕転送装置に対して も本発明を適用可能である。 また上述の例では、 グラフィヅクメモリ内に 3フレーム分の記憶領域を設けた 場合について、 （換言すればフレーム記憶領域の数を M個とし、 N番目のフレー ム記憶領域に画像デ一夕を書き込むとき、 M = 3、 N = l、 2、 3とした場合に ついて） 説明したが、 2フレーム分の記憶領域を設けた場合や 4フレーム分以上 の記憶領域を設けた場合にも同様に制御することが可能である。
また、 上述の例では、 P C Iブリッジ回路 2 1 6 Bにグラフィックメモリ 2 2 1に対する画像データの読み出しァドレス制御機能を設けたが、 これをグラフィ ヅク制御回路 2 2 0に設けても良い。
また、 上述の例では、 画像を出力するモニタ装置としてマルチスキャンモニタ 3 0を用いたが、 外部入力によって解像度 （画像サイズ） を変換できる他のモニ 夕装置や電子機器に代替しても良い。
更に、 上述の例では、 拡張バスとして P C Iバスを用い、 その P C Iプリヅジ 回路をバスマスタとして D M A伝送制御を行なうようにしたが、 拡張バスとして は P C Iバス以外のバスであってもよい。

Claims

請求の範囲
1 . 画像処理装置から入力された画像データを電子機器に転送するデ一夕転送 装置であって、
上記画像処理装置から入力された画像データに所定の変換処理を施す変換処理 部と、 画像データを一時的に格納するグラフィックメモリと、 上記変換処理部か ら伝送された画像デ一夕を上記グラフィックメモリへ書き込み、 又は上記グラフ イツクメモリに書き込んだ画像データを読み出して上記電子機器へ伝送するグラ フィツク制御回路と、 上記変換処理部から上記グラフィック制御回路への画像デ —夕を伝送する第 1のデ一夕伝送ルートと、 上記グラフィック制御回路へ制御信 号を伝送する第 2のデータ伝送ルートとを選択する C P Uとを備え、
上記変換処理部は、 上記画像処理装置から入力された画像デ一夕を出力用のフ ォーマツトに変換することを特徴とするデータ転送装置。
2 . 上記 C P Uが各構成部を制御するための C P Uバスと、 上記グラフィ ヅク 制御回路を含む周辺素子を接続する拡張バスと、 上記拡張バスを制御するバスブ リッジ回路とを備え、
上記バスブリッジ回路は、 バスマス夕として上記拡張バスを制御し、 上記変換 処理部から上記グラフィック制御回路へ画像データを伝送する D M A伝送制御を 行うことを特徴とする請求の範囲第 1項記載のデ一夕転送装置。
3 . 上記拡張バスは、 P C Iバスであり、 上記バスプリヅジ回路は、 P C Iブ リッジであることを特徴とする請求の範囲第 2項記載のデ一夕転送装置。
4 . 上記変換処理部は、 上記画像処理装置から転送された画像データを表示用 の色信号形式に変換する色信号形式変換部と、 上記色信号形式変換部によって変 換されたデ一夕をさらに転送用のデータ形式に変換する転送形式変換部とを有す ることを特徴とする請求の範囲第 1項記載のデータ転送装置。
5 . 上記色信号形式変換部は、 上記画像処理装置の色信号形式に対応して異な る変換処理を行なう複数の変換処理部と、 上記複数の変換処理部を上記画像処理 装置の色信号形式に対応して選択し、 その選択した変換処理部の出力デ一夕を上 記転送形式変換部に出力する選択部とを有することを特徴とする請求の範囲第 4 項記載のデータ転送装置。
6 . 上記色信号形式変換部と転送形式変換部との間に画像処理装置側とグラフ ィック制御回路側との転送速度差を吸収するバッファ部を設けたことを特徴とす る請求の範囲第 4項記載のデータ転送装置。
7 . 上記転送形式変換部は、 色信号形式変換部より出力されたデータのビット 幅を変換することを特徴とする請求の範囲第 4項記載のデータ転送装置。
8 . 上記バスマス夕として D M A伝送制御を行なうバスブリッジ回路は、 コン バー夕回路と拡張バスとの間のィン夕フェースを制御するィン夕フェース部と、 伝送する画像データのァドレスを管理するアドレス管理部とを有することを特徴 とする請求の範囲第 2項記載のデータ転送装置。
9 . 上記画像処理装置は、 I E E E 1 3 9 4規格に準拠した画像データ出力を 行うことを特徴とする請求の範囲第 1項記載のデ一夕転送装置。
1 0 . 上記画像処理装置は、 静止画撮像モードと動画撮像モードとを有するこ とを特徴とする請求の範囲第 1項記載のデータ転送装置。
1 1 . 上記グラフィックメモリは、 複数フレーム分の画像データ記憶領域を有 し、 上記グラフィック制御回路は、 複数フレーム分の画像デ一夕記憶領域を順次 選択して画像データの書き込みと読み出しを時分割制御することを特徴とする請 求の範囲第 1項記載のデ一夕転送装置。
1 2 . 上記 C P Uは、 上記画像デ一夕が書き込まれている記憶領域を判定し、 当該判定結果に基づいて画像データを読み出す記憶領域を決定することを特徴と する請求の範囲第 1項記載請求項 1 1記載のデータ転送装置。
1 3 . 上記 C P Uは、 上記グラフィヅクメモリに 1フレーム分の画像デ一夕を 書き込んだことを検出し、 上記グラフィックメモリから 1フレーム分の画像デー 夕を読み出したことを検出し、 上記書き込みタイミング検出回路及び上記読み出 し夕イミング検出回路からの検出信号に基づいて画像デ一夕を書き込む領域と画 像データを読み出す領域を切り換えることを特徴とする請求の範囲第 1 2項記載 のデ一夕転送装置。
1 4 . 上記グラフィックメモリは、 それそれ 1 フレーム分の画像データを記憶 する M個のフレーム記憶領域を有し、 上記グラフィヅク制御回路は、 N番目 （N ≤M, N，M : 正の整数） のフレーム記憶領域に対する画像デ一夕を書き込んだ後、 N + 1番目のフレーム記録領域に切り換えて画像デ一夕の書き込みを行い、 更に N - 1番目のフレーム記憶領域からの画像デ一夕の読み出しが終了した時点で、 N番目のフレーム記憶領域に切り換えて画像データの読み出しを行なうことを特 徴とする請求の範囲第 1 3項記載のデータ転送装置。
1 5 . 上記画像データは、 リアルタイムの
動画データであることを特徴とする請求の範囲第 1 1項記載のデ一夕転送装置。
1 6 . 上記画像データは、 所定のフォーマヅ トによるデ一夕ストリームに変換 されて伝送されるデータであることを特徴とする請求の範囲第 1 1項記載のデー タ転送装置。
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