KR20020090221A - 데이터 전송 장치 - Google Patents

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KR20020090221A
KR20020090221A KR1020027012603A KR20027012603A KR20020090221A KR 20020090221 A KR20020090221 A KR 20020090221A KR 1020027012603 A KR1020027012603 A KR 1020027012603A KR 20027012603 A KR20027012603 A KR 20027012603A KR 20020090221 A KR20020090221 A KR 20020090221A
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노리오 이시바시
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소니 가부시끼 가이샤
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Abstract

데이터 전송 장치(10)에 접속되어 있는 화상 처리 장치(20)로부터 IEEE1394의 등시성 전송에 의해 입력된 데이터 스트림을 컨버터 회로(219)에 의해 출력용의 색 신호 모드와 PCI 전송용의 데이터로 변환하고, PCI 브릿지 회로(216B)를 버스 마스터로 하여 어드레스 제어를 행하면서 컨버터 회로(219)로부터의 화상 데이터를 PCI 버스(215)에 의해 DMA 전송하며, 그래픽 제어 회로(220)를 통해 그래픽 메모리(221)에 기입한다. 그리고, 그래픽 제어 회로(220)에 의해 그래픽 메모리 (221)로부터 화상 데이터를 판독하여, 전자 기기(30)로 전송한다.

Description

데이터 전송 장치{DATA TRANSFER DEVICE}
디지털 카메라로 촬상한 화상을 모니터 장치에 표시하기 위해서는, 디지털 카메라의 화상 데이터의 데이터 형식을, 모니터 장치에서 표시 가능한 포맷으로 변환할 필요가 있다. 이 때문에, 디지털 카메라와 모니터 장치 사이에 데이터 형식의 변환 기능을 갖는 변환 보드를 설치함으로써, 디지털 카메라의 화상 데이터의 데이터 형식을 변환한다. 변환 보드는, 퍼스널 컴퓨터 등에 내장할 수가 있어, 디지털 카메라로부터 송신된 화상 데이터에 대하여, 포맷 변환 처리 등을 실시하여 모니터 장치로 전송하는 것이 가능해지며, 나아가서는 원활한 촬상 동작을 얻을 수 있는 시스템을 구성하는 것이 가능해진다.
도 1은, 이 데이터 형식의 변환 기능을 갖는 변환 보드(110)의 회로 구성예를 도시하고 있다. 이 변환 보드(110)는, IEEE1394 규격에 준거한 형식의 화상 데이터 출력을 행하는 디지털 카메라에 접속되고, CPU(111)와, CPU 버스(112)와, 시스템 ROM(113)과, 시스템 RAM(114)과, PCI 버스(115)와, PCI 브릿지 회로(116)와, 그래픽 제어 회로(117)와, 그래픽 메모리(118)를 갖는다. 또한, 이 변환보드(110)는, 디지털 카메라(도시 생략)와의 데이터 전송을 제어하는 IEEE1394 제어 보드(120)가 PCI 버스(115)에 접속된다.
CPU(111)는, 시스템 ROM(113)에 저장된 프로그램 등에 기초하여, 변환 보드(110)의 각부를 CPU 버스(112)를 통해 제어하고, 또한 각종 처리 동작을 실행한다. 시스템 ROM(113)은, 예를 들면 플래시 ROM 등으로 이루어지고, CPU(111)의 동작에 필요한 각종 프로그램이나 고정 데이터를 저장한다. 시스템 RAM(114)은, 예를 들면 SDRAM 등으로 이루어지고, CPU(111)가 각종 제어를 행하기 위한 데이터를 일시 저장한다. PCI 버스(115)는, CPU(111)와 주변 소자 사이의 데이터의 전송 등에 이용된다. 또한, PCI 브릿지 회로(116)는, PCI 버스(115)와 CPU 버스(112)와의 접속을 제어한다.
그래픽 제어 회로(117)는, 1프레임분의 기억 영역을 갖는 그래픽 메모리(118)에 대하여, 디지털 카메라로부터의 화상 데이터의 기입이나 판독을 시분할로 행한다. 즉, 이 그래픽 제어 회로는, CPU(111) 측으로부터 전송된 데이터를 PCI 브릿지 회로(116) 및 PCI 버스(115)를 통해 수취하고, 그래픽 메모리(118)에 기입한다. 또한, 이 그래픽스 제어 회로(117)는, 그래픽 메모리(118) 내에 저장된 화상 데이터를 판독하여, 커넥터(119) 및 케이블(도시 생략)을 통해 모니터 장치로 전송한다.
IEEE134 제어 보드(120)는, IEEE1394의 물리층 제어 회로(121)와, 링크 제어 회로(122)와, 및 PCI 브릿지 회로(123)를 갖는다.
물리층 제어 회로(121)는, IEEE1394의 물리층의 제어를 행하는, 소위 PHY 칩이며, IEEE1394 케이블(도시 생략)로부터 커넥터(124)를 통해 입력된 아날로그 신호를 디지털 데이터로 변환한다. 링크 제어 회로(122)는, IEEE1394의 링크층의 제어를 행하는, 소위 LINK칩이며, 물리층 제어 회로(121) 측과 PCI 버스(115) 사이의 인터페이스 제어한다. PCI 브릿지 회로(123)는, 링크 제어 회로(122)와 PCI 버스(115)와의 접속을 제어한다.
이 변환 보드(110)에서, 디지털 카메라로부터 입력된 화상 데이터를 모니터 장치로 전송하는 경우에는, 먼저, IEEE1394 제어 보드(120)로 수취한 화상 데이터를 PCI 브릿지 회로(123), PCI 버스(115), PCI 브릿지 회로(123), CPU 버스(112)의 경로를 통해 CPU(111) 측에서 화상 데이터를 취득하고, CPU(111)의 소프트웨어 처리에 의해 표시용 화상의 포맷으로 변환한다.
그리고, CPU(111)에 의해 변환한 화상 데이터를 CPU 버스(112), PCI 브릿지 회로(116), PCI 버스(115)의 경로를 통해 그래픽 제어 회로(117)로 전송하고, 이 그래픽 제어 회로(117) 및 그래픽 메모리(118)에 의해 모니터 장치로 송출한다.
그런데, 상술된 바와 같이 CPU(111)의 소프트웨어 처리에 의해 화상 데이터의 변환을 행하는 경우에서, IEEE1394의 등시성 데이터의 데이터 전송 속도에 대하여, CPU(111)의 처리가 늦어져서, 표시 화상의 프레임레이트가 저하한다는 문제가 있었다. 또, 이러한 데이터 전송때문에 CPU(111)의 처리 부담이 커져, 다른 동작 능력이 저하하여 시스템 전체의 처리 속도가 저하한다는 문제가 있었다.
또한, 상술한 바와 같은 변환 보드에서는, 디지털 카메라로부터 입력되는 화상 데이터의 전송 속도와 모니터 장치로 송출하는 화상 데이터의 전송 속도 사이에속도 차를 갖는 경우가 있다. 이것은 예를 들면 화상 데이터의 해상도에 기초하여, 그래픽 메모리에 대한 데이터의 기입 동작 속도와 판독 동작 속도의 차에 기인하는 경우가 많았다. 이 때문에, 그래픽 메모리의 1프레임분의 기억 영역에 화상 데이터의 기입과 판독을 행하도록 한 경우에는, 화상 데이터의 기입 속도와 판독 속도 사이에서 속도 차가 생길 때, 기입 라인이 판독 라인을 추월하였거나, 반대로 판독 라인이 기입 라인을 추월하는 현상이 생겨, 최종적으로 모니터 장치로 출력되는 화상에 라인 형상의 노이즈(추월 주사 노이즈)가 나타난다는 문제점이 있었다. 특히, 리얼타임의 동화상을 연속적으로 전송하여 표시하는 경우에는, 정기적으로 추월 주사 노이즈가 발생하게 되어, 화상의 품위를 저하시키고 있었다.
특히, 디지털 카메라로부터 입력되는 화상 데이터를 모니터 장치로 전송하는 경우뿐만 아니라, 화상 처리 장치로부터 입력되는 화상 데이터를 전자 기기로 전송하는 모든 시스템에서 상술한 문제점을 해결할 필요가 있었다.
〈발명의 개시〉
상술한 바와 같이 종래의 문제점을 감안하여, 본 발명의 목적은, 디지털 카메라를 비롯한 단말기 장치의 화상 데이터를 표시용 화상으로 변환하여, 예를 들면 모니터 장치 등의 전자 기기로 전송하는 경우에, CPU에 부담을 주지 않고, 프레임레이트의 저하나 동작 속도의 저하를 방지할 수 있는 데이터 전송 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은, 그래픽 메모리에 대한 화상 데이터의 기입 동작과 판독 동작의 속도 차에 의한 추월 주사 노이즈의 발생을 방지할 수 있는 데이터 전송 장치를 제공하는 것에 있다.
본 발명은, 화상 처리 장치로부터 입력된 화상 데이터를 전자 기기로 전송하는 데이터 전송 장치로서, 상기 화상 처리 장치로부터 입력된 화상 데이터에 소정의 변환 처리를 실시하는 변환 처리부와, 화상 데이터를 일시적으로 저장하는 그래픽 메모리와, 상기 변환 처리부로부터 전송된 화상 데이터를 상기 그래픽 메모리로 기입하거나, 또는 상기 그래픽 메모리에 기입된 화상 데이터를 판독하여 상기 전자 기기로 전송하는 그래픽 제어 회로와, 상기 변환 처리부로부터 상기 그래픽 제어 회로로의 화상 데이터를 전송하는 제1 데이터 전송 루트와, 상기 그래픽 제어 회로로 제어 신호를 전송하는 제2 데이터 전송 루트를 선택하는 CPU를 포함하며, 상기 변환 처리부는, 상기 화상 처리 장치로부터 입력된 화상 데이터의 스트림을 출력용의 포맷으로 변환하는 것을 특징으로 한다.
또한, 본 발명은, 화상 처리 장치로부터 입력된 화상 데이터를 전자 기기로 전송하는 데이터 전송 장치로서, 상기 화상 처리 장치로부터 입력된 화상 데이터에 소정의 변환 처리를 실시하는 변환 처리부와, 화상 데이터를 일시적으로 저장하는 그래픽 메모리와, 상기 변환 처리부로부터 전송된 화상 데이터를 상기 그래픽 메모리로 기입하거나, 또는 상기 그래픽 메모리에 기입된 화상 데이터를 판독하여 상기 전자 기기로 전송하는 그래픽 제어 회로와, 상기 변환 처리부로부터 상기 그래픽 제어 회로로의 화상 데이터를 전송하는 제1 데이터 전송 루트와, 상기 그래픽 제어 회로로 제어 신호를 전송하는 제2 데이터 전송 루트를 선택하는 CPU를 포함하며, 상기 변환 처리부는, 상기 단말기 장치로부터 입력된 화상 데이터의 스트림을 표시화상용의 포맷으로 변환하고, 상기 그래픽 메모리는 복수 프레임분의 화상 데이터 기억 영역을 갖고, 상기 그래픽 제어 회로는 복수 프레임분의 화상 데이터 기억 영역을 순차적으로 선택하여 화상 데이터의 기입과 판독을 시분할 제어하는 것을 특징으로 한다.
본 발명은, 화상 처리 장치로부터 입력된 화상 데이터를 전자 기기로 출력하기 위한 제어를 행하는 데이터 전송 장치에 관한 것이다.
도 1은 데이터 형식의 변환 기능을 갖는 변환 보드의 회로 구성예를 도시한 도면.
도 2는 상기 디지털 카메라 컨트롤러를 디지털 카메라 및 멀티스캔 모니터에 접속한 예를 도시한 도면.
도 3은 본 발명을 적용한 디지털 카메라 컨트롤러의 내부 구성도.
도 4는 상기 디지털 카메라 컨트롤러에 배치된 컨버터 회로 및 PCI 브릿지 회로의 구성예를 도시한 블록도.
도 5는 상기 디지털 카메라 컨트롤러에서의 기입 개시 시의 동작을 도시한 도면.
도 6은 CPU가 검출 신호 #INT1를 검출한 경우의 인터럽트 처리를 도시한 도면.
도 7은 CPU가 검출 신호 #INT2를 검출한 경우의 인터럽트 처리를 도시한 도면.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 2는 본 발명을 적용한 디지털 카메라 컨트롤러를 디지털 카메라 및 멀티스캔 모니터에 접속한 예를 도시한 시스템 구성도이다. 도 2에 도시한 바와 같이, 디지털 카메라 컨트롤러(10)는, 디지털 카메라(20)와 멀티 스캔 모니터(30) 사이에 설치되고, 디지털 카메라(20)로부터 전송된 화상 데이터를 표시용 화상으로 변환하여 멀티 스캔 모니터(30)로 출력한다.
상기 디지털 카메라 컨트롤러(10)는, 장치 케이싱(10A)의 전면에 액정 표시 소자로 이루어지는 액정 디스플레이(10B)가 배치된다.
또한, 도 2에서, 디지털 카메라 컨트롤러(10)와 디지털 카메라(20)는, IEEE1394 규격에 준거한 케이블(IEEE1394 케이블)에 의해 접속되며, 또한 디지털 카메라 컨트롤러(10)와 멀티 스캔 모니터(30)는, Dsub15pin 케이블(50)에 의해 접속된다.
또, 디지털 카메라 컨트롤러는, 복수대의 디지털 카메라(20)나, 복수대의 멀티스캔 모니터(30)에 의해 접속되는 경우도 있다.
디지털 카메라(20)는, 정지 화상과 동화상의 쌍방에 대응하는 것으로, 각 화상 모드(VGA, SVGA, XGA, SXGA 등)에 대응하는 복수의 해상도 중 어느 하나를 선택 할 수 있으며, IEEE1394의 신호 형식에 준거한 화상 데이터를 출력한다. 이 디지털 카메라(20)는, 사용자의 직접 조작에 의해 제어되는 경우뿐만 아니라, 디지털 카메라 컨트롤러(10)를 통한 원격 조작에 의해 제어되는 경우도 있다.
멀티스캔 모니터(30)는, 각종의 조건 설정이 이루어지고, 케이블(50)로부터 입력된 화상을, 각 화상 모드(VGA, SVGA, XGA, SXGA 등)에 대응하는 특성, 예를 들면, 해상도(화상 사이즈), 프레임레이트, 수평 주파수, 픽셀 주파수 등으로 표시하는 것이다. 이 멀티 스캔 모니터(30)는, 사용자의 직접 조작에 의해 제어되는 경우뿐만 아니라, 디지털 카메라 컨트롤러(10)를 통한 원격 조작에 의해 제어되는 경우도 있다.
다음에, 본 발명을 적용한 디지털 카메라 컨트롤러의 내부 구성에 대하여 설명을 한다.
도 3은, 본 발명을 적용한 디지털 카메라 컨트롤러의 내부 구성을 도시한 블록도이다. 도 3에 도시된 바와 같이, 디지털 카메라 컨트롤러(10)는, CPU(211)와, CPU 버스(212)와, 시스템 ROM(213)과, 시스템 RAM(214)과, PCI 버스(215)와, PCI 브릿지 회로(216A, 216B)와, 물리층 제어 회로(217)와, 링크 제어 회로(218)와, 컨버터 회로(219)와, 그래픽 제어 회로(220)와, 그래픽 메모리(221)와, LCD(222)와, LCD 컨트롤러(223)와, 아날로그 터치 스크린(224)을 포함한다.
CPU(211)는 시스템 ROM(21)에 저장된 프로그램 등에 기초하여, 디지털 카메라 컨트롤러(10)의 각부를 CPU 버스(212)를 통해 제어한다. 또한, 이 CPU(211)는 1프레임(표시 화면)분의 데이터 기입 종료를 나타내는 인터럽트 신호 #INT1를 PCI 브릿지 회로(216B)로부터 수신하고, 또한 1프레임분의 데이터 판독 종료를 나타내는 인터럽트 신호 #INT2를 그래픽 제어 회로(220)로부터 수신한다. CPU(211)는 수신한 인터럽트 신호 #INT1, #INT2에 기초하여, 그래픽 제어 회로(22)에 의한 그래픽 메모리(221)로의 화상 데이터의 기입과 판독을 제어한다. 또, 각 인터럽트 신호 #INT1, #INT2는, 예를 들면 전용의 인터럽트 신호선(225, 226)에 의해 전송된다.
시스템 ROM(213)은, 예를 들면 플래시 ROM 등으로 이루어지고, CPU(211)의 동작에 필요한 각종 프로그램이나 고정 데이터를 저장한다. 시스템 RAM(214)은, 예를 들면 SDRAM 등으로 이루어지고, CPU(211)가 각종 제어를 행하기 위한 데이터를 일시 저장한다. 또한, 이 시스템 RAM(214)은, CPU(211)가 상술한 인터럽트 신호 #INT1, #INT2에 기초하여, 그래픽 메모리(221)에서의 화상 데이터의 판독 영역과 기입 영역을 관리하는 경우에 이용하는 프레임 번호를 기억하는 판독 프레임 레지스터 및 기입 프레임 레지스터를 포함한다.
PCI 버스(215)는, CPU(211)와 주변 소자 사이의 데이터의 전송 등에 이용된다. 이 PCI 버스(215)는, IEEE1394 규격에 의한 등시성 전송(리얼타임 데이터)에 의한 데이터 스트림을 전송하는 것도 가능하다.
PCI 브릿지 회로(216A)는, PCI 버스(215)와, CPU 버스(212)와의 접속을 제어하는 디바이스이다. PCI 브릿지 회로(216B)는, 컨버터 회로(219)로부터 입력된 화상 데이터를, PCI 버스(215)를 통해 그래픽 제어 회로(220)로 송신하는 디바이스이다. PCI 브릿지 회로(216B)는, 1프레임분의 화상 데이터를 그래픽 제어 회로(220)로 송신할 때마다, 그래픽 메모리(221)로의 1프레임분의 데이터의 기입 종료를 나타내는 인터럽트 신호 #INT1를 CPU(211)로 출력한다. 또한, 이 PCI 브릿지 회로(216B)는, 인터럽트 신호 #INT1를 출력하기 위한 데이터 카운터(도시 생략)를 갖는다. 또한, 이 PCI 브릿지 회로(216B)는, 그래픽 메모리(221)에 대한 화상 데이터의 기입을, 그래픽 제어 회로(220) 대신에 실행하는 경우도 있다. 이를 위해PCI 브릿지 회로(216B)는, 그래픽 메모리(221)에 대한 화상 데이터의 기입 어드레스를 설정하여 화상 데이터를 전송하는 기능도 갖추고 있다. 즉, 도 3에 도시한 예에서는, PCI 브릿지 회로(216B) 및 그래픽 제어 회로(220)에 의해, 그래픽 처리의 제어를 행한다.
물리층 제어 회로(217)는, IEEE1394의 물리층의 제어를 행하는, 소위 PHY 칩이며, IEEE1394 케이블(40)로부터 커넥터(42)를 통해 입력된 아날로그 신호를 디지털 데이터로 변환한다. 링크 제어 회로(218)는, IEEE1394의 링크층의 제어를 행하는, 소위 LINK칩이며, 물리층 제어 회로(217)와 CPU(211) 사이의 인터페이스나, 물리층 제어 회로(217)와 컨버터 회로(219) 사이의 인터페이스를 제어한다. 또한, 컨버터 회로(219)는, 디지털 카메라(20)로부터 전송된 화상 데이터를 표시용 화상의 포맷으로 변환한다.
그래픽 메모리(221)는, PCI 버스(215)에 의해 전송되어 온 화상 데이터를 일시 기억하는 메모리이며, 멀티 스캔 모니터(30)의 3프레임분의 기억 영역(멀티 프레임 에리어)을 갖고 있다. 이하, 이 3프레임분의 기억 영역을 각각, 제1 프레임 기억 영역, 제2 프레임 기억 영역, 제3 프레임 기억 영역이라 한다.
그래픽 제어 회로(220)는, 디지털 카메라(20)로부터 전송된 화상 데이터를, 커넥터(42), 물리층 제어 회로(217), 링크 제어 회로(218), 컨버터 회로(219)를 통하고, 또한 PCI 브릿지 회로(216B) 및 PCI 브릿지(215)를 통해 수신한다. 또한 그래픽 제어 회로(220)는, CPU(211)로부터 전송된 제어 데이터를 CPU 버스(212), PCI 브릿지 회로(216A) 및 PCI 버스(215)를 통해 수신한다. 또한, 그래픽 제어회로(220)는 수신한 화상 데이터를 그래픽 메모리(222)에 기입하거나, 또는 그래픽 메모리(221) 내의 화상 데이터를 판독 커넥터(52) 및 케이블(50)을 통해 모니터(30)로 전송한다. 또, 그래픽 제어 회로(220)는 1프레임분의 데이터 기입 종료를 나타내는 인터럽트 신호 #INT2를 CPU(211)로 출력하기 위해, 판독 데이터 카운터(도시 생략)를 갖는다.
LCD(222)는, CPU(211)의 제어에 의해 각종 정보를 LCD 표시 화면(10B) 상에 표시한다. LCD 컨트롤러(223)는 이 LCD(222)의 표시 동작을 제어한다.
또한, 아날로그 터치 스크린(224)은, LCD(222)의 표시 화면(10B) 상에 설치되어 있으며, LCD(222)의 표시 내용에 대응하는 사용자의 조작을 검출하는 터치 패널로서 기능한다.
이 그래픽 제어 회로(220)에 대한 화상 데이터 및 제어 데이터의 전송 루트는, 이하의 2가지 루트가 있다. 제1 데이터 전송 루트는, 커넥터(42)를 통해 입력된 화상 데이터를, 물리층 제어 회로(217), 링크 제어 회로(218), 컨버터 회로(219), PCI 브릿지 회로(216B), PCI 버스(215)를 통과하여 그래픽 제어 회로(220)로 전송하는 루트이다. 또한, 제2 데이터 전송 루트는, 커넥터(42)를 통해 입력된 화상 데이터를, 물리층 제어 회로(217), 링크 제어 회로(218) 및 CPU 버스(212)를 통해 일단 CPU(211)(시스템 RAM(214))측에서 취득하고, 그곳으로부터 CPU 버스(212), PCI 브릿지 회로(216A), PCI 버스(215)를 통해 그래픽 제어 회로(220)로 전송하는 루트이다.
디지털 카메라 컨트롤러(10)는, CPU(211)의 부담을 경감시키기 위해, 통상은제1 데이터 전송 루트를 통하여 화상 데이터를 전송한다. 디지털 카메라 컨트롤러는, CPU(211)에서 처리한 화상 데이터를 그래픽 제어 회로(220)로 전송하여 그래픽 메모리(221)에 기입하고, 반대로 그래픽 메모리(221)에 저장된 화상을 그래픽 제어 회로(220)를 통해 CPU(211) 측에서 판독할 때, 제2 데이터 전송 루트를 이용하는 경우도 있다. 또한, CPU(211)로부터의 제어용 데이터에 대해서는 제2 데이터 전송 루트를 통하여 그래픽 제어 회로(220)로 입력한다.
도 4는, 본 예에서의 디지털 카메라 컨트롤러(10)의 컨버터 회로(219) 및 PCI 브릿지 회로(216B)의 블록 구성도이다.
도 4에서, 링크 제어 회로(218)는, CPU(211)와의 인터페이스와는 독립된 데이터 출력 단자(218A)로부터, IEEE1394의 등시성 데이터(ISO Data)를 출력한다. 또한, 이 링크 제어 회로(218)는, 데이터 출력 단자(218A)로부터 등시성 데이터를 클럭 출력 단자(218C)로부터의 클럭 신호 CLK에 기초하여 동기 출력하여, 컨버터 회로(219)에 공급한다.
컨트롤 단자(218B)는, 컨버터 회로(219)와의 사이에서 컨트롤 신호의 송수신을 행한다. 이 컨트롤 신호에는, 화상 데이터의 프레임의 선두 패킷에 동기한 신호나 패킷 내의 유효 데이터(화상 본체)를 나타내는 신호가 포함된다.
컨버터 회로(219)는, 패킷 컨버터(310)와, 색 신호 변환(YCbCr→RGB) 회로(320)와, 멀티플렉서(330)와, FIFO 버퍼(340A, 340B, 340C)와, PCI 포맷 컨버터(350)를 포함한다.
이 컨버터 회로(219)에는, 사전에 디지털 카메라(20)의 촬상 모드에 대응한포맷과 화소 사이즈 등의 데이터가, CPU(211)에 의해 사전에 기입된다.
패킷 컨버터(310)는, 라인 사이즈 레지스터(도시 생략)나 모드 레지스터를, 내부 레지스터로서 포함한다. 이들 내부 레지스터는, CPU(211)로부터 모드나 라인 사이즈의 데이터가 사전에 저장되어 있다.
패킷 컨버터(310)는, 링크 제어 회로(218)로부터 컨트롤 신호를 수신한다. 패킷 컨버터(310)는, 이 수신한 컨트롤 신호에 포함되는 프레임의 선두 패킷에 동기한 신호에 기초하여, 컨버터 회로(219)의 리세트와 프레임 선두 패킷의 검출을 행한다. 또한 이 패킷 컨버터(310)는, 컨트롤 신호에 포함되는 패킷 내의 유효 데이터를 나타내는 신호에 기초하여, 라인 사이즈 레지스터에 저장된 라인 사이즈와, 모드 레지스터에 저장된 모드 데이터(색 신호 형식의 포맷)에 맞춘 처리를 행한다.
모드 레지스터에는, 8비트 모노(Mono), YCbCr4:1:1, YCbCr4:2:2, YCbCr4:4:4, RGB 등의 각 모드에 따라서, 고유의 변환 처리 방법이 사전에 결정된다. 이 모드 레지스터는, 예를 들면 YCbCr4:1:1, YCbCr4:2:2, YCbCr4:4:4의 각 모드인 경우에는, YCbCr4:4:4로 CbCr를 선형 보간하여 변환하고, 이것을 색 신호 변환(YCbCr→RGB) 회로(320)로 보내어 RGB 신호로 변환한다. 이 결과, 색 신호 변환 회로(320)로부터 멀티플렉서(330)로 색 신호 R1, G1, B1이 출력된다. 또한, 8비트 모노 모드인 경우에는, Y=R=G=B로서, RGB 모드 시에는 그대로 패킷 컨버터(310)로부터 멀티플렉서(330)로 색 신호 R2, G2, B2가 출력된다.
라인 사이즈 레지스터는, 라인의 단(端) 처리를 행하기 위하여, 1라인의 화소 수(라인 사이즈)가 설정된다.
멀티플렉서(330)는, 모드가 YCbCr4:1:1, YCbCr4:22, YCbCr4:4:4인 경우에 있어서, 색 신호 변환 회로(320)로부터의 색 신호 R1, G1, B1을 선택한다. 또한 이 멀티플렉서(330)는, 8비트 모노 모드, 혹은 RGB인 경우에는, 패킷 컨버터(310)로부터의 색 신호 R2, G2, R2를 선택한다. 멀티플렉서(330)는, 이 선택한 색 신호를, 출력 신호 R, G, B로서 FIFO 버퍼(340A, 340B, 340C)로 출력한다.
각 FIFO 버퍼(340A, 340B, 340C)는, 디지털 카메라(20)로부터의 등시성 데이터 전송 속도와 PCI 전송 속도와의 차를 흡수하는 역할을 수행한다. 각 FIFO 버퍼(340A, 340B, 340C)의 데이터는, PCI 포맷 컨버터(350)로 순차적으로 출력된다.
PCI 포맷 컨버터(350)는, RGB의 각 8비트의 데이터(합계 24비트의 데이터)를 PCI 전송용의 32비트의 데이터로 변환한다. 이 변환된(32) 비트의 데이터는, 클럭 동기시켜 PCI 브릿지 회로(216B)로 전송된다.
PCI 브릿지 회로(216B)는, 데이터 스트림 인터페이스(410)와, PCI 로컬 버스 인터페이스(420)와, PCI 어드레스 카운터부(430)를 포함한다.
데이터 스트림 인터페이스(410)는, 컨버터 회로(219)로부터 클럭 신호 CLK와 화상 데이터의 데이터 스트림이 입력되고, 레디(Ready) 신호나 ACK 신호의 핸드셰이크에 의해 컨버터 회로(219)와의 사이의 인터페이스를 제어한다. 다시 말하면 상술한 데이터 스트림은, 레디 신호나 ACK 신호의 핸드셰이크에 의해 등시성 데이터 전송 속도와 PCI 전송 속도를 맞춰 넣음으로써 구성한다.
PCI 로컬 버스 인터페이스(420)는, 데이터 스트림 인터페이스(410)에 의해수신한 데이터 스트림과 클럭 신호 CLK를 입력한다. 또한, PCI 로컬 인터페이스(420)는, 상기 클럭 신호 CLK에 기초하여 데이터 스트림을 PCI 버스(215)로 송출한다.
PCI 어드레스 카운터부(430)는, PCI 버스(215)에 의해 데이터 스트림을 전송하는 경우의 어드레스를 제어한다. 또한, 이 PCI 어드레스 카운터부(430)는, 이 데이터 스트림을 그래픽 제어 회로(220)를 통해 그래픽 메모리(221)의 소정 영역에 기입하기 위한 어드레스 관리를 행한다.
즉, 이 DMA 전송 제어에서는, PCI 브릿지 회로(216B)가 소위 PCI 마스터로 하여, 그래픽 제어 회로(220)가 소위 PCI 슬레이브로서의 역할을 완수한다.
다시 말하면, 데이터 스트림을 소프트웨어를 통하지 않고 그래픽 메모리(221)에 기입하기 위해서는, 1프레임분의 기입이 종료했을 때, 그래픽 메모리(221) 상의 동일한 영역에서, 선두 어드레스로부터 다음의 화상 데이터를 덮어쓰기 할 필요가 있다. PCI 어드레스 카운터부(430)는, 이 화상 데이터를 덮어쓰기 할 때 어드레스 제어를 행한다. PCI 어드레스 카운터부(430)는, 1화면분의 토털 데이터 수를 저장하는 토털 DMA 데이터 수 레지스터와, DMA 데이터를 카운트하기 위한 DMA 데이터 카운터(다운 카운터)와, PCI 어드레스를 카운트하기 위한 PCI 어드레스 카운터와, 상기 소정 영역의 선두 어드레스를 나타내는 스타트 어드레스를 저장하는 스타트 어드레스 레지스터를 갖는다.
PCI 어드레스 카운터부(430)는, DMA 데이터 카운터 값이 다운 카운트에 의해서「0」으로 되면, DMA 데이터 카운터와 PCI 어드레스 카운터를 토탈 DMA 데이터수 레지스터, 스타트 어드레스 레지스터의 각 레지스터 값으로 프리셋한다.
다음에 PCI 어드레스 커운터부(430)는, PCI 브릿지 회로(216B)로부터 단위 데이터(32비트(4바이트))의 데이터가 출력될 때마다, DMA 데이터 카운터를 디크리먼트(-1)하고, PCI 어드레스 카운터를 인크리먼트(+1)한다. PCI 어드레스 카운터에 의한 어드레스 값은, PCI 버스(215)로 출력된다. 그래픽 제어 회로(220)는, 해당 어드레스 값을 이용하여, 그래픽 메모리(221) 내의 소정 영역에 화상 데이터를 기입한다.
이러한 하드웨어의 구성에 의해, 1프레임분의 화상 데이터를 전송할 때마다, 컨버터 회로(219) 및 PCI 브릿지 회로(216R)의 각 회로 소자를 이니셜라이즈할 수가 있어, 소프트웨어를 통하지 않고 자동적으로 화상 데이터를 그래픽 메모리(221) 상의 소정 영역에 기입할 수 있다.
그리고, 이 화상 데이터가 기입된 영역으로부터 화상 데이터를 그래픽 제어 회로(220)에 의해 판독하고, 그래픽 제어 회로(220)의 내부에서 D/A 등의 처리를 행하여, 케이블(50)을 통해 멀티 스캔 모니터(30)로 송출한다. 이에 따라, IEEE1394 카메라 화상을 모드 설정한 프레임레이트로 자동적으로 표시시킬 수 있다.
이와 같이, 본 발명에서는, 하드웨어에 의해 변환 처리를 행하기 때문에, CPU(211)에 의한 소프트웨어 처리에 비하여 고속의 동작을 얻는 것이 가능하다. 따라서, 고속의 데이터 스트림에 용이하게 대응하는 것이 가능하여, 처리 능력을 향상시킬 수 있다.
본 발명을 적용한 디지털 카메라 컨트롤러(10)는, 디지털 카메라(20)로부터 IEEE1394의 등시성 전송으로 입력된 데이터 스트림을 컨버터 회로(219)에 의해 PCI 전송용의 화상 데이터 프레임으로 변환하고, PCI 브릿지 회로(216B)의 DMA 전송에 의해 그래픽 제어 회로(220)로 전송함으로써, 화상 데이터의 전송 처리 자체의 고속화와 시스템 전체의 처리 능력의 향상을 달성할 수 있다. 다시 말하면 본 발명을 적용한 디지털 카메라 컨트롤러(10)는, 확장 버스로서 PCI 버스(215)를 이용하고, 그 PCI 브릿지 회로(216)를 버스 마스터로 하여 DMA 전송 제어를 행한다. 그리고, 일단 DMA 전송이 개시되면, CPU(211)는 화상 데이터 전송의 처리로부터 벗어나서, CPU 버스(212) 경유로 다른 처리를 실행하는 것이 가능해진다. 이에 따라, CPU(211)의 부담을 경감하여, 시스템 전체의 처리 효율을 향상시킬 수 있다.
다음에, 본 발명을 적용한 디키털 카메라 컨트롤러(10)에서의 그래픽 제어 회로(220)의 동작에 대하여 상세히 설명한다.
여기서는, 그래픽 메모리(221)의 제1 프레임 기억 영역에 프레임 번호 1을, 제2 프레임 기억 영역에 프레임 번호 2를, 또한 제3 프레임 기억 영역에 프레임 번호 3을 각각 붙인다.
도 5는, 화상 데이터의 기입 개시 시의 CPU(211)의 동작을 도시하고 있다. CPU(211)는, 먼저 단계 S1에서, 시스템 RAM(214)의 판독 프레임 레지스터 및 기입 프레임 레지스터로, 프레임 번호 1을 저장함으로써 이니셜라이즈한다.
다음에, CPU(211)는, PCI 브릿지 회로(216B)에 대하여, 기입 프레임에 대응한 메모리 스타트 어드레스를, CPU 버스(212), PCI 브릿지(216A), PCI 버스(215)를통해 설정한다(단계 S2). 그리고, CPU(211)는, 그래픽 제어 회로(220)에 대하여, 판독 프레임에 대응한 메모리 스타트 어드레스를, CPU 버스(212), PCI 브릿지(216A), PCI 버스(215)를 통해 설정한다(단계 S3). 또, 이 메모리 스타트 어드레스는, 그래픽 메모리(221)에서의 각 프레임 기억 영역(여기서는 제1 프레임 기억 영역)의 선두 어드레스를 나타내는 것이다.
다음에, CPU(211)는 CPU 버스(212)를 통해, 컨버터 회로(219), 링크 제어 회로(218)에 데이터를 기입하기 위한 이니셜라이즈(Enable)를 행하고, 또한 CPU 버스(212), 컨버터 회로(219)를 통해 PCI 브릿지(216B)에 이니셜라이즈를 행하고, 또한 CPU 버스(212), PCI 브릿지 회로(216A), PCI 버스(215)를 통해 그래픽 제어 회로(220)에 이니셜라이즈를 행한다(단계 S4). 다음에, CPU(211)는, 디지털 카메라(20)의 등시성 데이터 전송을 허가(Enable)한다(단계 S5). 이 때, PCI 브릿지 회로(216B)의 기입 데이터 카운터에는 1화면분의 화상 데이터 수가 세트되고, 화상 데이터를 전송할 때마다, 카운터의 값이 디크리먼트(-1)되어 가며, 0으로 되면, 검출 신호 #INT1을 CPU(211)로 출력한다. 이에 따라, PCI 브릿지 회로(216B)는, 버스 마스터로서, CPU(211)와는 관계없이 동작한다.
도 6은, CPU(211)가 검출 신호 #INT1를 검출한 경우의 인터럽트 처리를 도시하고 있다.
도 6에 도시한 인터럽트 처리에서, CPU(211)는, 먼저 기입 프레임 번호를 1가산하고(단계 S11), 이 가산 후의 기입 프레임 번호를 판정한다(단계 S12). 여기서 CPU(211)는, 기입 프레임 번호가 2이면, 판독 프레임 번호를 1로 하고(단계S13), 또한 기입 프레임 번호가 3이면, 판독 프레임 번호를 2로 하며(단계 S14), 또한 기입 프레임 번호가 4이면, 판독 프레임 번호를 3으로 한 후에 기입 프레임 번호를 1로 복귀한다(단계 S15). 다음에, CPU(211)는, 단계 S16에서, 가산 후의 기입 프레임 번호 혹은 1로 복귀한 기입 프레임 번호에 대응시킨 메모리 스타트 어드레스를 PCI 브릿지 회로(216B)에 설정하고, 이 인터럽트 처리로부터 빠져나간다. 이에 따라, 기입 프레임 기억 영역이 전환되고, 새로운 영역에 화상 데이터의 기입이 개시된다.
도 7은, CPU(211)가 검출 신호 #INT2를 검출한 경우의 인터럽트 처리를 도시하고 있다.
도 7에 도시한 인터럽트 처리에서, 먼저 CPU(211)는, CPU 버스(212), PCI 브릿지 회로(216A), PCI 버스(215)를 통해 그래픽 제어 회로(220)에 판독 동작을 허가(Enable)한다(단계 S21). 다음에 CPU(211)는, 판독 프레임 번호에 대응한 메모리 스타트 어드레스를, CPU 버스(212), PCI 브릿지 회로(216A), PCI 버스(215)를 통해 그래픽 제어 회로(220)에 설정하고(단계 S22), 그래픽 메모리(221)로부터 데이터의 판독을 개시한다.
본 발명을 적용한 디지털 컨트롤러(10)는, 도 6에 도시한 바와 같이, 기입 프레임 기억 영역을, 판독 프레임 번호에 따라서 수시로 전환하고, 또한 도 7에 도시한 순서로 처리함으로써, 화상 데이터의 판독을 행하는 프레임 기억 영역에는, 반드시 기입이 행해지고 있지 않은 프레임 기억 영역이 선택되기 때문에, 추월 주사 노이즈의 발생을 방지할 수 있다.
또한, 본래 CPU(211)가 행하는 전송 처리를, 버스 마스터가 되는 PCI 브릿지 회로(216B)가 담당할 수 있기 때문에, CPU(211)의 부담을 경감시킬 수 있다.
또, 본 발명을 적용한 디지털 카메라 컨트롤러(10)는, 상술한 실시예에 한정되는 것은 아니다.
상술한 예에서는, 디지털 카메라로부터 입력된 화상 데이터를 멀티스캔 모니터로 전송하는 디지털 카메라 컨트롤러를 예로 들어 설명하였지만, 화상 처리 장치로부터 입력된 화상 데이터를 전자 기기로 전송하는 각종 데이터 전송 장치에 대해서도 본 발명을 적용할 수 있다.
또한 상술한 예에서는, 그래픽 메모리 내에 3프레임분의 기억 영역을 설치한 경우에 대하여(다시 말하면 프레임 기억 영역의 수를 M개로 하고, N번째의 프레임 기억 영역에 화상 데이터를 기입할 때, M=3, N=1, 2, 3으로 한 경우에 대하여) 설명하였지만, 2프레임분의 기억 영역을 설치한 경우나 4프레임분 이상의 기억 영역을 설치한 경우에도 마찬가지로 제어할 수 있다.
또한, 상술한 예에서는, PCI 브릿지 회로(216B)가 그래픽 메모리(221)에 대한 화상 데이터의 판독 어드레스 제어 기능을 갖고 있지만, 이것을 그래픽 제어 회로(220)가 갖도록 하여도 된다.
또한, 상술한 예에서는, 화상을 출력하는 모니터 장치로서 멀티스캔 모니터(30)를 이용하였지만, 외부 입력에 의해 해상도(화상 사이즈)를 변환할 수 있는 다른 모니터 장치나 전자 기기로 대체하여도 된다.
또한, 상술한 예에서는, 확장 버스로서 PCI 버스를 이용하고, 그 PCI 브릿지회로를 버스 마스터로 하여 DMA 전송 제어를 행하도록 하였지만, 확장 버스로서는 PCI 버스 이외의 버스도 가능하다.

Claims (16)

  1. 화상 처리 장치로부터 입력된 화상 데이터를 전자 기기로 전송하는 데이터 전송 장치에 있어서,
    상기 화상 처리 장치로부터 입력된 화상 데이터에 소정의 변환 처리를 실시하는 변환 처리부와, 화상 데이터를 일시적으로 저장하는 그래픽 메모리와, 상기 변환 처리부로부터 전송된 화상 데이터를 상기 그래픽 메모리에 기입하거나, 또는 상기 그래픽 메모리에 기입된 화상 데이터를 판독하여 상기 전자 기기로 전송하는 그래픽 제어 회로와, 상기 변환 처리부로부터 상기 그래픽 제어 회로로의 화상 데이터를 전송하는 제1 데이터 전송 루트와, 상기 그래픽 제어 회로로 제어 신호를 전송하는 제2 데이터 전송 루트를 선택하는 CPU를 포함하며,
    상기 변환 처리부는, 상기 화상 처리 장치로부터 입력된 화상 데이터를 출력용의 포맷으로 변환하는 것을 특징으로 하는 데이터 전송 장치.
  2. 제1항에 있어서,
    상기 CPU가 각 구성부를 제어하기 위한 CPU 버스와, 상기 그래픽 제어 회로를 포함하는 주변 소자를 접속하는 확장 버스와, 상기 확장 버스를 제어하는 버스 브릿지 회로를 포함하며,
    상기 버스 브릿지 회로는, 버스 마스터로서 상기 확장 버스를 제어하고, 상기 변환 처리부로부터 상기 그래픽 제어 회로로 화상 데이터를 전송하는 DMA 전송제어를 행하는 것을 특징으로 하는 데이터 전송 장치.
  3. 제2항에 있어서,
    상기 확장 버스는, PCI 버스이며, 상기 버스 브릿지 회로는, PCI 브릿지인 것을 특징으로 하는 데이터 전송 장치.
  4. 제1항에 있어서,
    상기 변환 처리부는, 상기 화상 처리 장치로부터 전송된 화상 데이터를 표시용의 색 신호 형식으로 변환하는 색 신호 형식 변환부와, 상기 색 신호 형식 변환부에 의해 변환된 데이터를 다시 전송용의 데이터 형식으로 변환하는 전송 형식 변환부를 갖는 것을 특징으로 하는 데이터 전송 장치.
  5. 제4항에 있어서,
    상기 색 신호 형식 변환부는, 상기 화상 처리 장치의 색 신호 형식에 대응하여 다른 변환 처리를 행하는 복수의 변환 처리부와, 상기 복수의 변환 처리부를 상기 화상 처리 장치의 색 신호 형식에 대응하여 선택하고, 그 선택한 변환 처리부의 출력 데이터를 상기 전송 형식 변환부로 출력하는 선택부를 갖는 것을 특징으로 하는 데이터 전송 장치.
  6. 제4항에 있어서,
    상기 색 신호 형식 변환부와 전송 형식 변환부 사이에 화상 처리 장치측과 그래픽 제어 회로측과의 전송 속도 차를 흡수하는 버퍼부를 설치한 것을 특징으로 하는 데이터 전송 장치.
  7. 제4항에 있어서,
    상기 전송 형식 변환부는, 색 신호 형식 변환부로부터 출력된 데이터의 비트 폭을 변환하는 것을 특징으로 하는 데이터 전송 장치.
  8. 제2항에 있어서,
    상기 버스 마스터로서 DMA 전송 제어를 행하는 버스 브릿지 회로는, 컨버터 회로와 확장 버스 사이의 인터페이스를 제어하는 인터페이스부와, 전송하는 화상 데이터의 어드레스를 관리하는 어드레스 관리부를 갖는 것을 특징으로 하는 데이터 전송 장치.
  9. 제1항에 있어서,
    상기 화상 처리 장치는, IEEE1394 규격에 준거한 화상 데이터 출력을 행하는 것을 특징으로 하는 데이터 전송 장치.
  10. 제1항에 있어서,
    상기 화상 처리 장치는, 정지 화상 촬상 모드와 동화상 촬상 모드를 갖는 것을 특징으로 하는 데이터 전송 장치.
  11. 제1항에 있어서,
    상기 그래픽 메모리는, 복수 프레임분의 화상 데이터 기억 영역을 갖고, 상기 그래픽 제어 회로는, 복수 프레임분의 화상 데이터 기억 영역을 순차적으로 선택하여 화상 데이터의 기입과 판독을 시분할로 제어하는 것을 특징으로 하는 데이터 전송 장치.
  12. 제1항 또는 제11항에 있어서,
    상기 CPU는, 상기 화상 데이터가 기입되어 있는 기억 영역을 판정하고, 해당 판정 결과에 기초하여 화상 데이터를 판독하는 기억 영역을 결정하는 것을 특징으로 하는 데이터 전송 장치.
  13. 제12항에 있어서,
    상기 CPU는, 상기 그래픽 메모리에 1프레임분의 화상 데이터를 기입한 것을 검출하고, 상기 그래픽 메모리로부터 1프레임분의 화상 데이터를 판독한 것을 검출하며, 상기 기입 타이밍 검출 회로 및 상기 판독 타이밍 검출 회로로부터의 검출 신호에 기초하여 화상 데이터를 기입하는 영역과 화상 데이터를 판독하는 영역을 전환하는 것을 특징으로 하는 데이터 전송 장치.
  14. 제13항에 있어서,
    상기 그래픽 메모리는, 각각 1프레임분의 화상 데이터를 기억하는 M개의 프레임 기억 영역을 갖고, 상기 그래픽 제어 회로는, N번째(N≤M, N, M: 양의 정수)의 프레임 기억 영역에 대한 화상 데이터를 기입한 후, N+1번째의 프레임 기록 영역으로 전환하여 화상 데이터의 기입을 행하고, 다시 N-1번째의 프레임 기억 영역으로부터의 화상 데이터의 판독이 종료한 시점에서, N번째의 프레임 기억 영역으로 전환하여 화상 데이터의 판독을 행하는 것을 특징으로 하는 데이터 전송 장치.
  15. 제11항에 있어서,
    상기 화상 데이터는, 리얼타임의 동화상 데이터인 것을 특징으로 하는 데이터 전송 장치.
  16. 제11항에 있어서,
    상기 화상 데이터는, 소정의 포맷에 의한 데이터 스트림으로 변환되어 전송되는 데이터인 것을 특징으로 하는 데이터 전송 장치.
KR1020027012603A 2001-01-25 2002-01-25 데이터 전송 장치 KR20020090221A (ko)

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