JPS64733B2 - - Google Patents
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- JPS64733B2 JPS64733B2 JP56152343A JP15234381A JPS64733B2 JP S64733 B2 JPS64733 B2 JP S64733B2 JP 56152343 A JP56152343 A JP 56152343A JP 15234381 A JP15234381 A JP 15234381A JP S64733 B2 JPS64733 B2 JP S64733B2
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- JP
- Japan
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- time
- circuit
- reset
- output
- runaway
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- 238000012545 processing Methods 0.000 claims description 20
- 238000012805 post-processing Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、コンピユータシステムにおける暴走
検出時の後処理回路に関する。
検出時の後処理回路に関する。
Ｘ線装置などに適用されるコンピユータシステ
ムにおいて、コンピユータプログラム上の暴走
は、種々の入出力デバイスが付設されているが故
に、重大な事故となる恐れがある。従来より、コ
ンピユータの暴走を検出するには、一般的にはパ
リテイ・チエツクとか種々提案されているが、Ｘ
線装置などでは、いわゆるウオツチドツグタイマ
ーにより行なわれている。
ムにおいて、コンピユータプログラム上の暴走
は、種々の入出力デバイスが付設されているが故
に、重大な事故となる恐れがある。従来より、コ
ンピユータの暴走を検出するには、一般的にはパ
リテイ・チエツクとか種々提案されているが、Ｘ
線装置などでは、いわゆるウオツチドツグタイマ
ーにより行なわれている。
このような暴走検出後では、コンピユータをリ
セツトさせて、プログラムを再スタートさせてい
るが、改めて初期化の処理を行なう必要があつて
時間がかかつたり、全て初期化したがために実行
上不都合が生じている。
セツトさせて、プログラムを再スタートさせてい
るが、改めて初期化の処理を行なう必要があつて
時間がかかつたり、全て初期化したがために実行
上不都合が生じている。
本発明の目的は、コンピユータシステムにおけ
る暴走時の後処理回路を提供することである。
る暴走時の後処理回路を提供することである。
本発明によれば、暴走の検出により、直ちにプ
ロセツサCPUをリセツト制御する場合と、当初
の電源オンにより初期リセツトする場合とを区別
して、再スタートへ自動復帰する場合には、装置
のイニシヤライズ処理を省いて、つまりその処理
時間を節約して、早くメインループ処理へ移行で
き、実行処理時間が短くなる。
ロセツサCPUをリセツト制御する場合と、当初
の電源オンにより初期リセツトする場合とを区別
して、再スタートへ自動復帰する場合には、装置
のイニシヤライズ処理を省いて、つまりその処理
時間を節約して、早くメインループ処理へ移行で
き、実行処理時間が短くなる。
なお、再スタート時に装置のイニシヤライズ処
理を再び行なうことは、暴走に関与しなかつた処
理まで初期化することになり不都合であるが、本
発明によれば、このような不都合が避けられる。
理を再び行なうことは、暴走に関与しなかつた処
理まで初期化することになり不都合であるが、本
発明によれば、このような不都合が避けられる。
一般にマイクロコンピユータシステムにおける
プログラムの流れは、概略第１図のフローチヤー
トに示される。電源を入れ、マイクロプロセツサ
CPUがリセツトされた後、プログラムがスター
トして、まず装置を初期状態に設定する。次に、
メインループに入り、装置に外部入力デバイスが
あると割込みが発生して、メインループで割込み
がかかり、割込処理ルーチンへ移り、割込原因毎
に何らかの処理を行ない、このような処理が終れ
ば再びメインループへ帰つて来る。割込みは、こ
のメインループでのみかかることができる。も
し、何らかの原因でプログラムが暴走しだした
ら、プログラムはメインループを走らなくなる。
つまり、プログラムの暴走とは、割込処理が終つ
てもメインループへ戻らなくなつた時に生じてい
ると考えられる。
プログラムの流れは、概略第１図のフローチヤー
トに示される。電源を入れ、マイクロプロセツサ
CPUがリセツトされた後、プログラムがスター
トして、まず装置を初期状態に設定する。次に、
メインループに入り、装置に外部入力デバイスが
あると割込みが発生して、メインループで割込み
がかかり、割込処理ルーチンへ移り、割込原因毎
に何らかの処理を行ない、このような処理が終れ
ば再びメインループへ帰つて来る。割込みは、こ
のメインループでのみかかることができる。も
し、何らかの原因でプログラムが暴走しだした
ら、プログラムはメインループを走らなくなる。
つまり、プログラムの暴走とは、割込処理が終つ
てもメインループへ戻らなくなつた時に生じてい
ると考えられる。
ここで割込みがかかつた後、割込処理を終つて
メインループへプログラムが戻つてくるまでの時
間（割込処理時間）を考えてみる。処理の内容の
違いで、時間の長短はあるが、最大の所要時間を
T2とする。この場合、複数の割込みがかかるな
らば、各割込処理時間が総和されて、最大所要時
間T2を設定する。コンピユータが正常な動作を
している限り、プログラムはメインループ上の時
点txを繰り返し通つている。メインループ上でプ
ログラムが１回りするのに要する時間T1が求め
られる。従つて、プログラムが時点txを通過して
何らかの割込みがかかつて、割込処理をして、そ
の間暴走せずに再び時点txを通過する一巡時間を
T3とすると、T3≦T1＋T2が成立する。もし、暴
走したらメインループ以外のところへプログラム
は進み、最後に点txを通過した後、時間（T1＋
T2）たつても、再び時点txを通過することはな
い。つまり、プログラムが時点txを通過してか
ら、時間（T1＋T2）たつても、時点txを再び通
過しなければ、プログラムは暴走したと判断す
る。
メインループへプログラムが戻つてくるまでの時
間（割込処理時間）を考えてみる。処理の内容の
違いで、時間の長短はあるが、最大の所要時間を
T2とする。この場合、複数の割込みがかかるな
らば、各割込処理時間が総和されて、最大所要時
間T2を設定する。コンピユータが正常な動作を
している限り、プログラムはメインループ上の時
点txを繰り返し通つている。メインループ上でプ
ログラムが１回りするのに要する時間T1が求め
られる。従つて、プログラムが時点txを通過して
何らかの割込みがかかつて、割込処理をして、そ
の間暴走せずに再び時点txを通過する一巡時間を
T3とすると、T3≦T1＋T2が成立する。もし、暴
走したらメインループ以外のところへプログラム
は進み、最後に点txを通過した後、時間（T1＋
T2）たつても、再び時点txを通過することはな
い。つまり、プログラムが時点txを通過してか
ら、時間（T1＋T2）たつても、時点txを再び通
過しなければ、プログラムは暴走したと判断す
る。
本発明によれば、プログラムが時点txを通過し
てから、（T1＋T2）の時間を計測し、この時間を
越えたら暴走を検出したとみる信号を出力させる
ハードウエアとしての検出回路が設けられ、これ
に対応して、もし暴走ならば、CPUをリセツト
制御して、再び最初からスタートさせ、必要な処
理をして再びメインループへ戻るような自動復帰
のプログラム・ルーチンが設けられている。
てから、（T1＋T2）の時間を計測し、この時間を
越えたら暴走を検出したとみる信号を出力させる
ハードウエアとしての検出回路が設けられ、これ
に対応して、もし暴走ならば、CPUをリセツト
制御して、再び最初からスタートさせ、必要な処
理をして再びメインループへ戻るような自動復帰
のプログラム・ルーチンが設けられている。
そこで、第２図以下について、本発明の好適な
実施例を説明する。
実施例を説明する。
第２図は、本発明によるソフトウエア、つまり
プログラムのフローチヤートであり、第３図は、
ハードウエアとしての要部回路図であり、第４図
はこの回路の動作を表わすタイミング・チヤート
である。
プログラムのフローチヤートであり、第３図は、
ハードウエアとしての要部回路図であり、第４図
はこの回路の動作を表わすタイミング・チヤート
である。
まず、第３図において、回路Ａは、電源オン時
に、回路Ｂ，Ｄ，Ｅの各リセツトＲ端子に信号を
送るリセツト信号発生回路である。回路Ｂは、電
源オン時の初期リセツトと暴走時のリセツトとを
出力Q4で区別して表わすフラグ回路であり、出
力Q4が１のとき暴走時リセツト、０のとき初期
リセツトを表わす。回路Ｃは、後述の回路Ｄのワ
ンシヨツトにトリガをかけるパルス発生ゲートで
あり、これは、プログラム上でアドレス指定され
る入力デバイス選択回路からなる。回路Ｄは、暴
走検出の時間T4（≧T1＋T2〓T3）をコンデンサ
Ｃと抵抗Ｒとにより作り出しているワンシヨツト
回路である。回路Ｅは、暴走時に、プロセツサ
CPUにリセツト制御信号をかけるためのリセツ
トパルスを作成する同様のワンシヨツト回路であ
る。回路Ｃ，Ｆ，Ｇに接続されたOUT又はINの
各アドレスは、プロセツサCPUのアドレス・バ
スにつながつている。従つて、回路Ｆは出力デバ
イスの選択回路であり、回路Ｇは、入力デバイス
の選択回路であり、アドレス指定により、トライ
ステートを介して、回路Ｂの出力Q4の状態が
データバスDI〓Nにより読み出される。
に、回路Ｂ，Ｄ，Ｅの各リセツトＲ端子に信号を
送るリセツト信号発生回路である。回路Ｂは、電
源オン時の初期リセツトと暴走時のリセツトとを
出力Q4で区別して表わすフラグ回路であり、出
力Q4が１のとき暴走時リセツト、０のとき初期
リセツトを表わす。回路Ｃは、後述の回路Ｄのワ
ンシヨツトにトリガをかけるパルス発生ゲートで
あり、これは、プログラム上でアドレス指定され
る入力デバイス選択回路からなる。回路Ｄは、暴
走検出の時間T4（≧T1＋T2〓T3）をコンデンサ
Ｃと抵抗Ｒとにより作り出しているワンシヨツト
回路である。回路Ｅは、暴走時に、プロセツサ
CPUにリセツト制御信号をかけるためのリセツ
トパルスを作成する同様のワンシヨツト回路であ
る。回路Ｃ，Ｆ，Ｇに接続されたOUT又はINの
各アドレスは、プロセツサCPUのアドレス・バ
スにつながつている。従つて、回路Ｆは出力デバ
イスの選択回路であり、回路Ｇは、入力デバイス
の選択回路であり、アドレス指定により、トライ
ステートを介して、回路Ｂの出力Q4の状態が
データバスDI〓Nにより読み出される。
図示のように、回路Ｄは、その入力にトリガパ
ルスを与えられると、時間T3後T4にその出力2
からリセツト信号を出し、回路Ｅを介してプロセ
ツサCPUをリセツト制御できる。しかしながら、
プログラムが目的通り正常に処理されているとき
は、必らずメインループの時点txを通過するの
で、つまり時間T3より短い周期にて繰り返し回
路Ｃを介してリトリガーするので、プロセツサ
CPUのリセツト動作は阻止される。他方、プロ
グラムの暴走時には、このようなリトリガーが行
なわれず、プロセツサCPUは前述の通りリセツ
ト制御され、その後、プログラムにより再スター
トが行なわれる。
ルスを与えられると、時間T3後T4にその出力2
からリセツト信号を出し、回路Ｅを介してプロセ
ツサCPUをリセツト制御できる。しかしながら、
プログラムが目的通り正常に処理されているとき
は、必らずメインループの時点txを通過するの
で、つまり時間T3より短い周期にて繰り返し回
路Ｃを介してリトリガーするので、プロセツサ
CPUのリセツト動作は阻止される。他方、プロ
グラムの暴走時には、このようなリトリガーが行
なわれず、プロセツサCPUは前述の通りリセツ
ト制御され、その後、プログラムにより再スター
トが行なわれる。
次に、第２図のフローチヤートに従つて、動作
を説明する。
を説明する。
電源を入れると、プロセツサCPUにリセツト
制御信号が入り、CPUはリセツトされる。また、
回路Ａによりリセツト信号が作られ、回路Ｂ，
Ｄ，Ｅの各フリツプ・フロツプを共にリセツトす
る。この場合の各出力は、第４図の電源オン時に
示す状態となる。
制御信号が入り、CPUはリセツトされる。また、
回路Ａによりリセツト信号が作られ、回路Ｂ，
Ｄ，Ｅの各フリツプ・フロツプを共にリセツトす
る。この場合の各出力は、第４図の電源オン時に
示す状態となる。
リセツト後、プログラムがスタートすると、最
初に第３図の回路Ｂの出力Q4の信号レベル状態
を回路Ｇにより読む。信号は０であるので、電
源を入れた直後の初期リセツト状態と判断し、そ
のまま進む。プログラムは、次に、回路Ｆを介し
て回路Ｂの出力Q4を１に立てた後、装置イニシ
ヤライズの処理を経てメインループへ入る。そし
て、メインループの時点txを通るたびに、回路Ｃ
をアドレス指定・アクセスすることにより、の
ライン上にパルスを発生させ、処理が正常に行な
われる限り、またメインループを繰り返し戻る。
初に第３図の回路Ｂの出力Q4の信号レベル状態
を回路Ｇにより読む。信号は０であるので、電
源を入れた直後の初期リセツト状態と判断し、そ
のまま進む。プログラムは、次に、回路Ｆを介し
て回路Ｂの出力Q4を１に立てた後、装置イニシ
ヤライズの処理を経てメインループへ入る。そし
て、メインループの時点txを通るたびに、回路Ｃ
をアドレス指定・アクセスすることにより、の
ライン上にパルスを発生させ、処理が正常に行な
われる限り、またメインループを繰り返し戻る。
の信号の働きと流れを詳しく説明すると、
のパルス信号の立上りで、回路Ｄを動作させ、そ
の出力はコンデンサＣ、抵抗Ｒで定められた時間
T4だけ、０に下がる。ところが、時間T4以内に
プログラムが再びメインループの時点txを通過す
ると、回路Ｃをアクセスしたの信号ライン上に
パルスを発生させる。そうすると、再び回路Ｄの
ワンシヨツトが再トリガされて、新たにその時点
から時間T4だけ０に下がる。これが何回も繰り
返されて、回路Ｄの出力は常に０のままであ
る。従つて、回路Ｅのワンシヨツトをトリガーす
ることはない。プログラム上正常動作をしている
限り、、の出力は第４図の正常時に示す通り
となる。他方、暴走時には、時間T4に初めて回
路Ｄの出力2（）が１に立上ることになる。従
つて、回路Ｅのワンシヨツトが働き、その出力
３（）よりCPUのリセツト制御ラインに信号が
入り、CPUがリセツトされる。そして、再び、
プログラムは、スタート位置から走り出すことに
なる。フローチヤート上の最初の判断の所では、
再スタートであるので回路Ａは動作せず、回路Ｂ
の出力Q4（）は１のままであるから、暴走時で
あると判断して、右側へ行き、再スタートに必要
な処理を経てメインループへ復帰する。この場合
には、装置のイニシヤライズ処理は必要ないの
で、これを省いて直接メインループへ移行するの
である。
のパルス信号の立上りで、回路Ｄを動作させ、そ
の出力はコンデンサＣ、抵抗Ｒで定められた時間
T4だけ、０に下がる。ところが、時間T4以内に
プログラムが再びメインループの時点txを通過す
ると、回路Ｃをアクセスしたの信号ライン上に
パルスを発生させる。そうすると、再び回路Ｄの
ワンシヨツトが再トリガされて、新たにその時点
から時間T4だけ０に下がる。これが何回も繰り
返されて、回路Ｄの出力は常に０のままであ
る。従つて、回路Ｅのワンシヨツトをトリガーす
ることはない。プログラム上正常動作をしている
限り、、の出力は第４図の正常時に示す通り
となる。他方、暴走時には、時間T4に初めて回
路Ｄの出力2（）が１に立上ることになる。従
つて、回路Ｅのワンシヨツトが働き、その出力
３（）よりCPUのリセツト制御ラインに信号が
入り、CPUがリセツトされる。そして、再び、
プログラムは、スタート位置から走り出すことに
なる。フローチヤート上の最初の判断の所では、
再スタートであるので回路Ａは動作せず、回路Ｂ
の出力Q4（）は１のままであるから、暴走時で
あると判断して、右側へ行き、再スタートに必要
な処理を経てメインループへ復帰する。この場合
には、装置のイニシヤライズ処理は必要ないの
で、これを省いて直接メインループへ移行するの
である。
なお、当然のことであるが、回路Ｄ，Ｅの検出
信号をCPUの割込制御ラインに入れたら、CPU
が割込不許可の時、再スタートがかけられないこ
とになる。
信号をCPUの割込制御ラインに入れたら、CPU
が割込不許可の時、再スタートがかけられないこ
とになる。
本発明は、第３図に示す通り、検出回路Ｄ，Ｅ
によるハードウエアを主たる構成としているが、
回路Ｃ，Ｆ，Ｇの各々は、第２図に示すようにプ
ログラム上で動作され、ハードウエアとソフトウ
エアからなり、暴走の検出を一層確実にしてい
る。
によるハードウエアを主たる構成としているが、
回路Ｃ，Ｆ，Ｇの各々は、第２図に示すようにプ
ログラム上で動作され、ハードウエアとソフトウ
エアからなり、暴走の検出を一層確実にしてい
る。
第１図は、一般例のプログラム・フローチヤー
ト、第２図は本発明によるプログラム・フローチ
ヤート、第３図は本発明によるハードウエアの要
部回路図、第４図はこれら回路の動作を表わすタ
イミングチヤートである。 Ａはリセツト発生回路、Ｂはフラグ回路、Ｃは
パルス発生回路、Ｄは検出回路、Ｅはパルス発生
回路、Ｆ及びＧはデバイス選択回路である。
ト、第２図は本発明によるプログラム・フローチ
ヤート、第３図は本発明によるハードウエアの要
部回路図、第４図はこれら回路の動作を表わすタ
イミングチヤートである。 Ａはリセツト発生回路、Ｂはフラグ回路、Ｃは
パルス発生回路、Ｄは検出回路、Ｅはパルス発生
回路、Ｆ及びＧはデバイス選択回路である。
Claims (1)
- １ 出力Ｑ４が０の場合を電源オン時の初期リセ
ツト、出力Ｑ４が１の場合を暴走時のリセツトと
区別した各フラグを立てる回路Ｂと、該回路Ｂの
入力に接続され、アドレス指定可能な出力デバイ
ス選択回路Ｆと、該フラグを読み出しアドレス指
定可能な入力デバイス選択回路Ｇと、初期リセツ
トの読出しの後は該出力デバイスＦのアドレス指
定により前記回路Ｂの出力を暴走時リセツトフラ
グに変更・固定化し、装置のイニシヤライズを経
てメインループに移行し、他方暴走時リセツトの
読出しの時は、そのまま、必要な処理を介してメ
インループに移行するプログラム処理手段とから
なり、メインループの処理時間Ｔ１、割込処理の
最大時間Ｔ２及びメインループ上の任意処理時点
txをそれぞれ設定し、時点txを介して割込処理が
かかつた場合も含めた一巡時間Ｔ３が時間（T1
＋T2）を越えたとき、プログラム上の暴走が生
じたと判断するために、時点txにおいて出力デバ
イスＣをアドレス指定してトリガパルスを発生
し、これを入力して一巡時間Ｔ３後にリセツト出
力（２＝１）するようにした限時回路Ｄを付設
して、その出力２を介してCPUをリセツト制
御させて再生スタートさせることを特徴とする、
コンピユータシステムにおける暴走検出時の後処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152343A JPS5852762A (ja) | 1981-09-25 | 1981-09-25 | コンピュータシステムにおける暴走検出時の後処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152343A JPS5852762A (ja) | 1981-09-25 | 1981-09-25 | コンピュータシステムにおける暴走検出時の後処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852762A JPS5852762A (ja) | 1983-03-29 |
| JPS64733B2 true JPS64733B2 (ja) | 1989-01-09 |
Family
ID=15538460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152343A Granted JPS5852762A (ja) | 1981-09-25 | 1981-09-25 | コンピュータシステムにおける暴走検出時の後処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852762A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557956A (en) * | 1978-10-25 | 1980-04-30 | Nissan Motor Co Ltd | Malfunction prevention unit of microcomputer |
-
1981
- 1981-09-25 JP JP56152343A patent/JPS5852762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852762A (ja) | 1983-03-29 |
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