JPS6398144A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6398144A JPS6398144A JP61242941A JP24294186A JPS6398144A JP S6398144 A JPS6398144 A JP S6398144A JP 61242941 A JP61242941 A JP 61242941A JP 24294186 A JP24294186 A JP 24294186A JP S6398144 A JPS6398144 A JP S6398144A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子の製造方法に係り、特にＣＭＯ３
の製造方法で、高性能なバイポーラトランジスタを製造
するのに好適な半導体素子の製造方法に関する。
の製造方法で、高性能なバイポーラトランジスタを製造
するのに好適な半導体素子の製造方法に関する。
従来ＣＭＯＳの製造方法でバイポーラトランジスタを製
造する方法としては、特開昭５７−１９２０６４号に記
載のように、バイポーラトランジスタのエミッタ、ベー
ス、コレクタのオーミックｆｆ電極を得るための高濃度
拡散層を、ＭＯＳＦＥＴの素子分離層をマスクとしてイ
オン注入する方法があった。
造する方法としては、特開昭５７−１９２０６４号に記
載のように、バイポーラトランジスタのエミッタ、ベー
ス、コレクタのオーミックｆｆ電極を得るための高濃度
拡散層を、ＭＯＳＦＥＴの素子分離層をマスクとしてイ
オン注入する方法があった。
しかし、この方法はバイポーラトランジスタの性能に影
響するベース及びコレクタの寄生抵抗については配慮さ
れていなかった。
響するベース及びコレクタの寄生抵抗については配慮さ
れていなかった。
従来技術の断面図を第２図に示す。第２図において、１
はエミッタ電極を取り出すための高濃度Ｎ層、２はベー
ス電極を取り出すための高濃度Ｐ層、３はコレクタ電極
を取り出すための高濃度Ｎ層、４はＰ型のベース層、５
はコレクタ層、６゜７．８．９は素子分離層で同一基板
上に形成したＭｏＳトランジスタも同様の素子分離層で
絶縁される。上記従来技術では、ベース電極を取り出す
ための高濃度層からエミツタ層の下の部分のベースの活
性領域までの抵抗すなわち、ベースの寄生抵抗は７なる
素子分離層があるために、すなわちＳｉ基体に段差がで
きるために分離層下のベース層が薄くなり、寄生抵抗が
増大してバイポーラトランジスタの動作性能が低下して
しまうという問題があった。
はエミッタ電極を取り出すための高濃度Ｎ層、２はベー
ス電極を取り出すための高濃度Ｐ層、３はコレクタ電極
を取り出すための高濃度Ｎ層、４はＰ型のベース層、５
はコレクタ層、６゜７．８．９は素子分離層で同一基板
上に形成したＭｏＳトランジスタも同様の素子分離層で
絶縁される。上記従来技術では、ベース電極を取り出す
ための高濃度層からエミツタ層の下の部分のベースの活
性領域までの抵抗すなわち、ベースの寄生抵抗は７なる
素子分離層があるために、すなわちＳｉ基体に段差がで
きるために分離層下のベース層が薄くなり、寄生抵抗が
増大してバイポーラトランジスタの動作性能が低下して
しまうという問題があった。
また、コレクタに対しても抵抗増大という同様な問題が
あったゆ 本発明の目的は、上記問題を解決し、０ＭＯ８を製造す
るための製造工程を用いて、ベース及びコレクタの寄生
抵抗の少ない、高性能バイポーラトランジスタを０ＭＯ
８と同一基板上に実現することにある。
あったゆ 本発明の目的は、上記問題を解決し、０ＭＯ８を製造す
るための製造工程を用いて、ベース及びコレクタの寄生
抵抗の少ない、高性能バイポーラトランジスタを０ＭＯ
８と同一基板上に実現することにある。
上記目的は、エミッタ、ベース、コレクタそれぞれのオ
ーミックコンタクトを取るための高濃度層の少なくとも
一つを、ＭＯＳＦＥＴのゲート電極又はレジストをマス
クとしてイオン注入をすることにより達成される。
ーミックコンタクトを取るための高濃度層の少なくとも
一つを、ＭＯＳＦＥＴのゲート電極又はレジストをマス
クとしてイオン注入をすることにより達成される。
上記の手段により、ベース及びコレクタから、バイポー
ラトランジスタの活性領域まで、シリコンの段差がなく
なるので、ベース及びコレクタの寄生抵抗を小さくする
ことができる。また、高性能のバイポーラトランジスタ
をＭＯＳＦＥＴの製造方法とほぼ同じ製造工程を用いて
製造することができるため、低価格で高速度、低消費電
力性能をもつＬＳＩを提供することができる。
ラトランジスタの活性領域まで、シリコンの段差がなく
なるので、ベース及びコレクタの寄生抵抗を小さくする
ことができる。また、高性能のバイポーラトランジスタ
をＭＯＳＦＥＴの製造方法とほぼ同じ製造工程を用いて
製造することができるため、低価格で高速度、低消費電
力性能をもつＬＳＩを提供することができる。
第１図は１本発明の第１の実施例の製造方法によって形
成したバイポーラトランジスタの概略断面図である０図
において、１はエミッタとなる第一導電型の高濃度不純
物ドープ層、２はベースのオーミックコンタクトを取る
ための第二導電型の高濃度不純物ドープ層、３はコレク
タのオーミックコンタクトを取るための第一導電型の高
濃度不純物ドープ層である。また、４はベースとなる第
二導電型の不純物ドープ層、５はコレクタとなる第一導
電型の不純物ドープ層又は半導体基体である。１０．１
１及び１２Ｂは同一基板上に作られるＭＯＳＦＥＴのゲ
ート電極及び酸化膜と同−掃通のエミッタ、ベース、コ
レクタを分離する層で。
成したバイポーラトランジスタの概略断面図である０図
において、１はエミッタとなる第一導電型の高濃度不純
物ドープ層、２はベースのオーミックコンタクトを取る
ための第二導電型の高濃度不純物ドープ層、３はコレク
タのオーミックコンタクトを取るための第一導電型の高
濃度不純物ドープ層である。また、４はベースとなる第
二導電型の不純物ドープ層、５はコレクタとなる第一導
電型の不純物ドープ層又は半導体基体である。１０．１
１及び１２Ｂは同一基板上に作られるＭＯＳＦＥＴのゲ
ート電極及び酸化膜と同−掃通のエミッタ、ベース、コ
レクタを分離する層で。
それぞれ導電層及び絶縁層から成っている。１４及び１
５は素子を分離するための絶線層で同一基板に形成した
Ｍｏｓ＋−ランジスタを分離する層と同じである。本実
施例によれば、２なろベースのコンタクトを取るための
高濃度層から、１なるエミッタの下の部分のベース層す
なわち、ベースの活性領域まで、シリコン基体に段差を
なくすことができるので、ベース抵抗を軽減することが
できる。また、コレクタについても同様なことがいえる
。
５は素子を分離するための絶線層で同一基板に形成した
Ｍｏｓ＋−ランジスタを分離する層と同じである。本実
施例によれば、２なろベースのコンタクトを取るための
高濃度層から、１なるエミッタの下の部分のベース層す
なわち、ベースの活性領域まで、シリコン基体に段差を
なくすことができるので、ベース抵抗を軽減することが
できる。また、コレクタについても同様なことがいえる
。
第１の実施例のバイポーラトランジスタを０ＭＯＳＦＥ
Ｔを作る場合と同様のプロセスで作ることを示したのが
第３図である本実施例では、理解容易にするために、Ｎ
型基体上にＮ ！ＭＯ３ＦＥＴ。
Ｔを作る場合と同様のプロセスで作ることを示したのが
第３図である本実施例では、理解容易にするために、Ｎ
型基体上にＮ ！ＭＯ３ＦＥＴ。
Ｐ型ＭＯＳＦＥＴとＮＰＮ型バイポーラ１〜ランジスタ
を同時に形成する例を示す。
を同時に形成する例を示す。
まず、第３図（ａ）に示すように、Ｎ型半導体基体５に
Ｎ型ＭＯ５ＦＥＴを形成すめためのＰウェル２１及びバ
イポーラトランジスタのベースとなる２層４を形成した
後、素子分離層１４，１５゜１６．１７を形成しする。
Ｎ型ＭＯ５ＦＥＴを形成すめためのＰウェル２１及びバ
イポーラトランジスタのベースとなる２層４を形成した
後、素子分離層１４，１５゜１６．１７を形成しする。
この時２層４及び２１は同じ層を用いてもよい。その後
ＭＯＳＦＥＴのゲート絶縁膜１８，１９．２０を形成す
る。次に第３図（ｂ）に示すように、ＭＯＳＦＥＴのゲ
ート電極１０．１１，２２．２３を形成する。次に第３
図（ｃ）に示すように、ＰＭＯ８の部分をレジスト２７
でおおい、ＮＭＯ８のソース、ドレイン３０．３１へド
ナーのイオン注入を行なう。このとき、同時にバイポー
ラトランジスタのベース電極となる部分をレジスト２６
でおおい、エミツタ層２８及びコレクタのオーミックコ
ンタクトとを取るための高濃度Ｎ型不純物層を形成する
０次に第３図（ｄ）に示すように、ＮＭＯ８の部分をレ
ジスト３３でおおい、ＰＭＯＬのソース、ドレイン３５
．３６を、アクセプタをイオン注入することにより形成
する。同時にレジスト３２で、バイポーラトランジスタ
のエミッタ及びコレクタをおおいベース３４のオーミッ
クコンタクトを取るための高淵度Ｐ層を形成することが
できる。その後第３図（ｅ）に示すように、層間絶縁膜
３７゜３９．４１，４３，４５，４７，４９．５１を形
成、コンタクトホールを設けた後各電Ｖｉ３８゜４０．
４２，４４，４６，４８．５０を形成する。
ＭＯＳＦＥＴのゲート絶縁膜１８，１９．２０を形成す
る。次に第３図（ｂ）に示すように、ＭＯＳＦＥＴのゲ
ート電極１０．１１，２２．２３を形成する。次に第３
図（ｃ）に示すように、ＰＭＯ８の部分をレジスト２７
でおおい、ＮＭＯ８のソース、ドレイン３０．３１へド
ナーのイオン注入を行なう。このとき、同時にバイポー
ラトランジスタのベース電極となる部分をレジスト２６
でおおい、エミツタ層２８及びコレクタのオーミックコ
ンタクトとを取るための高濃度Ｎ型不純物層を形成する
０次に第３図（ｄ）に示すように、ＮＭＯ８の部分をレ
ジスト３３でおおい、ＰＭＯＬのソース、ドレイン３５
．３６を、アクセプタをイオン注入することにより形成
する。同時にレジスト３２で、バイポーラトランジスタ
のエミッタ及びコレクタをおおいベース３４のオーミッ
クコンタクトを取るための高淵度Ｐ層を形成することが
できる。その後第３図（ｅ）に示すように、層間絶縁膜
３７゜３９．４１，４３，４５，４７，４９．５１を形
成、コンタクトホールを設けた後各電Ｖｉ３８゜４０．
４２，４４，４６，４８．５０を形成する。
上述の如き実施例によれば、Ｐウェル２１とベース層４
に同じ層を用いれば、ＮＭＯ３ＦＥＴとＰＭＯＳＦＥＴ
を同一基体上に作るＣＭＯＳＦＥＴ （７）工程で、ベ
ース及びコレクタの寄生抵抗の小さい高性能なバイポー
ラトランジスタを作ることができる。
に同じ層を用いれば、ＮＭＯ３ＦＥＴとＰＭＯＳＦＥＴ
を同一基体上に作るＣＭＯＳＦＥＴ （７）工程で、ベ
ース及びコレクタの寄生抵抗の小さい高性能なバイポー
ラトランジスタを作ることができる。
第４図は、本発明の第２の実施例を示したものである。
本実施例においては、エミッタ、ベース。
コレクタそれぞれのオーミックコンタクトを取るための
高濃度不純物層を作るためのマスクとして第１の実施例
に示したような導電層を使用せず、レジストのみを用い
て選択的なイオン注入を施したものである。本実施例に
おいても、半導体基体に段差がないので、ベース及びコ
レクタの寄生抵抗の少ないバイポーラトランジスタを作
ることが可能である。また、本実施例においては、８Ｍ
Ｏ３及びＰＭＯ３のソース、ドレインに選択イオン注入
するためのマスクであるレジストをバイポーラトランジ
スタの高濃度不純物層を作る際のイオン注入のマスクと
して利用できる。したがって、本実施例のバイポーラト
ランジスタも、第１の実施例同様、０ＭＯＳＦＥＴの製
造工程で作ることができる。
高濃度不純物層を作るためのマスクとして第１の実施例
に示したような導電層を使用せず、レジストのみを用い
て選択的なイオン注入を施したものである。本実施例に
おいても、半導体基体に段差がないので、ベース及びコ
レクタの寄生抵抗の少ないバイポーラトランジスタを作
ることが可能である。また、本実施例においては、８Ｍ
Ｏ３及びＰＭＯ３のソース、ドレインに選択イオン注入
するためのマスクであるレジストをバイポーラトランジ
スタの高濃度不純物層を作る際のイオン注入のマスクと
して利用できる。したがって、本実施例のバイポーラト
ランジスタも、第１の実施例同様、０ＭＯＳＦＥＴの製
造工程で作ることができる。
第５図は本発明の第３の実施例を示したものである。本
実施例において１は第一導電体から成るエミツタ層、５
２．５３は同一基板上に作られたＭＯＳＦＥＴのゲート
絶縁膜で作られた絶縁膜、５４はＭＯＳＦＥＴと同じＳ
ｉ系導電層で作られたエミッタ電極である。本実施例で
はエミツタ層１は、あらかじめ導電層５４に含まれてい
る第一導電層を作るための不純物を基板に拡散して作る
ことができる。本実施例においても、半導体基体に段差
がなく、ベース及びコレクタの寄生抵抗の少ないバイポ
ーラトランジスタを実現することができる。
実施例において１は第一導電体から成るエミツタ層、５
２．５３は同一基板上に作られたＭＯＳＦＥＴのゲート
絶縁膜で作られた絶縁膜、５４はＭＯＳＦＥＴと同じＳ
ｉ系導電層で作られたエミッタ電極である。本実施例で
はエミツタ層１は、あらかじめ導電層５４に含まれてい
る第一導電層を作るための不純物を基板に拡散して作る
ことができる。本実施例においても、半導体基体に段差
がなく、ベース及びコレクタの寄生抵抗の少ないバイポ
ーラトランジスタを実現することができる。
第６図は、第３の実施例をＣＭＯＳＦＥＴを作る場合と
同様のプロセスで作ることを示したものである９本実施
例では理屏を容品にするために。
同様のプロセスで作ることを示したものである９本実施
例では理屏を容品にするために。
Ｍ型基板上にＮ型ＭＯ５ＦＥＴ、Ｐ型ＭＯ５ＦＥＴとＮ
ＰＮ型バイポーラトランジスタを同時に形成する場合を
示す。
ＰＮ型バイポーラトランジスタを同時に形成する場合を
示す。
まず第６図（ａ）に示すように、Ｎ型半導体基体５にＮ
型ＭＯ５ＦＥＴを形成するためのＰウェル２１及びバイ
ポーラトランジスタのベースとなる２層４を形成後、素
子分離層１４，１５，１６゜１７を形成する。この時Ｐ
Ｍ４及びウェル２１は同じ層を用いてもよい６次に、Ｍ
ＯＳＦＥＴのゲート絶縁膜１８ａ、１８ｂ、１９，２０
を形成するが、この時この絶縁膜を選択的にエツチング
して、ゲート絶縁膜１８ａと１８ｂの間のＳｉ基体を露
出させる。次に第６図（６）に示すようにＭＯＳＦＥＴ
のゲート電極２２．２３及びバイポーラトランジスタの
エミッタ電極５６を形成する。
型ＭＯ５ＦＥＴを形成するためのＰウェル２１及びバイ
ポーラトランジスタのベースとなる２層４を形成後、素
子分離層１４，１５，１６゜１７を形成する。この時Ｐ
Ｍ４及びウェル２１は同じ層を用いてもよい６次に、Ｍ
ＯＳＦＥＴのゲート絶縁膜１８ａ、１８ｂ、１９，２０
を形成するが、この時この絶縁膜を選択的にエツチング
して、ゲート絶縁膜１８ａと１８ｂの間のＳｉ基体を露
出させる。次に第６図（６）に示すようにＭＯＳＦＥＴ
のゲート電極２２．２３及びバイポーラトランジスタの
エミッタ電極５６を形成する。
この電極にはイオン注入又は拡散により、ドナーイオン
を含ませる。次に第６図（Ｑ）に示すように、バイポー
ラトランジスタのコレクタのオーミックコンタクトを取
るための高濃度Ｎ層２９及びＮＭＯ８のソース、ドレイ
ン３０，３１を、ドナーをイオン注入することにより形
成する。さらに、バイポーラトランジスタのベースのオ
ーミックコンタクトを取るための高濃度Ｐ型層２８、及
びＰＭＯ８のソース、ドレイン３５．３６を、アクセプ
タをイオン注入することにより形成する。また、これは
イオン注入された不純物を活性化するためのアニール時
において、５６に含まれているドナーが拡散し、エミツ
タ層２８を形成する。その後第６図（ｄ）に示すように
１層間絶縁膜３７゜４３．４５，４７．．４９，５１，
５７を形成、コンタクトホールを設けた後、各電極３８
，４２゜４４．４６，４８，５０を形成する。このよう
に、本実施例においては、１８ａ及び１８ｂの絶縁膜の
間にＳｉ基体を露出するための工程を必要とするが、そ
れを除いては、０ＭＯＳＦＥＴの工程で、ベース及びコ
レクタの寄生抵抗の小さい高性能なバイポーラトランジ
スタを作ることができる。
を含ませる。次に第６図（Ｑ）に示すように、バイポー
ラトランジスタのコレクタのオーミックコンタクトを取
るための高濃度Ｎ層２９及びＮＭＯ８のソース、ドレイ
ン３０，３１を、ドナーをイオン注入することにより形
成する。さらに、バイポーラトランジスタのベースのオ
ーミックコンタクトを取るための高濃度Ｐ型層２８、及
びＰＭＯ８のソース、ドレイン３５．３６を、アクセプ
タをイオン注入することにより形成する。また、これは
イオン注入された不純物を活性化するためのアニール時
において、５６に含まれているドナーが拡散し、エミツ
タ層２８を形成する。その後第６図（ｄ）に示すように
１層間絶縁膜３７゜４３．４５，４７．．４９，５１，
５７を形成、コンタクトホールを設けた後、各電極３８
，４２゜４４．４６，４８，５０を形成する。このよう
に、本実施例においては、１８ａ及び１８ｂの絶縁膜の
間にＳｉ基体を露出するための工程を必要とするが、そ
れを除いては、０ＭＯＳＦＥＴの工程で、ベース及びコ
レクタの寄生抵抗の小さい高性能なバイポーラトランジ
スタを作ることができる。
第７図は第３の実施例のバイポーラトランジスタを４つ
のＭＯＳＦＥＴと２つの高抵抗負荷から成るスタティッ
クランダムアクセスメモリの周辺回路に用いた場合の実
施例である０図において、５８はメモリセルの駆動ＭＯ
ＳＦＥＴのゲート電極、６２はメモリセルの転送ＭＯＳ
ＦＥＴのゲート電極である。スタテックランダムアクセ
スメモリを製造する際には、駆動ＭＯ３ＦＥＴのゲート
電極５８と転送ＭＯＳＦＥＴのソースとなるｎ型の高濃
度拡散層６１とを接続する必要がある。そのため、ゲー
ト絶縁膜を形成後その一部を選択的にエツチングし、そ
の後ゲート電極を形成して５８と６１を接続する。この
とき、バイポーラトランジスタを作るために必要なゲー
ト酸化膜５２゜５３のエツチングを行なうことができる
。すなわち、第５図に示したバイポーラトランジスタは
。
のＭＯＳＦＥＴと２つの高抵抗負荷から成るスタティッ
クランダムアクセスメモリの周辺回路に用いた場合の実
施例である０図において、５８はメモリセルの駆動ＭＯ
ＳＦＥＴのゲート電極、６２はメモリセルの転送ＭＯＳ
ＦＥＴのゲート電極である。スタテックランダムアクセ
スメモリを製造する際には、駆動ＭＯ３ＦＥＴのゲート
電極５８と転送ＭＯＳＦＥＴのソースとなるｎ型の高濃
度拡散層６１とを接続する必要がある。そのため、ゲー
ト絶縁膜を形成後その一部を選択的にエツチングし、そ
の後ゲート電極を形成して５８と６１を接続する。この
とき、バイポーラトランジスタを作るために必要なゲー
ト酸化膜５２゜５３のエツチングを行なうことができる
。すなわち、第５図に示したバイポーラトランジスタは
。
スタティックランダムアクセスメモリのセルを形成する
工程を利用して製造することができる。
工程を利用して製造することができる。
以上説明したように、本発明によれば、ＭＯＳＦＥＴの
製造プロセス、特に０ＭＯＳＦＥＴの製造プロセスにわ
ずかは修正を加えるだけで、ベースの寄生抵抗を従来の
製造方法の約３分の１程度に低減したバイポーラトラン
ジスタを容易に製造することができる。
製造プロセス、特に０ＭＯＳＦＥＴの製造プロセスにわ
ずかは修正を加えるだけで、ベースの寄生抵抗を従来の
製造方法の約３分の１程度に低減したバイポーラトラン
ジスタを容易に製造することができる。
なお、実施例では、Ｎ型基板上Ｐウェルを形成する形式
の０ＭＯ８の製造工程で説明したが、Ｐ型基板上にＮウ
ェルを形成するＣＭＯＳの製造工程にも適用できること
は言うまでもなく、また、実施例の説明に用いた不純物
の形名、ウェルの形名が逆であっても、実施例の場合と
効果は同一である。
の０ＭＯ８の製造工程で説明したが、Ｐ型基板上にＮウ
ェルを形成するＣＭＯＳの製造工程にも適用できること
は言うまでもなく、また、実施例の説明に用いた不純物
の形名、ウェルの形名が逆であっても、実施例の場合と
効果は同一である。
第１図は９本発明の第１の実施例のバイポーラトランジ
スタの断面図、第２図は、従来技術により製造したバイ
ポーラトランジスタの断面図、第３図（ａ）〜（ｅ）は
、第１の実施例のバイポーラトランジスタの製造工程断
面図、第４図は、本発明の第２の実施例のバイポーラト
ランジスタの断面図、第５図は１本発明の第３の実施例
のバイポーラトランジスタの断面図、第６図（ａ）〜（
ｄ）は本発明の第３の実施例のバイポーラトランジスタ
の製造工程断面図、第７図は１本発明の第３の実施例の
断面図である。 １・・・エミツタ層、２・・・ベース高濃度不純物層、
３・・・コレクタ高濃度不純物層、４・・・ベース層、
５・・・コレクタ層、１０〜１１・・・ゲート電極、１
４〜１５・・・素子分離層。 代理人 弁理士 小川勝馬！［− 茅１ｍ 第２０ 年４！１２１ り −し７７雨１Ｊ灸牟千し野）層 Ｉ替 １１
アートε桟卒す図 Ｃ失） 穿５図 茅７図
スタの断面図、第２図は、従来技術により製造したバイ
ポーラトランジスタの断面図、第３図（ａ）〜（ｅ）は
、第１の実施例のバイポーラトランジスタの製造工程断
面図、第４図は、本発明の第２の実施例のバイポーラト
ランジスタの断面図、第５図は１本発明の第３の実施例
のバイポーラトランジスタの断面図、第６図（ａ）〜（
ｄ）は本発明の第３の実施例のバイポーラトランジスタ
の製造工程断面図、第７図は１本発明の第３の実施例の
断面図である。 １・・・エミツタ層、２・・・ベース高濃度不純物層、
３・・・コレクタ高濃度不純物層、４・・・ベース層、
５・・・コレクタ層、１０〜１１・・・ゲート電極、１
４〜１５・・・素子分離層。 代理人 弁理士 小川勝馬！［− 茅１ｍ 第２０ 年４！１２１ り −し７７雨１Ｊ灸牟千し野）層 Ｉ替 １１
アートε桟卒す図 Ｃ失） 穿５図 茅７図
Claims (1)
- 【特許請求の範囲】 １、同一基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴ及び
バイポーラトランジスタを集積した半導体素子において
、該バイポーラトランジスタのエミッタ又は、ベース又
は、コレクタ又はその複数電極のオーミック電極を得る
ための高濃度拡散層の形成を該ＭＯＳＦＥＴとゲート電
極と同じ層をマスクとしてイオン注入を行なうことによ
り自由整合的に行なうことを特徴とする半導体素子の製
造方法。 ２、上記製造方法で、レジストをマスクとしてイオン注
入を行なうことを特徴とする第１項記載の半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242941A JPS6398144A (ja) | 1986-10-15 | 1986-10-15 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242941A JPS6398144A (ja) | 1986-10-15 | 1986-10-15 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6398144A true JPS6398144A (ja) | 1988-04-28 |
Family
ID=17096497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242941A Pending JPS6398144A (ja) | 1986-10-15 | 1986-10-15 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6398144A (ja) |
-
1986
- 1986-10-15 JP JP61242941A patent/JPS6398144A/ja active Pending
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